JPH11102325A - メモリ監視方式 - Google Patents
メモリ監視方式Info
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- JPH11102325A JPH11102325A JP27986897A JP27986897A JPH11102325A JP H11102325 A JPH11102325 A JP H11102325A JP 27986897 A JP27986897 A JP 27986897A JP 27986897 A JP27986897 A JP 27986897A JP H11102325 A JPH11102325 A JP H11102325A
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- Japan
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- address
- memory
- storage memory
- address storage
- chain
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】メモリのパリティチェック以外に、その他の動
作異状状態を監視して高信頼性を実現するメモリ監視方
式を提供する。 【解決手段】データ格納メモリ10、アドレス格納メモ
リ20、空アドレス格納メモリ30のパリティ挿入部1
1、21、31とパリティ異常検出部12、23、32
に加えて使用マップ監視部40、未使用マップ監視部5
0及びサーチ監視部60を設けチェーン毎のアドレス複
合、アドレス消失、異状チェーン発生を検出する。
作異状状態を監視して高信頼性を実現するメモリ監視方
式を提供する。 【解決手段】データ格納メモリ10、アドレス格納メモ
リ20、空アドレス格納メモリ30のパリティ挿入部1
1、21、31とパリティ異常検出部12、23、32
に加えて使用マップ監視部40、未使用マップ監視部5
0及びサーチ監視部60を設けチェーン毎のアドレス複
合、アドレス消失、異状チェーン発生を検出する。
Description
【0001】
【発明の属する技術分野】本発明はメモリ監視方式に関
し、特に、非同期転送モード(ATM)のデジタルデー
タ伝送装置に使用するのに好適なメモリ監視方式に関す
る。
し、特に、非同期転送モード(ATM)のデジタルデー
タ伝送装置に使用するのに好適なメモリ監視方式に関す
る。
【0002】
【従来の技術】ATM伝送で使用される共通バッファ型
スイッチ方式の1つにリンクドリスト方式がある。この
共通バッファ型スイッチ方式は、全ての出力ポートでバ
ッファメモリを完全に共有するスイッチ方式である。こ
の方式は、要求されるセル損失特性に対して必要なバッ
ファ量が小さくてよい反面、ハードウェア構成が複雑に
なり、しかも異常状態の検出及び復旧が難しいという欠
点を有する。
スイッチ方式の1つにリンクドリスト方式がある。この
共通バッファ型スイッチ方式は、全ての出力ポートでバ
ッファメモリを完全に共有するスイッチ方式である。こ
の方式は、要求されるセル損失特性に対して必要なバッ
ファ量が小さくてよい反面、ハードウェア構成が複雑に
なり、しかも異常状態の検出及び復旧が難しいという欠
点を有する。
【0003】また、このリンクドリスト方式は、図7に
ブロック図で示す如き構成を有する。即ち、データ格納
メモリ10、アドレス格納メモリ20及び空アドレス格
納メモリ30の3つのメモリを有する。このデータ格納
メモリ10には、入力データがパリティ挿入部11を介
して入力され、更にパリティ異常検出部12を介して出
力データを出力する。また、アドレス格納メモリ20に
は、パリティ挿入部21を介して入力データが入力さ
れ、書込みレジスタ22を介して書込みアドレスが設定
される。出力データは、パリティ異常検出部23を介し
て出力され、読出しレジスタ24から読出しアドレスに
入力される。更に、空アドレス格納メモリ30には、読
出しレジスタ24の出力がデータ格納メモリ10への読
出しアドレスと共にパリティ挿入部31を介して入力デ
ータとして入力される。また、出力データは、パリティ
異常検出部32を介して出力され、書込みレジスタ22
及びアドレス格納メモリ20への入力データとなる。
ブロック図で示す如き構成を有する。即ち、データ格納
メモリ10、アドレス格納メモリ20及び空アドレス格
納メモリ30の3つのメモリを有する。このデータ格納
メモリ10には、入力データがパリティ挿入部11を介
して入力され、更にパリティ異常検出部12を介して出
力データを出力する。また、アドレス格納メモリ20に
は、パリティ挿入部21を介して入力データが入力さ
れ、書込みレジスタ22を介して書込みアドレスが設定
される。出力データは、パリティ異常検出部23を介し
て出力され、読出しレジスタ24から読出しアドレスに
入力される。更に、空アドレス格納メモリ30には、読
出しレジスタ24の出力がデータ格納メモリ10への読
出しアドレスと共にパリティ挿入部31を介して入力デ
ータとして入力される。また、出力データは、パリティ
異常検出部32を介して出力され、書込みレジスタ22
及びアドレス格納メモリ20への入力データとなる。
【0004】図7の構成を有するリンクドリスト方式で
は、各キュー毎にチェーンを構成する共有バッファ型ア
ドレス制御方式の1つである。各キューは、アドレス格
納メモリ20と各キュー毎の書込レジスタ22及び読出
しレジスタ24により構成されるリンクドリスト方式で
制御される。入力されるセルデータは、選択された該当
するキューに対応する書込みレジスタの保持するアドレ
スで、データ格納メモリに書込まれる。このとき、同時
にアドレス格納メモリ20は、書込みレジスタ22の保
持しているアドレス(次の書込みに使用)にデータ格納
メモリ10から読出されたデータ格納メモリ10の空ア
ドレスを空アドレス格納メモリ30に書込む。
は、各キュー毎にチェーンを構成する共有バッファ型ア
ドレス制御方式の1つである。各キューは、アドレス格
納メモリ20と各キュー毎の書込レジスタ22及び読出
しレジスタ24により構成されるリンクドリスト方式で
制御される。入力されるセルデータは、選択された該当
するキューに対応する書込みレジスタの保持するアドレ
スで、データ格納メモリに書込まれる。このとき、同時
にアドレス格納メモリ20は、書込みレジスタ22の保
持しているアドレス(次の書込みに使用)にデータ格納
メモリ10から読出されたデータ格納メモリ10の空ア
ドレスを空アドレス格納メモリ30に書込む。
【0005】セルデータは、該当のキューに対応する読
出しレジスタ24が保持するアドレスで読出される。こ
のとき同時にアドレス格納メモリ20は、読出しレジス
タ24の保持しているアドレスで(次の読出しで使用す
る為の)アドレス格納メモリ20及びデータ格納メモリ
10のアドレスを読出す。各キューは、アドレス格納メ
モリ20に保持されているアドレスによりチェーンを組
むことで構成される。
出しレジスタ24が保持するアドレスで読出される。こ
のとき同時にアドレス格納メモリ20は、読出しレジス
タ24の保持しているアドレスで(次の読出しで使用す
る為の)アドレス格納メモリ20及びデータ格納メモリ
10のアドレスを読出す。各キューは、アドレス格納メ
モリ20に保持されているアドレスによりチェーンを組
むことで構成される。
【0006】アドレス格納メモリ20内で、データ格納
メモリ10のアドレスとアドレス格納メモリ20のアド
レスをリンクさせて保持することにより、データ格納メ
モリ10のアドレスを管理している。また、アドレス格
納メモリ20の空アドレスについても、空アドレス格納
メモリ30内でチェーンを組むことで管理を行ってい
る。
メモリ10のアドレスとアドレス格納メモリ20のアド
レスをリンクさせて保持することにより、データ格納メ
モリ10のアドレスを管理している。また、アドレス格
納メモリ20の空アドレスについても、空アドレス格納
メモリ30内でチェーンを組むことで管理を行ってい
る。
【0007】図7のリンクドリスト方式の共有バッファ
型スイッチにおけるメモリの監視は、メモリ10、2
0、30の入力側のパリティ挿入部11、21、31に
パリティを挿入し、メモリの出力側のパリティ異常検出
部12、23、32においてそれらパリティの異常を検
出することにより、メモリ10、20、30のリード
(読出し)・ライト(書込み)異常を検出するよう動作
する。
型スイッチにおけるメモリの監視は、メモリ10、2
0、30の入力側のパリティ挿入部11、21、31に
パリティを挿入し、メモリの出力側のパリティ異常検出
部12、23、32においてそれらパリティの異常を検
出することにより、メモリ10、20、30のリード
(読出し)・ライト(書込み)異常を検出するよう動作
する。
【0008】
【発明が解決しようとする課題】上述した従来のリンク
ドリスト方式の共有バッファ型スイッチにおけるメモリ
の監視は、メモリの入力側でパリティを挿入し、出力側
でパリティ異常を検出するという一般的なパリティチェ
ックのみしか行っていなかった。しかし、この従来のメ
モリ監視方式ではメモリのリード・ライト異常を検出す
るのみであり、チェーン毎のアドレス複合、アドレス消
失及び異常チェーンを検出することができず、メモリ全
体の監視には不十分であるという問題があった。
ドリスト方式の共有バッファ型スイッチにおけるメモリ
の監視は、メモリの入力側でパリティを挿入し、出力側
でパリティ異常を検出するという一般的なパリティチェ
ックのみしか行っていなかった。しかし、この従来のメ
モリ監視方式ではメモリのリード・ライト異常を検出す
るのみであり、チェーン毎のアドレス複合、アドレス消
失及び異常チェーンを検出することができず、メモリ全
体の監視には不十分であるという問題があった。
【0009】従って、本発明の目的は、メモリのリード
・ライト異常を検出するパリティチェックに加え、各チ
ェーンとアドレス状況を監視することにより、チェーン
毎のアドレス複合、アドレス消失及び異常チェーン発生
が検出可能なメモリ監視方式を提供することである。
・ライト異常を検出するパリティチェックに加え、各チ
ェーンとアドレス状況を監視することにより、チェーン
毎のアドレス複合、アドレス消失及び異常チェーン発生
が検出可能なメモリ監視方式を提供することである。
【0010】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるメモリ監視方式は、メモリにパリティ
挿入部を介してデータを入力し、前記メモリの出力デー
タのパリティ異常を検出するパリティ異常検出部を有す
るメモリ監視方式において、前記メモリの空アドレスの
状況を監視する未使用マップ監視部を備える。
め、本発明によるメモリ監視方式は、メモリにパリティ
挿入部を介してデータを入力し、前記メモリの出力デー
タのパリティ異常を検出するパリティ異常検出部を有す
るメモリ監視方式において、前記メモリの空アドレスの
状況を監視する未使用マップ監視部を備える。
【0011】ここで、各チェーンで使用しているアドレ
スの状況を監視する使用マップ監視部を更に備え、前記
メモリは、データ格納メモリと、アドレス格納メモリ
と、空アドレス格納メモリとを有し、前記アドレス格納
メモリと前記空アドレス格納メモリの内容を各チェーン
毎にサーチするサーチ監視部を備える。
スの状況を監視する使用マップ監視部を更に備え、前記
メモリは、データ格納メモリと、アドレス格納メモリ
と、空アドレス格納メモリとを有し、前記アドレス格納
メモリと前記空アドレス格納メモリの内容を各チェーン
毎にサーチするサーチ監視部を備える。
【0012】また、本発明の他の態様によるメモリ監視
方式は、夫々データ入力側にパリティ挿入部及びデータ
出力側にパリティ異常検出部を有するデータ格納メモ
リ、アドレス格納メモリ及び空アドレス格納メモリを有
するメモリ監視方式において、前記アドレス格納メモリ
の書込みアドレス及び読出しアドレス間に接続された使
用マップ監視部と、前記空アドレス格納メモリの入出力
間に接続された未使用マップ監視部と、前記アドレス格
納メモリ及び前記空アドレス格納メモリに接続されたサ
ーチ監視部とを備える。
方式は、夫々データ入力側にパリティ挿入部及びデータ
出力側にパリティ異常検出部を有するデータ格納メモ
リ、アドレス格納メモリ及び空アドレス格納メモリを有
するメモリ監視方式において、前記アドレス格納メモリ
の書込みアドレス及び読出しアドレス間に接続された使
用マップ監視部と、前記空アドレス格納メモリの入出力
間に接続された未使用マップ監視部と、前記アドレス格
納メモリ及び前記空アドレス格納メモリに接続されたサ
ーチ監視部とを備える。
【0013】
【発明の実施の形態】以下、本発明のメモリ監視方式の
好適実施形態を添付図、特に図1乃至図6を参照して詳
細に説明する。尚、上述した図7のメモリ監視方式の構
成素子と対応する素子には同じ参照符号を使用してい
る。
好適実施形態を添付図、特に図1乃至図6を参照して詳
細に説明する。尚、上述した図7のメモリ監視方式の構
成素子と対応する素子には同じ参照符号を使用してい
る。
【0014】図1は、本発明によるメモリ監視方式の好
適実施形態の構成を示すブロック図である。図7と対比
すると明らかな如く、図1に示す本発明のメモリ監視方
式もデータ格納メモリ10、パリティ挿入部11、パリ
ティ異常検出部12、アドレス格納メモリ20、パリテ
ィ挿入部21、パリティ異常検出部23、書込みレジス
タ22、読出しレジスタ24、空アドレス格納メモリ3
0、パリティ挿入部31及びパリティ異常検出部32を
備える点で図7の従来のメモリ監視方式と同様である。
適実施形態の構成を示すブロック図である。図7と対比
すると明らかな如く、図1に示す本発明のメモリ監視方
式もデータ格納メモリ10、パリティ挿入部11、パリ
ティ異常検出部12、アドレス格納メモリ20、パリテ
ィ挿入部21、パリティ異常検出部23、書込みレジス
タ22、読出しレジスタ24、空アドレス格納メモリ3
0、パリティ挿入部31及びパリティ異常検出部32を
備える点で図7の従来のメモリ監視方式と同様である。
【0015】しかし、図1に示す本発明のメモリ監視方
式にあっては使用マップ監視部40、未使用マップ監視
部50及びサーチ監視部60を備える点で従来のメモリ
監視方式と異なる。使用マップ監視部40は、アドレス
格納メモリ20の書込みアドレス端と読出しアドレス端
間に接続され、各チェーンで使用しているアドレスの状
況を監視することにより、アドレス格納メモリ20での
アドレス複合を検出する。
式にあっては使用マップ監視部40、未使用マップ監視
部50及びサーチ監視部60を備える点で従来のメモリ
監視方式と異なる。使用マップ監視部40は、アドレス
格納メモリ20の書込みアドレス端と読出しアドレス端
間に接続され、各チェーンで使用しているアドレスの状
況を監視することにより、アドレス格納メモリ20での
アドレス複合を検出する。
【0016】また、未使用マップ監視部50は、空アド
レス格納メモリ30の入出力側に接続され、空アドレス
の状況を監視することにより、空アドレスチェーンのア
ドレス複合を検出する。更に、サーチ監視部60は、空
アドレス格納メモリ30とアドレス格納メモリ20とに
接続され、これら両メモリ20、30の内容を各チェー
ン毎にサーチすることにより、各チェーンとアドレスの
状況を監視し、各チェーン毎のアドレス複合、アドレス
消失及び異常チェーン発生を検出する。
レス格納メモリ30の入出力側に接続され、空アドレス
の状況を監視することにより、空アドレスチェーンのア
ドレス複合を検出する。更に、サーチ監視部60は、空
アドレス格納メモリ30とアドレス格納メモリ20とに
接続され、これら両メモリ20、30の内容を各チェー
ン毎にサーチすることにより、各チェーンとアドレスの
状況を監視し、各チェーン毎のアドレス複合、アドレス
消失及び異常チェーン発生を検出する。
【0017】次に、図1に示した本発明のメモリ監視方
式の動作を図2乃至図6を参照して以下に説明する。
式の動作を図2乃至図6を参照して以下に説明する。
【0018】先ず、図2は4ビットアドレスABCDの
未使用マップのマトリクステーブルの例を示す表図であ
る。未使用マップ監視部50では、空アドレス格納メモ
リ30の書込み及び読出しに関してマトリクステーブル
(未使用マップ)を監視する。このマトリクステーブル
は、初期状態を図2(A)に示す如く(a11"1")と
し、任意のアドレスが空アドレス格納メモリ30に書込
まれるときは、その未使用マップの該当アドレスに”
0”(未使用)を書込む。また、空アドレス格納メモリ
30から読出されるときは”1”(使用)を書込む。
未使用マップのマトリクステーブルの例を示す表図であ
る。未使用マップ監視部50では、空アドレス格納メモ
リ30の書込み及び読出しに関してマトリクステーブル
(未使用マップ)を監視する。このマトリクステーブル
は、初期状態を図2(A)に示す如く(a11"1")と
し、任意のアドレスが空アドレス格納メモリ30に書込
まれるときは、その未使用マップの該当アドレスに”
0”(未使用)を書込む。また、空アドレス格納メモリ
30から読出されるときは”1”(使用)を書込む。
【0019】ここで、この未使用マップへの正常時の書
込みは、必ず”0"(未使用)を書込もうとする該当ア
ドレスはその時点で”1"(使用)であり、逆に”1"
(使用)を書込もうとする該当アドレスはその時点で"
0"(未使用)である。従って、それ以外の状態(”0"
(未使用)若しくは"1"(使用)の重複書込み)となっ
た場合には、図2(D)及び(E)に示す如く異常発生
となる。そこで、未使用マップ監視部50は、異常発生
出力を出す。尚、図2(B)及び(C)は正常状態を示
す。
込みは、必ず”0"(未使用)を書込もうとする該当ア
ドレスはその時点で”1"(使用)であり、逆に”1"
(使用)を書込もうとする該当アドレスはその時点で"
0"(未使用)である。従って、それ以外の状態(”0"
(未使用)若しくは"1"(使用)の重複書込み)となっ
た場合には、図2(D)及び(E)に示す如く異常発生
となる。そこで、未使用マップ監視部50は、異常発生
出力を出す。尚、図2(B)及び(C)は正常状態を示
す。
【0020】次に、図3は4ビットアドレス”EFG
H”の使用マップのマトリクステーブルの例を示す表図
である。使用マップ監視部40は、アドレス格納メモリ
20の書込み及び読出しに関してマトリクステーブル
(使用マップ)を監視する。このマトリクステーブル
は、初期状態を図3(A)に示す如く(a11"0")と
し、任意のアドレスがアドレス格納メモリ20へ書込ま
れるときは、その使用マップの該当アドレスに"1"(使
用)を書込み、アドレス格納メモリ20から読出される
ときには"0”(未使用)を書込む。
H”の使用マップのマトリクステーブルの例を示す表図
である。使用マップ監視部40は、アドレス格納メモリ
20の書込み及び読出しに関してマトリクステーブル
(使用マップ)を監視する。このマトリクステーブル
は、初期状態を図3(A)に示す如く(a11"0")と
し、任意のアドレスがアドレス格納メモリ20へ書込ま
れるときは、その使用マップの該当アドレスに"1"(使
用)を書込み、アドレス格納メモリ20から読出される
ときには"0”(未使用)を書込む。
【0021】ここで、図3(B)及び(C)に示す正常
時の書込みは、必ず"1"(使用)を書込もうとする該当
アドレスはその時点で"0"(未使用)であり、反対に"
0"(未使用)を書込もうとする該当アドレスはその時
点で"1"(使用)である。従って、それ以外の状態、即
ち重複書込みの場合は図3(D)、(E)に示す如く異
常発生となり、使用マップ監視部40から異常発生信号
を出力する。
時の書込みは、必ず"1"(使用)を書込もうとする該当
アドレスはその時点で"0"(未使用)であり、反対に"
0"(未使用)を書込もうとする該当アドレスはその時
点で"1"(使用)である。従って、それ以外の状態、即
ち重複書込みの場合は図3(D)、(E)に示す如く異
常発生となり、使用マップ監視部40から異常発生信号
を出力する。
【0022】次に、図4〜6を参照してサーチ監視部6
0の構成を説明する。尚、図4に4ビットアドレスの場
合のサーチ監視部60の動作説明表図を、図5にサーチ
監視部60の詳細構成図を、図6にサーチ監視部60の
シーケンス図を示す。
0の構成を説明する。尚、図4に4ビットアドレスの場
合のサーチ監視部60の動作説明表図を、図5にサーチ
監視部60の詳細構成図を、図6にサーチ監視部60の
シーケンス図を示す。
【0023】先ず、図5を参照してサーチ監視部60の
構成を説明する。読出しアドレス信号とキュー"a"、"
b"及び"n"の信号を受けるセレクタ(SEL)70
a、70b、・・・・70n、その出力側に接続されるキャ
ッシュレジスタ71a−71b、72a−72b、73
a−73b、空アドレス信号を受けるキャッシュレジス
タ74a−74b、これらキャッシュレジスタ71−7
4に夫々接続された排他OR回路(EXOR)75、7
6、77、78及びこれらEXOR75−78に接続制
御されるキュー/ポートセレクタコントロール80を有
する。
構成を説明する。読出しアドレス信号とキュー"a"、"
b"及び"n"の信号を受けるセレクタ(SEL)70
a、70b、・・・・70n、その出力側に接続されるキャ
ッシュレジスタ71a−71b、72a−72b、73
a−73b、空アドレス信号を受けるキャッシュレジス
タ74a−74b、これらキャッシュレジスタ71−7
4に夫々接続された排他OR回路(EXOR)75、7
6、77、78及びこれらEXOR75−78に接続制
御されるキュー/ポートセレクタコントロール80を有
する。
【0024】更に、キャッシュレジスタ71a、72
a、73a、74aの出力はSEL81に入力され、出
力信号はキュー/ポートSELコントロール80の出力
で制御されるSEL82を有する。このSEL82は空
読アドレスを出力すると共にアドレス格納メモリ使用状
況マップ83を介して異常発生を発生する。
a、73a、74aの出力はSEL81に入力され、出
力信号はキュー/ポートSELコントロール80の出力
で制御されるSEL82を有する。このSEL82は空
読アドレスを出力すると共にアドレス格納メモリ使用状
況マップ83を介して異常発生を発生する。
【0025】サーチ監視部60の動作を説明すると、図
6に示す如くステップ90でサーチ監視部60のサーチ
動作が開始する。次に、ステップ91では、ある時刻に
おけるアドレス格納メモリ20内部の全ての状態を監視
する為に、先ず、全てのキュー(a、b、n)に対して
書込レジスタ22から先頭アドレス情報 TOP ADR
を、読出レジスタ24から末尾アドレス情報 END A
DRを夫々キャッシュレジスタ71−74に取り込む。
6に示す如くステップ90でサーチ監視部60のサーチ
動作が開始する。次に、ステップ91では、ある時刻に
おけるアドレス格納メモリ20内部の全ての状態を監視
する為に、先ず、全てのキュー(a、b、n)に対して
書込レジスタ22から先頭アドレス情報 TOP ADR
を、読出レジスタ24から末尾アドレス情報 END A
DRを夫々キャッシュレジスタ71−74に取り込む。
【0026】以下、ステップ92乃至98において、実
動時間と空時間を利用して、アドレス格納メモリ20の
キュー"a"の先頭アドレスから末尾アドレス、キュー"
b"の先頭アドレスから末尾アドレス、キュー"n"の先
頭アドレスから末尾アドレスまでを各キュー毎のアドレ
スチェーンに従って順番に読出す(サーチする)。ま
た、空アドレス格納メモリ30の内容も全て空アドレス
チェーンに従って読出す(ステップ95)。これら読出
したアドレス情報(使用アドレス及び未使用アドレス情
報)をもとにデータ格納メモリ10の使用状況マップを
作成する(ステップ96)。
動時間と空時間を利用して、アドレス格納メモリ20の
キュー"a"の先頭アドレスから末尾アドレス、キュー"
b"の先頭アドレスから末尾アドレス、キュー"n"の先
頭アドレスから末尾アドレスまでを各キュー毎のアドレ
スチェーンに従って順番に読出す(サーチする)。ま
た、空アドレス格納メモリ30の内容も全て空アドレス
チェーンに従って読出す(ステップ95)。これら読出
したアドレス情報(使用アドレス及び未使用アドレス情
報)をもとにデータ格納メモリ10の使用状況マップを
作成する(ステップ96)。
【0027】上述したサーチが全て終了した時点で、マ
ップの内容を1つずつ読出して個々のアドレスの状況を
調べ、全てのアドレスに関して、1回も読出していない
アドレス(アドレス消失)や、重複して読出されたアド
レス(各チェーンでのアドレス複合)を検出して異常発
生信号を発生する(ステップ97)。
ップの内容を1つずつ読出して個々のアドレスの状況を
調べ、全てのアドレスに関して、1回も読出していない
アドレス(アドレス消失)や、重複して読出されたアド
レス(各チェーンでのアドレス複合)を検出して異常発
生信号を発生する(ステップ97)。
【0028】図4は、上述した動作を説明する為の表図
である。(A)はデータ格納メモリ10の使用状況マッ
プを示す。(B)乃至(D)は上述した各キュー"
a"、"b"及び"n"毎のアドレスチェーンのサーチ順番
を示す。(E)は空アドレス格納メモリの空アドレスチ
ェーンを示す。
である。(A)はデータ格納メモリ10の使用状況マッ
プを示す。(B)乃至(D)は上述した各キュー"
a"、"b"及び"n"毎のアドレスチェーンのサーチ順番
を示す。(E)は空アドレス格納メモリの空アドレスチ
ェーンを示す。
【0029】上述の如く、本発明のメモリ監視方式で
は、使用マップ監視部40、未使用マップ監視部50及
びサーチ監視部60を用いアドレスを監視する。未使用
マップ監視部50及び使用メモリ監視部40では、夫々
空アドレス格納メモリ30及びアドレス格納メモリ20
の個別の該当アドレスへの重複書込み・読出し(異状状
態)を瞬時に検出することが可能になる。また、サーチ
監視部60においては、アドレス格納メモリ20と空ア
ドレス格納メモリ30間のアドレスの矛盾(アドレス消
失やチェーンでのアドレス複合)を検出することが可能
になる。
は、使用マップ監視部40、未使用マップ監視部50及
びサーチ監視部60を用いアドレスを監視する。未使用
マップ監視部50及び使用メモリ監視部40では、夫々
空アドレス格納メモリ30及びアドレス格納メモリ20
の個別の該当アドレスへの重複書込み・読出し(異状状
態)を瞬時に検出することが可能になる。また、サーチ
監視部60においては、アドレス格納メモリ20と空ア
ドレス格納メモリ30間のアドレスの矛盾(アドレス消
失やチェーンでのアドレス複合)を検出することが可能
になる。
【0030】
【発明の効果】上述の説明から理解される如く、本発明
のメモリ監視方式によると、従来のパリティ異常検出の
みならず、未使用マップ監視部、使用マップ監視部及び
サーチ監視部を設けることにより、一層高信頼性のメモ
リ監視を行うことが可能である。即ち、アドレスへの重
複書込み・読出しや、アドレス消失及びチェーンでのア
ドレス複合を瞬時に検出することが可能である。
のメモリ監視方式によると、従来のパリティ異常検出の
みならず、未使用マップ監視部、使用マップ監視部及び
サーチ監視部を設けることにより、一層高信頼性のメモ
リ監視を行うことが可能である。即ち、アドレスへの重
複書込み・読出しや、アドレス消失及びチェーンでのア
ドレス複合を瞬時に検出することが可能である。
【図1】本発明によるメモリ監視方式の好適実施例のブ
ロック図である。
ロック図である。
【図2】4ビットアドレス"ABCD"の未使用マップの
マトリクステーブルの例を示す表図である。
マトリクステーブルの例を示す表図である。
【図3】4ビットアドレス"EFGH"の使用マップのマ
トリクステーブルの例を示す表図である。
トリクステーブルの例を示す表図である。
【図4】本発明のサーチ監視部の動作説明用表図であ
る。
る。
【図5】本発明のサーチ監視部の構成を示すブロック図
である。
である。
【図6】本発明のサーチ監視部の動作シーケンス図であ
る。
る。
【図7】従来のメモリ監視方式の構成を示すブロック図
である。
である。
10 データ格納メモリ 20 アドレス格納メモリ 30 空アドレス格納メモリ 40 使用マップ監視部 50 未使用マップ監視部 60 サーチ監視部 11、21、31 パリティ挿入部 12、23、32 パリティ異常検出部
Claims (5)
- 【請求項1】メモリにパリティ挿入部を介してデータを
入力し、前記メモリの出力データのパリティ異常を検出
するパリティ異常検出部を有するメモリ監視方式におい
て、 前記メモリの空アドレスの状況を監視する未使用マップ
監視部を備えることを特徴とするメモリ監視方式。 - 【請求項2】各チェーンで使用しているアドレスの状況
を監視する使用マップ監視部を更に備えることを特徴と
する請求項1のメモリ監視方式。 - 【請求項3】前記メモリは、データ格納メモリと、アド
レス格納メモリと、空アドレス格納メモリとを有するこ
とを特徴とする請求項1又は2のメモリ監視方式。 - 【請求項4】前記アドレス格納メモリと前記空アドレス
格納メモリの内容を各チェーン毎にサーチするサーチ監
視部を備えることを特徴とする請求項3のメモリ監視方
式。 - 【請求項5】夫々データ入力側にパリティ挿入部及びデ
ータ出力側にパリティ異常検出部を有するデータ格納メ
モリ、アドレス格納メモリ及び空アドレス格納メモリを
有するメモリ監視方式において、 前記アドレス格納メモリの書込みアドレス及び読出しア
ドレス間に接続された使用マップ監視部と、 前記空アドレス格納メモリの入出力間に接続された未使
用マップ監視部と、 前記アドレス格納メモリ及び前記空アドレス格納メモリ
に接続されたサーチ監視部とを備えることを特徴とする
メモリ監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27986897A JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27986897A JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11102325A true JPH11102325A (ja) | 1999-04-13 |
Family
ID=17617073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27986897A Pending JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11102325A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8065450B2 (en) | 2006-12-26 | 2011-11-22 | Fujitsu Limited | Frame transfer method and device |
WO2012144041A1 (ja) * | 2011-04-20 | 2012-10-26 | 富士通株式会社 | 中継装置、及び復旧方法 |
JP2014192641A (ja) * | 2013-03-26 | 2014-10-06 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
-
1997
- 1997-09-26 JP JP27986897A patent/JPH11102325A/ja active Pending
Cited By (5)
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---|---|---|---|---|
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JP2014192641A (ja) * | 2013-03-26 | 2014-10-06 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
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