JPH1098663A - 自発光表示器の駆動装置 - Google Patents
自発光表示器の駆動装置Info
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Abstract
(57)【要約】
【課題】 高画像品質を維持しつつ、疑似中間調表示及
び偽輪郭補正を実施することが出来る自発光表示器の駆
動装置を提供することを目的とする。 【解決手段】 自発光表示器の各画素に対応した画素デ
ータに対してディザ処理による疑似中間調表示、及び偽
輪郭補正データ変換を行うにあたり、かかるディザ処理
において各画素データに加算すべきディザ係数をフィー
ルド毎に変更する。更に、偽輪郭補正データ変換では、
上記ディザ処理において加算されたディザ係数に対応し
た偽輪郭補正データ変換を行う。
び偽輪郭補正を実施することが出来る自発光表示器の駆
動装置を提供することを目的とする。 【解決手段】 自発光表示器の各画素に対応した画素デ
ータに対してディザ処理による疑似中間調表示、及び偽
輪郭補正データ変換を行うにあたり、かかるディザ処理
において各画素データに加算すべきディザ係数をフィー
ルド毎に変更する。更に、偽輪郭補正データ変換では、
上記ディザ処理において加算されたディザ係数に対応し
た偽輪郭補正データ変換を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、自発光表示器の駆
動装置に関する。
動装置に関する。
【０００２】
【従来の技術】自発光画像表示器としてのプラズマディ
スプレイパネルを階調表示させる方法として、１フレー
ム（フィールド）の表示期間を、Ｎビット表示データの
各ビット桁の重み付けに対応した時間だけ発光するＮ個
のサブフレーム（サブフィールド）に分割して表示する
方法（いわゆるサブフィールド法）が知られている。
スプレイパネルを階調表示させる方法として、１フレー
ム（フィールド）の表示期間を、Ｎビット表示データの
各ビット桁の重み付けに対応した時間だけ発光するＮ個
のサブフレーム（サブフィールド）に分割して表示する
方法（いわゆるサブフィールド法）が知られている。
【０００３】例えば、画素データが８ビットの場合に
は、１フレームの表示期間を重み付けの重い順に、ＳＦ
８、ＳＦ７、ＳＦ６・・・、ＳＦ１なる８個のサブフレ
ームに分割する。この際、各サブフレームＳＦ８〜ＳＦ
１では、順に、１２８パルス、６４パルス、３２パル
ス、１６パルス、８パルス、４パルス、２パルス、１パ
ルスの発光が行われる。これら８個のサブフレームによ
る発光により２５６階調の表示が為されるのである。
は、１フレームの表示期間を重み付けの重い順に、ＳＦ
８、ＳＦ７、ＳＦ６・・・、ＳＦ１なる８個のサブフレ
ームに分割する。この際、各サブフレームＳＦ８〜ＳＦ
１では、順に、１２８パルス、６４パルス、３２パル
ス、１６パルス、８パルス、４パルス、２パルス、１パ
ルスの発光が行われる。これら８個のサブフレームによ
る発光により２５６階調の表示が為されるのである。
【０００４】しかしながら、かかる階調表示方法では、
サブフレームＳＦ８〜ＳＦ１の表示順番が固定であるた
め、例えば、平坦な映像でその階調レベルが１２８、６
４等の如き２のｎ乗境界を横切る付近で、あたかも階調
が失われた映像のような縞状の偽輪郭が視認され、表示
品質を著しく損ねてしまうという問題がある。そこで、
例えば、特開平７−２７１３２５号公報において、重み
付けの重いサブフレームを複数個に等分割して分離して
配置し、発光時間（発光回数）が等しいサブフレームの
発光順が異なる複数の発光パターンを用意しておき、画
素毎にその発光パターンを変更すること（偽輪郭補正デ
ータ変換）により、偽輪郭を低減するようにした階調表
示方法が提案されている。
サブフレームＳＦ８〜ＳＦ１の表示順番が固定であるた
め、例えば、平坦な映像でその階調レベルが１２８、６
４等の如き２のｎ乗境界を横切る付近で、あたかも階調
が失われた映像のような縞状の偽輪郭が視認され、表示
品質を著しく損ねてしまうという問題がある。そこで、
例えば、特開平７−２７１３２５号公報において、重み
付けの重いサブフレームを複数個に等分割して分離して
配置し、発光時間（発光回数）が等しいサブフレームの
発光順が異なる複数の発光パターンを用意しておき、画
素毎にその発光パターンを変更すること（偽輪郭補正デ
ータ変換）により、偽輪郭を低減するようにした階調表
示方法が提案されている。
【０００５】ところが、かかる階調表示方法では、結果
として１フレーム期間内のサブフレームの数が増加して
しまう。又、画質を向上させるべく画素データのビット
数を増やすと、１フレーム期間内のサブフレームの数は
更に増加してしまう。このように、１フレーム期間内の
サブフレームの数が増加すると、プラズマディスプレイ
パネルを点灯発光させる為のアドレス期間が増大し、そ
れ故に、発光期間としてのサスティン期間が相対的に短
くなって最大輝度の低下を招く。
として１フレーム期間内のサブフレームの数が増加して
しまう。又、画質を向上させるべく画素データのビット
数を増やすと、１フレーム期間内のサブフレームの数は
更に増加してしまう。このように、１フレーム期間内の
サブフレームの数が増加すると、プラズマディスプレイ
パネルを点灯発光させる為のアドレス期間が増大し、そ
れ故に、発光期間としてのサスティン期間が相対的に短
くなって最大輝度の低下を招く。
【０００６】そこで、画素データのビット数（サブフレ
ーム数）を減らして疑似中間表示を行うディザ処理を実
施する。かかるディザ処理では、隣接する複数個の画素
により１つの中間表示レベルを表現する。例えば、８ビ
ットの画素データの内の上位６ビットの画素データを用
いて８ビット相当の階調表示を行う場合、左右、上下に
互いに隣接する４つの画素を１組とし、この１組の各画
素に対応した画素データ各々に、互いに異なる係数値か
らなる４つのディザ係数を夫々割り当てて加算する。
ーム数）を減らして疑似中間表示を行うディザ処理を実
施する。かかるディザ処理では、隣接する複数個の画素
により１つの中間表示レベルを表現する。例えば、８ビ
ットの画素データの内の上位６ビットの画素データを用
いて８ビット相当の階調表示を行う場合、左右、上下に
互いに隣接する４つの画素を１組とし、この１組の各画
素に対応した画素データ各々に、互いに異なる係数値か
らなる４つのディザ係数を夫々割り当てて加算する。
【０００７】図１は、かかるディザ処理により画素デー
タに加算されるディザ係数ａ〜ｄと、各画素との対応関
係を示す図である。例えば、第１行第１列の画素に対応
した画素データにはディザ係数ａが加算され、第１行第
２列の画素に対応した画素データにはディザ係数ｂが加
算される。又、第２行第１列の画素に対応した画素デー
タにはディザ係数ｃが加算され、第２行第２列の画素に
対応した画素データにはディザ係数ｄが加算されるので
ある。
タに加算されるディザ係数ａ〜ｄと、各画素との対応関
係を示す図である。例えば、第１行第１列の画素に対応
した画素データにはディザ係数ａが加算され、第１行第
２列の画素に対応した画素データにはディザ係数ｂが加
算される。又、第２行第１列の画素に対応した画素デー
タにはディザ係数ｃが加算され、第２行第２列の画素に
対応した画素データにはディザ係数ｄが加算されるので
ある。
【０００８】これらディザ係数ａ〜ｄなるディザパター
ンが、図１の破線にて示されるが如く、左右、上下に互
いに隣接する４つの画素を１組とした画素データ毎に加
算される。次に、このディザ係数が加算された画素デー
タ各々の上位６ビットを抽出し、これを表示パネルの駆
動信号として用いる。
ンが、図１の破線にて示されるが如く、左右、上下に互
いに隣接する４つの画素を１組とした画素データ毎に加
算される。次に、このディザ係数が加算された画素デー
タ各々の上位６ビットを抽出し、これを表示パネルの駆
動信号として用いる。
【０００９】かかるディザ処理によれば、４画素で４つ
の異なる中間表示レベルの組み合わせが発生し、６ビッ
ト階調表示レベルの４倍、すなわち、８ビット相当の中
間調表示を実現出来るのである。しかしながら、かかる
図１の破線に示されるように、ディザ係数ａ〜ｄなるデ
ィザパターンが各画素に対応して常時加算されている
と、このディザパターンによるノイズが視覚的に確認さ
れる場合があり画質を損なうという問題が発生した。
の異なる中間表示レベルの組み合わせが発生し、６ビッ
ト階調表示レベルの４倍、すなわち、８ビット相当の中
間調表示を実現出来るのである。しかしながら、かかる
図１の破線に示されるように、ディザ係数ａ〜ｄなるデ
ィザパターンが各画素に対応して常時加算されている
と、このディザパターンによるノイズが視覚的に確認さ
れる場合があり画質を損なうという問題が発生した。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、高画像品質を維持しつつ、疑似中間調表示及び偽輪
郭補正を実施することが出来る自発光表示器の駆動装置
を提供することにある。
は、高画像品質を維持しつつ、疑似中間調表示及び偽輪
郭補正を実施することが出来る自発光表示器の駆動装置
を提供することにある。
【００１１】
【課題を解決するための手段】上記した目的を達成する
ために、本発明による自発光表示器の駆動装置は、映像
信号をサンプリングして自発光表示器の各画素に対応し
た画素データに変換するＡ／Ｄ変換器と、前記自発光表
示器の画面上において隣接する複数の画素各々に対応し
た前記画素データに夫々異なるディザ係数を加算して得
られたディザ加算画素データ各々の上位ビットをディザ
処理画素データとして得るディザ処理回路と、前記ディ
ザ処理画素データを第１変換テーブル又は第２変換テー
ブルに基づいて変換して偽輪郭補正画素データを得る偽
輪郭補正データ変換回路と、前記偽輪郭補正画素データ
に基づいて前記自発光表示器における各画素の発光駆動
を行う駆動手段とを有し、前記ディザ処理回路は、各画
素に対応する前記画素データに加算すべき前記ディザ係
数の各々を前記映像信号のフィールド毎に変更する。
ために、本発明による自発光表示器の駆動装置は、映像
信号をサンプリングして自発光表示器の各画素に対応し
た画素データに変換するＡ／Ｄ変換器と、前記自発光表
示器の画面上において隣接する複数の画素各々に対応し
た前記画素データに夫々異なるディザ係数を加算して得
られたディザ加算画素データ各々の上位ビットをディザ
処理画素データとして得るディザ処理回路と、前記ディ
ザ処理画素データを第１変換テーブル又は第２変換テー
ブルに基づいて変換して偽輪郭補正画素データを得る偽
輪郭補正データ変換回路と、前記偽輪郭補正画素データ
に基づいて前記自発光表示器における各画素の発光駆動
を行う駆動手段とを有し、前記ディザ処理回路は、各画
素に対応する前記画素データに加算すべき前記ディザ係
数の各々を前記映像信号のフィールド毎に変更する。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図２以下
の図面を参照しつつ説明する。図２は、本発明による駆
動装置を備えたプラズマディスプレイ装置の概略構成を
示す図である。図２において、Ａ／Ｄ変換器１は、入力
された映像信号を、制御回路２から供給されてくる周波
数:ｆSなる第１クロック信号ＣＫ１に応じてサンプリン
グすることにより、１画素毎に対応したＮビットの画素
データＤを得て、これを順次、画像データ処理回路３に
供給する。
の図面を参照しつつ説明する。図２は、本発明による駆
動装置を備えたプラズマディスプレイ装置の概略構成を
示す図である。図２において、Ａ／Ｄ変換器１は、入力
された映像信号を、制御回路２から供給されてくる周波
数:ｆSなる第１クロック信号ＣＫ１に応じてサンプリン
グすることにより、１画素毎に対応したＮビットの画素
データＤを得て、これを順次、画像データ処理回路３に
供給する。
【００１３】画像データ処理回路３は、制御回路２から
供給されてくる周波数:(２・ｆS)なる第２クロック信号
ＣＫ２、水平・垂直同期信号、及び選択信号に応じてデ
ータ処理を遂行するディザ処理回路３１及び偽輪郭補正
データ変換回路３２から構成されている。これらディザ
処理回路３１及び偽輪郭補正データ変換回路３２は、上
記画素データＤに対して後述する処理を施すことによ
り、画素データのビット数を減らして疑似中間表示を実
現し、かつ、偽輪郭を補償した画素データを生成し、こ
れをフレームメモリ４に供給する。
供給されてくる周波数:(２・ｆS)なる第２クロック信号
ＣＫ２、水平・垂直同期信号、及び選択信号に応じてデ
ータ処理を遂行するディザ処理回路３１及び偽輪郭補正
データ変換回路３２から構成されている。これらディザ
処理回路３１及び偽輪郭補正データ変換回路３２は、上
記画素データＤに対して後述する処理を施すことによ
り、画素データのビット数を減らして疑似中間表示を実
現し、かつ、偽輪郭を補償した画素データを生成し、こ
れをフレームメモリ４に供給する。
【００１４】フレームメモリ４は、上記制御回路２から
供給されてくる第２クロック信号ＣＫ２のタイミング毎
に、かかる画像データ処理回路３から出力されてくる画
素データを順次書き込む。更に、フレームメモリ４は、
この書き込まれた画素データを第２クロック信号ＣＫ２
のタイミングに応じて読み出し、これを画素駆動データ
として列電極ドライバ６に供給する。
供給されてくる第２クロック信号ＣＫ２のタイミング毎
に、かかる画像データ処理回路３から出力されてくる画
素データを順次書き込む。更に、フレームメモリ４は、
この書き込まれた画素データを第２クロック信号ＣＫ２
のタイミングに応じて読み出し、これを画素駆動データ
として列電極ドライバ６に供給する。
【００１５】制御回路２は、上述した如き第１クロック
信号ＣＫ１及び第２クロック信号ＣＫ２を発生する。更
に、かかる第１クロック信号ＣＫ１の１周期毎に論理値
「１」及び「０」状態を繰り返す選択信号を生成しこれ
を上記偽輪郭補正データ変換回路３２に供給する。更
に、制御回路２は、入力された映像信号から水平及び垂
直同期信号を抽出し、これを上記ディザ処理回路３１に
供給する。更に、制御回路２は、上記水平及び垂直同期
信号に応じたリセットタイミング信号、走査タイミング
信号、維持タイミング信号、及び消去タイミング信号を
発生して行電極ドライバ５に供給する。
信号ＣＫ１及び第２クロック信号ＣＫ２を発生する。更
に、かかる第１クロック信号ＣＫ１の１周期毎に論理値
「１」及び「０」状態を繰り返す選択信号を生成しこれ
を上記偽輪郭補正データ変換回路３２に供給する。更
に、制御回路２は、入力された映像信号から水平及び垂
直同期信号を抽出し、これを上記ディザ処理回路３１に
供給する。更に、制御回路２は、上記水平及び垂直同期
信号に応じたリセットタイミング信号、走査タイミング
信号、維持タイミング信号、及び消去タイミング信号を
発生して行電極ドライバ５に供給する。
【００１６】行電極ドライバ５は、これら各種のタイミ
ング信号に応じて、残留電荷量を初期化するためのリセ
ットパルス、画素データを書き込むための走査パルス、
放電発光状態を維持するための維持パルス、放電発光を
停止させるための消去パルスを発生し、これらをＰＤＰ
（プラズマディスプレイパネル）１０の行電極対２０ 1
〜行電極対２０nに印加する。この際、上記走査パルス
は、順次走査にて行電極対２０1から２０nへと印加され
て行く。
ング信号に応じて、残留電荷量を初期化するためのリセ
ットパルス、画素データを書き込むための走査パルス、
放電発光状態を維持するための維持パルス、放電発光を
停止させるための消去パルスを発生し、これらをＰＤＰ
（プラズマディスプレイパネル）１０の行電極対２０ 1
〜行電極対２０nに印加する。この際、上記走査パルス
は、順次走査にて行電極対２０1から２０nへと印加され
て行く。
【００１７】列電極ドライバ６は、上記フレームメモリ
４から読み出されてくる１フレーム分の画素駆動データ
を同一重み付け桁のビット毎に分離し、そのビットの論
理値「１」及び「０」夫々に対応した電圧値を有する画
素データパルスを発生してＰＤＰ１０の列電極３０1〜
３０mに印加する。ＰＤＰ１０は、列電極ドライバ６か
ら画素データパルスが印加されている間に行電極ドライ
バ５から走査パルスが印加されると、この印加された画
素データパルスに対応した電荷がＰＤＰ１０に書き込ま
れる。この際、例えば論理「１」に対応した画素データ
パルスが印加された列電極と、走査パルスが印加された
行電極対との交差部に発光が生じる。
４から読み出されてくる１フレーム分の画素駆動データ
を同一重み付け桁のビット毎に分離し、そのビットの論
理値「１」及び「０」夫々に対応した電圧値を有する画
素データパルスを発生してＰＤＰ１０の列電極３０1〜
３０mに印加する。ＰＤＰ１０は、列電極ドライバ６か
ら画素データパルスが印加されている間に行電極ドライ
バ５から走査パルスが印加されると、この印加された画
素データパルスに対応した電荷がＰＤＰ１０に書き込ま
れる。この際、例えば論理「１」に対応した画素データ
パルスが印加された列電極と、走査パルスが印加された
行電極対との交差部に発光が生じる。
【００１８】尚、かかる交差部の各々が、図３に示され
るが如きＰＤＰ１０の画面上における画素Ｇ11〜Ｇnm夫
々に相当する。その後、行電極ドライバ５から維持パル
スが印加されると、この維持パルスが印加されるパルス
数に応じた時間だけ上記の発光状態が維持される。視覚
上においては、かかる発光状態が維持されている時間に
応じた輝度が感じられる。
るが如きＰＤＰ１０の画面上における画素Ｇ11〜Ｇnm夫
々に相当する。その後、行電極ドライバ５から維持パル
スが印加されると、この維持パルスが印加されるパルス
数に応じた時間だけ上記の発光状態が維持される。視覚
上においては、かかる発光状態が維持されている時間に
応じた輝度が感じられる。
【００１９】次に、上記画像データ処理回路３の動作に
ついて、図４〜図７に示される内部動作波形を参照しつ
つ説明する。図８は、かかる画像データ処理回路３にお
けるディザ処理回路３１の内部構成を示す図である。図
８において、映像信号に対応した各画素毎のＮビット画
素データＤは、第１クロック信号ＣＫ１毎に順次、加算
器３２０に供給される。この際、かかる映像信号は飛越
走査にて生成されたものである。従って、図３に示され
るＰＤＰ１０の画素群の内、先ず、奇数行の画素群に対
応した画素データが供給され、その後、偶数行の画素群
に対応した画素データが供給される。
ついて、図４〜図７に示される内部動作波形を参照しつ
つ説明する。図８は、かかる画像データ処理回路３にお
けるディザ処理回路３１の内部構成を示す図である。図
８において、映像信号に対応した各画素毎のＮビット画
素データＤは、第１クロック信号ＣＫ１毎に順次、加算
器３２０に供給される。この際、かかる映像信号は飛越
走査にて生成されたものである。従って、図３に示され
るＰＤＰ１０の画素群の内、先ず、奇数行の画素群に対
応した画素データが供給され、その後、偶数行の画素群
に対応した画素データが供給される。
【００２０】例えば、図４に示されるように、図３の第
１行目の画素Ｇ11〜Ｇ1m夫々に対応した画素データＤ11
〜Ｄ1mが供給された後には、次の奇数行である第３行目
の画素Ｇ31〜Ｇ3m夫々に対応した画素データＤ31〜Ｄ3m
が供給されるのである。同様にして順次、奇数行に対応
した画素データが供給される（第１フィールド）。かか
る第１フィールドにて、最終奇数行の画素Ｇn1〜Ｇnm夫
々に対応した画素データＤn1〜Ｄnmが供給されると、次
に、図５に示されるが如く、最初の偶数行である画素Ｇ
21〜Ｇ2m夫々に対応した画素データＤ21〜Ｄ2mが供給さ
れ、順次、偶数行に対応した画素データが供給される
（第２フィールド）。かかる第２フィールドにて、最終
偶数行に対応した画素データＤ(n-1)1〜Ｄnmが供給され
ると、再び奇数行に対応した画素データが供給され（第
３フィールド）、次に、偶数行に対応した画素データが
供給されるのである（第４フィールド）。
１行目の画素Ｇ11〜Ｇ1m夫々に対応した画素データＤ11
〜Ｄ1mが供給された後には、次の奇数行である第３行目
の画素Ｇ31〜Ｇ3m夫々に対応した画素データＤ31〜Ｄ3m
が供給されるのである。同様にして順次、奇数行に対応
した画素データが供給される（第１フィールド）。かか
る第１フィールドにて、最終奇数行の画素Ｇn1〜Ｇnm夫
々に対応した画素データＤn1〜Ｄnmが供給されると、次
に、図５に示されるが如く、最初の偶数行である画素Ｇ
21〜Ｇ2m夫々に対応した画素データＤ21〜Ｄ2mが供給さ
れ、順次、偶数行に対応した画素データが供給される
（第２フィールド）。かかる第２フィールドにて、最終
偶数行に対応した画素データＤ(n-1)1〜Ｄnmが供給され
ると、再び奇数行に対応した画素データが供給され（第
３フィールド）、次に、偶数行に対応した画素データが
供給されるのである（第４フィールド）。
【００２１】ディザ発生回路３１０は、図４に示される
が如き第１フィールドにおいては、第２クロック信号Ｃ
Ｋ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、
ディザ係数ｄを循環して繰り返し発生し、これを加算器
３２０に供給する。又、ディザ発生回路３１０は、次の
第２フィールド及びその次の第３フィールドにおいて
は、図５及び図６に示されるように、ディザ係数ｄ、デ
ィザ係数ｂ、ディザ係数ｃ、ディザ係数ａを循環して繰
り返し発生し、これを加算器３２０に供給する。又、デ
ィザ発生回路３１０は、図７に示されるが如き、第４フ
ィールドにおいては、第２クロック信号ＣＫ２毎にディ
ザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄ
を循環して繰り返し発生し、これを加算器３２０に供給
する。
が如き第１フィールドにおいては、第２クロック信号Ｃ
Ｋ２毎にディザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、
ディザ係数ｄを循環して繰り返し発生し、これを加算器
３２０に供給する。又、ディザ発生回路３１０は、次の
第２フィールド及びその次の第３フィールドにおいて
は、図５及び図６に示されるように、ディザ係数ｄ、デ
ィザ係数ｂ、ディザ係数ｃ、ディザ係数ａを循環して繰
り返し発生し、これを加算器３２０に供給する。又、デ
ィザ発生回路３１０は、図７に示されるが如き、第４フ
ィールドにおいては、第２クロック信号ＣＫ２毎にディ
ザ係数ａ、ディザ係数ｃ、ディザ係数ｂ、ディザ係数ｄ
を循環して繰り返し発生し、これを加算器３２０に供給
する。
【００２２】ディザ発生回路３１０は、上述した如き第
１フィールド〜第４フィールドの動作を繰り返し実行す
る。すなわち、かかる第４フィールドにおいてのディザ
係数発生動作が終了したら、再び、上記第１フィールド
の動作に戻って、前述した動作を繰り返すのである。加
算器３２０は、Ａ／Ｄ変換器１から順次供給されてくる
画素データＤに、上述の如きディザ係数を図４〜図７に
示されるように逐次加算し、この際得られたディザ加算
画素データを上位ビット抽出回路３３０に供給する。
１フィールド〜第４フィールドの動作を繰り返し実行す
る。すなわち、かかる第４フィールドにおいてのディザ
係数発生動作が終了したら、再び、上記第１フィールド
の動作に戻って、前述した動作を繰り返すのである。加
算器３２０は、Ａ／Ｄ変換器１から順次供給されてくる
画素データＤに、上述の如きディザ係数を図４〜図７に
示されるように逐次加算し、この際得られたディザ加算
画素データを上位ビット抽出回路３３０に供給する。
【００２３】すなわち、一つの画素データに対して２つ
の異なるディザ係数が夫々加算され、新たに２つのディ
ザ加算画素データが生成されるのである。上位ビット抽
出回路３３０は、かかるディザ加算画素データの上位Ｍ
ビット分までを抽出し、これをディザ処理画素データＺ
として、後段の偽輪郭補正データ変換回路３２に供給す
る。
の異なるディザ係数が夫々加算され、新たに２つのディ
ザ加算画素データが生成されるのである。上位ビット抽
出回路３３０は、かかるディザ加算画素データの上位Ｍ
ビット分までを抽出し、これをディザ処理画素データＺ
として、後段の偽輪郭補正データ変換回路３２に供給す
る。
【００２４】図９は、かかる偽輪郭補正データ変換回路
３２の内部構成を示す図である。図９において、第１変
換回路３２１は、上記ディザ処理回路３１から供給され
てくる例えば６ビットのディザ処理画素データＺを、図
１０及び図１１に示されるが如き第１モード変換テーブ
ルに基づいて８ビットの画素データに変換し、これを偽
輪郭補正画素データＡＺとしてセレクタ３２２に供給す
る。一方、第２変換回路３２３は、上記ディザ処理回路
３１から供給されてくる例えば６ビットのディザ処理画
素データＺを、図１０及び図１１に示されるが如き第２
モード変換テーブルに基づいて８ビットの画素データに
変換し、これを偽輪郭補正画素データＢＺとしてセレク
タ３２２に供給する。
３２の内部構成を示す図である。図９において、第１変
換回路３２１は、上記ディザ処理回路３１から供給され
てくる例えば６ビットのディザ処理画素データＺを、図
１０及び図１１に示されるが如き第１モード変換テーブ
ルに基づいて８ビットの画素データに変換し、これを偽
輪郭補正画素データＡＺとしてセレクタ３２２に供給す
る。一方、第２変換回路３２３は、上記ディザ処理回路
３１から供給されてくる例えば６ビットのディザ処理画
素データＺを、図１０及び図１１に示されるが如き第２
モード変換テーブルに基づいて８ビットの画素データに
変換し、これを偽輪郭補正画素データＢＺとしてセレク
タ３２２に供給する。
【００２５】尚、かかる図１０及び図１１に示される偽
輪郭補正画素データＡＺ（ＢＺ）の各ビットにおける論
理値「０」は非発光、論理値「１」は発光を指定するも
のであり、その１フレーム期間中における発光期間は、
図１２の発光期間フォーマットに従っている。例えば、
かかる偽輪郭補正画素データＡＺのビット７は、図１２
のサブフレームＳＦ４での発光に対応しており、その論
理値が「１」である場合に、期間"８"だけ発光を行う。
又、ビット６は、サブフレームＳＦ６1での発光に対応
しており、その論理値が「１」である場合に、期間"１
６"だけ発光を行う。又、ビット５は、サブフレームＳ
Ｆ２での発光に対応しており、その論理値が「１」であ
る場合に、期間"２"だけ発光を行う。又、ビット４は、
サブフレームＳＦ５1での発光に対応しており、その論
理値が「１」である場合に、期間"８"だけ発光を行う。
又、ビット３は、サブフレームＳＦ３での発光に対応し
ており、その論理値が「１」である場合に、期間"４"だ
け発光を行う。又、ビット２は、サブフレームＳＦ１で
の発光に対応しており、その論理値が「１」である場合
に、期間"１"だけ発光を行う。又、ビット１は、サブフ
レームＳＦ６2での発光に対応しており、その論理値が
「１」である場合に、期間"１６"だけ発光を行う。更
に、ビット０は、サブフレームＳＦ５2での発光に対応
しており、その論理値が「１」である場合に、期間"８"
だけ発光を行う。かかるＳＦ１〜ＳＦ６による発光期間
の総和が輝度レベルに相当するのである。
輪郭補正画素データＡＺ（ＢＺ）の各ビットにおける論
理値「０」は非発光、論理値「１」は発光を指定するも
のであり、その１フレーム期間中における発光期間は、
図１２の発光期間フォーマットに従っている。例えば、
かかる偽輪郭補正画素データＡＺのビット７は、図１２
のサブフレームＳＦ４での発光に対応しており、その論
理値が「１」である場合に、期間"８"だけ発光を行う。
又、ビット６は、サブフレームＳＦ６1での発光に対応
しており、その論理値が「１」である場合に、期間"１
６"だけ発光を行う。又、ビット５は、サブフレームＳ
Ｆ２での発光に対応しており、その論理値が「１」であ
る場合に、期間"２"だけ発光を行う。又、ビット４は、
サブフレームＳＦ５1での発光に対応しており、その論
理値が「１」である場合に、期間"８"だけ発光を行う。
又、ビット３は、サブフレームＳＦ３での発光に対応し
ており、その論理値が「１」である場合に、期間"４"だ
け発光を行う。又、ビット２は、サブフレームＳＦ１で
の発光に対応しており、その論理値が「１」である場合
に、期間"１"だけ発光を行う。又、ビット１は、サブフ
レームＳＦ６2での発光に対応しており、その論理値が
「１」である場合に、期間"１６"だけ発光を行う。更
に、ビット０は、サブフレームＳＦ５2での発光に対応
しており、その論理値が「１」である場合に、期間"８"
だけ発光を行う。かかるＳＦ１〜ＳＦ６による発光期間
の総和が輝度レベルに相当するのである。
【００２６】この際、重み付けの重いサブフレームであ
るサブフレームＳＦ６（発光期間"３２"に相当）につい
ては、各々が発光期間"１６"であるサブフレームＳＦ６
1及びＳＦ６2に分割して配置する。更に、重み付けの重
いサブフレームであるサブフレームＳＦ５（発光期間"
１６"に相当）については、各々が発光期間"８"である
サブフレームＳＦ５1及びＳＦ５2に分割して配置する。
ここで、１フレーム期間内での総発光期間が等しく、か
つ発光期間が等しいサブフレームでの発光実施位置が互
いに異なる２つの変換パターンを、第１モード変換テー
ブル及び第２モード変換テーブルにて用意して偽輪郭の
低減を計るのである。
るサブフレームＳＦ６（発光期間"３２"に相当）につい
ては、各々が発光期間"１６"であるサブフレームＳＦ６
1及びＳＦ６2に分割して配置する。更に、重み付けの重
いサブフレームであるサブフレームＳＦ５（発光期間"
１６"に相当）については、各々が発光期間"８"である
サブフレームＳＦ５1及びＳＦ５2に分割して配置する。
ここで、１フレーム期間内での総発光期間が等しく、か
つ発光期間が等しいサブフレームでの発光実施位置が互
いに異なる２つの変換パターンを、第１モード変換テー
ブル及び第２モード変換テーブルにて用意して偽輪郭の
低減を計るのである。
【００２７】例えば、図１０及び図１１において、輝度
レベル１６に相当する偽輪郭補正画素データＡＺによれ
ば、図１２に示されるサブフレームＳＦ４及びＳＦ５1
の位置で夫々期間"８"の発光が実施されるが、輝度レベ
ル１６に相当する偽輪郭補正画素データＢＺでは、サブ
フレームＳＦ５1及びＳＦ５2の位置で夫々期間"８"の発
光が実施されるのである。
レベル１６に相当する偽輪郭補正画素データＡＺによれ
ば、図１２に示されるサブフレームＳＦ４及びＳＦ５1
の位置で夫々期間"８"の発光が実施されるが、輝度レベ
ル１６に相当する偽輪郭補正画素データＢＺでは、サブ
フレームＳＦ５1及びＳＦ５2の位置で夫々期間"８"の発
光が実施されるのである。
【００２８】このように、輝度レベルが同一であって
も、隣接する画素間において、１フレーム期間中にて発
光を生じさせる位置をずらすことにより、偽輪郭を低減
するのである。尚、上記第１変換回路３２１及び第２変
換回路３２３によるデータ変換は、上記第２クロック信
号ＣＫ２に同期して実行される。セレクタ３２２は、か
かる第１変換回路３２１から供給された偽輪郭補正画素
データＡＺ、及び第２変換回路３２３から供給された偽
輪郭補正画素データＢＺの内、制御回路２から供給され
た選択信号の信号論理値に応じた方を選択して出力す
る。
も、隣接する画素間において、１フレーム期間中にて発
光を生じさせる位置をずらすことにより、偽輪郭を低減
するのである。尚、上記第１変換回路３２１及び第２変
換回路３２３によるデータ変換は、上記第２クロック信
号ＣＫ２に同期して実行される。セレクタ３２２は、か
かる第１変換回路３２１から供給された偽輪郭補正画素
データＡＺ、及び第２変換回路３２３から供給された偽
輪郭補正画素データＢＺの内、制御回路２から供給され
た選択信号の信号論理値に応じた方を選択して出力す
る。
【００２９】図４〜図７においては、選択信号の信号論
理値が「０」である場合には、第１変換回路３２１から
の偽輪郭補正画素データＡＺを選択して出力する一方、
選択信号の信号論理値が「１」である場合には、第２変
換回路３２３からの偽輪郭補正画素データＢＺを選択し
て出力する。画像データ処理回路３は、図４〜図７に示
されるように、一つの画素データＤに対して２つの異な
る画素データ処理を行うことにより、ディザ処理及び偽
輪郭補償の為された画像処理画素データを生成すると共
に、その供給された画素データのフィールドとは異なる
他のフィールドに対応した補間画素データを生成する。
すなわち、上記第１及び第３フィールドの如き奇数フィ
ールドにおいては、供給された奇数フィールドに対応し
た画素データに基づいて、上述した如き画素データ処理
を施すことにより、偶数フィールドに対応した画素デー
タを補間生成するのである。一方、上記第２及び第４フ
ィールドの如き偶数フィールドにおいては、供給された
偶数フィールドに対応した画素データに基づいて、上述
した如き画素データ処理を施すことにより、奇数フィー
ルドに対応した画素データを補間生成するのである。
理値が「０」である場合には、第１変換回路３２１から
の偽輪郭補正画素データＡＺを選択して出力する一方、
選択信号の信号論理値が「１」である場合には、第２変
換回路３２３からの偽輪郭補正画素データＢＺを選択し
て出力する。画像データ処理回路３は、図４〜図７に示
されるように、一つの画素データＤに対して２つの異な
る画素データ処理を行うことにより、ディザ処理及び偽
輪郭補償の為された画像処理画素データを生成すると共
に、その供給された画素データのフィールドとは異なる
他のフィールドに対応した補間画素データを生成する。
すなわち、上記第１及び第３フィールドの如き奇数フィ
ールドにおいては、供給された奇数フィールドに対応し
た画素データに基づいて、上述した如き画素データ処理
を施すことにより、偶数フィールドに対応した画素デー
タを補間生成するのである。一方、上記第２及び第４フ
ィールドの如き偶数フィールドにおいては、供給された
偶数フィールドに対応した画素データに基づいて、上述
した如き画素データ処理を施すことにより、奇数フィー
ルドに対応した画素データを補間生成するのである。
【００３０】例えば、図４に示されるが如き第１フィー
ルドにおいては、第１行第１列の画素データＤ11に対
し、異なる２つのディザ処理及び偽輪郭補償を実施する
ことによりこの第１行第１列の画素に対応した画像処理
画素データとして偽輪郭補正画素データＡＺ（Ｄ11＋
ａ）を生成すると共に、第２行第１列に対応した補間画
素データとして偽輪郭補正画素データＢＺ（Ｄ11＋ｃ）
を生成する。又、第１行第２列の画素データＤ12に対
し、異なる２つのディザ処理及び偽輪郭補償を実施する
ことによりこの第１行第２列の画素に対応した画像処理
画素データとして偽輪郭補正画素データＢＺ（Ｄ12＋
ｂ）を生成すると共に、第２行第２列に対応した補間画
素データとして偽輪郭補正画素データＡＺ（Ｄ12＋ｄ）
を生成する。
ルドにおいては、第１行第１列の画素データＤ11に対
し、異なる２つのディザ処理及び偽輪郭補償を実施する
ことによりこの第１行第１列の画素に対応した画像処理
画素データとして偽輪郭補正画素データＡＺ（Ｄ11＋
ａ）を生成すると共に、第２行第１列に対応した補間画
素データとして偽輪郭補正画素データＢＺ（Ｄ11＋ｃ）
を生成する。又、第１行第２列の画素データＤ12に対
し、異なる２つのディザ処理及び偽輪郭補償を実施する
ことによりこの第１行第２列の画素に対応した画像処理
画素データとして偽輪郭補正画素データＢＺ（Ｄ12＋
ｂ）を生成すると共に、第２行第２列に対応した補間画
素データとして偽輪郭補正画素データＡＺ（Ｄ12＋ｄ）
を生成する。
【００３１】フレームメモリ４は、これら画像処理画素
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
【００３２】かかる図４に示されるが如き第１フィール
ドの動作により、例えば、図１３（ａ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＡＺ（Ｄ11＋ａ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＢＺ（Ｄ12＋ｂ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＢＺ（Ｄ11＋ｃ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＡＺ（Ｄ12＋ｄ）
に基づいた発光が夫々生じるのである。
ドの動作により、例えば、図１３（ａ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＡＺ（Ｄ11＋ａ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＢＺ（Ｄ12＋ｂ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＢＺ（Ｄ11＋ｃ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＡＺ（Ｄ12＋ｄ）
に基づいた発光が夫々生じるのである。
【００３３】次に、画像データ処理回路３は、図５に示
されるが如き第２フィールドにおいて、第２行第１列の
画素データＤ21に基づいて、この第２行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ21＋ｄ）を生成すると共に、第１行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ21＋ｂ）を生成する。又、第２行第２列の画素デ
ータＤ22に基づいて、この第２行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ22＋ｃ）を生成すると共に、第１行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
22＋ａ）を生成するのである。
されるが如き第２フィールドにおいて、第２行第１列の
画素データＤ21に基づいて、この第２行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ21＋ｄ）を生成すると共に、第１行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ21＋ｂ）を生成する。又、第２行第２列の画素デ
ータＤ22に基づいて、この第２行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ22＋ｃ）を生成すると共に、第１行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
22＋ａ）を生成するのである。
【００３４】フレームメモリ４は、これら画像処理画素
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
【００３５】かかる図５に示されるが如き第２フィール
ドの動作により、例えば、図１３（ｂ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＢＺ（Ｄ21＋ｂ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＡＺ（Ｄ22＋ａ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＡＺ（Ｄ21＋ｄ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＢＺ（Ｄ22＋ｃ）
に基づいた発光が夫々生じるのである。
ドの動作により、例えば、図１３（ｂ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＢＺ（Ｄ21＋ｂ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＡＺ（Ｄ22＋ａ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＡＺ（Ｄ21＋ｄ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＢＺ（Ｄ22＋ｃ）
に基づいた発光が夫々生じるのである。
【００３６】次に、画像データ処理回路３は、図６に示
されるが如き第３フィールドにおいて、第１行第１列の
画素データＤ11に基づいて、この第１行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ11＋ｄ）を生成すると共に、第２行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ11＋ｂ）を生成する。又、第１行第２列の画素デ
ータＤ12に基づいて、この第１行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ12＋ｃ）を生成すると共に、第２行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
12＋ａ）を生成する。
されるが如き第３フィールドにおいて、第１行第１列の
画素データＤ11に基づいて、この第１行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ11＋ｄ）を生成すると共に、第２行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ11＋ｂ）を生成する。又、第１行第２列の画素デ
ータＤ12に基づいて、この第１行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ12＋ｃ）を生成すると共に、第２行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
12＋ａ）を生成する。
【００３７】フレームメモリ４は、これら画像処理画素
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
【００３８】かかる図６に示されるが如き第３フィール
ドの動作により、例えば、図１３（ｃ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＡＺ（Ｄ11＋ｄ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＢＺ（Ｄ12＋ｃ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＢＺ（Ｄ11＋ｂ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＡＺ（Ｄ12＋ａ）
に基づいた発光が夫々生じるのである。
ドの動作により、例えば、図１３（ｃ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＡＺ（Ｄ11＋ｄ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＢＺ（Ｄ12＋ｃ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＢＺ（Ｄ11＋ｂ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＡＺ（Ｄ12＋ａ）
に基づいた発光が夫々生じるのである。
【００３９】次に、画像データ処理回路３は、図７に示
されるが如き第４フィールドにおいて、第２行第１列の
画素データＤ21に基づいて、この第２行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ21＋ａ）を生成すると共に、第１行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ21＋ｃ）を生成する。又、第２行第２列の画素デ
ータＤ22に基づいて、この第２行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ22＋ｂ）を生成すると共に、第１行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
22＋ｄ）を生成するのである。
されるが如き第４フィールドにおいて、第２行第１列の
画素データＤ21に基づいて、この第２行第１列の画素に
対応した画像処理画素データとして偽輪郭補正画素デー
タＡＺ（Ｄ21＋ａ）を生成すると共に、第１行第１列に
対応した補間画素データとして偽輪郭補正画素データＢ
Ｚ（Ｄ21＋ｃ）を生成する。又、第２行第２列の画素デ
ータＤ22に基づいて、この第２行第２列の画素に対応し
た画像処理画素データとして偽輪郭補正画素データＢＺ
（Ｄ22＋ｂ）を生成すると共に、第１行第２列に対応し
た補間画素データとして偽輪郭補正画素データＡＺ（Ｄ
22＋ｄ）を生成するのである。
【００４０】フレームメモリ４は、これら画像処理画素
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
データ及び補間画素データを、図３に示されるが如きＰ
ＤＰ１０における画面上の第１行〜第ｎ行各々に対応さ
せて順次書き込む。ここで、かかる第ｎ行までの画素デ
ータ、すなわち画面１フレーム分の画素データを書き込
んだら、フレームメモリ４は、この書き込んだ画素デー
タを、第１行に対応するものから順に読み出しこれを画
素駆動データとして列電極ドライバ６に供給する。
【００４１】かかる図７に示されるが如き第４フィール
ドの動作により、例えば、図１３（ｄ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＢＺ（Ｄ21＋ｃ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＡＺ（Ｄ22＋ｄ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＡＺ（Ｄ21＋ａ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＢＺ（Ｄ22＋ｂ）
に基づいた発光が夫々生じるのである。
ドの動作により、例えば、図１３（ｄ）に示されるよう
に、第１行第１列の画素Ｇ11では偽輪郭補正画素データ
ＢＺ（Ｄ21＋ｃ）に基づいた発光、第１行第２列の画素
Ｇ12では偽輪郭補正画素データＡＺ（Ｄ22＋ｄ）に基づ
いた発光、第２行第１列の画素Ｇ21では偽輪郭補正画素
データＡＺ（Ｄ21＋ａ）に基づいた発光、第２行第２列
の画素Ｇ22では偽輪郭補正画素データＢＺ（Ｄ22＋ｂ）
に基づいた発光が夫々生じるのである。
【００４２】以上の如く、本発明による自発光表示器の
駆動装置においては、上記図１３に示されるように、各
画素に対応した画素データに加算すべきディザ係数をフ
ィールド毎に変更して行くようにしている。例えば、図
１３に示されるように、画素Ｇ11に対応した画素データ
Ｄ11に加算すべきディザ係数は、
駆動装置においては、上記図１３に示されるように、各
画素に対応した画素データに加算すべきディザ係数をフ
ィールド毎に変更して行くようにしている。例えば、図
１３に示されるように、画素Ｇ11に対応した画素データ
Ｄ11に加算すべきディザ係数は、
【数１】第１フィールド：ディザ係数ａ 第２フィールド：ディザ係数ｂ 第３フィールド：ディザ係数ｄ 第４フィールド：ディザ係数ｃ の如く各フィールド毎に変更されるのである。
【００４３】このように、加算すべきディザ係数をフィ
ールド毎に変更して行くと、目の積分効果により、ディ
ザのパターンノイズが低減されるのである。更に、本発
明においては、この加算されるディザ係数と、偽輪郭補
正データ変換回路３２における変換動作とを対応させる
ようにしている。例えば、図１３においては、ディザ処
理回路３１によって画素データＤにディザ係数ａが加算
された場合、又はディザ係数ｄが加算された場合には、
偽輪郭補正データ変換回路３２は、第１モード変換テー
ブルに基づいた変換動作を行って偽輪郭補正画素データ
ＡＺを出力する。その一方、ディザ係数ｂが加算された
場合、又はディザ係数ｃが加算された場合には、偽輪郭
補正データ変換回路３２は、第２モード変換テーブルに
基づいた変換動作を行って偽輪郭補正画素データＢＺを
出力するのである。
ールド毎に変更して行くと、目の積分効果により、ディ
ザのパターンノイズが低減されるのである。更に、本発
明においては、この加算されるディザ係数と、偽輪郭補
正データ変換回路３２における変換動作とを対応させる
ようにしている。例えば、図１３においては、ディザ処
理回路３１によって画素データＤにディザ係数ａが加算
された場合、又はディザ係数ｄが加算された場合には、
偽輪郭補正データ変換回路３２は、第１モード変換テー
ブルに基づいた変換動作を行って偽輪郭補正画素データ
ＡＺを出力する。その一方、ディザ係数ｂが加算された
場合、又はディザ係数ｃが加算された場合には、偽輪郭
補正データ変換回路３２は、第２モード変換テーブルに
基づいた変換動作を行って偽輪郭補正画素データＢＺを
出力するのである。
【００４４】これは、加算すべきディザ係数をフィール
ド毎に変更した場合に生じるフリッカを防止するためで
ある。すなわち、加算すべきディザ係数を図１３に示さ
れるが如くフィールド毎に変更した際に、この加算する
ディザ係数と、偽輪郭補正データ変換回路３２での変換
動作とを対応させていないと、各フィールド間での発光
状態が不均一となり、フリッカが生じるのである。
ド毎に変更した場合に生じるフリッカを防止するためで
ある。すなわち、加算すべきディザ係数を図１３に示さ
れるが如くフィールド毎に変更した際に、この加算する
ディザ係数と、偽輪郭補正データ変換回路３２での変換
動作とを対応させていないと、各フィールド間での発光
状態が不均一となり、フリッカが生じるのである。
【００４５】例えば、図１４に示されるように、第１フ
ィールド〜第４フィールドに亘って、画素データＤにデ
ィザ係数ａを加算して得られたディザ処理画素データＺ
の値が"１６"となり、その他のディザ係数ｂ〜ｄのいず
れかを加算して得られたディザ処理画素データＺの値が
"１５"となる場合を想定する。この際、第１フィール
ドにおける画素Ｇ11、第２フィールドにおける画素
Ｇ12、第３フィールドにおける画素Ｇ22、及び第４フィ
ールドにおける画素Ｇ21において、夫々、ディザ処理画
素データＺの値が "１６"となる。
ィールド〜第４フィールドに亘って、画素データＤにデ
ィザ係数ａを加算して得られたディザ処理画素データＺ
の値が"１６"となり、その他のディザ係数ｂ〜ｄのいず
れかを加算して得られたディザ処理画素データＺの値が
"１５"となる場合を想定する。この際、第１フィール
ドにおける画素Ｇ11、第２フィールドにおける画素
Ｇ12、第３フィールドにおける画素Ｇ22、及び第４フィ
ールドにおける画素Ｇ21において、夫々、ディザ処理画
素データＺの値が "１６"となる。
【００４６】ここで、かかる"１６"であるディザ処理画
素データＺの値を、第１フィールド及び第３フィールド
では図１０に示される第１モード変換デーブルにて変換
し、第２フィールド及び第４フィールドでは、第２モー
ド変換デーブルにて変換する。よって、この際、以下の
如き偽輪郭補正画素データが得られる。
素データＺの値を、第１フィールド及び第３フィールド
では図１０に示される第１モード変換デーブルにて変換
し、第２フィールド及び第４フィールドでは、第２モー
ド変換デーブルにて変換する。よって、この際、以下の
如き偽輪郭補正画素データが得られる。
【００４７】
【数２】第１フィールド：｛１００１００００｝ 第２フィールド：｛０００１０００１｝ 第３フィールド：｛１００１００００｝ 第４フィールド：｛０００１０００１｝ 図１５は、かかる偽輪郭補正画素データに基づいて生じ
る発光状態を示す図である。
る発光状態を示す図である。
【００４８】図１５においては、斜線部が発光状態を示
し、空白部が非発光状態を示すものである。かかる図１
５に示されるが如く、第１フィールドと第２フィールド
との間には非発光となる状態が継続し、第２フィールド
と第３フィールドとの間には発光状態が継続する。この
ように、各フィールド間で発光状態が不均一となるとフ
リッカが生じる場合がある。
し、空白部が非発光状態を示すものである。かかる図１
５に示されるが如く、第１フィールドと第２フィールド
との間には非発光となる状態が継続し、第２フィールド
と第３フィールドとの間には発光状態が継続する。この
ように、各フィールド間で発光状態が不均一となるとフ
リッカが生じる場合がある。
【００４９】本発明においては、加算するディザ係数
と、偽輪郭補正データ変換回路３２での変換動作とを対
応させることにより、このフリッカを防止している。例
えば、図１３に示されるように、ディザ係数ａを加算す
る場合、偽輪郭補正データ変換回路３２は、第１フィー
ルド〜第４フィールドのいずれの状態においても第１モ
ード変換デーブルにて変換を行うようにしている。
と、偽輪郭補正データ変換回路３２での変換動作とを対
応させることにより、このフリッカを防止している。例
えば、図１３に示されるように、ディザ係数ａを加算す
る場合、偽輪郭補正データ変換回路３２は、第１フィー
ルド〜第４フィールドのいずれの状態においても第１モ
ード変換デーブルにて変換を行うようにしている。
【００５０】よって、この際、第１フィールド〜第４フ
ィールドのいずれにおいても、｛１００１００００｝な
る偽輪郭補正画素データが得られる。図１６は、かかる
偽輪郭補正画素データに基づいて生じる発光状態を示す
図である。図１６に示されるが如く、本発明によれば各
フィールド間での発光状態が均一となるので、上述した
如きフリッカが生じないのである。
ィールドのいずれにおいても、｛１００１００００｝な
る偽輪郭補正画素データが得られる。図１６は、かかる
偽輪郭補正画素データに基づいて生じる発光状態を示す
図である。図１６に示されるが如く、本発明によれば各
フィールド間での発光状態が均一となるので、上述した
如きフリッカが生じないのである。
【００５１】尚、上記実施例におけるディザ処理回路３
１は、加算すべきディザ係数を図１３に示されるように
フィールド毎に変更しているが、かかる構成に限定され
るものではない。例えば、ディザ係数ａ〜ｄを図１７に
示されるように各フィールド毎に変更するような構成で
あっても良い。この際、かかる図１７に示される実施例
においても、偽輪郭補正データ変換回路３２は、上述し
た如きフリッカ防止の為に、ディザ処理回路３１にて加
算されたディザ係数に対応させて偽輪郭補正データ変換
を行うようにしている。
１は、加算すべきディザ係数を図１３に示されるように
フィールド毎に変更しているが、かかる構成に限定され
るものではない。例えば、ディザ係数ａ〜ｄを図１７に
示されるように各フィールド毎に変更するような構成で
あっても良い。この際、かかる図１７に示される実施例
においても、偽輪郭補正データ変換回路３２は、上述し
た如きフリッカ防止の為に、ディザ処理回路３１にて加
算されたディザ係数に対応させて偽輪郭補正データ変換
を行うようにしている。
【００５２】
【発明の効果】上記したことから明らかな如く、本発明
による駆動装置においては、自発光表示器の各画素に対
応した画素データに対してディザ処理による疑似中間調
表示、及び偽輪郭補正データ変換を行うにあたり、かか
るディザ処理において加算すべきディザ係数をフィール
ド毎に変更する。更に、偽輪郭補正データ変換では、上
記ディザ処理において加算されたディザ係数に対応した
偽輪郭補正データ変換を行う構成にしている。
による駆動装置においては、自発光表示器の各画素に対
応した画素データに対してディザ処理による疑似中間調
表示、及び偽輪郭補正データ変換を行うにあたり、かか
るディザ処理において加算すべきディザ係数をフィール
ド毎に変更する。更に、偽輪郭補正データ変換では、上
記ディザ処理において加算されたディザ係数に対応した
偽輪郭補正データ変換を行う構成にしている。
【００５３】よって、本発明によれば、ディザパターン
によるノイズを防止して高画像品質を維持しつつ、疑似
中間調表示及び偽輪郭補正を実施することが可能となる
のである。
によるノイズを防止して高画像品質を維持しつつ、疑似
中間調表示及び偽輪郭補正を実施することが可能となる
のである。
【図１】画素毎に対応して加算されるディザ係数の状態
を示す図である。
を示す図である。
【図２】本発明による駆動装置を備えたプラズマディス
プレイの概略構成を示す図である。
プレイの概略構成を示す図である。
【図３】画面上における各画素の位置を示す図である。
【図４】第１フィールドにおける画像データ処理回路３
の内部動作波形を示す図である。
の内部動作波形を示す図である。
【図５】第２フィールドにおける画像データ処理回路３
の内部動作波形を示す図である。
の内部動作波形を示す図である。
【図６】第３フィールドにおける画像データ処理回路３
の内部動作波形を示す図である。
の内部動作波形を示す図である。
【図７】第４フィールドにおける画像データ処理回路３
の内部動作波形を示す図である。
の内部動作波形を示す図である。
【図８】ディザ処理回路３１の内部構成を示す図であ
る。
る。
【図９】偽輪郭補正データ変換回路３２の内部構成を示
す図である。
す図である。
【図１０】偽輪郭補正データ変換回路３２における第１
及び第２モード変換テーブルの一例を示す図である。
及び第２モード変換テーブルの一例を示す図である。
【図１１】偽輪郭補正データ変換回路３２における第１
及び第２モード変換テーブルの一例を示す図である。
及び第２モード変換テーブルの一例を示す図である。
【図１２】サブフレームによる発光期間フォーマットを
示す図である。
示す図である。
【図１３】本発明による画像データ処理回路３にて生成
される偽輪郭補正画素データの一例と各画素との対応を
示す図である。
される偽輪郭補正画素データの一例と各画素との対応を
示す図である。
【図１４】フリッカが発生する際の動作を説明する為の
図である。
図である。
【図１５】フリッカ発生時の発光状態の一例を示す図で
ある。
ある。
【図１６】本発明による発光状態の一例を示す図であ
る。
る。
【図１７】本発明による画像データ処理回路３にて生成
される偽輪郭補正画素データの他の例と、各画素との対
応を示す図である。
される偽輪郭補正画素データの他の例と、各画素との対
応を示す図である。
【主要部分の符号の説明】 １ Ａ／Ｄ変換器 ２ 制御回路 ３ 画像データ処理回路 ４ フレームメモリ ３１ ディザ処理回路 ３２ 偽輪郭補正データ変換回路
Claims (4)
- 【請求項１】 映像信号をサンプリングして自発光表示
器の各画素に対応した画素データに変換するＡ／Ｄ変換
器と、 前記自発光表示器の画面上において隣接する複数の画素
各々に対応した前記画素データに夫々異なるディザ係数
を加算して得られたディザ加算画素データ各々の上位ビ
ットをディザ処理画素データとして得るディザ処理回路
と、 前記ディザ処理画素データを第１変換テーブル又は第２
変換テーブルに基づいて変換して偽輪郭補正画素データ
を得る偽輪郭補正データ変換回路と、 前記偽輪郭補正画素データに基づいて前記自発光表示器
における各画素の発光駆動を行う駆動手段とを有し、 前記ディザ処理回路は、各画素に対応する前記画素デー
タに加算すべき前記ディザ係数を前記映像信号のフィー
ルド毎に変更することを特徴とする自発光表示器の駆動
装置。 - 【請求項２】 前記偽輪郭補正データ変換回路は、前記
ディザ処理回路にて加算されたディザ係数に応じて前記
第１変換テーブル又は第２変換テーブルの内の一方を選
択してこの選択した変換テーブルに基づいて前記ディザ
処理画素データの変換を行うことを特徴とする請求項１
記載の自発光表示器の駆動装置。 - 【請求項３】 前記駆動手段は、１フレームを前記画素
駆動データの各ビット桁に対応した発光期間を有する複
数のサブフレームに分割し更に重み付けの重いビット桁
に対応するサブフレームを複数のサブフレームに分割し
て配置し、前記画素駆動データに応じたサブフレームに
おいてのみ前記自発光表示器の画素を発光せしめるもの
であり、 前記第１及び第２変換テーブル各々は、発光期間が等し
いサブフレームでの発光実施位置が互いに異なる位置と
なるように前記偽輪郭補正画素データのビットパターン
を変換する変換パターンであることを特徴とする請求項
１及び２記載の自発光表示器の駆動装置。 - 【請求項４】 前記ディザ処理回路は、前記自発光表示
器の画面上において隣接する４つの画素各々に対応した
４つの画素データ各々に第１ディザ係数、第２ディザ係
数、第３ディザ係数、及び第４ディザ係数を夫々加算す
るものであり、 前記映像信号のフィールド毎に前記４つの画素データ各
々に加算すべき前記第１ディザ係数、第２ディザ係数、
第３ディザ係数、及び第４ディザ係数の組み合わせを変
更して行くことを特徴とする請求項１記載の自発光表示
器の駆動装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963596A JP3618024B2 (ja) | 1996-09-20 | 1996-09-20 | 自発光表示器の駆動装置 |
| US08/927,528 US6091398A (en) | 1996-09-20 | 1997-09-11 | Drive apparatus for self light-emitting display |
| DE69723185T DE69723185T2 (de) | 1996-09-20 | 1997-09-18 | Steuervorrichtung für eine lichtausstrahlende Anzeige |
| EP97307319A EP0831450B1 (en) | 1996-09-20 | 1997-09-18 | Drive apparatus for self light-emitting display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963596A JP3618024B2 (ja) | 1996-09-20 | 1996-09-20 | 自発光表示器の駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098663A true JPH1098663A (ja) | 1998-04-14 |
| JP3618024B2 JP3618024B2 (ja) | 2005-02-09 |
Family
ID=17195964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24963596A Expired - Fee Related JP3618024B2 (ja) | 1996-09-20 | 1996-09-20 | 自発光表示器の駆動装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6091398A (ja) |
| EP (1) | EP0831450B1 (ja) |
| JP (1) | JP3618024B2 (ja) |
| DE (1) | DE69723185T2 (ja) |
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