JP2002082647A - 表示装置および表示方法 - Google Patents

表示装置および表示方法

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JP2002082647A JP2000273545A JP2000273545A JP2002082647A JP 2002082647 A JP2002082647 A JP 2002082647A JP 2000273545 A JP2000273545 A JP 2000273545A JP 2000273545 A JP2000273545 A JP 2000273545A JP 2002082647 A JP2002082647 A JP 2002082647A
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一隆 中
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正憲 竹内
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 表示画像の解像度情報量を制限し総合的な画
質を向上させた表示装置および表示方法を提供する。 【解決手段】 サブフィールド方式により階調表現を行
う表示装置において、最下位サブフィールドを除く、所
定のサブフィールドＳＦ３、ＳＦ２において表示解像度
情報を制限しアドレス制御期間２１を短縮化する。さら
に、最下位サブフィールドを独立に制御することで誤差
拡散によるノイズ粒をドット単位で目立ちにくくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置および表示
方法に係わり、特に、サブフィールド方式により階調表
現を行い、それぞれのサブフィールドでライン毎のデー
タを順次出力して表示する表示装置および表示方法に関
する。
【０００２】
【従来の技術】近年、従来から用いられていたブラウン
管（ＣＲＴ）表示装置に代わって、薄型軽量で、画面歪
みが少なく地磁気の影響を受けにくい、液晶やプラズマ
を用いたフラットパネルディスプレイが用いられるよう
になってきた。特に自発光型による広い視野角を有し、
大型パネルが比較的容易に作成可能なプラズマディスプ
レイが映像信号の表示装置として注目されている。一般
に、プラズマディスプレイは、発光と非発光の中間の階
調表示が困難であるため、中間階調を表示するために
は、サブフィールド方式と呼ばれる方式が用いられてい
る。このサブフィールド方式では１フィールドの時間幅
を、複数のサブフィールドに分割し、それぞれのサブフ
ィールドに固有の発光重みを割り当て、各サブフィール
ドの発光と非発光を制御することにより１フィールドの
輝度の階調を表現している。
【０００３】
【発明が解決しようとする課題】現在、プラズマディス
プレイの主流となっているアドレス−サステイン分離方
式では、１つのサブフィールドは、放電セルの状態を初
期化するリセット期間、放電セルの点灯・不点灯を制御
するアドレス制御期間、発光量を決定するサステイン期
間から構成され、これらの期間は制御パルスによって制
御される。これらの制御パルスは安定した発光制御を実
現するため、所定の時間幅より短くすることはできな
い。
【０００４】このアドレス制御期間では、ライン毎に点
灯・非点灯を制御するデータに基づいてアドレス処理が
行なわれるため、高解像度のパネルではライン数の増加
により多くの時間が必要となる。このため１フィールド
期間内に構成可能なサブフィールドの数が制限された
り、十分な輝度が得られないという問題があった。例え
ば、アドレス制御処理に１ライン当り２μｓ要する表示
パネルを用いて垂直解像度１０００ラインの高精細パネ
ルを実現しようとする際には、１サブフィールド当り２
ｍｓ（＝２μｓ×１０００ライン）のアドレス制御期間
が必要となる。一般に、映像信号を劣化することなく表
示するためには２５６階調（８ビット）程度の階調が必
要とされているが、約１６．６ｍｓの１フィールド期間
に８サブフィールドを構成しようとするとサステイン期
間に割り当てる時間はほとんどなくなってしまう。この
ように１フィールドの期間のほとんどをサブフィールド
毎のアドレス制御期間に割り当ててしまうことになるた
め、パネル発光に寄与するサステイン期間を十分確保で
きないという問題があった。
【０００５】さらに特開平１１−２４６２８号公報に示
されるように、下位ビットに相当するサブフィールドで
は飛び越し走査によりアドレス制御時間を短縮する手
法、および飛び越し走査の代わりに走査電極を２本同時
に選択して書き込み動作する方式が開示されているが、
具体的な信号の生成方法は示されていない。
【０００６】映像信号の各ラインは、１画面の垂直方向
にサンプリングしたデータであり、飛び越し走査により
サンプリングデータを間引く際には、折り返し妨害低減
のため事前に垂直解像度を半減させておく必要がある。
これにより垂直解像度は半減することになり、解像度感
の欠落した画像となってしまう。また、事前に垂直解像
度を半減させずにサンプリングデータを間引いた場合に
は、折り返し妨害により高い周波数成分の信号が、直流
や低い周波数に変換され、大きな画質劣化の要因となる
ことが知られている。
【０００７】さらに、高輝度を実現するためサブフィー
ルド数を制限した場合、例えば、６サブフィールド６４
階調に制限したような場合には、十分な階調数が表現で
きず、高画質の表示装置を実現することが困難であっ
た。従来のＣＲＴのようなガンマ特性を持たないプラズ
マディスプレイなどでは、低輝度側の表示階調が粗くな
る傾向があり、黒レベル近傍での階調ステップをＣＲＴ
並みにしようとすると１０ビット（１０２４階調）から
１２ビット（４０９６階調）の階調表現が必要となると
いわれている。このため垂直解像度（ライン数）の少な
いパネルであっても、従来の表示装置ではこれらの表示
階調数の不足を補うためディザや誤差拡散処理などによ
り擬似的に階調数を増加させ表示する手法が用いられて
いる。
【０００８】これらの、ディザや誤差拡散処理などと呼
ばれる擬似的に階調数を増加させ表示する方式は、最小
の階調ステップをＯＮ・ＯＦＦさせることにより平均的
な輝度を擬似的に表現するものであり、例えば、最小の
階調ステップを１とした場合に、この最小ステップを交
互にＯＮ・ＯＦＦさせることにより擬似的に０．５の階
調を表現し、このＯＮ・ＯＦＦの比率を変えることによ
り、細かな中間階調を等価的に表現することができる。
この擬似中間階調を適用することにより、実際の表示階
調よりより多くの階調が擬似的に表現可能となるが、最
小ステップ階調のＯＮ・ＯＦＦパターンが粒状性のノイ
ズとして目に付く問題が知られている。
【０００９】サブフィールド方式に基づく階調表現で
は、この最小ステップ階調は最下位サブフィールドの発
光量に相当する。また、従来のＣＲＴのようなガンマ特
性を持たないプラズマディスプレイなどでは、低輝度側
の表示階調が粗くなる傾向がある。そのため擬似中間階
調を適用する際には、黒レベルと最下位サブフィールド
がＯＮする最小ステップ階調の間の階調を擬似的に表現
しようとした際に生ずる粒状性ノイズによる妨害が目に
つきやすい。特開平１１−２４６２８号公報に示された
方式において、最下位のサブフィールドを上下のライン
で同一データとした場合には、この粒状性ノイズの粒の
面積が２倍に大きくなり、大きな画質劣化要因となてい
た。
【００１０】本発明の目的は必要な輝度に応じてアドレ
ス制御期間を短縮化し、この時間を輝度・階調・擬似輪
郭などの画質の改善に割り当てることができる表示技術
を提供することにある。本発明の他の目的は従来の擬似
輪郭妨害低減の効果を保持したまま、アドレス制御期間
を圧縮することができ、高輝度あるいは階調特性の優れ
た表示技術を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、下位サブフィ
ルドで共通化する複数ラインの信号を参照して処理する
ことにより、画質劣化が少なく、かつ所定のサブフィー
ルドデータが同一となるよう処理する信号処理回路を備
えたものであり、人間の視覚特性や映像信号の統計的な
性質を積極的に利用して、必要に応じて表示画像の解像
度情報量を制限し総合的な画質を向上させた表示装置お
よび表示方法を提供することにある。
【００１２】さらに本発明では、該所定のサブフィール
ドデータが同一となるよう処理した場合であっても、誤
差拡散に伴う黒レベル近傍での粒状性ノイズを従来と同
程度に可能な表示装置および表示方法を提供することに
ある。
【００１３】本発明は、上記の課題を解決するために、
次のような手段を採用した。本発明では、最下位サブフ
ィールドを除いた下位サブフィールドのデータを、複数
ラインの信号を参照して処理することにより所定のサブ
フィールドデータが同一となるよう変換処理する信号処
理回路を備えたものである。さらに、最下位サブフィー
ルドを１ドット単位で制御することにより、擬似中間階
調表示の粒状性ノイズによる妨害が従来と同等レベルに
するよう構成したものである。
【００１４】また、参照する複数ラインの平均値ｆ０を
算出し、この平均値ｆ０に基づいて誤差拡散処理を行う
構成としたものである。具体的には該平均値ｆ０を表示
有効ビット（ｆ０Ｍ）と、非表示下位ビット（ｆ０Ｌ）
に分離し、非表示下位ビットと、これまでの表示画素で
表示できなかった残留誤差成分（ｆ０Ｅ’）と加算する
構成としたものである。さらに該加算値が、表示有効ビ
ットに相当する振幅に達した際には、表示有効ビットを
増加させ、表示できない残留誤差成分を更新する構成と
したものである。
【００１５】さらに本発明では、残留誤差成分（ｆ０
Ｅ）の内に該参照ラインの最小ステップの組み合わせで
表現可能な平均輝度レベルが存在するか否かを判定し、
可能な場合には該参照ラインの最小ステップを変化させ
て、中間階調を表現する構成としたものである。またこ
の中間階調の表現により残留誤差成分を更新する構成と
したものである。また、該表示有効ビット（ｆ０’）の
最下位ビットデータが“０”である場合のみ、該参照ラ
インの最下位ビットステップの組み合わせによる中間階
調を表現を行う構成としたものである。
【００１６】さらに残留誤差成分を、表示画面上で隣接
する画素へ分散させるよう構成したものである。
【００１７】以下、更に本発明を詳細に説明する。第１
の発明では、表示部の画素点灯により画像表示を行う表
示装置であって、該表示部の最小階調レベルを制御して
擬似的に中間階調を表現する中間階調処理回路と、該最
小階調レベルを除いた選択された階調レベルの表示解像
度情報を制限し、該階調レベルの点灯画素選択時間を短
縮する解像度制限回路とを備え、該中間階調処理回路と
該解像度制限回路の出力で該表示部の該画素を駆動す
る。
【００１８】第２の発明では、表示部の画素点灯により
画像表示を行う表示装置であって、表示部の最小階調レ
ベルを制御して擬似的に中間階調を表現する中間階調処
理回路と、該最小階調レベルを除いた選択された階調レ
ベルの表示解像度情報を制限し、該階調レベルの点灯画
素選択時間を短縮する解像度制限回路と、該表示部に表
示する画像の表示解像度情報を制御するために該中間階
調処理回路と該解像度制限回路とを制御する制御回路
と、該中間階調処理回路、該解像度制限回路及び該制御
回路の出力に基づき該表示部を駆動する駆動回路とを備
える。第２の発明において、該制御回路は、該表示解像
度情報を複数の周波数成分に分割したものを選択処理し
て合成するように該中間階調処理回路と該解像度制限回
路を制御する。また、該中間階調処理回路は、該中間階
調処理回路への入力信号を表示有効階調と、非表示下位
階調とに分離し、該非表示下位階調を累積加算し、表示
有効階調レベルに達した場合に表示有効階調を増加さ
せ、非表示下位階調を更新するように構成されている。
【００１９】第３の発明では、アドレスされた表示部の
画素を点灯させ画像表示を行うサブフィールド方式の表
示装置であって、表示部の最下位サブフィールドを制御
して擬似的に中間階調を表現する中間階調処理回路、及
び発光重みが最小の最下位サブフィールドを除く１つま
たは複数の下位サブフィールドにおける表示解像度情報
を制限し、該表示部の点灯画素を選択するアドレス制御
期間を短縮する表示解像度制限回路を有する画像信号処
理回路と、該画像信号処理回路を制御して該表示部に表
示する画像の表示解像度情報を制御する制御回路と、該
画像信号処理回路及び該制御回路の出力に基づき該表示
部の画素をアドレスし点灯する駆動回路とを備える。第
３の発明において、該制御回路は、該表示解像度情報を
複数の周波数成分に分割したものを選択処理して合成す
るように該画像信号処理回路を制御する。また、該中間
階調処理回路は、該中間階調処理回路への入力信号を表
示有効階調と、非表示下位階調に分離し、該非表示下位
階調を累積加算し、表示有効階調レベルに達した場合に
表示有効階調を増加させ、非表示下位階調を更新するよ
うに構成されている。
【００２０】第４の発明では、アドレスされた表示部の
画素を点灯させ画像表示を行うサブフィールド方式の表
示装置であって、該画素が複数のライン状に配列された
表示部と、最下位サブフィールドを制御して擬似的に中
間階調を表現する中間階調処理回路、及び該表示部の複
数ラインで最下位サブフィールドを除く所定のサブフィ
ールドのサブフィールドデータのビットデータを揃え、
該所定のサブフィールドにおけるアドレス制御期間を制
限する平滑化回路を有し、入力画像信号を各サブフィー
ルドの点灯・非点灯を示すサブフィールドデータに変換
する画像信号処理回路と、該ビットデータを揃えるサブ
フィールドのアドレス制御期間を制御し、該表示部に表
示する画像の表示解像度情報を制御する制御回路と、該
画像信号処理回路及び該制御回路の出力に基づき該表示
部の画素をアドレスして点灯させる駆動回路とを備え
る。第４の発明において、該複数ラインは、その組合わ
せがフィールドまたはフレーム単位で変化する。また、
該複数ラインは、その組合わせが１フィールド内のサブ
フィールドで互いに異なる。また、該アドレス制御期間
が制御されるサブフィールドの数を表示装置外部から制
御可能な構成である。また、該平滑化回路における該複
数ラインの信号処理が、サブフィールドデータを複数の
垂直周波数成分に分割し選択処理後に合成する信号処理
である。また、該中間階調処理回路は、該中間階調処理
回路への入力信号を表示有効階調と、非表示下位階調に
分離し、該非表示下位階調を累積加算し、表示有効階調
レベルに達した場合に表示有効階調を増加させ、非表示
下位階調を更新するように構成される。
【００２１】第５の発明では、表示部の画素点灯により
画像表示を行う表示方法であって、該表示部の最小階調
レベルを制御して擬似的に中間階調を表現する中間階調
処理ステップと、該最小階調レベルを除いた選択された
階調レベルの表示解像度情報を制限し、該階調レベルの
点灯画素選択時間を短縮する解像度制限ステップと、該
中間階調処理ステップと該解像度制限ステップによって
形成された出力で該表示部の該画素を駆動ステップとを
備える。
【００２２】第６の発明では、表示部の画素点灯により
画像表示を行う表示方法であって、表示部の最小階調レ
ベルを制御して擬似的に中間階調を表現する中間階調処
理ステップと、該最小階調レベルを除いた選択された階
調レベルの表示解像度情報を制限し、該階調レベルの点
灯画素選択時間を短縮する解像度制限ステップと、該表
示部に表示する画像の表示解像度情報を制御するために
該中間階調処理ステップと該解像度制限ステップとを制
御する制御ステップと、該中間階調処理ステップ、該解
像度制限ステップ及び該制御ステップで形成された出力
に基づき該表示部を駆動する駆動ステップとを備える。
【００２３】第７の発明では、アドレスされた表示部の
画素を点灯させ画像表示を行うサブフィールド方式の表
示方法であって、表示部の最下位サブフィールドを制御
して擬似的に中間階調を表現する中間階調処理ステップ
と、発光重みが最小の最下位サブフィールドを除く１つ
または複数の下位サブフィールドにおける表示解像度情
報を制限し、該表示部の点灯画素を選択するアドレス制
御期間を短縮する表示解像度制限ステップと、該中間処
理ステップと該表示解像度制限ステップとを制御して該
表示部に表示する画像の表示解像度情報を制御する制御
ステップと、該中間処理ステップ、該表示解像度制限ス
テップ、及び該該制御ステップで形成される出力に基づ
き該表示部の画素をアドレスし点灯する駆動ステップと
を備える。
【００２４】第８の発明では、複数のライン状に配列さ
れた表示部の画素をアドレスして点灯させ画像表示を行
うサブフィールド方式の表示方法であって、最下位サブ
フィールドを制御して擬似的に中間階調を表現する中間
階調処理ステップ、及び該表示部の複数ラインで最下位
サブフィールドを除く所定のサブフィールドのサブフィ
ールドデータのビットデータを揃え、該所定のサブフィ
ールドにおけるアドレス制御期間を制限する平滑化ステ
ップを有し、入力画像信号を各サブフィールドの点灯・
非点灯を示すサブフィールドデータに変換する画像信号
処理ステップと、該ビットデータを揃えるサブフィール
ドのアドレス制御期間を制御し、該表示部に表示する画
像の表示解像度情報を制御する制御ステップと、該画像
信号処理ステップ及び該制御ステップで形成された出力
に基づき該表示部の画素をアドレスし点灯させる駆動ス
テップとを備える。第８の発明において、該複数ライン
は、その組合わせがフィールドまたはフレーム単位で変
化する。また、該複数ラインは、その組合わせが１フィ
ールド内のサブフィールドで互いに異なる。また、該平
滑化ステップでは、該複数ラインの信号処理を、ビット
データを複数の垂直周波数成分に分割後選択的に合成す
る。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例を用い、図を参照して説明する。図１は一般
的なＡＣ３電極型プラズマディスプレイの放電セルと電
極の配置を示す模式図である。同図において、５１０
１、５１０２、５１０３、５１０４はＸサステイン電
極、５２０１、５２０２、５２０３、５２０４はＹサス
テイン電極、５３００、５３０１はアドレス電極であ
る。各アドレス電極５３００、５３０１は背面板、Ｘサ
ステイン電極５１０１〜５１０４およびＹサステイン電
極５２０１〜５２０４は前面板上に形成されており、Ｘ
サステイン電極５１０１〜５１０４およびＹサステイン
電極５２０１〜５２０４の電極対とアドレス電極の交点
に画素が形成される。これらの電極間の放電により、同
図に示すように、パネル上に画素５４１０、５４１１、
５４２０、５４２１、５４３０、５４３１、５４４０、
５４４１が形成される。
【００２６】図２はアドレス制御期間においてＹサステ
イン電極およびアドレス電極に印加される電圧波形図で
ある。同図に示すように、Ｙ１サステイン電極５２０
１、Ｙ２サステイン電極５２０２、Ｙ３サステイン電極
５２０３、Ｙ４サステイン電極５２０４の順にスキャン
パルスが印加され、ライン毎に点灯・非点灯を制御する
アドレスパルスがＡ０アドレス電極５３００、Ａ１アド
レス電極５３０１に印加される。
【００２７】ここで、時刻Ｔ１ではＹ１サステイン電極
５２０１にスキャンパルスが印加されているので、第１
ラインの画素５４１０、５４１１の点灯・非点灯が制御
される。この例では、Ａ０アドレス電極５３００および
Ａ１アドレス電極５３０１にはともにアドレス電圧が印
加されているので、Ａ０アドレス電極−Ｙ１サステイン
電極間、Ａ１アドレス電極−Ｙ１サステイン電極間でア
ドレス放電が生じ、これに続くサステイン期間での発光
可能なように壁電荷が形成される。以降、時刻Ｔ２では
第２ラインの画素５４２０と画素５４２１、時刻Ｔ３で
は第３ラインの画素５４３０と画素５４３１、時刻Ｔ４
では画素５４４０と画素５４４１の点灯・非点灯を制御
するアドレス処理がそれぞれ行われる。このようなライ
ン毎のアドレス処理により必要に応じてセル内の壁電荷
が形成され、続くサステイン期間において発光が制御さ
れる。
【００２８】図３は１フィールドが３つのサブフィール
ドから構成される従来のフィールド構成を示す模式図で
あり、１フィールドが３つのサブフィールド（ＳＦ１、
ＳＦ２、ＳＦ３）から構成されたフィールド構成を示
す。同図において、１０は各サブフィールドにおいて放
電セルの状態を初期化するリセット期間、２０は各サブ
フィールドにおいて各画素の点灯・非点灯を制御するア
ドレス制御期間、３１、３２、３３はそれぞれのサブフ
ィールドにおける発光量を決定するサステイン期間であ
る。このサステイン期間３１〜３３では、アドレス制御
期間２０において発光可能なように壁電荷が形成された
放電セルについて、サステインパルス数に応じた発光が
行われれる。サブフィールド方式では、階調表現を実現
するために各サブフィールドＳＦ１〜ＳＦ３にはそれぞ
れに対応した発光重みが割り当てられている。ここで
は、各サブフィールドＳＦ１〜ＳＦ３のサステイン期間
３１、３２、３３におけるサステインパルス数は概略
４：２：１の発光重みとなるよう構成されている。これ
により、サブフィールドＳＦ１〜ＳＦ３のいずれも発光
しない階調０から、すべてのサブフィールドＳＦ１〜Ｓ
Ｆ３が発光する階調７（＝４＋２＋１）までの階調を表
現することができる。ここで表示可能な最大輝度（階調
７）は、サブフィールドＳＦ１〜ＳＦ３の各サステイン
期間３１、３２、３３におけるサステインパルス数の合
計で決定されるため、１フィールド内のアドレス制御期
間２０などの発光に寄与しない時間が長くなると、輝度
が十分確保できず良好な画質を得ることができない。ま
た、アドレス制御期間２０は表示ライン数に比例した時
間を必要とし、また１サブフィールドに１つのアドレス
制御期間が必要となる。このため、高解像度の表示パネ
ルを実現しようとする場合には、十分なサブフィールド
数が確保できず表示階調数が不足したり、輝度が低下し
画質が劣化してしまうという問題がある。
【００２９】図４は１フィールドが複数のサブフィール
ドで構成される本発明によるフィールド構成の一実施例
を示す模式図であり、図３に示す従来のフレーム構成と
比べて、サブフィールドＳＦ４を増やし、サブフィール
ドＳＦ１〜ＳＦ４のうち最下位のサブフィールドＳＦ４
を除く下位のサブフィールドＳＦ２〜ＳＦ３のアドレス
制御期間を半分にしたフィールド構成を示す。
【００３０】図において、２１は図３のサブフィールド
ＳＦ２、ＳＦ３のアドレス制御期間２０を半分にしたア
ドレス制御期間、３４は増加したサブフィールドＳＦ４
のサステイン期間であり、３２ａ、３３ａはサブフィー
ルドＳＦ２、ＳＦ３のサステイン期間である。サステイ
ン期間３２ａ、３３ａ、３４の発光重みはこの順に従っ
て小さくなるように構成されている。その他の構成は図
３に示す同符号の構成に対応する。
【００３１】同図に示すように、サブフィールドＳＦ１
とサブフィールドＳＦ４は図３に示すものと同様にすべ
てのラインに対してアドレス処理を行い、サブフィール
ドＳＦ２、ＳＦ３は２ラインづつ同一データによりアド
レス処理を行う。
【００３２】本実施例によれば、サブフィールドＳＦ
２、ＳＦ３のアドレス制御期間２１は通常のアドレス制
御期間２０の約半分であり、１フィールド期間内の総ア
ドレス制御期間は、図３に示す従来技術の３サブイール
ドの構成とほぼ等しく、従来とほぼ等しい輝度を保った
状態で、表示階調数を増加させることができる。また、
最下位サブフィールドＳＦ４も２ライン同一データで制
御することにより、さらに１フィールド内に時間的余裕
が生まれ、サステインパルス増加による輝度向上や、サ
ブフィールド数をふやして表現階調数を増加させること
ができる。しかし、この場合は下位サブフィールドを２
ライン同一データで制御することになるため、ディザや
誤差拡散処理による擬似中間階調表現を併用した場合に
は粒状性ノイズの粒が倍に大きくなり大きな画質劣化要
因となる。これに対して、本実施例では、最下位サブフ
ィールドＳＦ４は１ドット毎に制御しているために、粒
状性ノイズによる妨害を従来と同等にすることができ
る。
【００３３】図５は１フィールドが複数のサブフィール
ドで構成される本発明によるフィールド構成の他の実施
例を示す模式図であり、図３に示す従来のフレーム構成
と比べて、サブフィールドＳＦ４を増やし、サブフィー
ルドＳＦ１〜ＳＦ４のうち最下位のサブフィールドＳＦ
４を除く下位のサブフィールドＳＦ２、ＳＦ３のアドレ
ス制御期間を半分にするとともに、そのサステイン期間
３２ｂ、３３ｂの発光比率を同じにしたフィールド構成
を示す。図において、２１はサブフィールドＳＦ２を第
１の位相でデータ間引きを行い短縮化したアドレス制御
期間、２２はサブフィールドＳＦ３を第２の位相でデー
タ間引きを行い短縮化したアドレス制御期間、３２ｂ、
３３ｂは互いに同一の発光比率を有するサブフィールド
ＳＦ２、ＳＦ３のサステイン期間、３４は増加したサブ
フィールドＳＦ４のサステイン期間である。その他の構
成は図３に示すものと同じである。
【００３４】本実施例では、各サブフィールドＳＦ１〜
ＳＦ４の発光比率を１：２：４：・・・のような２のべ
き乗の値でなく、サブフィールドＳＦ２とサブフィール
ドＳＦ３の発光量を等しくなるように構成している。具
体的には、４：２：２：１のような発光重みである。２
のべき乗と異なる発光比率とすることにより、同一サブ
フィールド数で表現可能な階調数は減ることになるが、
サブフィールド方式固有の問題である擬似輪郭妨害を低
減させることができる。本実施例では、発光重みの等し
い２つのサブフィールドＳＦ２、ＳＦ３に対してアドレ
ス制御期間２１、２２を圧縮するとともに、サブフィー
ルドＳＦ２、ＳＦ３間で異なる位相でデータを間引くよ
うに構成している。
【００３５】また、他の実施例のように常に同一ペアの
２ラインが同一データで処理される方式では、２ライン
のデータが類似な値となりやすくラインペアリングと呼
ばれる妨害が生じてしまう可能性があるが、本実施例に
よれば、同一データで処理するラインペアが２通りある
ので、ラインペアリングを目立ちにくくする効果があ
る。また、最下位サブフィールドＳＦ４は１ドット毎に
制御しているため、ディザや誤差拡散処理による擬似中
間階調表現を併用した場合の粒状性ノイズの粒を従来と
同等にすることができる。
【００３６】このように、本実施例によれば、従来の擬
似輪郭妨害低減の効果を保持したまま、アドレス制御期
間を圧縮することができ、高輝度あるいは階調特性の優
れた表示装置を実現することができる。また、アドレス
制御期間を圧縮することによって生じる時間を用いてサ
ブフィールド数を増加させ擬似輪郭妨害を低減させるこ
ともできる。なお、このようなラインペアリングを低減
するために、第１の実施例における発光重みの異なるサ
ブフィールドの場合でも、間引くラインの位相を互いに
変えるよう構成してもよい。また、フィールド単位で間
引くラインの位相を変化させるものであってもよい。例
えば、奇数フィールドと偶数フィールドでペアとなるラ
インを変化させる構成とすればよい。
【００３７】図６はアドレス制御期間においてＹサステ
イン電極およびアドレス電極に印加される電圧の一実施
例を示す電圧波形図であり、アドレス制御期間における
Ｙサステイン電極５２０１〜５２０４およびアドレス電
極５３００〜５３０１の印加電圧を示す。同図に示すよ
うに、Ｙ１サステイン電極５２０１およびＹ２サステイ
ン電極５２０２は同時にスキャンパルスが印加されるこ
とにより、２ライン同時に同一データによりアドレス処
理が行われる。Ｙ１サステイン電極５２０１、Ｙ２サス
テイン電極５２０２に引き続いて、Ｙ３サステイン電極
５２０３およびＹ４サステイン電極５２０４が同時にア
ドレス処理される。このように２ラインづつ同時にスキ
ャンパルスを印加してアドレス処理を行うことにより、
１画面の総ラインのスキャンに要する時間を半分に短縮
することができる。
【００３８】なお、図５に示す実施例では、２ライン同
時のアドレス処理としたが、２ラインに限ることなく、
３ラインあるいは４ライン同時の処理としてもよく、こ
の際に必要なアドレス時間は１／３あるいは１／４に短
縮することができる。また、このアドレス短縮化の処理
は図４、５において、サブフィールドＳＦ１〜ＳＦ４の
うち最下位のサブフィールドＳＦ４を除く下位のサブフ
ィールドＳＦ２、ＳＦ３に限ることなく、サブフィール
ドＳＦ２、あるいはサブフィールドＳＦ３に適応するも
のであってもよい。また、サブフィールドＳＦ２は２ラ
インの同時アドレス処理によりアドレス処理期間を１／
２にし、サブフィールドＳＦ３は３ラインの同時アドレ
ス処理によりアドレス処理期間を１／３に短縮化させる
よう構成してもよい。このような処理を行うことによ
り、発光重みの小さい下位サブフィールドの垂直解像度
情報は失われてしまうが、画像平坦部の滑らかな表示は
問題なく表示することができ、また発光重みの大きな上
位サブフィールドによりエッジ部の信号は再現されるた
め、ほとんど画質の劣化はなく高輝度の画像表示が可能
となる。
【００３９】また、図５に示す実施例において、同一デ
ータで同時にアドレスするラインのペアをフィールドあ
るいはサブフィールド単位で変える場合には、あるフィ
ールドあるいはあるサブフィールドでは、Ｙ１サステイ
ン電極５２０１とＹ２サステイン電極５２０２、Ｙ３サ
ステイン電極５２０３とＹ４サステイン電極５２０４に
それぞれ同時にスキャンパルスを与え、次のフィールド
あるいは次のサブフィールドでは、Ｙ２サステイン電極
５２０２とＹ３サステイン電極５２０３、Ｙ４サステイ
ン電極５２０４とＹ５サステイン電極（図示せず）にそ
れぞれ同時にスキャンパルを与えるように構成とすれば
よい。
【００４０】次に、図４、図５に示した各実施例に係わ
るサブフィールド構成を適用した表示装置の構成を図７
を用いて説明する。図７は本発明による表示装置の一実
施例を示すブロック図である。図において、１０１、１
０２、１０３はそれぞれＲ、Ｇ、Ｂのアナログ映像信号
をディジタル信号に変換するＡ／Ｄ変換回路、２はＡ／
Ｄ変換された２進のディジタル信号をサブフィールドの
発光・非発光を表すサブフィールドデータに変換するサ
ブフィールド変換回路、２００はサブフィールド変換回
路２内部に設けられており、アドレス制御期間の圧縮を
行うサブフィールドに対応する制御ビットの平滑化処理
と誤差拡散を行う制御ビット平滑化誤差拡散回路、３は
画素単位で表されるサブフィールドデータをサブフィー
ルド単位の面順次の形に変換するサブフィールド順次変
換回路、３０１はサブフィールド順次変換回路３内に設
けられたビット単位での面順次を実現するためのフレー
ムメモリ、４はサブフィールド単位の面順次形式に変換
された信号を駆動に必要なパルスを追加挿入して、表示
デバイスを駆動するための電圧（あるいは電流）に変換
する駆動回路、５はサブフィールド方式により階調表現
が行われる表示パネル、６は入力映像信号のタイミング
情報であるドットクロックＣＫ、水平同期信号Ｈ、垂直
同期信号Ｖなどから各ブロックに必要な制御信号を生成
する制御回路である。
【００４１】ここで、入力されたＲ、Ｇ、Ｂの各信号は
Ａ／Ｄ変換回路１０１、１０２、１０３によりディジタ
ル信号に変換される。このディジタル信号は一般の２進
数表記に基づくものであり、各ビットが２のべき乗の重
みを有している。具体的にはｂ０、ｂ１、・・・・ｂ
６、ｂ７の８ビットの信号に量子化する際には、最下位
ビットｂ０が１の重みを有し、ｂ１が２、ｂ２が４、ｂ
３が８、・・・ｂ７が１２８の重みを有している。これ
らのディジタル信号はサブフィールド変換回路２で、サ
ブフィールドの発光・非発光を示すサブフィールドデー
タに変換される。
【００４２】このサブフィールドデータは表示を行うサ
ブフィールドの数に対応したビット数の情報からなり、
６サブフィールドにより表示を行う際にはＳ０、Ｓ１、
・・・・Ｓ５の６ビットの信号で構成される。さらに、
ビットＳ０は先頭のサブフィールドＳＦ１の発光期間に
その画素が発光するか否かを示しており、同様にＳ１、
Ｓ２、・・・の順でサブフィールドＳＦ２、ＳＦ３の発
光・非発光に対応している。さらに制御ビット平滑化誤
差拡散回路２００では、アドレス制御期間の圧縮を行う
サブフィールドに対応する制御ビットの平滑化処理と誤
差拡散処理を行なう。制御ビットの平滑化処理は、２ラ
イン同時に同一の制御ビットでアドレスを行うため、ペ
アとなる１ライン上のサブフィールドデータあるいは１
ライン下のサブフィールドデータとで該当する制御ビッ
トが同じデータとなるよう変換する処理である。また、
誤差拡散処理は、最下位階調をＯＮ・ＯＦＦさせ擬似的
に中間階調を表現することにより、見かけの表現階調数
を増加させる処理である。なおこのサブフィールド制御
ビット平滑化処理と誤差拡散処理の詳細説明は後述す
る。
【００４３】次に、このサブフィールドデータはサブフ
ィールド順次変換回路３に入力され、サブフィールド順
次変換回路３内部に設けられたフレームメモリ３０１に
画素単位で書込が行われる。フレームメモリ３０１から
の読み出しは、サブフィールド単位で面順次に読みだし
が行われる。即ち、サブフィールドＳＦ１での発光の有
無を示すビットＳ０が１フィールド分読み出された後、
サブフィールドＳＦ２の発光の有無を示すビットＳ１が
読み出され、以下順にＳ２、Ｓ３、・・・・Ｓ５の順で
読み出され、アドレスデータとして出力されることによ
り各サブフィールドが構成される。この際にアドレス制
御期間の圧縮を行うサブフィールドでは、２ラインに１
ラインが間引かれて半分のライン数のデータがアドレス
データとして読み出される。この後駆動回路４で表示素
子を駆動するのに必要な信号変換、パルスの挿入などが
行われ、マトリックスディスプレイパネル５が駆動され
る。
【００４４】なお、アドレス制御期間のアドレスデータ
と同時に出力されるスキャンパルスは、通常のライン単
位でアドレス処理を行うサブフィールドでは図２に示し
たタイミングであり、２ライン同時にアドレス処理し制
御期間を圧縮したサブフィールドでは図６に示したタイ
ミングで出力する。あるいは図６の同一スキャンパルス
となるラインペアを１ラインずらしたタイミングで出力
を行う。
【００４５】上記のように構成することにより、所定の
サブフィールドのアドレス制御期間を短縮化させること
ができ、従来に比べて高輝度あるいは高画質の表示装置
を実現することができる。なお、フレームメモリ３０１
にはすべてのデータが書き込まれ、読み出しの段階でア
ドレス制御期間の圧縮を行う際に２ラインに１ラインが
間引かれる構成としたが、書込みの段階で間引く構成で
あってもよい。これによりメモリ容量を低減でき、同一
容量のメモリであってもより高解像度あるいは多階調の
表示ができる。また、サブフィールド数を増加させる、
あるいは２のべき乗と異なる発光重みを割り当てて擬似
輪郭妨害低減の処理を行う場合には、サブフィールド変
換回路２において入力映像信号レベルからサブフィール
ド発光パターンへの変換が行われる。例えば、８ビット
で入力される映像信号を１０サブフィールドで表示を行
う場合には８ビットの入力信号から１０ビットのサブフ
ィールドデータへの変換が組み合わせ論理回路あるいは
ルックアップテーブルなどにより行われる。
【００４６】次に、制御ビット平滑化誤差拡散回路２０
０の構成について図８を用いて説明する。
【００４７】図８は本発明による制御ビット平滑化誤差
拡散回路の一実施例を示すブロック図である。図におい
て、２０１はサブフィールドデータを１ライン遅延させ
るためのラインメモリ、２０２は２つの入力Ｐ１、Ｐ２
に対して制御信号ＣＢで指定されたビットデータが等し
くなるよう変換して出力Ｏ１、Ｏ２として出力する処理
回路、２０３は処理回路２０２の出力Ｏ１を１ライン遅
延させるためのラインメモリ、２０４はライン単位で２
つの入力ａ、ｂを切り換えて出力Ｄとして出力する切換
回路である。
【００４８】ここで、各サブフィールドの発光・非発光
をビットデータに対応させたサブフィールドデータＳ
は、ラインメモリ２０１と処理回路２０２の入力Ｐ１に
入力される。ラインメモリ２０１で１ライン遅延したサ
ブフィールドデータは処理回路２０２の入力Ｐ２に入力
されている。処理回路２０２では入力Ｐ１からのサブフ
ィールドデータと、入力Ｐ２からの１ライン遅延したサ
ブフィールドデータとにより、現在のラインと１ライン
前の上下に隣接する２つの画素のサブフィールドデータ
に対して所定のビットデータが等しくなるよう変換が行
われる。また、誤差拡散処理により入力のＰ１、Ｐ２よ
りも少ないビット数で同等な階調表現が擬似的に可能な
よう処理される。
【００４９】このような変換処理を施されたサブフィー
ルドデータは出力Ｏ１、Ｏ２として処理回路２０２から
出力される。処理回路２０２の出力Ｏ１、Ｏ２は画面上
で垂直に隣接する画素のサブフィールドデータであるた
め、出力Ｏ１をラインメモリ２０３で１ライン遅延さ
せ、切換回路２０４をライン毎に切り換えて２ラインの
信号を順次化することで、所定のビットデータが２ライ
ン同一値をとるサブフィールドデータＤに変換すること
ができる。
【００５０】なお、この処理回路２０２で等しいビット
データとなるよう処理するビットの位置は制御信号ＣＢ
により決定されており、どのサブフィールドのアドレス
制御期間を短縮化するかが設定できるようになってい
る。また、アドレス制御期間のを短縮化を全く行わない
場合の設定もこの制御信号ＣＢにより行われ、この際に
は処理回路２０２は入力Ｐ１はそのまま出力Ｏ１として
出力され、入力Ｐ２はそのまま出力Ｏ２として出力され
る。また、誤差拡散処理により、擬似中間階調表現する
下位ビット数も制御信号ＣＢによって設定されている。
たとえば８ビット（＝ｋ＋ｍ）：２５６階調の信号を誤
差拡散処理により６ビット（ｋ）で表現する場合には、
下位２ビット（ｍ＝８−６）が擬似中間階調により表現
するビット数（非表示下位ビットｍ）となる。処理回路
２０２における制御ビットデータ平滑化処理の最も簡単
な構成は、入力Ｐ１の所定のビットデータをそのまま、
入力Ｐ２の同一位置のビットデータとして出力するもの
である。これにより両者のビットデータを等しくするこ
とができる。あるいは逆に入力Ｐ２の所定のビットデー
タを入力Ｐ１の同一位置のビットデータとして出力して
もよい。
【００５１】ところで、画面上の上下に隣接する下位ビ
ットのデータを無条件に同一にした場合、表示データが
大きく変化し、大幅な画質劣化を生じる場合があり、何
らかの処理が必要である。たとえば隣接する上の画素デ
ータが、レベル１６、下の画素データがレベル１５であ
る場合に、２のべき乗の発光重みによるサブフィールド
表現では、レベル１６は［１、０、０、０］（上位ＳＦ
から順に、１は発光ＳＦ、０は消灯ＳＦ）であらわさ
れ、レベル１５は［０、１、１、１］であらわされる。
この際に下位３ビットに相当するサブフィールドを飛び
越し操作の要領に従い２ラインに１ラインの割合で間引
いて同一データとする場合を想定する。この場合、上の
画素１６［１、０、０、０］の下位３ＳＦ［０、０、
０］で、下の画素１５［０、１、１、１］の下位３ＳＦ
［１、１、１］を置き換える形となる。この結果表現さ
れるレベルは［０、０、０、０］となり、本来１５レベ
ルの画素が０レベルになってしまう。
【００５２】また、逆に下の画素１５［０、１、１、
１］の下位３ＳＦ［１、１、１］を用いて上の画素１６
［１、０、０、０］の下位３ＳＦを置き換えて同一にし
ようとすると、本来１６レベルの上の画素が３１レベル
［１、１、１、１］となるのに対して、下側の画素レベ
ルはそのまま１５［０、１、１、１］であるので、これ
ら画素間のレベル差が大きくなる。
【００５３】そこで、かかる問題を解消し、１ドット単
位で誤差拡散を実現できるようにした図８における処理
回路２０２の具体的な構成例およびその動作について、
図９を用いて説明する。図９は本発明による処理回路の
一実施例を示すブロック図であり、図において、２０
５、２０８は加算回路、２０６、２０９は減算回路、２
０７は外部からの制御信号ＣＢによって特性の変化する
量子化回路（図９ではＱと略記する）、２１０は誤差拡
散処理回路（図９ではＥＤと略記する）、２１１、２１
２は加算回路、２０２は処理回路である。
【００５４】処理回路２００に入力された垂直方向に隣
接した画素Ｐ１、Ｐ２は、加算回路２０５と減算回路２
０６に入力される。加算回路２０５ではＰ１、Ｐ２の加
算を行い、誤差拡散処理回路２１０への入力信号の平均
値ｆ０を下記の（数１）に従い算出する。 ｆ０＝（Ｐ１＋Ｐ２）／２ …（数１） 減算回路２０６ではＰ１とＰ２から（数２）に示すよな
差分に基づく値ｆ１が算出される。 ｆ１＝（Ｐ１−Ｐ２）／２ …（数２） 減算回路２０６で算出されたｆ１は量子化回路２０７に
入力されｆ１’に変換される。量子化回路２０７は制御
信号ＣＢによって指定される下位のｎビットが“０”と
なるよう処理を行う。また、加算回路２０５で算出され
た平均値ｆ０（ビット幅ｋ＋ｍ）は、誤差拡散処理回路
２１０に入力され、誤差拡散の処理により表示有効ビッ
トがｍビット（ｍ≦ｎ）短縮された信号ｆ０’（ビット
幅ｋ）として出力される。すなわち下位ｍビットに相当
する階調は擬似的に表現され、下位ｍビットは０データ
であることとと等価である。
【００５５】この誤差拡散処理回路２１０は画素データ
Ｐ１とＰ２の平均値ｆ０に対して、下位ｍビットが削減
されｋビットとなっても擬似的に階調が再現されるよう
作用する。通常の誤差拡散処理では２画素の平均値でな
く、画素データを直接処理するが、本実施例では２画素
の平均値ｆ０を処理する点が異なっている。このように
通常の画素単位での誤差拡散処理とは異なるものである
が、一般に階調の不足により画質が劣化するのは緩やか
に輝度が変化する領域であるため、本実施例のように隣
接する２画素の平均に対し誤差拡散処理を施しても、階
調の不足により滑らかに輝度が変化する領域で段差や等
高線状の妨害を抑える効果がある。
【００５６】なおこの誤差拡散処理回路２１０の詳細な
動作は後で説明するが、Ｏ１あるいはＯ２のいずれかで
表現可能な微小階調を検出し、誤差拡散処理回路２１０
から１ビットの補正信号Ｂ１、Ｂ２が出力されてれい
る。また補正信号Ｂ１、Ｂ２は、誤差拡散によってｋビ
ットに短縮された信号のＬＳＢ（最下位ビット）のレベ
ル信号であり、ｆ０’の有効最下位ビットが０で微小補
正が必要な場合に出力される構成となっている。
【００５７】制御信号ＣＢにより所望の下位ビットｎが
“０”に変換された信号ｆ１’は誤差拡散処理されたｆ
０’と加算回路２０８で加算され、さらに上記の補正信
号Ｂ１を加算回路２１１で加算することにより、変換出
力０１を以下の（数３）に従い算出する。 Ｏ１＝ｆ０’＋ｆ１’＋Ｂ１ …（数３） また、減算回路２０９においてｆ０’からｆ１’を減算
し、さらに上記の補正信号Ｂ２を加算回路２１２で加算
することにより、以下の（数４）に示す変換出力Ｏ２と
して出力される。 Ｏ２＝ｆ０’−ｆ１’＋Ｂ２ …（数４） Ｂ１、Ｂ２による微小補正を無視した場合には、ｆ１’
の下位ｎビットは０であるため、ｆ０’と加算あるいは
減算して得られるＯ１、Ｏ２の下位ｎビットは、ｆ０の
下位ｎビットがそのまま等しい値として出力される。こ
の際に誤差拡散処理により有効ビット数はｍビット分短
縮化されているため、Ｏ１、Ｏ２の下位［ｍ−ｎ］ビッ
トを等しいデータとすることができる。厳密には、下位
からキャリーやボローのない状態では、加算と減算は等
しい算出結果（２を法とする演算）となるため、下位
［ｍ−ｎ＋１］ビットのデータをＯ１、Ｏ２で等しく変
換することができる。この際の出力Ｏ１、Ｏ２の平均値
（Ｏ１＋Ｏ２）／２の値は常に入力Ｐ１、Ｐ２の平均値
ｆ０と概略等しくなり、常に隣接する２ラインの平均信
号レベルを同一に保つことができる。
【００５８】先に述べたように補正信号Ｂ１、Ｂ２は、
誤差拡散によってｍビット短縮した最下位ビットの信号
であり、ｆ０’の有効最下位ビットが０で微小補正が必
要な場合に出力される構成となっているため、Ｂ１、Ｂ
２のいずれかに補正データが発生した場合には、Ｏ１、
Ｏ２いずれかの有効最下位ビットが“０”から“１”に
変化する。しかし、Ｂ１、Ｂ２加算前のｆ０’の有効最
下位ビットは“０”であるため、Ｏ１、Ｏ２の有効最下
位ビットは“０”であり、Ｂ１、Ｂ２の加算によって変
化するのは（桁上がりは発生せず）有効最下位ビットの
みである。
【００５９】以上のような処理のにより、Ｏ１、Ｏ２の
有効最下位ビットはＢ１、Ｂ２により独立したデータと
なるが、この有効最下位ビットを除いた下位［ｍ−ｎ＋
１］をＯ１、Ｏ２で等しくすることができる。
【００６０】また、黒レベル近傍では、ｆ０’＝０とな
り、Ｂ１、Ｂ２による１ドット単位の誤差拡散処理が行
われるため、目に付きやすい黒レベル近傍での粒状性ノ
イズを従来並みの１ドット単位に抑え、しかもアドレス
制御期間短縮による輝度向上あるいは階調数向上が可能
である。階調数を増加させることいより、最下位サブフ
ィードの発光重みは更に１／２程度となるため、粒状性
ノイズをより目だちにくくすることができる。
【００６１】なお２分の１の演算処理は下位ビットを切
り捨てることにより実現可能であるため明確に図示して
いないが、（数１）、（数２）に示すように、加算回路
２０５および減算回路２０６の出力で２分の１とする形
態とすれば良い。また演算過程での丸め誤差などを低減
するため、加算回路２０８、減算回路２０９の出力部で
２分の１とする形態であってもよい。なおこの量子化回
路２０７の量子化特性は、制御信号ＣＢにより制御され
ており、外部からのＣＢの設定により下位何ビットを共
通化するかを制御することが可能である。
【００６２】ここに示した２ラインの平均信号レベルｆ
０は、画像の垂直方向の低周波成分であり、２ラインの
差分にもとづく値ｆ１は、垂直方向の高周波成分である
と考えることができる。量子化回路２０７により、下位
ビットに相当するサブフィールドに対しては垂直方向の
高周波成分ｆ１が“０”となり、ｆ０の低周波成分のみ
で構成されることになる。これにより、下位サブフィー
ルドは垂直解像度がｆ０のみの低周波成分に制限され、
アドレス制御期間のデータ数を間引いて（同一データで
同時にアドレス）表示することができる。
【００６３】以上のように、本実施例の特徴は、複数の
垂直周波数成分に分割し、量子化の手段により加減算す
るビットを選択し再合成することににより、所望のビッ
トに相当する特定のサブフィールドの解像度情報を制限
することができ、これによりアドレス制御期間を短縮化
することができるという点にある。また、上記のアドレ
ス制御期間を短縮化の手法を用いた際に、誤差拡散によ
り表示ビット数を低減させた場合にも、有効最下位ビッ
トに相当するサブフィールドを１ドット単位で独立に制
御することにより、黒レベル近傍の目立ちやすい粒状性
ノイズを従来と同等にすることができ、さらにアドレス
制御期間の短縮化により高輝度、高階調の表示装置を実
現することができる。
【００６４】次に、図９に示した誤差拡散処理回路２１
０の具体的な構成例を図１０を用いて説明する。図１０
は本発明による誤差拡散処理回路の一実施例を示すブロ
ック図であり、図において、２１３、２１４は加算回
路、２１５は表示誤差処理回路、２１６、２１７、２１
８、２１９は遅延回路、２２０、２２１、２２２、２２
３は係数値Ｋ１、Ｋ２、Ｋ３、Ｋ４を有する係数回路で
ある。
【００６５】隣接する２画素の信号の平均値ｆ０（ビッ
ト幅ｋ＋ｍ）は表示装置での表示有効ビットｆ０Ｍ（ビ
ット幅ｋ）と非表示下位ビットｆ０Ｌ（ビット幅ｍ）に
分離される。表示有効ビットｆ０Ｍは、加算回路２１３
に入力され、加算回路２１４のキャリー信号と加算さ
れ、ビット幅がｋビットに短縮された平均値ｆ０’とし
て出力される。非表示下位ビットｆ０Ｌ（ビット幅ｍ）
は加算回路２１４に入力され、係数回路２２０、２２
１、２２２、２２３の出力と加算されｍビットの加算結
果は残留誤差ｆ０Ｅとして表示誤差処理回路２１５に入
力される。また、加算回路２１４のｍビットを超える桁
上がり（キャリー）信号は、加算回路２１３に表示有効
ビットｆ０Ｍと加算してｋビットに短縮された平均値ｆ
０’として出力される。表示誤差処理回路２１５は、加
算回路２１４から入力される残留誤差ｆ０Ｅと、ｋビッ
トに短縮された平均値ｆ０’の最下位ビットであるｆ
０’ＬＳＢとから微小補正信号Ｂ１とＢ２を、さらに微
小補正信号Ｂ１、Ｂ２により更新された残留誤差ｆ０
Ｅ’（ビット幅ｍ）を出力する。更新された残留誤差ｆ
０Ｅ’は遅延回路２１６、２１７、２１８、２１９にそ
れぞれ入力される。遅延回路２１６の出力は係数回路２
２０で係数Ｋ１が乗じられ、加算回路２１４に入力され
る。また、遅延回路２１７の出力は係数回路２２１で係
数Ｋ２が乗じられ、加算回路２１４に入力される。同様
に遅延回路２１８の出力は係数回路２２２で係数Ｋ３が
乗じられ、加算回路２１４に入力される。さらに遅延回
路２１９の出力は係数回路２２３で係数Ｋ４が乗じら
れ、加算回路２１４に入力される構成となっている。
【００６６】遅延回路２１６〜２１９は表示できなかっ
た残留誤差成分を、隣接画素に拡散させる作用を担って
おり、たとえば遅延回路２１６は１画素に相当する遅延
時間を有し、遅延回路２１７は１水平走査期間から１画
素短くした期間に相当する遅延時間を、遅延回路２１８
は１水平走査期間に相当する遅延時間を、遅延回路２１
９は１水平走査期間から１画素長い期間に相当する遅延
時間を有するように設定されている。すなわち係数Ｋ１
は右隣の画素への残留誤差の拡散係数であり、係数Ｋ２
は左斜め下の画素への残留誤差の拡散係数、係数Ｋ３は
真下の画素への拡散係数、係数Ｋ４は右斜め下の画素へ
の残留誤差の拡散係数をあらわしており、Ｋ１＋Ｋ２＋
Ｋ３＋Ｋ４≦１．０となるよう設定されている。具体的
な一設定例を示すと、Ｋ１＝７／１６、Ｋ２＝３／１
６、Ｋ３＝５／１６、Ｋ４＝１／１６である。
【００６７】加算回路２１４、表示誤差処理回路２１
５、遅延回路２１６〜２１９、係数回路２２０〜２２３
は、一巡のループを構成しており、表示装置で直接表示
できない非表示下位ビットｆ０Ｌと他の周辺画素におい
て表示できなかった残留誤差とを累積加算する構成とな
っている。この累積加算の過程で残留誤差が表示有効ビ
ットの大きさに達した場合には、加算回路２１４からキ
ャリーとして出力され、表示有効ビットｆ０Ｍを１レベ
ル増加させる。
【００６８】また、表示有効ビットのレベルに達してい
なくても、微小補正信号Ｂ１、Ｂ２により階調が表現可
能であれば、Ｂ１あるいはＢ２に信号を出力し、これに
相当するレベルの残留誤差の修正を行う構成となってい
る。微小補正信号Ｂ１、Ｂ２は、ペアとなる２ラインの
うち、いずれかの最下位ビットを１にすることにより、
等価的に０．５レベルを表現するものである。アドレス
制御期間を短縮化するため、２ラインで同一データとな
っている所定のビットに対し桁上がりが発生して、同一
データ条件が崩れることを防ぐため、ｆ０’ＬＳＢが０
で、残留誤差が０．５以上の場合にＢ１、Ｂ２のいずれ
か一方を“１”にし、０．５レベルを表現する構成とな
っている。なお、表示有効ビットのビット数（ｋ）、誤
差拡散処理の有無などは制御信号ＣＢにより制御されて
いる。
【００６９】以上のような構成により、独立に制御可能
な最下位ビットをＢ１、Ｂ２の微小補正信号で制御する
ことにより、アドレス制御期間短縮化のため同一データ
となるよう処理した信号に対しても同一データとなる条
件を崩すことなく、１ドット単位の誤差拡散を実現する
ことができる。
【００７０】以上は２ラインのデータを参照し、所定の
ビットに対応するサブフィールドにおいてアドレス制御
期間が１／２となるよう構成した場合の誤差拡散方式実
現の方法であるが、２ラインに限らず、３ラインあるい
は４ラインのデータを参照して、所定のビットに対応す
るサブフィールドにおいてアドレス制御期間が１／３、
あるいは１／４となるよう構成した場合であても適用で
きる。この際には残留誤差成分（ｆ０Ｅ）の内に３ライ
ンあるいは４ラインの最小ステップの組み合わせで表現
可能なレベル（１／３あるいは１／４）以上で、ｆ０’
ＬＳＢが０である場合に表示可能な最下位ビットを補正
して微小階調の補正を行う構成とすればよい。
【００７１】次に、図１０に示した表示誤差処理回路２
１５の具体的な構成例を図１１を用いて説明する。図１
１は本発明による表示誤差処理回路の一実施例を示すブ
ロック図であり、図において、２２４は切換回路、２２
５は論理反転回路、２２６、２２７はＡＮＤゲート回路
である。ｍビットの残留誤差ｆ０Ｅは最上位ビット（Ｍ
ＳＢ）がＡＮＤゲート２２７とＡＮＤゲート２２６に入
力されており、ＡＮＤゲート２２７のもう一方の入力は
ｆ０’ＬＳＢが入力されており、ＡＮＤゲート２２６に
はｆ０’ＬＳＢを論理反転した信号が接続されている。
これにより、ｆ０’ＬＳＢが“１”の場合にはｆ０Ｅは
そのままｆ０Ｅ’として出力され、Ｂ１、Ｂ２も“０”
となる。さらにｆ０’ＬＳＢが“０”の場合にはｆ０
Ｅ’のＭＳＢは０となり、ｆ０Ｅ’のＭＳＢデータはＡ
ＮＤゲート２２６、切換回路２２４を経由して、Ｂ１あ
るいはＢ２に出力される構成となっている。これによ
り、ｆ０’ＬＳＢが“０”で、残留誤差ｆ０Ｅが０．５
以上（ＭＳＢ＝“１”）のとき、Ｂ１、Ｂ２のいずれか
から、“１”が出力され、２ラインペアのうち一方のラ
インが“１”、他方が“０”となることにより０．５レ
ベルが表現される。また、この際にｆ０Ｅ’のＭＳＢは
“０”となり、表示された０．５に対応して残留誤差が
更新される構成となっている。
【００７２】Ｂ１、Ｂ２のいずれかを選択するかの設定
は、偶数番目の画素ではＢ１、奇数番目の画素ではＢ２
のように、画素の位置に応じて一意に決定する構成とす
れば良い。あるいは奇数フィールドと偶数フィールドで
選択が反転する構成であってもよい。このように構成す
ることで、黒レベル近傍の粒状性ノイズをランダム化す
ることができ、粒状性ノイズを目に付きにくくする効果
がある。あるいは、図９に示す量子化回路２０７で、ｆ
１からｆ１’に変更する際にｆ１＞ｆ１’である場合に
は、Ｂ１を選択し、ｆ１＜ｆ１’である場合にはＢ２を
選択する構成としてもよい。これにより、原信号にもっ
とも近い補正が行われ、高画質の表示装置を得ることが
できる。
【００７３】以上のような構成により、所望のサブフィ
ールドに対応したビットデータを、隣接するラインで等
しい値に保ったまま、１ドット単位の誤差拡散処理が可
能となる。厳密には最下位サブフィールド（重み１）の
みをドット単位で独立に制御し、次に重みの少ない重み
２のサブフィールドを２ライン同一アドレスで表示する
場合には、階調０〜１までの中間階調は１ドット単位の
誤差拡散パターン、階調１〜２はｆ０’ＬＳＢが“１”
のため２ドット単位の誤差拡散パターンとなるが、もっ
とも目立ちやすい黒レベル近傍の粒状性ノイズが１ドッ
ト単位となるため、実質的な画質は従来の誤差拡散方式
と同等にでき、アドレス制御期間短縮化による、輝度向
上、階調数増加など総合的に優れた画質の表示装置を提
供することができる。
【００７４】本発明によれば、必要な輝度に応じてアド
レス制御期間を短縮化しこの時間を輝度・階調・擬似輪
郭などの画質の改善に割り当てることができる。また、
最も発光重みが小さいサブフィールドを除いた、下位サ
ブフィールドに対してデータ数を間引いて表示するよう
構成することにより、誤差拡散処理などの擬似中間階調
表現を従来と同等の画質で行うことができる。また、入
力映像信号を垂直周波数成分に分割し、表示解像度情報
を制限して点灯画素を制御する時間を短くすることによ
り、画質劣化の目立ちにくい高画質な表示を実現するこ
とができる。
【００７５】
【発明の効果】以上述べたように、本発明によれば、ア
ドレス制御期間を短縮化し、この時間を輝度・階調・擬
似輪郭などの画質の改善に割り当てることができる。ま
た、従来の擬似輪郭妨害低減の効果を保持したまま、ア
ドレス制御期間を圧縮することができ、高輝度あるいは
階調特性の優れた画質を得ることができる。
【図面の簡単な説明】
【図１】ＡＣ３電極型プラズマディスプレイの放電セル
と電極の配置を示す模式図である。
【図２】従来技術に係るアドレス制御期間におけるＹサ
ステイン電極およびアドレス電極の印加電圧を示す図で
ある。
【図３】従来技術に係る１フィールドが３つのサブフィ
ールドから構成されたフィールド構成を示す図である。
【図４】本発明の第１の実施例に係わり、最下位サブフ
ィールドを増やし、最下位のサブフィールドを除く下位
サブフィールドのアドレス制御期間を半分にしたフィー
ルド構成を示す図である。
【図５】本発明の第２の実施例に係わり、最下位サブフ
ィールドを増やし、最下位のサブフィールドを除く下位
のサブフィールドのアドレス制御期間を半分にするとと
もに、そのサステイン期間の発光比率を同じにしたフィ
ールド構成を示す図である。
【図６】本発明の第１の実施例に係わるアドレス制御期
間のＹサステイン電極およびアドレス電極の印加電圧を
示す図である。
【図７】本発明の各実施例に係わるサブフィールド構成
を適用した表示装置の構成を示すブロック図である
【図８】図７に示す制御ビット平滑化誤差拡散回路の構
成を示すブロック図である。
【図９】図８に示す処理回路２０２の構成の一例を示す
ブロック図である。
【図１０】図９に示す誤差拡散処理回路２１０の構成の
一例を示すブロック図である。
【図１１】図１０に示す表示誤差処理回路２１５の構成
の一例を示すブロック図である。
【符号の説明】
１０…リセット期間、２０…アドレス制御期間、２１、
２２…時間短縮されたアドレス制御期間、３１〜３４…
サステイン期間、１０１〜１０３…Ａ／Ｄ変換回路、２
…サブフィールド変換回路、２００…制御ビット平滑化
誤差拡散回路、２０１、２０３…ラインメモリ、２０２
…処理回路、２０４、２２４…切換回路、２０５、２０
８、２１１、２１２、２１３、２１４…加算回路、２０
６、２０９…減算回路、２０７…量子化回路、２１０…
誤差拡散処理回路、２１５…表示誤差処理回路、２１６
〜２１９…遅延回路、２２０〜２２３…係数回路、２２
５…論理反転回路、２２６、２２７…ＡＮＤゲート、３
…サブフィールド順次変換回路、３０１…フレームメモ
リ、４…駆動回路、５…表示パネル、５１０１〜５１０
４…Ｘサステイン電極、５２０１〜５２０４…Ｙサステ
イン電極、５３００、５３０１…アドレス電極、５４１
０、５４１１、５４２０、５４２１、５４３０、５４３
１、５４４０、５４４１…放電セル、６…制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｋ (72)発明者 竹内 正憲 神奈川県川崎市高津区坂戸３丁目２番１号 富士通日立プラズマディスプレイ株式会 社内 Ｆターム(参考） 5C058 AA11 BA01 BA07 BB04 BB12 BB13 5C080 AA05 BB05 DD03 EE29 HH02 HH04 JJ02 JJ04

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】表示部の画素点灯により画像表示を行う表
    示装置であって、 該表示部の最小階調レベルを制御して擬似的に中間階調
    を表現する中間階調処理回路と、 該最小階調レベルを除いた選択された階調レベルの表示
    解像度情報を制限し、該階調レベルの点灯画素選択時間
    を短縮する解像度制限回路と、 を備え、該中間階調処理回路と該解像度制限回路の出力
    で該表示部の該画素を駆動することを特徴とする表示装
    置。
  2. 【請求項２】表示部の画素点灯により画像表示を行う表
    示装置であって、 表示部の最小階調レベルを制御して擬似的に中間階調を
    表現する中間階調処理回路と、 該最小階調レベルを除いた選択された階調レベルの表示
    解像度情報を制限し、該階調レベルの点灯画素選択時間
    を短縮する解像度制限回路と、 該表示部に表示する画像の表示解像度情報を制御するた
    めに該中間階調処理回路と該解像度制限回路とを制御す
    る制御回路と、 該中間階調処理回路、該解像度制限回路及び該制御回路
    の出力に基づき該表示部を駆動する駆動回路と、 を備えることを特徴とする表示装置。
  3. 【請求項３】請求項２記載の表示装置において、 該制御回路は、該表示解像度情報を複数の周波数成分に
    分割したものを選択処理して合成するように該中間階調
    処理回路と該解像度制限回路を制御することを特徴とす
    る表示装置。
  4. 【請求項４】請求項１または２記載の表示装置におい
    て、該中間階調処理回路は、該中間階調処理回路への入
    力信号を表示有効階調と、非表示下位階調とに分離し、
    該非表示下位階調を累積加算し、表示有効階調レベルに
    達した場合に表示有効階調を増加させ、非表示下位階調
    を更新するように構成されていることを特徴とする表示
    装置。
  5. 【請求項５】アドレスされた表示部の画素を点灯させ画
    像表示を行うサブフィールド方式の表示装置であって、 表示部の最下位サブフィールドを制御して擬似的に中間
    階調を表現する中間階調処理回路、及び発光重みが最小
    の最下位サブフィールドを除く１つまたは複数の下位サ
    ブフィールドにおける表示解像度情報を制限し、該表示
    部の点灯画素を選択するアドレス制御期間を短縮する表
    示解像度制限回路を有する画像信号処理回路と、 該画像信号処理回路を制御して該表示部に表示する画像
    の表示解像度情報を制御する制御回路と、 該画像信号処理回路及び該制御回路の出力に基づき該表
    示部の画素をアドレスし点灯する駆動回路と、 を備えることを特徴とする表示装置。
  6. 【請求項６】請求項５記載の表示装置において、該制御
    回路は、該表示解像度情報を複数の周波数成分に分割し
    たものを選択処理して合成するように該画像信号処理回
    路を制御することを特徴とする表示装置。
  7. 【請求項７】請求項５記載の表示装置において、該中間
    階調処理回路は、該中間階調処理回路への入力信号を表
    示有効階調と、非表示下位階調に分離し、該非表示下位
    階調を累積加算し、表示有効階調レベルに達した場合に
    表示有効階調を増加させ、非表示下位階調を更新するよ
    うに構成されていることを特徴とする表示装置。
  8. 【請求項８】アドレスされた表示部の画素を点灯させ画
    像表示を行うサブフィールド方式の表示装置であって、 該画素が複数のライン状に配列された表示部と、 最下位サブフィールドを制御して擬似的に中間階調を表
    現する中間階調処理回路、及び該表示部の複数ラインで
    最下位サブフィールドを除く所定のサブフィールドのサ
    ブフィールドデータのビットデータを揃え、該所定のサ
    ブフィールドにおけるアドレス制御期間を制限する平滑
    化回路を有し、入力画像信号を各サブフィールドの点灯
    ・非点灯を示すサブフィールドデータに変換する画像信
    号処理回路と、 該ビットデータを揃えるサブフィールドのアドレス制御
    期間を制御し、該表示部に表示する画像の表示解像度情
    報を制御する制御回路と、 該画像信号処理回路及び該制御回路の出力に基づき該表
    示部の画素をアドレスして点灯させる駆動回路と、 を備えることを特徴とする表示装置。
  9. 【請求項９】請求項８記載の表示装置において、該複数
    ラインは、その組合わせがフィールドまたはフレーム単
    位で変化することを特徴とする表示装置。
  10. 【請求項１０】請求項８記載の表示装置において、該複
    数ラインは、その組合わせが１フィールド内のサブフィ
    ールドで互いに異なることを特徴とする表示装置。
  11. 【請求項１１】請求項８記載の表示装置において、該ア
    ドレス制御期間が制御されるサブフィールドの数を表示
    装置外部から制御可能な構成であることを特徴とする表
    示装置。
  12. 【請求項１２】請求項８記載の表示装置において、該平
    滑化回路における該複数ラインの信号処理が、サブフィ
    ールドデータを複数の垂直周波数成分に分割し選択処理
    後に合成する信号処理であることを特徴とする表示装
    置。
  13. 【請求項１３】請求項８記載の表示装置において、該中
    間階調処理回路は、該中間階調処理回路への入力信号を
    表示有効階調と、非表示下位階調に分離し、該非表示下
    位階調を累積加算し、表示有効階調レベルに達した場合
    に表示有効階調を増加させ、非表示下位階調を更新する
    ように構成されることを特徴とする表示装置。
  14. 【請求項１４】表示部の画素点灯により画像表示を行う
    表示方法であって、 該表示部の最小階調レベルを制御して擬似的に中間階調
    を表現する中間階調処理ステップと、 該最小階調レベルを除いた選択された階調レベルの表示
    解像度情報を制限し、該階調レベルの点灯画素選択時間
    を短縮する解像度制限ステップと、 該中間階調処理ステップと該解像度制限ステップによっ
    て形成された出力で該表示部の該画素を駆動ステップ
    と、 を備えることを特徴とする表示方法。
  15. 【請求項１５】表示部の画素点灯により画像表示を行う
    表示方法であって、 表示部の最小階調レベルを制御して擬似的に中間階調を
    表現する中間階調処理ステップと、 該最小階調レベルを除いた選択された階調レベルの表示
    解像度情報を制限し、該階調レベルの点灯画素選択時間
    を短縮する解像度制限ステップと、 該表示部に表示する画像の表示解像度情報を制御するた
    めに該中間階調処理ステップと該解像度制限ステップと
    を制御する制御ステップと、 該中間階調処理ステップ、該解像度制限ステップ及び該
    制御ステップで形成された出力に基づき該表示部を駆動
    する駆動ステップと、 を備えることを特徴とする表示方法。
  16. 【請求項１６】アドレスされた表示部の画素を点灯させ
    画像表示を行うサブフィールド方式の表示方法であっ
    て、 表示部の最下位サブフィールドを制御して擬似的に中間
    階調を表現する中間階調処理ステップと、 発光重みが最小の最下位サブフィールドを除く１つまた
    は複数の下位サブフィールドにおける表示解像度情報を
    制限し、該表示部の点灯画素を選択するアドレス制御期
    間を短縮する表示解像度制限ステップと、 該中間処理ステップと該表示解像度制限ステップとを制
    御して該表示部に表示する画像の表示解像度情報を制御
    する制御ステップと、 該中間処理ステップ、該表示解像度制限ステップ、及び
    該該制御ステップで形成される出力に基づき該表示部の
    画素をアドレスし点灯する駆動ステップと、 を備えることを特徴とする表示方法。
  17. 【請求項１７】複数のライン状に配列された表示部の画
    素をアドレスして点灯させ画像表示を行うサブフィール
    ド方式の表示方法であって、 最下位サブフィールドを制御して擬似的に中間階調を表
    現する中間階調処理ステップ、及び該表示部の複数ライ
    ンで最下位サブフィールドを除く所定のサブフィールド
    のサブフィールドデータのビットデータを揃え、該所定
    のサブフィールドにおけるアドレス制御期間を制限する
    平滑化ステップを有し、入力画像信号を各サブフィール
    ドの点灯・非点灯を示すサブフィールドデータに変換す
    る画像信号処理ステップと、該ビットデータを揃えるサ
    ブフィールドのアドレス制御期間を制御し、該表示部に
    表示する画像の表示解像度情報を制御する制御ステップ
    と、 該画像信号処理ステップ及び該制御ステップで形成され
    た出力に基づき該表示部の画素をアドレスし点灯させる
    駆動ステップと、 を備えることを特徴とする表示方法。
  18. 【請求項１８】請求項１７記載の表示方法において、該
    複数ラインは、その組合わせがフィールドまたはフレー
    ム単位で変化することを特徴とする表示方法。
  19. 【請求項１９】請求項１７記載の表示方法において、該
    複数ラインは、その組合わせが１フィールド内のサブフ
    ィールドで互いに異なることを特徴とする表示方法。
  20. 【請求項２０】請求項１７記載の表示方法において、該
    平滑化ステップでは、該複数ラインの信号処理を、ビッ
    トデータを複数の垂直周波数成分に分割後選択的に合成
    して行うことを特徴とする表示方法。
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DE60136044T DE60136044D1 (de) 2000-09-05 2001-08-13 Anzeigegerät und Verfahren zur Bilddarstellung
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US09/930,817 US6836263B2 (en) 2000-09-05 2001-08-15 Display apparatus and method for displaying gradation levels
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182606A (ja) * 2000-12-14 2002-06-26 Hitachi Ltd 表示装置および表示方法
JP2005148323A (ja) * 2003-11-13 2005-06-09 Pioneer Plasma Display Corp 画像信号処理回路、表示装置、画像信号処理方法及び表示方法
KR100493619B1 (ko) * 2003-02-11 2005-06-10 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
JP2005536924A (ja) * 2002-08-19 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ビデオ回路
JP2010509634A (ja) * 2006-11-09 2010-03-25 イーストマン コダック カンパニー パッシブ・マトリックス式薄膜エレクトロルミネッセンス・ディスプレイ
WO2012090442A1 (ja) * 2010-12-28 2012-07-05 パナソニック株式会社 表示装置、表示方法および集積回路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550620B (en) * 2002-03-18 2003-09-01 Chunghwa Picture Tubes Ltd Color tuning device and method of plasma display panel
KR100441528B1 (ko) * 2002-07-08 2004-07-23 삼성에스디아이 주식회사 계조 및 색 표현력 향상을 위한 플라즈마 디스플레이패널의 구동 장치 및 그 방법
US7443365B2 (en) * 2003-01-06 2008-10-28 Matsushita Electric Industrial Co., Ltd. Display unit and display method
US8305301B1 (en) 2003-02-04 2012-11-06 Imaging Systems Technology Gamma correction
US8289233B1 (en) 2003-02-04 2012-10-16 Imaging Systems Technology Error diffusion
JP4490656B2 (ja) * 2003-07-02 2010-06-30 パナソニック株式会社 表示パネルの駆動方法
JP2006234983A (ja) * 2005-02-22 2006-09-07 Fujitsu Hitachi Plasma Display Ltd 誤差拡散処理回路、方法及びプラズマディスプレイ装置
JP2007316483A (ja) * 2006-05-29 2007-12-06 Hitachi Ltd 映像表示装置、映像表示装置用の駆動回路及び映像表示方法
CN101578642B (zh) * 2007-03-01 2011-05-25 松下电器产业株式会社 图像显示装置
US8248328B1 (en) 2007-05-10 2012-08-21 Imaging Systems Technology Plasma-shell PDP with artifact reduction
JP2009145664A (ja) * 2007-12-14 2009-07-02 Hitachi Ltd プラズマディスプレイ装置
KR101464742B1 (ko) * 2008-01-07 2014-11-25 삼성전자주식회사 휴대단말에서 시인성 향상 제공 장치 및 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0844313A (ja) * 1994-07-27 1996-02-16 Fujitsu General Ltd ディスプレイ装置の誤差拡散回路
JPH10105116A (ja) * 1996-09-27 1998-04-24 Fujitsu General Ltd 擬似中間調画像表示装置
JPH10143110A (ja) * 1996-11-12 1998-05-29 Lg Electron Inc 交流形プラズマ表示装置の駆動方法及びそのシステム
JPH1124628A (ja) * 1997-07-07 1999-01-29 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの階調表示方法
JP2000163005A (ja) * 1998-09-22 2000-06-16 Matsushita Electric Ind Co Ltd 多階調画像表示方法
JP2000347616A (ja) * 1999-04-02 2000-12-15 Hitachi Ltd 表示装置および表示方法
WO2001057834A1 (en) * 2000-02-01 2001-08-09 Koninklijke Philips Electronics N.V. Method of displaying images on a matrix display device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2720607B2 (ja) * 1990-03-02 1998-03-04 株式会社日立製作所 表示装置、階調表示方法及び駆動回路
US6127991A (en) * 1996-11-12 2000-10-03 Sanyo Electric Co., Ltd. Method of driving flat panel display apparatus for multi-gradation display
JPH10307561A (ja) * 1997-05-08 1998-11-17 Mitsubishi Electric Corp プラズマディスプレイパネルの駆動方法
JP3423865B2 (ja) * 1997-09-18 2003-07-07 富士通株式会社 Ａｃ型ｐｄｐの駆動方法及びプラズマ表示装置
JP3421578B2 (ja) * 1998-06-11 2003-06-30 富士通株式会社 Ｐｄｐの駆動方法
US6407506B1 (en) * 1999-04-02 2002-06-18 Hitachi, Ltd. Display apparatus, display method and control-drive circuit for display apparatus

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0844313A (ja) * 1994-07-27 1996-02-16 Fujitsu General Ltd ディスプレイ装置の誤差拡散回路
JPH10105116A (ja) * 1996-09-27 1998-04-24 Fujitsu General Ltd 擬似中間調画像表示装置
JPH10143110A (ja) * 1996-11-12 1998-05-29 Lg Electron Inc 交流形プラズマ表示装置の駆動方法及びそのシステム
JPH1124628A (ja) * 1997-07-07 1999-01-29 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの階調表示方法
JP2000163005A (ja) * 1998-09-22 2000-06-16 Matsushita Electric Ind Co Ltd 多階調画像表示方法
JP2000347616A (ja) * 1999-04-02 2000-12-15 Hitachi Ltd 表示装置および表示方法
WO2001057834A1 (en) * 2000-02-01 2001-08-09 Koninklijke Philips Electronics N.V. Method of displaying images on a matrix display device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182606A (ja) * 2000-12-14 2002-06-26 Hitachi Ltd 表示装置および表示方法
JP4633920B2 (ja) * 2000-12-14 2011-02-16 株式会社日立製作所 表示装置および表示方法
JP2005536924A (ja) * 2002-08-19 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ビデオ回路
US8537076B2 (en) 2002-08-19 2013-09-17 Entropic Communications, Inc. Video circuit
KR100493619B1 (ko) * 2003-02-11 2005-06-10 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법 및 장치
JP2005148323A (ja) * 2003-11-13 2005-06-09 Pioneer Plasma Display Corp 画像信号処理回路、表示装置、画像信号処理方法及び表示方法
JP2010509634A (ja) * 2006-11-09 2010-03-25 イーストマン コダック カンパニー パッシブ・マトリックス式薄膜エレクトロルミネッセンス・ディスプレイ
KR101249459B1 (ko) 2006-11-09 2013-03-29 글로벌 오엘이디 테크놀러지 엘엘씨 패시브 매트릭스 박막 전자발광 디스플레이 시스템 및 패시브 매트릭스 디스플레이 구동 방법
WO2012090442A1 (ja) * 2010-12-28 2012-07-05 パナソニック株式会社 表示装置、表示方法および集積回路

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Publication number Publication date
US6836263B2 (en) 2004-12-28
TW518537B (en) 2003-01-21
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