JPH1098367A - Semiconductor logical circuit - Google Patents
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- JPH1098367A JPH1098367A JP8252138A JP25213896A JPH1098367A JP H1098367 A JPH1098367 A JP H1098367A JP 8252138 A JP8252138 A JP 8252138A JP 25213896 A JP25213896 A JP 25213896A JP H1098367 A JPH1098367 A JP H1098367A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体論理回路に関
し、特にゲートがダイオード特性を有するＦＥＴを使用
した半導体論理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor logic circuit, and more particularly to a semiconductor logic circuit using an FET whose gate has a diode characteristic.
【０００２】[0002]
【従来の技術】ＧａＡｓＦＥＴは、ＳｉよりＧａＡｓの
移動度が数倍大きいこと、同ゲート長のＳｉのＭＯＳＦ
ＥＴと比べた場合、ゲートダイオードオン電圧ＶＦ程度
の電源電圧でも電流駆動能力が優れていること、ドレイ
ン電流飽和電圧が低いことなどから、特に低電圧電源時
においても高速性を保ちつつ低消費電力化が可能であ
り、その特徴を生かしてＩＣが開発されている。2. Description of the Related Art In a GaAs FET, the mobility of GaAs is several times larger than that of Si.
Compared to ET, low power consumption while maintaining high speed, especially at low voltage power supply, because of excellent current drive capability and low drain current saturation voltage even at power supply voltage of about gate diode ON voltage VF ICs have been developed taking advantage of these characteristics.
【０００３】ＧａＡｓ論理回路では、従来、図５に示し
たプッシュプル回路１００を用いて負荷の大きな回路を
駆動する場合がある。この時、プッシュプル回路１００
の入力ＩＮとノードｂとの間には相補信号を生成するた
めのインバータ回路２００が必要である。Conventionally, in a GaAs logic circuit, a circuit having a large load may be driven using the push-pull circuit 100 shown in FIG. At this time, the push-pull circuit 100
Requires an inverter circuit 200 for generating a complementary signal between the input IN and the node b.
【０００４】図５の回路について詳述すると、プッシュ
プル回路１００においては、高電圧電源ＶDDと低電圧電
源ＶEEとの間に、エンハンスメント型ＦＥＴ（以下、Ｅ
ＦＥＴと称す）１，２が直列接続されており、その直列
接続点（ノードｃ）から回路出力ＯＵＴが導出されてい
る。尚、コンデンサ５は負荷容量を示している。The circuit of FIG. 5 will be described in detail. In the push-pull circuit 100, an enhancement type FET (hereinafter referred to as E) is connected between a high voltage power supply VDD and a low voltage power supply VEE.
FETs 1 and 2 are connected in series, and a circuit output OUT is derived from the series connection point (node c). Note that the capacitor 5 indicates a load capacity.
【０００５】ＥＦＥＴ１のゲートには回路入力ＩＮ（ノ
ードａ）が供給されており、ＥＦＥＴ２のゲートにはそ
の相補信号が供給されることにより、出力ＯＵＴにおい
てプッシュプル駆動が可能となる。そのために、入力信
号ＩＮを反転するためのインバータ２００が設けられて
いる。このインバータ回路２００はＤＣＦＬ（Ｄｉｒｅ
ｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路であ
り、ゲートとソースとが共通接続（短絡）されたディプ
レッション型ＦＥＴ（ＤＦＥＴと称す）４と、このＤＦ
ＥＴ４を負荷とするＥＦＥＴ３とが、高電圧電源ＶDDと
低電圧電源ＶEEとの間に直列接続されている。このイン
バータ回路２００の出力がＥＦＥＴ２のゲート駆動入力
となっている。A circuit input IN (node a) is supplied to the gate of EFET1, and a complementary signal is supplied to the gate of EFET2, so that push-pull driving can be performed at the output OUT. Therefore, an inverter 200 for inverting the input signal IN is provided. This inverter circuit 200 has a DCFL (Dire
ct Coupled FET Logic circuit, a depletion-type FET (referred to as a DFET) 4 whose gate and source are commonly connected (short-circuited), and a DF
An EFET 3 having a load ET4 is connected in series between the high voltage power supply VDD and the low voltage power supply VEE. The output of this inverter circuit 200 is the gate drive input of EFET2.
【０００６】図６は図５の回路における各ノードａ〜ｃ
の波形例を示している。ここで、ＶF はＥＦＥＴ１〜３
のゲートダイオードのオン電圧であり、ＶT はＥＦＥＴ
１〜３の閾値電圧である。FIG. 6 shows each of the nodes a to c in the circuit of FIG.
5 shows an example of the waveform. Here, VF is EFET1-3
Is the ON voltage of the gate diode, and VT is the EFET
The threshold voltages are 1 to 3.
【０００７】この場合、電源電圧ＶDDがＶF より大きく
なると、ＥＦＥＴ３のゲートリーク電流が急増し、無駄
な電力を消費することになる。In this case, when the power supply voltage VDD becomes larger than VF, the gate leakage current of the EFET 3 increases rapidly, and wasteful power is consumed.
【０００８】図７は図５の回路に、更に、他のプッシュ
プル回路３００を付加し、インバータ回路２００の出力
にてこのプッシュプル回路３００を駆動している。この
時、プッシュプル回路１００と３００とは互いに相補的
に駆動制御される様になっている。FIG. 7 shows a circuit in which another push-pull circuit 300 is further added to the circuit of FIG. 5 and the output of the inverter circuit 200 drives this push-pull circuit 300. At this time, the push-pull circuits 100 and 300 are driven and controlled complementarily to each other.
【０００９】尚、プッシュプル回路３００は、ＥＦＥＴ
７，８が電源ＶDDとＶEEとに間に直列接続された構成で
あり、出力負荷がコンデンサ１０として示されている。The push-pull circuit 300 is an EFET
7, 8 are connected in series between the power supplies VDD and VEE, and the output load is shown as a capacitor 10.
【００１０】この例においても、図５の回路と同様に、
電源電圧ＶDDがＶF より大となると、ＥＦＥＴ３のゲー
トリーク電流が急増し、無駄な電力が消費されるのであ
る。In this example, as in the circuit of FIG.
When the power supply voltage VDD becomes larger than VF, the gate leakage current of the EFET 3 increases rapidly, and wasteful power is consumed.
【００１１】この問題を回避するために、例えば、特開
平１−２５１３９号公報において、図８に示した回路が
提案されている。図８において、図５と同等部分は同一
符号により示されている。In order to avoid this problem, for example, a circuit shown in FIG. 8, the same parts as those in FIG. 5 are indicated by the same reference numerals.
【００１２】この回路は、ＥＦＥＴ３のゲートリーク電
流を抵抗１１によって抑制し、ＥＦＥＴ３のゲートの充
放電をＤＦＥＴ１０で高速化している。In this circuit, the gate leakage current of the EFET 3 is suppressed by the resistor 11, and the charge and discharge of the gate of the EFET 3 is accelerated by the DFET 10.
【００１３】また、特開昭６２−７３６７４号公報の様
に、回路技術によりゲートリーク電流を抑制するもので
はなく、ゲート下の結晶構造を工夫することによりゲー
トリーク電流を抑制することも提案されている。In addition, as disclosed in Japanese Patent Application Laid-Open No. Sho 62-73674, it is proposed to suppress the gate leak current by devising a crystal structure under the gate instead of suppressing the gate leak current by circuit technology. ing.
【００１４】[0014]
【発明が解決しようとする課題】図８に示した回路（特
開平１−２５１３９１号公報）を用いてＥＦＥＴ３のゲ
ートリーク電流を削減する場合、入力ＩＮの電位がＶF
付近にまで下がっても、ＤＦＥＴ１０と並列に抵抗１１
が接続されているためにゲートリーク電流を劇的に削減
することはできないという課題があった。When the gate leakage current of the EFET 3 is reduced by using the circuit shown in FIG. 8 (Japanese Patent Laid-Open Publication No. 1-251391), the potential of the input IN becomes VF.
Even if it drops to the vicinity, the resistance 11 is connected in parallel with the DFET 10.
Is connected, there is a problem that the gate leak current cannot be reduced dramatically.
【００１５】そこで、本発明の目的は、上記した従来の
化合物半導体論理回路において、高電圧電源ＶDDがＶF
より大きい場合、ゲートリーク電流を抑制することで低
消費電力化を図ることである。It is an object of the present invention to provide a conventional compound semiconductor logic circuit as described above, wherein the high voltage power supply VDD is VF.
If it is larger, the power consumption should be reduced by suppressing the gate leak current.
【００１６】[0016]
【課題を解決するための手段】本発明によれば、ゲート
がダイオード特性を有するＦＥＴを使用した半導体論理
回路であって、第１の高電圧電源と低電圧電源との間に
設けられ回路入力に応じてゲートが駆動されるエンハン
スメント型ＦＥＴを有するインバータ回路と、前記回路
入力と前記ＦＥＴのゲートとの間に設けられゲートに当
該ゲートダイオードオン電圧より閾値電圧だけ高い第２
の高電圧電源が印加されたトランスファゲートとして動
作するエンハンスメント型ＦＥＴを含むことを特徴とす
る半導体論理回路が得られる。According to the present invention, there is provided a semiconductor logic circuit using an FET whose gate has a diode characteristic, wherein the circuit is provided between a first high-voltage power supply and a low-voltage power supply. An inverter circuit having an enhancement-type FET whose gate is driven in accordance with the following condition; and a second circuit provided between the circuit input and the gate of the FET, the gate having a gate voltage higher than the gate diode ON voltage by a threshold voltage.
A semiconductor logic circuit including an enhancement-type FET that operates as a transfer gate to which a high-voltage power supply is applied.
【００１７】また、本発明によれば、ゲートがダイオー
ド特性を有するＦＥＴを使用した半導体論理回路であっ
て、第１の高電圧電源と低電圧電源との間に第１及び第
２のエンハンス型ＦＥＴが直列接続されこの第１のＦＥ
Ｔのゲート入力として回路入力が供給されたプッシュプ
ル回路と、前記第１の高電圧電源と低電圧電源との間に
設けられ前記回路入力に応じてゲートが駆動される第３
のエンハンスメント型ＦＥＴを有するインバータ回路
と、前記回路入力と前記第３のＦＥＴのゲートとの間に
設けられゲートに当該ゲートダイオードオン電圧より閾
値電圧だけ高い第２の高電圧電源が印加された第４のエ
ンハンスメント型ＦＥＴとを含み、前記インバータ回路
の出力を前記第２のＦＥＴのゲート入力とすることを特
徴とする半導体論理回路が得られる。Further, according to the present invention, there is provided a semiconductor logic circuit using an FET whose gate has a diode characteristic, wherein a first and a second enhanced type are provided between a first high-voltage power supply and a low-voltage power supply. FETs are connected in series and the first FE
A third circuit provided between the first high-voltage power supply and the low-voltage power supply and having a gate driven in accordance with the circuit input;
An inverter circuit having an enhancement-type FET, and a second high-voltage power supply provided between the circuit input and the gate of the third FET, the second high-voltage power supply being applied to the gate by a threshold voltage higher than the gate diode ON voltage by a threshold voltage. And an enhancement-type FET according to claim 1, wherein an output of said inverter circuit is used as a gate input of said second FET.
【００１８】そして、前記回路入力はｎ本（ｎは２以上
の整数）の論理入力信号であり、前記第１のＦＥＴは、
前記ｎ本の論理入力信号に夫々対応して設けられ対応論
理入力信号がゲートに夫々供給されたｎ個の並列接続ト
ランジスタからなり、前記第４のＦＥＴは、前記ｎ本の
論理入力信号に夫々対応して設けられ対応論理入力信号
がドレインに夫々供給されたｎ個のトランジスタからな
り、前記第３のＦＥＴは、前記第４のＦＥＴを構成する
ｎ個のトランジスタに対応して設けられ対応トランジス
タのソースにゲートが夫々接続されたｎ個の並列接続ト
ランジスタからなることを特徴とする。The circuit input is n (n is an integer of 2 or more) logical input signals, and the first FET is
The fourth FET comprises n parallel-connected transistors provided in correspondence with the n logic input signals, and the corresponding logic input signals are respectively supplied to the gates. The third FET is provided corresponding to the n transistors constituting the fourth FET, and is provided with a corresponding transistor provided corresponding to a corresponding logic input signal supplied to a drain thereof. Of n parallel-connected transistors each having a gate connected to the source of the transistor.
【００１９】本発明の作用を述べる。ゲートリーク電流
削減の対象であるＥＦＥＴのゲートに、ゲート電位をゲ
ートダイオードオン電圧ＶF ＋閾値電圧ＶT としたパス
トランジスタ（トランスファゲート）のソースを接続す
るため、該パストランジスタのドレイン電位が上昇して
も、該パストランジスタのソース電位がＶF になると、
そのゲート−ソース電圧はＶT となり、ゲートリーク電
流は流れず、低消費電力化を図ることができる。The operation of the present invention will be described. Since the source of a pass transistor (transfer gate) whose gate potential is set to the gate diode on-voltage VF + threshold voltage VT is connected to the gate of the EFET whose gate leakage current is to be reduced, the drain potential of the pass transistor rises. When the source potential of the pass transistor becomes VF,
The gate-source voltage becomes VT, no gate leakage current flows, and low power consumption can be achieved.
【００２０】[0020]
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】図１はこの発明の第１の実施例を表した回
路図であり、図５と同等部分は同一符号により示してい
る。図１において、プッシュプル回路１００の入力ＩＮ
は、第１の高電圧電源ＶDD側のＥＦＥＴ１のゲートに接
続されており、入力反転信号を生成するためのインバー
タ２００の出力は低電圧電源ＶEE側のＥＦＥＴ２のゲー
トに接続されている。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, and the same parts as those in FIG. 5 are denoted by the same reference numerals. In FIG. 1, an input IN of a push-pull circuit 100 is shown.
Is connected to the gate of the EFET1 on the first high voltage power supply VDD side, and the output of the inverter 200 for generating the input inversion signal is connected to the gate of the EFET2 on the low voltage power supply VEE side.
【００２２】このインバータ２００の入力（ノードｄ）
と、入力ＩＮとの間にはトランスファゲート６を接続
し、そのゲートには第２の高電圧電源が印加されてい
る。この電圧値としては、ゲートダイオードオン電圧Ｖ
F ＋閾値電圧ＶT とする。The input (node d) of the inverter 200
And the input IN, a transfer gate 6 is connected, and a second high-voltage power supply is applied to the gate. As this voltage value, the gate diode ON voltage V
F + threshold voltage VT.
【００２３】図１に示した本発明の第１の実施例の動作
を図２を参照して説明する。図２は入力ＩＮ（ノード
ａ）をＤＣＦＬ論理回路で駆動した時の各ノードａ〜ｃ
の波形例を示した図である。この時、ＤＣＦＬインバー
タ２００の出力ノードｂはＥＦＥＴ２のゲートダイオー
ドでクランプされるため、ハイレベルはＶF までしか上
がらない。The operation of the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIG. FIG. 2 shows each of the nodes a to c when the input IN (node a) is driven by the DCFL logic circuit.
FIG. 6 is a diagram showing an example of the waveform of FIG. At this time, since the output node b of the DCFL inverter 200 is clamped by the gate diode of the EFET 2, the high level rises only to VF.
【００２４】一方、ＥＦＥＴ６のゲートには（ＶF ＋Ｖ
T ）の電圧が供給されているため、入力ＩＮの電位が上
昇した時、ノードｄ（ＥＦＥＴ３のゲート）の電位も上
昇するが、ＶF を越えるとＥＦＥＴ６のソース（ノード
ｄ）の電位ＶF でクランプされ、ＥＦＥＴ６のゲート−
ソース間電圧はＶT となるためにＥＦＥＴ６はオフす
る。このため、無駄なゲートリーク電流を殆ど消費する
ことなく、低消費電力化が図れる。On the other hand, (VF + V
Since the voltage of T) is supplied, when the potential of the input IN rises, the potential of the node d (the gate of the EFET 3) also rises, but when it exceeds VF, it is clamped by the potential VF of the source (node d) of the EFET 6 And the gate of EFET6-
Since the voltage between the sources becomes VT, the EFET 6 is turned off. Therefore, low power consumption can be achieved with almost no wasteful gate leak current consumption.
【００２５】また、入力端子ＩＮの電位はＶF でクラン
プされることなく、図２に示す様にハイレベルまで上昇
することが可能となるため、プッシュプル回路１００の
出力端子ＯＵＴ（ノードｃ）に負荷容量５を付けた場
合、出力ノードｃの電位はＶFより高い電位（ＶDD−ＶT
）に上昇する。その結果、ＥＦＥＴ１のゲート−ソー
ス間電圧が増加するため、ドレイン電流が大きくなり、
プッシュプル回路のプルアップ動作が高速化される。Further, since the potential of the input terminal IN can rise to a high level as shown in FIG. 2 without being clamped by VF, the potential at the output terminal OUT (node c) of the push-pull circuit 100 is When the load capacitance 5 is added, the potential of the output node c is higher than VF (VDD-VT).
) To rise. As a result, the gate-source voltage of the EFET 1 increases, so that the drain current increases.
The speed of the pull-up operation of the push-pull circuit is increased.
【００２６】本発明の第２の実施例を図面を参照して説
明する。図３は本発明の第２の実施例を示す回路図であ
る。これは、第１の実施例を図７に示した単相入力相補
出力論理回路に応用したものであり、図１，７と同等部
分は同一符号にて示している。相補信号を発生させるた
めのＤＣＦＬインバータ回路２００と、その相補出力信
号を受けて駆動されるためのプッシュプル回路１００，
３００と、ゲートリーク電流をカットオフさせるための
ＥＦＥＴ６，９とから構成される。A second embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a circuit diagram showing a second embodiment of the present invention. This is an application of the first embodiment to the single-phase input complementary output logic circuit shown in FIG. 7, and the same parts as those in FIGS. A DCFL inverter circuit 200 for generating a complementary signal, a push-pull circuit 100 for receiving and driving the complementary output signal,
300 and EFETs 6 and 9 for cutting off the gate leak current.
【００２７】この時、ノードｂ，ｄはＥＦＥＴ２，８の
各ゲートダイオードで夫々クランプされるため、ハイレ
ベルはＶF までしか上がらない。At this time, since the nodes b and d are clamped by the gate diodes of the EFETs 2 and 8, respectively, the high level rises only to VF.
【００２８】一方、ＥＦＥＴ６と９の各ゲートには（Ｖ
F ＋ＶT ）の電圧が供給されている。入力端子ＩＮの電
位がハイレベルの時、ノードｄの電位も上昇するが、Ｖ
F を越えるとＥＦＥＴ６のソース（ノードｄ）の電位は
ＶF でクランプされ、ＥＦＥＴ６のゲートソース間電圧
はＶT となるために、ＥＦＥＴ６はオフする。On the other hand, each gate of the EFETs 6 and 9 has (V
F + VT). When the potential of the input terminal IN is at a high level, the potential of the node d also increases.
When the voltage exceeds F, the potential of the source (node d) of the EFET 6 is clamped at VF, and the gate-source voltage of the EFET 6 becomes VT, so that the EFET 6 is turned off.
【００２９】入力端子ＩＮの電位がローレベルの時、ノ
ードｅ（ＥＦＥＴ３のドレイン出力）の電位も上昇する
が、ＶF を越えるとＥＦＥＴ９のソース（ノードｂ）の
電位はＶF でクランプされ、ＥＦＥＴ９のゲートソース
間電圧はＶT となるために、ＥＦＥＴ９はオフする。When the potential of the input terminal IN is at the low level, the potential of the node e (the drain output of the EFET 3) also rises, but when it exceeds VF, the potential of the source (node b) of the EFET 9 is clamped at VF, and the potential of the EFET 9 Since the gate-source voltage becomes VT, the EFET 9 is turned off.
【００３０】つまり、入力ＩＮがハイ，ローいずれの場
合でも、ＥＦＥＴ６またはＥＦＥＴ９がオフすること
で、無駄なゲートリーク電流を殆ど消費することなく、
低消費電力化が図ることができる。That is, regardless of whether the input IN is high or low, the EFET 6 or EFET 9 is turned off, so that unnecessary gate leakage current is hardly consumed.
Low power consumption can be achieved.
【００３１】また、入力端子ＩＮまたはノードｅの電位
はＶF でクランプされることなく、ハイレベルまで上昇
することが可能となるため、プッシュプル回路１００，
３００の出力端子ＯＵＴに負荷容量５，１０を夫々付け
た場合、これ等出力ＯＵＴの電位はＶF より高い電位
（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１，７
のゲートソース間電圧が増加するため、ドレイン電流が
大きくなり、プッシュプル回路のプルアップ動作が高速
化できる。Further, since the potential of the input terminal IN or the node e can rise to a high level without being clamped by VF, the push-pull circuit 100,
When the load capacitors 5 and 10 are respectively connected to the output terminals OUT of 300, the potential of these outputs OUT rises to a potential (VDD-VT) higher than VF. As a result, EFET1,7
, The drain current increases, and the pull-up operation of the push-pull circuit can be accelerated.
【００３２】図４は本発明の第３の実施例の回路図であ
り、図１と同等部分は同一符号により示されている。本
例では、ｎ入力ＮＯＲ（否定論理和）型プッシュプル回
路に本発明を適用した場合を示している。FIG. 4 is a circuit diagram of a third embodiment of the present invention, and the same parts as those in FIG. 1 are denoted by the same reference numerals. This example shows a case where the present invention is applied to an n-input NOR (Negative OR) push-pull circuit.
【００３３】図４を参照すると、プッシュプル回路１０
０において、高電源電圧ＶDDと出力ＯＵＴとの間のＥＦ
ＥＴは、ｎ個（１．１〜１．ｎ）並列接続されており、
各ＥＦＥＴ１．１〜１．ｎのゲートにはｎ本の入力Ｉ
Ｎ．１〜ＩＮ．ｎが夫々対応して印加されている。Referring to FIG. 4, the push-pull circuit 10
0, the EF between the high power supply voltage VDD and the output OUT
ET are connected in parallel (n pieces (1.1 to 1.n)),
Each EFET 1.1-1. n gates have n inputs I
N. 1 to IN. n are applied correspondingly.
【００３４】ＤＣＦＬコンバータ回路２００の出力ノー
ドｂと低電源電圧ＶEEとの間のＥＦＥＴは、ｎ個（３．
１〜３．ｎ）並列接続されており、各ＥＦＥＴ３．１〜
３．ｎに夫々対応してトランスファゲートＥＦＥＴ６．
１〜６．ｎが設けられている。これ等各ＥＦＥＴ６．１
〜６．ｎのゲートには、全て第２の高電源電圧である
（ＶF −ＶT ）が供給されている。The number of the EFETs between the output node b of the DCFL converter circuit 200 and the low power supply voltage VEE is n (3.
1-3. n) are connected in parallel and each EFET 3.1 to
3. n corresponding to the transfer gate EFET6.
1-6. n is provided. Each of these EFETs 6.1
~ 6. The gates of n are all supplied with the second high power supply voltage (VF-VT).
【００３５】そして、これ等各ＥＦＥＴ６．１〜６．ｎ
のドレインには対応する入力ＩＮ．１〜ＩＮ．ｎが夫々
印加され、各ＥＦＥＴ６．１〜６．ｎのソースが対応す
るＥＦＥＴ３．１〜３．ｎの各ゲートに夫々接続されて
いる。Each of these EFETs 6.1 to 6. n
Of the corresponding input IN. 1 to IN. n is applied to each of the EFETs 6.1 to 6. EFETs 3.1 to 3. n are connected to the respective gates.
【００３６】この構成では、ＤＣＦＬｎ入力ＮＯＲ回路
２００の出力ノードｂはＥＦＥＴ２のゲートダイオード
でクランプされるため、ハイレベルはＶF までしか上が
らない。一方、ＥＦＥＴ６．１〜６．ｎの各ゲートには
（ＶF ＋ＶT ）の電圧が供給されているため、入力ＩＮ
の電位が上昇した時、各ＥＦＥＴ６．１〜６．ｎのソー
スの電位も上昇するが、ＶF を越えるとこれ等ソースの
電位はＶF でクランプされ、ＥＦＥＴ６．１〜６．ｎの
ゲート−ソース間電圧はＶT となるためにＥＦＥＴ６．
１〜６．ｎはオフする。このため、無駄なゲートリーク
電流を殆ど消費することなく、低消費電力化が図れる。In this configuration, since the output node b of the DCFLn input NOR circuit 200 is clamped by the gate diode of the EFET 2, the high level rises only to VF. On the other hand, EFETs 6.1 to 6. Since the voltage of (VF + VT) is supplied to each gate of n, the input IN
When the potential of each of the EFETs 6.1 to 6. n also rises, but when they exceed VF, the potentials of these sources are clamped at VF and EFETs 6.1-6. Since the gate-source voltage of the n.
1-6. n turns off. Therefore, low power consumption can be achieved with almost no wasteful gate leak current consumption.
【００３７】また、入力ＩＮの電位はＶF でクランプさ
れることなく、ハイレベルまで上昇することが可能とな
るため、ｎ入力プッシュプル回路１００の出力ＯＵＴに
負荷容量５を付けた場合、出力の電位はＶF より高い電
位（ＶDD−ＶT ）に上昇する。その結果、ＥＦＥＴ１．
１〜１．ｎのゲート−ソース間電圧が増加するため、ド
レイン電流が大きくなり、ｎ入力プッシュプル回路１０
０のプルアップ動作が高速化される。Further, since the potential of the input IN can rise to a high level without being clamped by VF, when a load capacitance 5 is added to the output OUT of the n-input push-pull circuit 100, the potential of the output is reduced. The potential rises to a potential higher than VF (VDD-VT). As a result, EFET1.
1-1. Since the gate-source voltage of n increases, the drain current increases, and the n-input push-pull circuit 10
The speed of the pull-up operation of 0 is increased.
【００３８】尚、図４の例はｎ入力ＮＯＲ型回路である
が、ｎ入力ＮＡＮＤ型の回路にも同様に適用できること
は明らかである。Although the example shown in FIG. 4 is an n-input NOR type circuit, it is apparent that the present invention can be similarly applied to an n-input NAND type circuit.
【００３９】また、上述の各ＦＥＴ素子はゲートの特性
がダイオード特性の素子であり、例えばＭＥＳ（Ｍｅｔ
ａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであり、ダ
イオード特性はショットキダイオード特性を有するもの
であるが、これ以外に、ＰＮ接合型のダイオード特性を
有するＦＥＴを用いても良い。Each of the above-mentioned FET elements is an element having a gate characteristic of a diode characteristic, for example, MES (Met (Met)).
al Semiconductor (FET), which has a Schottky diode characteristic. Alternatively, an FET having a PN junction type diode characteristic may be used.
【００４０】[0040]
【発明の効果】以上述べた如く、本発明によれば、ゲー
トがダイオード特性を有するＦＥＴ素子をＶF よりも高
い電源電圧を用いる場合に、当該ダイオード特性により
無駄なゲートリーク電流が流れるのを、大幅に低減する
ことが可能になるという効果がある。As described above, according to the present invention, when a power supply voltage higher than VF is used for an FET device whose gate has diode characteristics, useless gate leak current flows due to the diode characteristics. There is an effect that it is possible to greatly reduce.
【００４１】また、プッシュプル回路の駆動用のＤＣＦ
Ｌインバータ回路に適用することにより、プッシュプル
回路の高電圧電源側のＥＦＥＴのゲート電圧をＶF より
も高い電位まで引上げられるので、出力のハイレベルを
ＶDD−ＶT まで上昇させることができ、同時にプルアッ
プ動作も高速化できることになる。A DCF for driving a push-pull circuit
By applying to the L inverter circuit, the gate voltage of the EFET on the high voltage power supply side of the push-pull circuit can be raised to a potential higher than VF, so that the high level of the output can be raised to VDD-VT, The up operation can also be sped up.
【図１】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of one embodiment of the present invention.
【図２】図１の回路の各部動作波形図である。FIG. 2 is an operation waveform diagram of each part of the circuit of FIG.
【図３】本発明の他の実施例の回路図である。FIG. 3 is a circuit diagram of another embodiment of the present invention.
【図４】本発明の別の実施例の回路図である。FIG. 4 is a circuit diagram of another embodiment of the present invention.
【図５】従来のプッシュプル回路の例を示す図である。FIG. 5 is a diagram illustrating an example of a conventional push-pull circuit.
【図６】図５の回路の各部動作波形図である。6 is an operation waveform diagram of each part of the circuit of FIG. 5;
【図７】従来の他のプッシュプル回路の例を示す図であ
る。FIG. 7 is a diagram illustrating an example of another conventional push-pull circuit.
【図８】従来のＤＣＦＬインバータ回路の例を示す図で
ある。FIG. 8 is a diagram showing an example of a conventional DCFL inverter circuit.
１，２，３，６ ＥＦＥＴ（エンハンスメント型） ４ ＤＦＥＴ（ディプレッション型） ５，１０ 負荷容量 １００，３００ プッシュプル回路 ２００ ＤＣＦＬインバータ回路 1, 2, 3, 6 EFET (enhancement type) 4 DFET (depletion type) 5, 10 Load capacitance 100, 300 Push-pull circuit 200 DCFL inverter circuit
Claims (5)
を使用した半導体論理回路であって、第１の高電圧電源
と低電圧電源との間に設けられ回路入力に応じてゲート
が駆動されるエンハンスメント型ＦＥＴを有するインバ
ータ回路と、前記回路入力と前記ＦＥＴのゲートとの間
に設けられゲートに当該ゲートダイオードオン電圧より
閾値電圧だけ高い第２の高電圧電源が印加されたトラン
スファゲートとして動作するエンハンスメント型ＦＥＴ
を含むことを特徴とする半導体論理回路。1. An FET whose gate has a diode characteristic.
A logic circuit using an enhancement-type FET provided between a first high-voltage power supply and a low-voltage power supply and having a gate driven in accordance with a circuit input; An enhancement-type FET that operates as a transfer gate provided between the gate of the FET and a second high-voltage power supply applied to the gate by a threshold voltage higher than the gate diode ON voltage by a threshold voltage.
A semiconductor logic circuit comprising:
を使用した半導体論理回路であって、第１の高電圧電源
と低電圧電源との間に第１及び第２のエンハンス型ＦＥ
Ｔが直列接続されこの第１のＦＥＴのゲート入力として
回路入力が供給されたプッシュプル回路と、前記第１の
高電圧電源と低電圧電源との間に設けられ前記回路入力
に応じてゲートが駆動される第３のエンハンスメント型
ＦＥＴを有するインバータ回路と、前記回路入力と前記
第３のＦＥＴのゲートとの間に設けられゲートに当該ゲ
ートダイオードオン電圧より閾値電圧だけ高い第２の高
電圧電源が印加された第４のエンハンスメント型ＦＥＴ
とを含み、前記インバータ回路の出力を前記第２のＦＥ
Ｔのゲート入力とすることを特徴とする半導体論理回
路。2. An FET whose gate has a diode characteristic.
And a first and second enhanced FE between a first high-voltage power supply and a low-voltage power supply.
T is connected in series and a circuit input is supplied as a gate input of the first FET, and a push-pull circuit is provided between the first high-voltage power supply and the low-voltage power supply, and a gate is provided according to the circuit input. An inverter circuit having a driven third enhancement-type FET; and a second high-voltage power supply provided between the circuit input and the gate of the third FET, the gate of which is higher than the gate diode ON voltage by a threshold voltage. Fourth enhancement type FET to which is applied
And outputs the output of the inverter circuit to the second FE
A semiconductor logic circuit, which is used as a T gate input.
数）の論理入力信号であり、前記第１のＦＥＴは、前記
ｎ本の論理入力信号に夫々対応して設けられ対応論理入
力信号がゲートに夫々供給されたｎ個の並列接続トラン
ジスタからなり、前記第４のＦＥＴは、前記ｎ本の論理
入力信号に夫々対応して設けられ対応論理入力信号がド
レインに夫々供給されたｎ個のトランジスタからなり、
前記第３のＦＥＴは、前記第４のＦＥＴを構成するｎ個
のトランジスタに対応して設けられ対応トランジスタの
ソースにゲートが夫々接続されたｎ個の並列接続トラン
ジスタからなることを特徴とする請求項２記載の半導体
論理回路。3. The circuit input is n (n is an integer of 2 or more) logical input signals, and the first FETs are provided corresponding to the n logical input signals, respectively. The fourth FET is provided corresponding to each of the n logic input signals, and the corresponding logic input signal is supplied to the drain of each of the fourth FETs. Transistors.
The said 3rd FET is provided corresponding to the n transistor which comprises the said 4th FET, and consists of n parallel connection transistors whose gates were each connected to the source of the corresponding transistor. Item 3. A semiconductor logic circuit according to item 2.
負荷素子は、ゲートとソースとが共通接続されたテイプ
レッション型のＦＥＴであることを特徴とする請求項１
〜３いずれか記載の半導体論理回路。4. The FET according to claim 1, wherein the load element of the FET constituting the inverter is a FET type FET in which a gate and a source are commonly connected.
4. The semiconductor logic circuit according to any one of claims 1 to 3.
ード特性を有するトランジスタであることを特徴とする
請求項１〜４いずれか記載の半導体論理回路。5. The semiconductor logic circuit according to claim 1, wherein said FET is a transistor having a gate having a Schottky diode characteristic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252138A JPH1098367A (en) | 1996-09-25 | 1996-09-25 | Semiconductor logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252138A JPH1098367A (en) | 1996-09-25 | 1996-09-25 | Semiconductor logical circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098367A true JPH1098367A (en) | 1998-04-14 |
Family
ID=17233012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8252138A Pending JPH1098367A (en) | 1996-09-25 | 1996-09-25 | Semiconductor logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098367A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
| JP2012526487A (en) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | High temperature gate driver for wide band gap semiconductor power JFET and integrated circuit including the same |
-
1996
- 1996-09-25 JP JP8252138A patent/JPH1098367A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8078416B2 (en) | 2005-06-03 | 2011-12-13 | The Furukawa Electric Co., Ltd. | Remaining electrical charge/remaining capacity estimating method, battery state sensor and battery power source system |
| JP2012526487A (en) * | 2009-05-07 | 2012-10-25 | エスエス エスシー アイピー、エルエルシー | High temperature gate driver for wide band gap semiconductor power JFET and integrated circuit including the same |
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