JPH1093107A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- JPH1093107A JPH1093107A JP24652596A JP24652596A JPH1093107A JP H1093107 A JPH1093107 A JP H1093107A JP 24652596 A JP24652596 A JP 24652596A JP 24652596 A JP24652596 A JP 24652596A JP H1093107 A JPH1093107 A JP H1093107A
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Abstract
(57)【要約】
【課題】 高速動作でき、ゲート・ドレイン間浮遊容量
が極めて小さい半導体デバイス及びその製造方法を提供
する。 【解決手段】 高抵抗ＧａＡｓ基板結晶１上に積層され
た、高純度ＧａＡｓ成長層５’，ｐ+ ポテンシャルバリ
ア層４，高純度ＧａＡｓ成長層２’及びｎ+ ソース領域
２の側壁とｎ+ ドレイン領域５に荷電粒子線照射するこ
とによって部分的に高抵抗化された領域上の表面に再成
長ゲート領域６が形成されており、このゲート領域６の
表面の一部にｐ+ コンタクト層１１とゲート金属電極８
が積層され、さらに他方の高抵抗化されていないｎ+ ド
レイン領域５の表面の一部にｐ+ コンタクト層１１とド
レイン金属電極７とが積層されている。
が極めて小さい半導体デバイス及びその製造方法を提供
する。 【解決手段】 高抵抗ＧａＡｓ基板結晶１上に積層され
た、高純度ＧａＡｓ成長層５’，ｐ+ ポテンシャルバリ
ア層４，高純度ＧａＡｓ成長層２’及びｎ+ ソース領域
２の側壁とｎ+ ドレイン領域５に荷電粒子線照射するこ
とによって部分的に高抵抗化された領域上の表面に再成
長ゲート領域６が形成されており、このゲート領域６の
表面の一部にｐ+ コンタクト層１１とゲート金属電極８
が積層され、さらに他方の高抵抗化されていないｎ+ ド
レイン領域５の表面の一部にｐ+ コンタクト層１１とド
レイン金属電極７とが積層されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに利
用し、高密度集積化に適して高速動作するための半導体
デバイス及びその製造方法に関し、特にゲート・ドレイ
ン間の浮遊容量を極めて小さくするのに適した半導体デ
バイス及びその製造方法に関する。
用し、高密度集積化に適して高速動作するための半導体
デバイス及びその製造方法に関し、特にゲート・ドレイ
ン間の浮遊容量を極めて小さくするのに適した半導体デ
バイス及びその製造方法に関する。
【０００２】
【従来の技術】近時、半導体デバイスの高集積化は飛躍
的に進展し、既に従来技術により１６Ｍビットメモリの
量産化が始まっており、６４Ｍビット及び１Ｇビットメ
モリの試作品も続々発表されている。しかし、従来の半
導体デバイス構造の微細化は主にパターンサイズの微細
化によっており、したがってフォトリソグラフィー精度
に制限されざるを得ない。そして半導体デバイスの高速
化は、フォトリソグラフィー精度の向上による素子パタ
ーンサイズの微細化により、浮遊容量を減少させること
によっているのが現状であった。
的に進展し、既に従来技術により１６Ｍビットメモリの
量産化が始まっており、６４Ｍビット及び１Ｇビットメ
モリの試作品も続々発表されている。しかし、従来の半
導体デバイス構造の微細化は主にパターンサイズの微細
化によっており、したがってフォトリソグラフィー精度
に制限されざるを得ない。そして半導体デバイスの高速
化は、フォトリソグラフィー精度の向上による素子パタ
ーンサイズの微細化により、浮遊容量を減少させること
によっているのが現状であった。
【０００３】このような点に鑑み、本発明者等は既に静
電誘導トランジスタを発明し、その性能を極限まで高め
得る理想型静電誘導トランジスタを提案している（以
下、この理想型静電誘導トランジスタを「ＩＳＩＴ装
置」と記す。）。
電誘導トランジスタを発明し、その性能を極限まで高め
得る理想型静電誘導トランジスタを提案している（以
下、この理想型静電誘導トランジスタを「ＩＳＩＴ装
置」と記す。）。
【０００４】このＩＳＩＴ装置は、高濃度不純物領域か
らなるソース領域からのキャリアがポテンシャルバリア
を通じてドレイン領域に到達する際、結晶格子との衝突
なしにキャリア熱速度でドレインまで到達する極限の微
細化が行われているため、極めて高速に動作するトラン
ジスタである。ポテンシャルバリアは外部ゲート電圧と
ソース・ドレインバイアス電圧による静電誘導効果によ
って制御されるから、更に高速動作が期待される構成と
なっている。またソース領域からのキャリア注入がトン
ネル現象による構成のものをも提案し、これをＩＳＩＴ
Ｔと称している。
らなるソース領域からのキャリアがポテンシャルバリア
を通じてドレイン領域に到達する際、結晶格子との衝突
なしにキャリア熱速度でドレインまで到達する極限の微
細化が行われているため、極めて高速に動作するトラン
ジスタである。ポテンシャルバリアは外部ゲート電圧と
ソース・ドレインバイアス電圧による静電誘導効果によ
って制御されるから、更に高速動作が期待される構成と
なっている。またソース領域からのキャリア注入がトン
ネル現象による構成のものをも提案し、これをＩＳＩＴ
Ｔと称している。
【０００５】このＩＳＩＴＴは、ポテンシャルバリア或
いはトンネル注入層のトンネル確率が外部ゲート電圧及
びソース・ドレインバイアス電圧によって制御されるか
ら、更に極限の高速性能を発揮するものと期待される。
このようにキャリアが結晶格子と衝突なしに到達する距
離は、例えばＧａＡｓの場合、約１００ｎｍ程度であ
り、Ｓｉの場合では約８ｎｍ程度となる。このようなＩ
ＳＩＴ装置及びＩＳＩＴＴ装置では、極限の微細化が必
然的に行われるから、高速動作はもとより本質的に高集
積化に適した構造である。またＳＩＴ装置は表面伝導で
はなくバルク伝導であるから極めて高速であり、さらに
高純度結晶領域がキャリア伝導層であるから本質的に低
雑音であり、その低消費電力性からも大容量化に適して
いる。
いはトンネル注入層のトンネル確率が外部ゲート電圧及
びソース・ドレインバイアス電圧によって制御されるか
ら、更に極限の高速性能を発揮するものと期待される。
このようにキャリアが結晶格子と衝突なしに到達する距
離は、例えばＧａＡｓの場合、約１００ｎｍ程度であ
り、Ｓｉの場合では約８ｎｍ程度となる。このようなＩ
ＳＩＴ装置及びＩＳＩＴＴ装置では、極限の微細化が必
然的に行われるから、高速動作はもとより本質的に高集
積化に適した構造である。またＳＩＴ装置は表面伝導で
はなくバルク伝導であるから極めて高速であり、さらに
高純度結晶領域がキャリア伝導層であるから本質的に低
雑音であり、その低消費電力性からも大容量化に適して
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のようなＩＳＩＴ装置及びＩＳＩＴＴ装置では、ソー
ス・ドレイン間距離がＧａＡｓの場合約１００ｎｍ、Ｓ
ｉの場合約８ｎｍと分子層オーダーの極限の微細化が行
われるに従ってゲート・ドレイン間距離も短くなり、ゲ
ート・ドレイン間容量も増大する。したがって、ゲート
・ドレイン間浮遊容量の増大を招き、デバイスの動作速
度の低下を招来する恐れがある。
来のようなＩＳＩＴ装置及びＩＳＩＴＴ装置では、ソー
ス・ドレイン間距離がＧａＡｓの場合約１００ｎｍ、Ｓ
ｉの場合約８ｎｍと分子層オーダーの極限の微細化が行
われるに従ってゲート・ドレイン間距離も短くなり、ゲ
ート・ドレイン間容量も増大する。したがって、ゲート
・ドレイン間浮遊容量の増大を招き、デバイスの動作速
度の低下を招来する恐れがある。
【０００７】そこで、本発明は高速動作ができ、ゲート
・ドレイン間浮遊容量が極めて小さい半導体デバイス及
びその製造方法を提供することを目的とする。
・ドレイン間浮遊容量が極めて小さい半導体デバイス及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体デバイス及びその製造方法は、半導
体基板上に、分子層エピタキシャル成長層の低温成長と
選択性と極限の成長層膜厚制御性を用いて、本来的には
低抵抗半導体領域であったドレイン領域の一部を、例え
ば同族元素のイオン注入によって局部的に高抵抗になし
た領域上に、再成長ゲート領域の電気的活性層を形成す
る構成としたものである。
に、本発明の半導体デバイス及びその製造方法は、半導
体基板上に、分子層エピタキシャル成長層の低温成長と
選択性と極限の成長層膜厚制御性を用いて、本来的には
低抵抗半導体領域であったドレイン領域の一部を、例え
ば同族元素のイオン注入によって局部的に高抵抗になし
た領域上に、再成長ゲート領域の電気的活性層を形成す
る構成としたものである。
【０００９】すなわち、 請求項１に記載の半導体デバ
イスは、半導体基板上に積層されたドレイン領域の一部
に選択的に形成された高抵抗領域と、高抵抗領域上に形
成された再成長ゲート領域を有する構成とした。
イスは、半導体基板上に積層されたドレイン領域の一部
に選択的に形成された高抵抗領域と、高抵抗領域上に形
成された再成長ゲート領域を有する構成とした。
【００１０】さらに、請求項２に記載の半導体デバイス
は、半導体基板上に、第一導伝型の高濃度不純物添加層
よりなるドレイン領域と、反対導伝型ポテンシャルバリ
ア層と、第一導伝型の高濃度不純物添加層よりなるソー
ス領域と、ポテンシャルバリア層側壁とドレイン領域上
にわたって形成された再成長ゲート領域とを有する半導
体デバイスであって、再成長ゲート領域は選択的に高抵
抗化されたドレイン領域上に形成され、ゲート領域に印
加される電圧によってポテンシャルバリア層のポテンシ
ャルバリア高さを制御することにより、ソース領域から
ドレイン領域へのキャリア伝導を制御する構成を備える
ものである。
は、半導体基板上に、第一導伝型の高濃度不純物添加層
よりなるドレイン領域と、反対導伝型ポテンシャルバリ
ア層と、第一導伝型の高濃度不純物添加層よりなるソー
ス領域と、ポテンシャルバリア層側壁とドレイン領域上
にわたって形成された再成長ゲート領域とを有する半導
体デバイスであって、再成長ゲート領域は選択的に高抵
抗化されたドレイン領域上に形成され、ゲート領域に印
加される電圧によってポテンシャルバリア層のポテンシ
ャルバリア高さを制御することにより、ソース領域から
ドレイン領域へのキャリア伝導を制御する構成を備える
ものである。
【００１１】また、請求項３に記載の半導体デバイス
は、上記構成にあってソース領域とポテンシャルバリア
層間距離が、キャリア平均自由行程以下である構成とし
た。さらに、請求項４に記載の半導体デバイスは、再成
長ゲート領域が、極薄ヘテロ接合である構成とした。ま
た、請求項５に記載の半導体デバイスは、再成長ゲート
領域が、極薄ホモ接合である構成とした。さらに、請求
項６に記載の半導体デバイスは、再成長ゲート領域が、
極薄絶縁層である構成とした。また、請求項７に記載の
半導体デバイスは、半導体基板が高抵抗半導体基板であ
る構成とした。さらに、請求項８に記載の半導体デバイ
スは、選択的に高抵抗化された領域が同族元素イオン注
入された領域である構成を備えるものである。
は、上記構成にあってソース領域とポテンシャルバリア
層間距離が、キャリア平均自由行程以下である構成とし
た。さらに、請求項４に記載の半導体デバイスは、再成
長ゲート領域が、極薄ヘテロ接合である構成とした。ま
た、請求項５に記載の半導体デバイスは、再成長ゲート
領域が、極薄ホモ接合である構成とした。さらに、請求
項６に記載の半導体デバイスは、再成長ゲート領域が、
極薄絶縁層である構成とした。また、請求項７に記載の
半導体デバイスは、半導体基板が高抵抗半導体基板であ
る構成とした。さらに、請求項８に記載の半導体デバイ
スは、選択的に高抵抗化された領域が同族元素イオン注
入された領域である構成を備えるものである。
【００１２】このような構成の半導体デバイスでは、部
分的に高抵抗になした領域上にゲート領域を形成するか
ら、ゲート・ドレイン間浮遊容量が極めて小さくなる。
したがって、半導体デバイスの動作が極めて高速にな
る。また、ソース・ドレインバイアス電圧及び外部ゲー
ト電圧によるポテンシャルバリアの静電誘導効果で制御
し、キャリアが結晶格子と衝突しない伝導機構によって
電流が流れる。したがって、極めて高速な動作ができ
る。さらに、キャリア伝導がトンネル機構による構成で
は更に高速な動作ができるようになる。
分的に高抵抗になした領域上にゲート領域を形成するか
ら、ゲート・ドレイン間浮遊容量が極めて小さくなる。
したがって、半導体デバイスの動作が極めて高速にな
る。また、ソース・ドレインバイアス電圧及び外部ゲー
ト電圧によるポテンシャルバリアの静電誘導効果で制御
し、キャリアが結晶格子と衝突しない伝導機構によって
電流が流れる。したがって、極めて高速な動作ができ
る。さらに、キャリア伝導がトンネル機構による構成で
は更に高速な動作ができるようになる。
【００１３】次に、請求項９に記載の半導体デバイスの
製造方法は、半導体基板上に、第一導伝型の高濃度不純
物添加層よりなる極薄ドレイン領域を形成する工程と、
反対導伝型ポテンシャルバリア層と第一導伝型の高濃度
不純物添加層よりなる極薄ソース領域を形成する工程
と、ドレイン領域とポテンシャルバリア層とソース領域
からなるｎｐｎ或いはｐｎｐ構造島をエッチングによっ
て形成して、ポテンシャルバリア層が露出する溝部を形
成する工程と、溝部表面を清浄化する工程と、溝部の底
部のドレイン領域を高抵抗化する工程と、溝部に再成長
極薄ゲート領域を選択的に形成する工程と、ソース領域
とドレイン領域と再成長ゲート領域に電極を形成する工
程とを備えるものである。
製造方法は、半導体基板上に、第一導伝型の高濃度不純
物添加層よりなる極薄ドレイン領域を形成する工程と、
反対導伝型ポテンシャルバリア層と第一導伝型の高濃度
不純物添加層よりなる極薄ソース領域を形成する工程
と、ドレイン領域とポテンシャルバリア層とソース領域
からなるｎｐｎ或いはｐｎｐ構造島をエッチングによっ
て形成して、ポテンシャルバリア層が露出する溝部を形
成する工程と、溝部表面を清浄化する工程と、溝部の底
部のドレイン領域を高抵抗化する工程と、溝部に再成長
極薄ゲート領域を選択的に形成する工程と、ソース領域
とドレイン領域と再成長ゲート領域に電極を形成する工
程とを備えるものである。
【００１４】また、請求項１０に記載の半導体デバイス
の製造方法は、上記構成にあって極薄ソース領域とポテ
ンシャルバリア層とドレイン領域とを形成する工程が分
子層エピタキシャル成長法による構成とした。さらに、
請求項１１に記載の半導体デバイスの製造方法は、溝部
を形成する工程が、ハロゲン系ガスエッチング工程によ
る構成とした。また、請求項１２に記載の半導体デバイ
スの製造方法は、溝部の底部のドレイン領域を高抵抗化
する工程が、同族元素イオン注入法による構成とした。
さらに、請求項１３に記載の半導体デバイス製造方法
は、溝部表面を清浄化する工程が、低温表面処理工程に
よる構成とした。また、請求項１４記載の半導体デバイ
スの製造方法は、半導体基板がＧａＡｓで極薄ソース領
域の溝部表面を清浄化する工程とポテンシャルバリア層
表面を清浄化する工程が、アルシン雰囲気で行う低温表
面処理工程による構成とした。さらに、請求項１５記載
の半導体デバイスの製造方法は、ポテンシャルバリア層
上に再成長極薄ゲート領域を選択的に形成する工程が、
分子層エピタキシャル成長法による構成とした。また、
請求項１６に記載の半導体デバイスの製造方法は、ソー
ス領域とドレイン領域と再成長ゲート領域とに電極を形
成する工程が、表面の自然極薄絶縁層を除去し不純物濃
度の極表面濃度を低下させない低温表面処理を施した金
属堆積或いは低抵抗金属半導体接触による構成とした。
さらに、請求項１７に記載の半導体デバイスの製造方法
は、ソース領域とドレイン領域と再成長ゲート領域に電
極を形成する工程が、表面の自然極薄絶縁層を形成せず
不純物濃度の極表面濃度を低下させないその場金属堆積
或いは低抵抗金属半導体接触による構成とした。
の製造方法は、上記構成にあって極薄ソース領域とポテ
ンシャルバリア層とドレイン領域とを形成する工程が分
子層エピタキシャル成長法による構成とした。さらに、
請求項１１に記載の半導体デバイスの製造方法は、溝部
を形成する工程が、ハロゲン系ガスエッチング工程によ
る構成とした。また、請求項１２に記載の半導体デバイ
スの製造方法は、溝部の底部のドレイン領域を高抵抗化
する工程が、同族元素イオン注入法による構成とした。
さらに、請求項１３に記載の半導体デバイス製造方法
は、溝部表面を清浄化する工程が、低温表面処理工程に
よる構成とした。また、請求項１４記載の半導体デバイ
スの製造方法は、半導体基板がＧａＡｓで極薄ソース領
域の溝部表面を清浄化する工程とポテンシャルバリア層
表面を清浄化する工程が、アルシン雰囲気で行う低温表
面処理工程による構成とした。さらに、請求項１５記載
の半導体デバイスの製造方法は、ポテンシャルバリア層
上に再成長極薄ゲート領域を選択的に形成する工程が、
分子層エピタキシャル成長法による構成とした。また、
請求項１６に記載の半導体デバイスの製造方法は、ソー
ス領域とドレイン領域と再成長ゲート領域とに電極を形
成する工程が、表面の自然極薄絶縁層を除去し不純物濃
度の極表面濃度を低下させない低温表面処理を施した金
属堆積或いは低抵抗金属半導体接触による構成とした。
さらに、請求項１７に記載の半導体デバイスの製造方法
は、ソース領域とドレイン領域と再成長ゲート領域に電
極を形成する工程が、表面の自然極薄絶縁層を形成せず
不純物濃度の極表面濃度を低下させないその場金属堆積
或いは低抵抗金属半導体接触による構成とした。
【００１５】このような構成の半導体デバイスの製造方
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合が形成され、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域が形成される。
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合が形成され、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域が形成される。
【００１６】さらに、極薄ソース領域，ポテンシャルバ
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法によるので、低
温で位置制御された分子層オーダーの極薄膜を形成する
ことができる。さらに、溝部表面及びポテンシャルバリ
ア層表面を低温で清浄化処理する工程を備えているた
め、ポテンシャルバリア層とゲート領域接合面が極めて
良好に形成される。また、本発明により電極を形成する
工程において、表面の酸化膜を除去し或いは酸化膜を形
成させない工程を備えているため、極めて低抵抗な金属
半導体接触が形成される。
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法によるので、低
温で位置制御された分子層オーダーの極薄膜を形成する
ことができる。さらに、溝部表面及びポテンシャルバリ
ア層表面を低温で清浄化処理する工程を備えているた
め、ポテンシャルバリア層とゲート領域接合面が極めて
良好に形成される。また、本発明により電極を形成する
工程において、表面の酸化膜を除去し或いは酸化膜を形
成させない工程を備えているため、極めて低抵抗な金属
半導体接触が形成される。
【００１７】
【発明の実施の形態】以下、図面に示した実施形態に基
づいて本発明を詳細に説明する。図１は、この半導体デ
バイスの実施形態の構造断面図を示す。本実施形態はＩ
ＳＩＴ装置であり、半導体基板としてＧａＡｓ結晶を用
いている。図１において、半導体デバイス１２は、高抵
抗ＧａＡｓ基板結晶１上に順次、ｎ+ ドレイン領域５
と、高純度ＧａＡｓ成長層５’と、ｐ+ ポテンシャルバ
リア層４と、高純度ＧａＡｓ成長層２’と、ｎ+ ソース
領域２と、ｎ+ コンタクト層１０と、ソース金属電極３
とが積層され、上記高純度ＧａＡｓ成長層５’，ｐ+ポ
テンシャルバリア層４，高純度ＧａＡｓ成長層２’及び
ｎ+ ソース領域２の側壁とｎ+ ドレイン領域に荷電粒子
線を照射することによって部分的に高抵抗化された領域
上の表面に再成長ゲート領域６が形成されており、この
ゲート領域６の表面の一部にｐ+ コンタクト層１１とゲ
ート金属電極８が積層され、さらに他方の高抵抗化され
ていないｎ+ ドレイン領域５の表面の一部にｐ+ コンタ
クト層１１とドレイン金属電極７とが積層されている。
づいて本発明を詳細に説明する。図１は、この半導体デ
バイスの実施形態の構造断面図を示す。本実施形態はＩ
ＳＩＴ装置であり、半導体基板としてＧａＡｓ結晶を用
いている。図１において、半導体デバイス１２は、高抵
抗ＧａＡｓ基板結晶１上に順次、ｎ+ ドレイン領域５
と、高純度ＧａＡｓ成長層５’と、ｐ+ ポテンシャルバ
リア層４と、高純度ＧａＡｓ成長層２’と、ｎ+ ソース
領域２と、ｎ+ コンタクト層１０と、ソース金属電極３
とが積層され、上記高純度ＧａＡｓ成長層５’，ｐ+ポ
テンシャルバリア層４，高純度ＧａＡｓ成長層２’及び
ｎ+ ソース領域２の側壁とｎ+ ドレイン領域に荷電粒子
線を照射することによって部分的に高抵抗化された領域
上の表面に再成長ゲート領域６が形成されており、この
ゲート領域６の表面の一部にｐ+ コンタクト層１１とゲ
ート金属電極８が積層され、さらに他方の高抵抗化され
ていないｎ+ ドレイン領域５の表面の一部にｐ+ コンタ
クト層１１とドレイン金属電極７とが積層されている。
【００１８】上記ｎ+ ドレイン領域５は、例えばセレン
添加の０．５〜５×１０19／ｃｃのキャリア密度を有
し、厚さは約３０〜５００ｎｍ程度、ドレイン側の高純
度ＧａＡｓ成長層５’は厚さ１〜８０ｎｍ程度である。
またドレイン領域上に形成されたｐ+ ポテンシャルバリ
ア層４は、例えば亜鉛添加の２〜９ｘ１０19／ｃｃのキ
ャリア密度を有し、厚さは約０．３〜３ｎｍ程度であ
り、このポテンシャルバリア層上の高純度ＧａＡｓ成長
層２’は厚さ１〜８０ｎｍ程度である。さらにドレイン
領域上に形成されたｎ+ ソース領域２は、例えばセレン
添加の２〜５×１０ 19／ｃｃのキャリア密度を有し、厚
さは約３０〜５０ｎｍ程度である。再成長ゲート領域６
は、ホモ接合ゲート構造の場合は例えばｐｉｎ構造と
し、ヘテロ接合ゲート構造の場合は例えばｐ型ＡｌＧａ
Ａｓ層を用いたｎｐｎ構造を持つように形成する。
添加の０．５〜５×１０19／ｃｃのキャリア密度を有
し、厚さは約３０〜５００ｎｍ程度、ドレイン側の高純
度ＧａＡｓ成長層５’は厚さ１〜８０ｎｍ程度である。
またドレイン領域上に形成されたｐ+ ポテンシャルバリ
ア層４は、例えば亜鉛添加の２〜９ｘ１０19／ｃｃのキ
ャリア密度を有し、厚さは約０．３〜３ｎｍ程度であ
り、このポテンシャルバリア層上の高純度ＧａＡｓ成長
層２’は厚さ１〜８０ｎｍ程度である。さらにドレイン
領域上に形成されたｎ+ ソース領域２は、例えばセレン
添加の２〜５×１０ 19／ｃｃのキャリア密度を有し、厚
さは約３０〜５０ｎｍ程度である。再成長ゲート領域６
は、ホモ接合ゲート構造の場合は例えばｐｉｎ構造と
し、ヘテロ接合ゲート構造の場合は例えばｐ型ＡｌＧａ
Ａｓ層を用いたｎｐｎ構造を持つように形成する。
【００１９】ＩＳＩＴ装置のゲート動作は側壁に形成し
た再成長領域６による。したがって、ドレイン領域５上
のゲート・ドレイン接合容量は、ＩＳＩＴ動作速度を低
下させる寄生容量として作用する。本発明では低抵抗ド
レイン領域の一部が選択的に高抵抗領域に形成されてい
るから、ゲート・ドレイン接合容量が極めて小さい。
た再成長領域６による。したがって、ドレイン領域５上
のゲート・ドレイン接合容量は、ＩＳＩＴ動作速度を低
下させる寄生容量として作用する。本発明では低抵抗ド
レイン領域の一部が選択的に高抵抗領域に形成されてい
るから、ゲート・ドレイン接合容量が極めて小さい。
【００２０】なお、ｐ+ ポテンシャルバリア層４を挟む
高純度ＧａＡｓ層２’，５’は素子設計によっては無く
ても本発明は達成される。高純度ＧａＡｓ層２’，５’
が存在しない場合でも、ｐ+ ポテンシャルバリア層４の
存在によって実質的にドレイン領域５及びソース領域２
に空乏層が形成されるからである。この空乏層は実質的
に高純度ＧａＡｓ層２’，５’と同じ機能を有する。
高純度ＧａＡｓ層２’，５’は素子設計によっては無く
ても本発明は達成される。高純度ＧａＡｓ層２’，５’
が存在しない場合でも、ｐ+ ポテンシャルバリア層４の
存在によって実質的にドレイン領域５及びソース領域２
に空乏層が形成されるからである。この空乏層は実質的
に高純度ＧａＡｓ層２’，５’と同じ機能を有する。
【００２１】ホモ接合ゲート構造の場合、ｐｉｎ構造の
ｎ層は、ポテンシャルバリアを充分低下させる濃度の不
純物が添加された層である場合にはノーマリオン特性の
本実施形態のＩＳＩＴ特性が得られる。またポテンシャ
ルバリアが高い場合には、ノーマリオフ特性の本構成の
ＩＳＩＴ特性が得られる。なお、本実施形態では、約
０．８ｅＶ程度のポテンシャルバリア高さに設計されて
いる。ヘテロ接合ゲート構造では、ゲート電極に加える
バイアス電圧によってポテンシャルバリア層４のポテン
シャルバリアの高さが制御される。
ｎ層は、ポテンシャルバリアを充分低下させる濃度の不
純物が添加された層である場合にはノーマリオン特性の
本実施形態のＩＳＩＴ特性が得られる。またポテンシャ
ルバリアが高い場合には、ノーマリオフ特性の本構成の
ＩＳＩＴ特性が得られる。なお、本実施形態では、約
０．８ｅＶ程度のポテンシャルバリア高さに設計されて
いる。ヘテロ接合ゲート構造では、ゲート電極に加える
バイアス電圧によってポテンシャルバリア層４のポテン
シャルバリアの高さが制御される。
【００２２】ソース金属電極３及びドレイン金属電極７
はｎ型ＧａＡｓ結晶に対して良好な低抵抗金属半導体接
触を形成するあらゆる構造が適用される。例えば、従来
良く適用されるＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ａｕ等で
ある。
はｎ型ＧａＡｓ結晶に対して良好な低抵抗金属半導体接
触を形成するあらゆる構造が適用される。例えば、従来
良く適用されるＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ａｕ等で
ある。
【００２３】本発明の構造は極めて薄い層が多層積層し
ているので、高温での熱処理は行わない。したがって、
ソース電極やゲート電極等の金属電極は、非合金化処理
或いは極薄合金層を持つ金属半導体接触で形成され、例
えば低温生成金属堆積膜である。
ているので、高温での熱処理は行わない。したがって、
ソース電極やゲート電極等の金属電極は、非合金化処理
或いは極薄合金層を持つ金属半導体接触で形成され、例
えば低温生成金属堆積膜である。
【００２４】この実施形態のＩＳＩＴ構造はゲート幅１
００ミクロンデバイスであり、例えば実効ソース・ドレ
イン間距離は１７ｎｍでゲート・ドレイン間浮遊容量が
ｆＦ（フェムトファラッド）オーダーが容易に達成され
る。ここで、実効ソース・ドレイン間距離とは金属学的
接合距離ではなく、キャリア通路となるソース・ドレイ
ン側に広がる空乏領域を含めた距離である。
００ミクロンデバイスであり、例えば実効ソース・ドレ
イン間距離は１７ｎｍでゲート・ドレイン間浮遊容量が
ｆＦ（フェムトファラッド）オーダーが容易に達成され
る。ここで、実効ソース・ドレイン間距離とは金属学的
接合距離ではなく、キャリア通路となるソース・ドレイ
ン側に広がる空乏領域を含めた距離である。
【００２５】図１に示したＩＳＩＴ装置では、ホモ接合
及びヘテロ接合ゲート構造ともに、外部ゲート電極とソ
ース・ドレイン間に加えられるバイアス電圧による静電
誘導効果によって、ポテンシャルバリア層４のポテンシ
ャルバリア高さが制御され、ＳＩＴ動作を行う。またソ
ース・ドレイン間距離１７ｎｍ程度のＧａＡｓを用いた
本実施形態の構造では、極めて狭いポテンシャルバリア
層４であるのでキャリアはトンネル効果によってポテン
シャルバリア層４を通過する。したがって、外部ゲート
電極とソース・ドレイン間に加えられるバイアス電圧に
よる静電誘導効果によって、ポテンシャルバリア層４の
ポテンシャルバリア高さと幅が制御され、トンネル注入
型ＳＩＴ動作、即ちＩＳＩＴＴ動作を行う。
及びヘテロ接合ゲート構造ともに、外部ゲート電極とソ
ース・ドレイン間に加えられるバイアス電圧による静電
誘導効果によって、ポテンシャルバリア層４のポテンシ
ャルバリア高さが制御され、ＳＩＴ動作を行う。またソ
ース・ドレイン間距離１７ｎｍ程度のＧａＡｓを用いた
本実施形態の構造では、極めて狭いポテンシャルバリア
層４であるのでキャリアはトンネル効果によってポテン
シャルバリア層４を通過する。したがって、外部ゲート
電極とソース・ドレイン間に加えられるバイアス電圧に
よる静電誘導効果によって、ポテンシャルバリア層４の
ポテンシャルバリア高さと幅が制御され、トンネル注入
型ＳＩＴ動作、即ちＩＳＩＴＴ動作を行う。
【００２６】次に、この実施形態の製造方法を説明す
る。本実施形態のような素子を形成するためには、ほと
んど結晶の分子層オーダーの膜厚制御性と位置制御性を
有する結晶成長方法によらなければならない。しかも結
晶の分子層オーダーで不純物分布及び結晶組成を急峻に
制御して形成しなければならないから、いきおい低温成
長及び低温製造プロセスを取らざるを得ない。この要求
を満たす結晶成長方法は、現在のところ本発明者自身の
提案・開発による分子層エピタキシャル成長法（ＭＬ
Ｅ）が適している。分子層エピタキシャル成長法は以下
に述べるＧａＡｓ等の化合物結晶に限らず、シリコンで
も適用される。
る。本実施形態のような素子を形成するためには、ほと
んど結晶の分子層オーダーの膜厚制御性と位置制御性を
有する結晶成長方法によらなければならない。しかも結
晶の分子層オーダーで不純物分布及び結晶組成を急峻に
制御して形成しなければならないから、いきおい低温成
長及び低温製造プロセスを取らざるを得ない。この要求
を満たす結晶成長方法は、現在のところ本発明者自身の
提案・開発による分子層エピタキシャル成長法（ＭＬ
Ｅ）が適している。分子層エピタキシャル成長法は以下
に述べるＧａＡｓ等の化合物結晶に限らず、シリコンで
も適用される。
【００２７】分子線エピタキシャル成長法（ＭＢＥ）は
いわば蒸着法であって、分子層オーダーの膜厚制御性を
有するといってもその成長過程が原理的に分子層成長を
保証するものではない。しかも良質の結晶を得るために
は、成長温度が分子層エピタキシャル成長法に比べて少
なくとも現在２００℃程度は高い。ＧａＡｓの場合、デ
バイ温度は１４０Ｋ以上の温度範囲では３６０Ｋ程度で
あるので、プロセス温度２００Ｋの差は欠陥発生に及ぼ
す影響が甚大である。また、有機金属ガスを用いたＭＯ
ＣＶＤ法も適用可能であるが、適切な低温プロセス温度
及び分子層オーダーの膜厚・組成制御性が要求される。
いわば蒸着法であって、分子層オーダーの膜厚制御性を
有するといってもその成長過程が原理的に分子層成長を
保証するものではない。しかも良質の結晶を得るために
は、成長温度が分子層エピタキシャル成長法に比べて少
なくとも現在２００℃程度は高い。ＧａＡｓの場合、デ
バイ温度は１４０Ｋ以上の温度範囲では３６０Ｋ程度で
あるので、プロセス温度２００Ｋの差は欠陥発生に及ぼ
す影響が甚大である。また、有機金属ガスを用いたＭＯ
ＣＶＤ法も適用可能であるが、適切な低温プロセス温度
及び分子層オーダーの膜厚・組成制御性が要求される。
【００２８】以下、本実施形態をＭＬＥ法に基づいて結
晶成長させる場合を説明する。図２は本実施形態の製造
工程を示す構造断面図である。図２（Ａ）を参照して、
先ず｛１００｝面高抵抗ＧａＡｓ基板結晶１上にＭＬＥ
法によって例えば約５００ｎｍ程度のｎ+ ドレイン領域
５を成長させる。ｎ+ドレイン領域５の添加不純物とし
ては、例えばＳｅ（セレン）を用いる。ガスソースとし
ては例えばジエチルセレン（以下、「ＤＥＳｅ」と記
す。）を用い、分子層エピタキシャル成長の際トリエチ
ルガリウム（以下、「ＴＥＧ」と記す。）或いはアルシ
ン導入後にＤＥＳｅを導入する。
晶成長させる場合を説明する。図２は本実施形態の製造
工程を示す構造断面図である。図２（Ａ）を参照して、
先ず｛１００｝面高抵抗ＧａＡｓ基板結晶１上にＭＬＥ
法によって例えば約５００ｎｍ程度のｎ+ ドレイン領域
５を成長させる。ｎ+ドレイン領域５の添加不純物とし
ては、例えばＳｅ（セレン）を用いる。ガスソースとし
ては例えばジエチルセレン（以下、「ＤＥＳｅ」と記
す。）を用い、分子層エピタキシャル成長の際トリエチ
ルガリウム（以下、「ＴＥＧ」と記す。）或いはアルシ
ン導入後にＤＥＳｅを導入する。
【００２９】典型的には成長温度は３６０〜４８０℃程
度である。ＴＥＧの導入圧力と導入時間は例えば０．５
〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてアルシンの導
入圧力と導入時間は０．１〜１ｘ１０-3Ｔｏｒｒで１０
秒程度である。ＤＥＳｅの導入圧力と導入時間は例えば
０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度である。キャリ
ア密度はこの方法で成長した場合には、０．５〜５×１
０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導伝層が得られ
る。不純物ガスソースとしてはその他に例えばＤＥＴｅ
やＤＥＳなどＶＩ族元素有機金属ガスソースが用いられ
る。
度である。ＴＥＧの導入圧力と導入時間は例えば０．５
〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてアルシンの導
入圧力と導入時間は０．１〜１ｘ１０-3Ｔｏｒｒで１０
秒程度である。ＤＥＳｅの導入圧力と導入時間は例えば
０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度である。キャリ
ア密度はこの方法で成長した場合には、０．５〜５×１
０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導伝層が得られ
る。不純物ガスソースとしてはその他に例えばＤＥＴｅ
やＤＥＳなどＶＩ族元素有機金属ガスソースが用いられ
る。
【００３０】次に、高純度ＧａＡｓ成長層５’がＴＥＧ
とアルシンを導入することによって形成される。なお、
この高純度ＧａＡｓ層５’は素子設計により形成しなく
てもよい。
とアルシンを導入することによって形成される。なお、
この高純度ＧａＡｓ層５’は素子設計により形成しなく
てもよい。
【００３１】次いで、ドレイン領域５上に或いは高純度
ＧａＡｓ層５’の上に形成するｐ+ポテンシャルバリア
層４は、例えば添加不純物としてＺｎ（亜鉛）、Ｂｅ
（ベリリウム）或いはＣ（炭素）等を用いる。原料ガス
は例えばＤＥＺｎ、ＤＥＢｅ等を用いる。Ｃについては
ＴＭＧとＡｓＨ3 を用いた分子層エピタキシャル成長を
行い、ＴＭＧからのＣをそのままアクセプタ不純物とし
て用いる。成長条件によってＣの混入量は制御される。
またはＴＥＧとＡｓＨ3 を用いた分子層エピタキシャル
成長の際にＴＭＧを混入してもよい。本実施形態の場合
は、例えばキャリア密度６×１０19／ｃｃで３ｎｍのｐ
+ ポテンシャルバリア層４が形成される。この時、ポテ
ンシャルバリア高さ約０．８Ｖが得られる。
ＧａＡｓ層５’の上に形成するｐ+ポテンシャルバリア
層４は、例えば添加不純物としてＺｎ（亜鉛）、Ｂｅ
（ベリリウム）或いはＣ（炭素）等を用いる。原料ガス
は例えばＤＥＺｎ、ＤＥＢｅ等を用いる。Ｃについては
ＴＭＧとＡｓＨ3 を用いた分子層エピタキシャル成長を
行い、ＴＭＧからのＣをそのままアクセプタ不純物とし
て用いる。成長条件によってＣの混入量は制御される。
またはＴＥＧとＡｓＨ3 を用いた分子層エピタキシャル
成長の際にＴＭＧを混入してもよい。本実施形態の場合
は、例えばキャリア密度６×１０19／ｃｃで３ｎｍのｐ
+ ポテンシャルバリア層４が形成される。この時、ポテ
ンシャルバリア高さ約０．８Ｖが得られる。
【００３２】以上はｐ+ ポテンシャルバリア層４をＧａ
Ａｓのホモ接合で形成した場合であるが、例えばジメチ
ルアルミハイドライド等のアルミニウムの有機金属ガス
を用いることによって、分子層エピタキシャル成長法に
より、ＡｌX Ｇａ1-X Ａｓ（Ｘ＝１を含む）／ＧａＡｓ
のヘテロポテンシャルバリア層を形成することも出来
る。
Ａｓのホモ接合で形成した場合であるが、例えばジメチ
ルアルミハイドライド等のアルミニウムの有機金属ガス
を用いることによって、分子層エピタキシャル成長法に
より、ＡｌX Ｇａ1-X Ａｓ（Ｘ＝１を含む）／ＧａＡｓ
のヘテロポテンシャルバリア層を形成することも出来
る。
【００３３】次に、高純度ＧａＡｓ成長層２’が、ＴＥ
Ｇとアルシンを導入することによって形成される。な
お、この高純度成長層２’は素子設計により形成しなく
てもよい。
Ｇとアルシンを導入することによって形成される。な
お、この高純度成長層２’は素子設計により形成しなく
てもよい。
【００３４】そして、最後に、ｐ+ ポテンシャルバリア
層或いは高純度成長層２’上にｎ+ソース領域２を連続
成長させる。ｎ+ 層の添加不純物としては、例えばＳｅ
を用いる。ガスソースとしては例えばＤＥＳｅを用い、
分子層エピタキシャル成長の際、トリエチルガリウム
（以下、「ＴＥＧ」と記す。）或いはアルシン導入後に
ＤＥＳｅを導入する。典型的には成長温度は３６０〜４
８０℃程度である。ＴＥＧの導入圧力と導入時間は、例
えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてア
ルシンの導入圧力と導入時間は、０．１〜１ｘ１０-3Ｔ
ｏｒｒで１０秒程度である。ＤＥＳｅの導入圧力と導入
時間は例えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度で
ある。キャリア密度は、この方法で成長した場合には、
０．５〜５×１０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導
伝層が得られる。このようにして成長されたドレイン・
バリア・ソース構造をｎｐｎ構造とする。
層或いは高純度成長層２’上にｎ+ソース領域２を連続
成長させる。ｎ+ 層の添加不純物としては、例えばＳｅ
を用いる。ガスソースとしては例えばＤＥＳｅを用い、
分子層エピタキシャル成長の際、トリエチルガリウム
（以下、「ＴＥＧ」と記す。）或いはアルシン導入後に
ＤＥＳｅを導入する。典型的には成長温度は３６０〜４
８０℃程度である。ＴＥＧの導入圧力と導入時間は、例
えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてア
ルシンの導入圧力と導入時間は、０．１〜１ｘ１０-3Ｔ
ｏｒｒで１０秒程度である。ＤＥＳｅの導入圧力と導入
時間は例えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度で
ある。キャリア密度は、この方法で成長した場合には、
０．５〜５×１０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導
伝層が得られる。このようにして成長されたドレイン・
バリア・ソース構造をｎｐｎ構造とする。
【００３５】その後ｎｐｎ構造領域に溝部を形成するた
め、図２（Ｂ）を参照して、エッチングマスクとして２
００℃程度の低温で低損傷プラズマ堆積法によって主表
面全面にシリコン窒化膜（ＳｉＮ）９を形成する。この
際、プラズマ発生領域と堆積部分、即ち結晶保持部分は
分離して置くことによって、プラズマ堆積中の結晶への
損傷を低減する。
め、図２（Ｂ）を参照して、エッチングマスクとして２
００℃程度の低温で低損傷プラズマ堆積法によって主表
面全面にシリコン窒化膜（ＳｉＮ）９を形成する。この
際、プラズマ発生領域と堆積部分、即ち結晶保持部分は
分離して置くことによって、プラズマ堆積中の結晶への
損傷を低減する。
【００３６】その後、通常のフォトリソグラフィーの手
法によって、側壁形成のためのＳｉＮ窓９’が形成され
る。通常のフォトリソグラフィー工程を経た表面は極薄
有機物層が残存しているから、例えば９０℃程度の低温
で紫外線照射を行いつつ、オゾン灰化処理を行う。溝部
形成のためのＳｉＮ窓開けエッチングは、通常のプラズ
マエッチングが適用されるが、ＧａＡｓ結晶への損傷を
低減するためイオン衝撃エネルギーが小さい手法が用い
られる。
法によって、側壁形成のためのＳｉＮ窓９’が形成され
る。通常のフォトリソグラフィー工程を経た表面は極薄
有機物層が残存しているから、例えば９０℃程度の低温
で紫外線照射を行いつつ、オゾン灰化処理を行う。溝部
形成のためのＳｉＮ窓開けエッチングは、通常のプラズ
マエッチングが適用されるが、ＧａＡｓ結晶への損傷を
低減するためイオン衝撃エネルギーが小さい手法が用い
られる。
【００３７】本発明のＩＳＩＴ装置は、キャリア伝導層
がバルク領域といっても極めて結晶表面に近いから、側
壁形成のためのエッチング工程は低損傷であることが必
要である。従来のＥＣＲ（電子サイクロトロン共鳴）エ
ッチングなどの低損傷プラズマエッチングも適用される
が、側壁形成エッチングは光励起ガスエッチングによっ
て行う。
がバルク領域といっても極めて結晶表面に近いから、側
壁形成のためのエッチング工程は低損傷であることが必
要である。従来のＥＣＲ（電子サイクロトロン共鳴）エ
ッチングなどの低損傷プラズマエッチングも適用される
が、側壁形成エッチングは光励起ガスエッチングによっ
て行う。
【００３８】光励起ガスエッチングは、例えば塩素ガス
やブロムガスなどのハロゲン系ガスを用いて行うが、分
子層オーダーのエッチング深さ精度と表面平坦性が必要
であるため、自発エッチングが生じない、例えば１０℃
程度以下の低温で紫外線照射の下で行う。つまり、紫外
線照射がない場合には実質的にエッチングが進行しない
低温条件で行う。光照射ガスエッチングは表面反応律速
であるから、試料表面状態に極めて敏感である。
やブロムガスなどのハロゲン系ガスを用いて行うが、分
子層オーダーのエッチング深さ精度と表面平坦性が必要
であるため、自発エッチングが生じない、例えば１０℃
程度以下の低温で紫外線照射の下で行う。つまり、紫外
線照射がない場合には実質的にエッチングが進行しない
低温条件で行う。光照射ガスエッチングは表面反応律速
であるから、試料表面状態に極めて敏感である。
【００３９】オングストローム程度の酸化膜が存在する
だけでエッチング反応が阻止されるから、光励起ガスエ
ッチング直前の表面清浄化処理が行われる。しかもこの
表面清浄化処理は分子層オーダーの不純物プロファイル
を乱さないように十分低温で行う必要がある。これは、
例えば３６０〜４８０℃の低温でアルシン雰囲気の下で
行うことで達成される。４８０℃で表面処理を行う場合
には、例えば８ｘ１０ -4Ｔｏｒｒ付近のアルシン圧力の
下で行うのがよい。
だけでエッチング反応が阻止されるから、光励起ガスエ
ッチング直前の表面清浄化処理が行われる。しかもこの
表面清浄化処理は分子層オーダーの不純物プロファイル
を乱さないように十分低温で行う必要がある。これは、
例えば３６０〜４８０℃の低温でアルシン雰囲気の下で
行うことで達成される。４８０℃で表面処理を行う場合
には、例えば８ｘ１０ -4Ｔｏｒｒ付近のアルシン圧力の
下で行うのがよい。
【００４０】以上のようにして、光励起ガスエッチング
により本実施形態の場合、約３０〜１００ｎｍ深さの溝
部が形成される。エッチング深さはドレイン領域側の高
純度成長層５’中で留まる深さに設定される。
により本実施形態の場合、約３０〜１００ｎｍ深さの溝
部が形成される。エッチング深さはドレイン領域側の高
純度成長層５’中で留まる深さに設定される。
【００４１】溝部が形成された後、イオン注入によって
溝底部に存在するドレイン領域５を高抵抗化する。イオ
ン種としては、例えばＧａＡｓにとって同族元素である
Ｂ（ボロン）を用いる。Ｂイオン注入によってｎ+ ドレ
イン領域のＧａＡｓ層を高抵抗化することができる。エ
ッチングマスクであるＳｉＮ９はそのままイオン注入か
ら溝部の側壁を防護するマスクとしても用いられる。溝
部の側壁が電流チャネルとして重要であるからである。
Ｂイオン注入の加速電圧は高抵抗化する部分のｎ+ ドレ
イン領域５の厚さ及び溝底部に残存する高純度ＧａＡｓ
層５’の厚さによって決定される。異なる２種類以上の
加速電圧でイオン注入することによって、深さ方向にあ
る領域全体を高抵抗化することができる。
溝底部に存在するドレイン領域５を高抵抗化する。イオ
ン種としては、例えばＧａＡｓにとって同族元素である
Ｂ（ボロン）を用いる。Ｂイオン注入によってｎ+ ドレ
イン領域のＧａＡｓ層を高抵抗化することができる。エ
ッチングマスクであるＳｉＮ９はそのままイオン注入か
ら溝部の側壁を防護するマスクとしても用いられる。溝
部の側壁が電流チャネルとして重要であるからである。
Ｂイオン注入の加速電圧は高抵抗化する部分のｎ+ ドレ
イン領域５の厚さ及び溝底部に残存する高純度ＧａＡｓ
層５’の厚さによって決定される。異なる２種類以上の
加速電圧でイオン注入することによって、深さ方向にあ
る領域全体を高抵抗化することができる。
【００４２】イオン注入を行った後、通常の洗浄工程を
経て直ちに分子層エピタキシャル成長装置に投入され
る。次のＧａＡｓ或いはＡｌＧａＡｓ分子層エピタキシ
ャル成長によって再成長ゲート領域６が形成されるが
（図２（Ｃ））、成長開始直前には再び表面清浄化処理
が行われる。この表面清浄化処理は分子層オーダーの不
純物プロファイルを乱さないように十分低温で行う必要
がある。これは例えば３６０〜４８０℃の低温でアルシ
ン雰囲気の下で行うことで達成される。４８０℃で表面
処理を行う場合には、例えば８ｘ１０-4Ｔｏｒｒ付近の
アルシン圧力の下で行うのがよい。
経て直ちに分子層エピタキシャル成長装置に投入され
る。次のＧａＡｓ或いはＡｌＧａＡｓ分子層エピタキシ
ャル成長によって再成長ゲート領域６が形成されるが
（図２（Ｃ））、成長開始直前には再び表面清浄化処理
が行われる。この表面清浄化処理は分子層オーダーの不
純物プロファイルを乱さないように十分低温で行う必要
がある。これは例えば３６０〜４８０℃の低温でアルシ
ン雰囲気の下で行うことで達成される。４８０℃で表面
処理を行う場合には、例えば８ｘ１０-4Ｔｏｒｒ付近の
アルシン圧力の下で行うのがよい。
【００４３】Ｂイオンの注入によって高抵抗化されたｎ
+ ドレイン領域のＧａＡｓ層は、４８０℃の表面清浄化
処理及び結晶成長温度プロセス後も良好な高抵抗性を保
持する。また、Ｂイオン注入層は結晶格子が乱れ、格子
欠陥が多数発生していると考えられるが、再成長ゲート
動作は電流チャネルである側壁領域のポテンシャルバリ
ア制御によって行われるため、良好なゲート動作を示
す。そしてホモ接合の場合のゲート・ドレインｐｉｎダ
イオード特性も微小な逆方向リーク電流値を示してい
る。
+ ドレイン領域のＧａＡｓ層は、４８０℃の表面清浄化
処理及び結晶成長温度プロセス後も良好な高抵抗性を保
持する。また、Ｂイオン注入層は結晶格子が乱れ、格子
欠陥が多数発生していると考えられるが、再成長ゲート
動作は電流チャネルである側壁領域のポテンシャルバリ
ア制御によって行われるため、良好なゲート動作を示
す。そしてホモ接合の場合のゲート・ドレインｐｉｎダ
イオード特性も微小な逆方向リーク電流値を示してい
る。
【００４４】次いで図２（Ｄ）を参照して、低抵抗金属
半導体接触を得るために、ｎ+ コンタクト層１０或いは
ｐ+ コンタクト層１１を形成する。ｎ+ コンタクト層１
０としては例えばジエチルテルル（以下、「ＤＥＴｅ」
と記す。）を不純物ガスとして用いて成長させたｎ+ Ｇ
ａＡｓ成長層を用いる。分子層エピタキシャル成長法に
よってＧａＡｓ結晶上にのみ選択エピタキシーするが、
導入圧力は０．５〜５ｘ１０-6ＴｏｒｒでＴＥＧ導入後
或いはアルシン導入後に真空排気後２〜４０秒間導入す
る。この方法によって１ｘ１０20／ｃｃを越える極めて
高濃度なｎ+ コンタクト層が選択成長される。
半導体接触を得るために、ｎ+ コンタクト層１０或いは
ｐ+ コンタクト層１１を形成する。ｎ+ コンタクト層１
０としては例えばジエチルテルル（以下、「ＤＥＴｅ」
と記す。）を不純物ガスとして用いて成長させたｎ+ Ｇ
ａＡｓ成長層を用いる。分子層エピタキシャル成長法に
よってＧａＡｓ結晶上にのみ選択エピタキシーするが、
導入圧力は０．５〜５ｘ１０-6ＴｏｒｒでＴＥＧ導入後
或いはアルシン導入後に真空排気後２〜４０秒間導入す
る。この方法によって１ｘ１０20／ｃｃを越える極めて
高濃度なｎ+ コンタクト層が選択成長される。
【００４５】その後、金属電極領域を形成する。ｐ+ コ
ンタクト層としては、例えばトリメチルガリウム（ＴＭ
Ｇ）とアルシンを用いた高濃度炭素添加ｐ+ ＧａＡｓ成
長層がＧａＡｓ露出表面上にのみ選択的に成長される。
ＴＭＧは０．５〜５０ｘ１０-6Ｔｏｒｒの圧力で２〜２
０秒間導入され、アルシンは０．１〜１ｘ１０-4Ｔｏｒ
ｒの圧力で２〜２００秒間導入される。この選択エピタ
キシャル成長によって、１ｘ１０20／ｃｃに迫るキャリ
ア密度を有するｐ+ コンタクト層１１が形成される。
ンタクト層としては、例えばトリメチルガリウム（ＴＭ
Ｇ）とアルシンを用いた高濃度炭素添加ｐ+ ＧａＡｓ成
長層がＧａＡｓ露出表面上にのみ選択的に成長される。
ＴＭＧは０．５〜５０ｘ１０-6Ｔｏｒｒの圧力で２〜２
０秒間導入され、アルシンは０．１〜１ｘ１０-4Ｔｏｒ
ｒの圧力で２〜２００秒間導入される。この選択エピタ
キシャル成長によって、１ｘ１０20／ｃｃに迫るキャリ
ア密度を有するｐ+ コンタクト層１１が形成される。
【００４６】ところで、金属半導体接触は素子動作速度
を決定する上で極めて重要である。したがって極めて低
抵抗な金属半導体接触が求められ、しかも、本発明に限
らず超高速半導体デバイスは、極薄多層構造を有してい
るから従来の数１００ｎｍ以上も厚い合金層があるアロ
イコンタクトは全く適用できない。
を決定する上で極めて重要である。したがって極めて低
抵抗な金属半導体接触が求められ、しかも、本発明に限
らず超高速半導体デバイスは、極薄多層構造を有してい
るから従来の数１００ｎｍ以上も厚い合金層があるアロ
イコンタクトは全く適用できない。
【００４７】金属半導体接触による電子伝導機構は主に
次の３種類が考えられる。第一の伝導機構は熱電子伝導
機構である。これは金属半導体接触によって形成される
ポテンシャルバリアを熱エネルギーによって越えて伝導
する機構である。第二の伝導機構はトンネル伝導機構で
ある。これは金属半導体接触によって形成されるポテン
シャルバリア幅が極めて薄い場合、金属から半導体へ電
子がポテンシャルバリア層をトンネル現象で伝導する機
構である。実デバイスの金属半導体接触では、コンタク
ト層は極めて高濃度不純物添加層であるから、この第二
の伝導機構が支配的であると考えられている。第三の伝
導機構は、欠陥準位を介した伝導機構である。通常、理
想的な金属半導体接触が形成されていることは殆ど無
く、金属半導体接触界面付近には格子不整合や界面介在
物層による欠陥が存在している。金属半導体接触のポテ
ンシャルバリア中に存在するこれら欠陥準位を介して伝
導する機構が考えられている。
次の３種類が考えられる。第一の伝導機構は熱電子伝導
機構である。これは金属半導体接触によって形成される
ポテンシャルバリアを熱エネルギーによって越えて伝導
する機構である。第二の伝導機構はトンネル伝導機構で
ある。これは金属半導体接触によって形成されるポテン
シャルバリア幅が極めて薄い場合、金属から半導体へ電
子がポテンシャルバリア層をトンネル現象で伝導する機
構である。実デバイスの金属半導体接触では、コンタク
ト層は極めて高濃度不純物添加層であるから、この第二
の伝導機構が支配的であると考えられている。第三の伝
導機構は、欠陥準位を介した伝導機構である。通常、理
想的な金属半導体接触が形成されていることは殆ど無
く、金属半導体接触界面付近には格子不整合や界面介在
物層による欠陥が存在している。金属半導体接触のポテ
ンシャルバリア中に存在するこれら欠陥準位を介して伝
導する機構が考えられている。
【００４８】金属半導体接触の接触抵抗を下げるために
は、第一の機構による場合、ポテンシャルバリア高さを
下げればよいから、理想的な金属半導体接触が形成され
ると考えれば金属と半導体の仕事関数差を小さくすれば
よい。そのためには金属の仕事関数が小さい一般には電
気陰性度が小さな金属を用いればよい。このように金属
と半導体の仕事関数差で決まるポテンシャルバリア高さ
をショットキー限界というが、しかしこれまでこのよう
な理想的な金属半導体接触が形成されたことは殆ど無
く、実際には他の理由でポテンシャルバリアが決まって
いることがほとんどである。第二の機構による場合、仕
事関数が小さな金属を選択してポテンシャルバリアを下
げるとともに、半導体を高濃度不純物添加して金属半導
体接触で形成される空乏層幅を狭くすればよい。第三の
機構による場合には、界面付近に伝導に必要な欠陥を形
成すれば接触抵抗を低く出来る。
は、第一の機構による場合、ポテンシャルバリア高さを
下げればよいから、理想的な金属半導体接触が形成され
ると考えれば金属と半導体の仕事関数差を小さくすれば
よい。そのためには金属の仕事関数が小さい一般には電
気陰性度が小さな金属を用いればよい。このように金属
と半導体の仕事関数差で決まるポテンシャルバリア高さ
をショットキー限界というが、しかしこれまでこのよう
な理想的な金属半導体接触が形成されたことは殆ど無
く、実際には他の理由でポテンシャルバリアが決まって
いることがほとんどである。第二の機構による場合、仕
事関数が小さな金属を選択してポテンシャルバリアを下
げるとともに、半導体を高濃度不純物添加して金属半導
体接触で形成される空乏層幅を狭くすればよい。第三の
機構による場合には、界面付近に伝導に必要な欠陥を形
成すれば接触抵抗を低く出来る。
【００４９】本実施形態では、ソース・ドレイン及びゲ
ートコンタクト層としてＤＥＴｅを用いた高濃度不純物
添加層を用いた。金属電極領域の形成は、例えばタング
ステンヘキサカルボニルを用いた金属堆積法によって行
われる。厚い合金層を持つアロイコンタクトではないの
で、コンタクト層厚さは高々１５ｎｍ程度あれば充分で
ある。不純物濃度は典型的には１ｘ１０20ｃｍ-3に近
い。
ートコンタクト層としてＤＥＴｅを用いた高濃度不純物
添加層を用いた。金属電極領域の形成は、例えばタング
ステンヘキサカルボニルを用いた金属堆積法によって行
われる。厚い合金層を持つアロイコンタクトではないの
で、コンタクト層厚さは高々１５ｎｍ程度あれば充分で
ある。不純物濃度は典型的には１ｘ１０20ｃｍ-3に近
い。
【００５０】金属堆積直前には低温表面処理が行われ
る。これは例えば３６０〜４８０℃の低温で１ｘ１０-3
Ｔｏｒｒ付近のアルシン雰囲気の下で行うことで達成さ
れる。４８０℃で表面処理を行う場合には例えば８ｘ１
０-4Ｔｏｒｒ付近のアルシン圧力の下で行うのがよい。
る。これは例えば３６０〜４８０℃の低温で１ｘ１０-3
Ｔｏｒｒ付近のアルシン雰囲気の下で行うことで達成さ
れる。４８０℃で表面処理を行う場合には例えば８ｘ１
０-4Ｔｏｒｒ付近のアルシン圧力の下で行うのがよい。
【００５１】低抵抗金属半導体接触形成には、低温表面
処理が重要である。このような方法によってｎ型ＧａＡ
ｓ結晶に対して３．５ｘ１０-7Ωｃｍ2 の極めて低い接
触抵抗が得られる。またｐ型ＧａＡｓに対しては１ｘ１
０-8Ωｃｍ2 の極めて低い接触抵抗が得られる。これら
コンタクト層成長や金属堆積などのＢイオン注入工程後
の熱工程を経てもなお、高抵抗層はその良好な特性を保
持している。
処理が重要である。このような方法によってｎ型ＧａＡ
ｓ結晶に対して３．５ｘ１０-7Ωｃｍ2 の極めて低い接
触抵抗が得られる。またｐ型ＧａＡｓに対しては１ｘ１
０-8Ωｃｍ2 の極めて低い接触抵抗が得られる。これら
コンタクト層成長や金属堆積などのＢイオン注入工程後
の熱工程を経てもなお、高抵抗層はその良好な特性を保
持している。
【００５２】本発明のＩＳＩＴ装置は以上の工程で素子
が形成され、ゲート・ドレイン接合容量は非常に小さな
ものとなる。側壁は良好な選択性を示す異方性エッチン
グである光励起ガスエッチング法によって形成されてい
る。この方法は低温で且つプラズマ等のイオン衝撃がな
いから低ダメージ工程である。したがって、分子層エピ
タキシャル成長法とともに、非常に薄いオングストロー
ム程度の多層薄膜構造を有する本発明の素子構造形成に
は最適である。
が形成され、ゲート・ドレイン接合容量は非常に小さな
ものとなる。側壁は良好な選択性を示す異方性エッチン
グである光励起ガスエッチング法によって形成されてい
る。この方法は低温で且つプラズマ等のイオン衝撃がな
いから低ダメージ工程である。したがって、分子層エピ
タキシャル成長法とともに、非常に薄いオングストロー
ム程度の多層薄膜構造を有する本発明の素子構造形成に
は最適である。
【００５３】ソース・ドレイン・ゲート領域に対する金
属電極形成は、低温表面処理を施した極めて清浄な表面
に対して金属堆積の手法で形成される。この方法で分子
層オーダーの極めて薄い合金層しかもたない極めて低い
接触抵抗を有する金属半導体接触が形成されるから、本
発明の分子層オーダーの極薄多層構造を有するＩＳＩＴ
装置に適用でき、極めて高速な動作が行われる。なお、
本発明はこの実施形態に限られるものではなく適宜応用
可能である。
属電極形成は、低温表面処理を施した極めて清浄な表面
に対して金属堆積の手法で形成される。この方法で分子
層オーダーの極めて薄い合金層しかもたない極めて低い
接触抵抗を有する金属半導体接触が形成されるから、本
発明の分子層オーダーの極薄多層構造を有するＩＳＩＴ
装置に適用でき、極めて高速な動作が行われる。なお、
本発明はこの実施形態に限られるものではなく適宜応用
可能である。
【００５４】
【発明の効果】以上の説明から理解されるように、本発
明の半導体デバイスは、ゲート・ドレイン浮遊容量を極
めて小さくできるという効果を有する。したがって、本
発明の半導体デバイスは極めて高速な動作が可能にな
る。また、ソース・バリア間距離をキャリア平均自由行
程以下に形成されているから、結晶格子との衝突無しに
キャリア伝導し極めて高速な動作ができるという効果を
有する。さらにキャリア伝導がトンネル現象による場合
には更に高速な動作ができるという効果を有する。また
ポテンシャルバリア制御を静電誘導効果によっているか
ら、キャリア蓄積効果もなく極めて高速な動作ができる
という効果を有する。
明の半導体デバイスは、ゲート・ドレイン浮遊容量を極
めて小さくできるという効果を有する。したがって、本
発明の半導体デバイスは極めて高速な動作が可能にな
る。また、ソース・バリア間距離をキャリア平均自由行
程以下に形成されているから、結晶格子との衝突無しに
キャリア伝導し極めて高速な動作ができるという効果を
有する。さらにキャリア伝導がトンネル現象による場合
には更に高速な動作ができるという効果を有する。また
ポテンシャルバリア制御を静電誘導効果によっているか
ら、キャリア蓄積効果もなく極めて高速な動作ができる
という効果を有する。
【００５５】次ぎに、本発明の半導体デバイスの製造方
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合を形成でき、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域を形成できるという効
果を有する。さらに、極薄ソース領域，ポテンシャルバ
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法であるので、低
温で位置制御された分子層オーダーの極薄膜を形成でき
るという効果を有する。さらに、溝部表面及びポテンシ
ャルバリア層表面を低温で清浄化処理する工程を備えて
いるため、ポテンシャルバリア層とゲート領域接合面が
極めて良好に形成できるという効果を有する。また、電
極を形成する工程にあって、表面の酸化膜を除去し或い
は酸化膜を形成させない工程を備えているため、極めて
低抵抗な金属半導体接触を形成できるという効果を有す
る。
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合を形成でき、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域を形成できるという効
果を有する。さらに、極薄ソース領域，ポテンシャルバ
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法であるので、低
温で位置制御された分子層オーダーの極薄膜を形成でき
るという効果を有する。さらに、溝部表面及びポテンシ
ャルバリア層表面を低温で清浄化処理する工程を備えて
いるため、ポテンシャルバリア層とゲート領域接合面が
極めて良好に形成できるという効果を有する。また、電
極を形成する工程にあって、表面の酸化膜を除去し或い
は酸化膜を形成させない工程を備えているため、極めて
低抵抗な金属半導体接触を形成できるという効果を有す
る。
【図１】本発明の実施形態の構造断面図である。
【図２】本発明の実施形態の製造工程を示す構造断面図
である。
である。
１ 基板結晶 ２ ｎ+ ソース領域 ３ ソース金属電極 ４ ｐ+ ポテンシャルバリア層 ５ ｎ+ ドレイン領域 ６ 再成長ゲート領域 ７ ドレイン金属電極 ８ ゲート金属電極 ９ ＳｉＮ膜 ９’ ＳｉＮ窓 １０ ｎ+ コンタクト層 １１ ｐ+ コンタクト層
Claims (17)
- 【請求項１】 半導体基板上に積層されたドレイン領域
の一部に選択的に形成された高抵抗領域と、この高抵抗
領域上に形成された再成長ゲート領域を有する半導体デ
バイス。 - 【請求項２】 半導体基板上に、第一導伝型の高濃度不
純物添加層よりなるドレイン領域と、反対導伝型のポテ
ンシャルバリア層と、第一導伝型の高濃度不純物添加層
よりなるソース領域と、上記ドレイン領域の一部に選択
的に形成された高抵抗領域と、該高抵抗領域と上記ポテ
ンシャルバリア層側壁とにわたってドレイン領域上に形
成された再成長ゲート領域と、を備え、 上記ゲート領域に印加される電圧によって上記ポテンシ
ャルバリア層のポテンシャルバリア高さを制御すること
により、上記ソース領域から上記ドレイン領域へのキャ
リア伝導を制御するようにした半導体デバイス。 - 【請求項３】 前記ソース領域と前記ポテンシャルバリ
ア層間の距離が、キャリア平均自由行程以下であること
を特徴とする請求項２に記載の半導体デバイス。 - 【請求項４】 前記再成長ゲート領域が、極薄ヘテロ接
合であることを特徴とする請求項１乃至３の何れかに記
載の半導体デバイス。 - 【請求項５】 前記再成長ゲート領域が、極薄ホモ接合
であることを特徴とする請求項１乃至３の何れかに記載
の半導体デバイス。 - 【請求項６】 前記再成長ゲート領域が、極薄絶縁層で
あることを特徴とする請求項１乃至３の何れかに記載の
半導体デバイス。 - 【請求項７】 前記半導体基板が高抵抗半導体基板であ
ることを特徴とする請求項１乃至６の何れかに記載の半
導体デバイス。 - 【請求項８】 前記選択的に高抵抗化されたドレイン領
域が同族元素イオン注入された領域であることを特徴と
する請求項１乃至７の何れかに記載の半導体デバイス。 - 【請求項９】 半導体基板上に、第一導伝型の高濃度不
純物添加層よりなる極薄ドレイン領域を形成する工程
と、反対導伝型のポテンシャルバリア層と第一導伝型の
高濃度不純物添加層よりなる極薄ソース領域を形成する
工程と、上記ドレイン領域，ポテンシャルバリア層及び
ソース領域からなるｎｐｎ或いはｐｎｐ構造島をエッチ
ングによって形成して、上記ポテンシャルバリア層が露
出する溝部を形成する工程と、この溝部表面を清浄化す
る工程と、上記溝部の底部のドレイン領域を高抵抗化す
る工程と、この溝部に再成長極薄ゲート領域を選択的に
形成する工程と、上記ソース領域と上記ドレイン領域と
上記再成長ゲート領域に電極を形成する工程とを備える
半導体デバイスの製造方法。 - 【請求項１０】 前記極薄ソース領域と前記ポテンシャ
ルバリア層と前記ドレイン領域を形成する工程を、分子
層エピタキシャル成長法により形成することを特徴とす
る請求項９に記載の半導体デバイスの製造方法。 - 【請求項１１】 前記溝部を形成する工程を、ハロゲン
系ガスエッチングにより形成することを特徴とする請求
項９又は１０に記載の半導体デバイスの製造方法。 - 【請求項１２】 前記溝部の底部のドレイン領域を高抵
抗化する工程を、同族元素イオン注入法により形成する
ことを特徴とする請求項９乃至１１の何れかに記載の半
導体デバイスの製造方法。 - 【請求項１３】 前記溝部表面を清浄化する工程を、低
温表面処理することを特徴とする請求項９乃至１２の何
れかに記載の半導体デバイスの製造方法。 - 【請求項１４】 前記半導体基板がＧａＡｓで前記極薄
ソース領域の溝部表面を清浄化する工程と前記ポテンシ
ャルバリア層表面を清浄化する工程は、アルシン雰囲気
により低温表面処理することを特徴とする請求項９乃至
１３の何れかに記載の半導体デバイスの製造方法。 - 【請求項１５】 前記ポテンシャルバリア層上に再成長
極薄ゲート領域を選択的に形成する工程を、分子層エピ
タキシャル成長法により行うことを特徴とする請求項９
乃至１４の何れかに記載の半導体デバイスの製造方法。 - 【請求項１６】 前記ソース領域と前記ドレイン領域と
前記再成長ゲート領域とに電極を形成する工程は、表面
の自然極薄絶縁層を除去し不純物濃度の極表面濃度を低
下させない低温表面処理を施した金属堆積或いは低抵抗
金属半導体接触によることを特徴とする請求項９乃至１
５の何れかに記載の半導体デバイスの製造方法。 - 【請求項１７】 前記ソース領域と前記ドレイン領域と
前記再成長ゲート領域に電極を形成する工程は、表面の
自然極薄絶縁層を形成せず不純物濃度の極表面濃度を低
下させないその場金属堆積或いは低抵抗金属半導体接触
によることを特徴とする請求項９乃至１６の何れかに記
載の半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24652596A JP3236228B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24652596A JP3236228B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体デバイス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093107A true JPH1093107A (ja) | 1998-04-10 |
| JP3236228B2 JP3236228B2 (ja) | 2001-12-10 |
Family
ID=17149706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24652596A Expired - Lifetime JP3236228B2 (ja) | 1996-09-18 | 1996-09-18 | 半導体デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236228B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101031A (ja) * | 2001-09-25 | 2003-04-04 | Ricoh Co Ltd | 能動素子及びそれを有する表示素子 |
| WO2022024526A1 (ja) | 2020-07-29 | 2022-02-03 | 信越半導体株式会社 | 量子コンピュータ用半導体装置の製造方法 |
| US11761115B2 (en) | 2018-06-06 | 2023-09-19 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
-
1996
- 1996-09-18 JP JP24652596A patent/JP3236228B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101031A (ja) * | 2001-09-25 | 2003-04-04 | Ricoh Co Ltd | 能動素子及びそれを有する表示素子 |
| US11761115B2 (en) | 2018-06-06 | 2023-09-19 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
| US11761116B2 (en) | 2018-06-06 | 2023-09-19 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
| US11795574B2 (en) | 2018-06-06 | 2023-10-24 | United States Of America As Represented By The Secretary Of The Air Force | Optimized thick heteroepitaxial growth of semiconductors with in-situ substrate pretreatment |
| US11795575B2 (en) | 2018-06-06 | 2023-10-24 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
| WO2022024526A1 (ja) | 2020-07-29 | 2022-02-03 | 信越半導体株式会社 | 量子コンピュータ用半導体装置の製造方法 |
| KR20230044151A (ko) | 2020-07-29 | 2023-04-03 | 신에쯔 한도타이 가부시키가이샤 | 양자 컴퓨터용 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3236228B2 (ja) | 2001-12-10 |
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