JP3213473B2 - 半導体デバイス及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機やその主記
憶装置、ＯＡ機器、パーソナルコンピュータ、ゲーム機
器等の論理集積回路や半導体メモリ等に利用し、特に高
速読みだし・書き込み可能で高密度集積化に適した構造
を有する半導体デバイスに関する。さらに、外部バイア
スによって制御できるポテンシャル障壁を有する半導体
デバイスの製造に利用し、最適なポテンシャル障壁を形
成するための製造方法に関する。

【０００２】

【従来の技術】半導体デバイスの高速化及び高集積化
が、近年急速に進展している。とくに、半導体メモリの
高集積化は、現在既に従来技術で１６Ｍビットメモリの
量産化が始まっており、６４Ｍビットメモリの試作品が
発表されている。しかし、現在のＭＯＳ型（ＭＯＳ：me
tal oxide semiconductor ）或いはＶＭＯＳ型（V-groo
vemetal oxide semiconductor) を基本とした半導体メ
モリの構造をそのまま微細化していくと、メモリの動作
に寄与する電子の数が減少していき、ノイズレベルに近
づくので、半導体メモリの動作の制御が困難になる。こ
れは動作に寄与する電子の数が１００個程度以下になる
６４Ｇビットメモリ付近では深刻な問題であるが、半導
体メモリに限らず、動作電子数に影響をうけるデバイス
の問題でもある。

【０００３】このような課題を解決するため、本発明者
は既に静電誘導トランジスタ（ＳＩＴ：Static Inducti
on Transistor ）を基本メモリセルに用いた半導体記憶
装置を提案している（IEEE JOURNAL OF SOLID-STATE CI
RCUITS, VOL. SC-13, NO. 5,OCTOBER 1978, p 622,「Hi
gh Speed and High Density Static Induction Transis
tor Memory」）。ＳＩＴメモリにはその回路動作上から
分類すると、二端子メモリ（ピンポンメモリ（ping-pon
g memory) ）と三端子メモリ（パースメモリ（purse me
mory) ）の二種類があり、また、半導体メモリには情報
の記憶形態から基本的には次の三種類がある。すなわ
ち、シリアルメモリあるいはシフトレジスタ、ランダム
アクセスメモリ（ＲＡＭ：randam access memory）、リ
ードオンリメモリ（ＲＯＭ：read only memory）であ
る。上記文献において、本発明者は、ＳＩＴを用いて上
記三種類のメモリを構成できることを教示している。こ
れらのＳＩＴメモリでは、半導体基板内部にメモリ構成
の一部を埋めこむことにより立体構成にしやすいため、
現在用いられているＭＯＳ型あるいはＶＭＯＳ型メモリ
に比べて集積度を数倍にあげることができる。また、Ｓ
ＩＴメモリは表面伝導ではなくバルク伝導であるから極
めて高速であり、その低消費電力性から大容量化が可能
である。

【０００４】

【発明が解決しようとする課題】しかしながら、ＳＩＴ
メモリのピンポンメモリやパースメモリであっても、蓄
積情報の保持特性は、蓄積領域であるドレイン領域上の
ＭＯＳキャパシタ近傍のフェルミレベルとソース領域の
ポテンシャルの差によってきまる真性ゲートポテンシャ
ル高さに依存するため、電子蓄積型メモリでは本質的に
電子が蓄積すればポテンシャルが上がり、その分、真性
ゲートポテンシャル高さは低くなるからリーク電流が増
加し、保持特性が悪くなる。したがって、保持特性を向
上させるためには、あらかじめ逆ゲートバイアスを印加
しておけばよいが、書き込み・読みだし時に更に高い電
圧が必要となる。

【０００５】また、電子空乏型のメモリでは、電子蓄積
型メモリと逆に、電荷が保持されればされるほどポテン
シャルは下がり、真性ゲートポテンシャルは高くなるか
ら保持特性が向上するが、読み込み・書き込み速度が電
子蓄積型メモリに比べて遅くなる。

【０００６】さらに、原理的にＳＩＴメモリでは表面蓄
積電気容量を静電誘導トランジスタで駆動しているた
め、ｎ^- チャンネル領域にｎ^- チャンネル領域がピンチ
オフするように島状に形成されたｐ⁺ ゲート領域を形成
する必要がある。このＳＩＴメモリは、ｐ⁺ ゲート領域
間に形成されたｎ⁺ ドレイン領域と対向する位置に形成
されたｎ⁺ ソース領域の間に形成される真性ゲートポテ
ンシャルを制御することで、蓄積領域とソース領域の間
のキャリア輸送を制御している。つまり、ゲートフロー
ティングの二端子構成では、表面電極に印加された電圧
による静電誘導効果により、そして、三端子構成では、
表面電極印加電圧による静電誘導効果と外部ゲート電圧
による真性ゲートポテンシャル制御によっている。した
がって、従来のＳＩＴメモリでは、真性ゲートポテンシ
ャル制御による蓄積領域とソース領域とのキャリア輸送
がボルツマン則によって決定されているから、より高速
かつ低ノイズ動作を行うために改善の余地がある。

【０００７】トランジスタにおいても、例えばｎｐｎ型
のバイポーラトランジスタでは接合障壁層に中性領域が
残存している。図１はｎｐｎ型バイポーラトランジスタ
のポテンシャル分布である。図１において、障壁層頂部
１のポテンシャルに平坦な部分が残存しているため電界
がかからない。したがって、半導体メモリ動作中、書き
込み・読み出し動作でソース領域から蓄積領域へのキャ
リアの蓄積及び蓄積領域からソース領域へのキャリアの
引出しの際に、電子等のキャリアは障壁層のポテンシャ
ルが平坦な部分を拡散で伝達しなければならず、高速動
作を行うことに限界がある。さらに、中性領域が存在す
るからポテンシャル障壁の高さ及び幅は静電誘導効果に
よる制御が行えない。したがって、従来のトランジスタ
よりも、さらに高速動作可能なトランジスタにするため
に改善の余地がある。

【０００８】上記のメモリ等の半導体デバイスを形成す
るためには、半導体結晶の分子層オーダーの膜厚制御性
と、位置制御性を有する結晶成長方法によらなければな
らない。しかも結晶の一分子層程度で不純物分布及び結
晶組成を急峻に制御して形成しなければならないから、
低温成長及び低温製造プロセスを必要とする。この要求
を満たす結晶成長方法には、分子線エピタキシャル成長
法（ＭＢＥ）、ＭＯＣＶＤ法及び本願発明者自身によっ
て開発された分子層エピタキシャル成長法（ＭＬＥ）が
ある。

【０００９】分子線エピタキシャル成長法（ＭＢＥ）
は、いわば蒸着法であって一分子層程度の膜厚制御性を
有するといっても、その成長過程が原理的に分子層成長
を保証するものではない。しかも良質の結晶を得るため
には、成長温度が分子層エピタキシャル成長法に比べて
少なくとも、２００℃程度は高い。ＧａＡｓの場合、デ
バイ温度は１４０Ｋ以上の温度範囲では３６０Ｋ程度で
あるので、プロセス温度２００℃の差は欠陥発生に及ぼ
す影響が甚大である。また、有機金属ガスを用いたＭＯ
ＣＶＤ法では、適切な低温プロセス温度及び一分子層程
度の膜厚・組成制御性が要求されるため、実際に良好な
極薄層を順次形成するのは困難である。

【００１０】したがって、一分子層ずつの結晶成長が低
温で可能であるＭＬＥ法が適しているが、一分子層程度
の結晶成長後に金属電極を形成する場合、このＭＬＥ装
置から取り出して表面処理後、蒸着法によって電極を形
成している。つまり、空気に晒される工程を有している
から、半導体表面に酸化膜が成長してしまうため、良質
の金属半導体接触を形成する方法に改善の余地がある。

【００１１】このような課題を解決するために本発明
は、第１に、外部電界によって内部に形成されたポテン
シャル障壁を制御でき、超高速動作可能な半導体デバイ
スを提供することを目的とする。第２に、超高速で動作
し、蓄積された電荷の保持特性を向上させることができ
るとともに、高速の読み出し・書き込みができる低雑音
・低消費電力の半導体デバイスを提供することを目的と
する。第３の目的は、外部電界によってｐｎｐ又はｎｐ
ｎ接合障壁を制御できる超高速で動作する半導体デバイ
スを提供することにある。第４の目的は、良質の金属電
極又は半導体電極との半導体接触を形成するとともに、
ゲートメサ部を低温エッチングにより形成する半導体デ
バイスの製造方法を提供することにある。

【００１２】

【課題を解決するための手段】これらの目的を達成する
ために、第１の目的に対応する請求項１記載の発明の半
導体デバイスでは、半導体基板上に、ソース領域とチャ
ンネル領域とドレイン領域と絶縁層と電極とを有する半
導体デバイスにおいて、ソース領域とドレイン領域間の
チャンネル領域に、外部電圧の供給によってポテンシャ
ルを制御できる極薄障壁層を挟んだ構成としている。

【００１３】第２の目的に対応する請求項２記載の発明
の半導体デバイスは、半導体基板上に、ソース領域とチ
ャンネル領域とドレイン領域と電荷蓄積層と絶縁層と電
極とを有する半導体メモリにおいて、ソース領域とドレ
イン領域間のチャンネル領域に、外部電圧の供給によっ
てポテンシャルを制御できる極薄障壁層を挟んだ構成と
している。

【００１４】第３の目的に対応する請求項３記載の発明
の半導体デバイスは、ドレイン領域と障壁層とソース領
域とが積層された構造を有する半導体デバイスであっ
て、障壁層を極薄層で形成し、積層された構造に空乏化
領域を形成して金属学的なチャンネル領域のない構成と
している。請求項４記載の発明の半導体デバイスは、半
導体基板上に、ソース領域と第一のチャンネル領域と極
薄障壁層と第二のチャンネル領域とドレイン領域と絶縁
層と電極とを有し、ドレイン領域と極薄障壁層で形成さ
れる真性ゲートポテンシャル鞍部の距離を平均自由行程
以下に形成している。

【００１５】上記第１，第２又は第３の目的に対応する
半導体デバイスにあって、請求項５記載の発明の半導体
デバイスは障壁層が極薄ホモ接合構造とした構成であ
る。さらに、請求項６記載の発明の半導体デバイスは、
障壁層が、極薄ヘテロ接合構造とした構成としている。
請求項７記載の発明の半導体デバイスは、障壁層が極薄
絶縁層で形成された構成である。さらに、請求項８記載
の発明の半導体デバイスは、障壁層が極薄ヘテロ接合で
形成され、量子井戸ポテンシャルを有する構成としてい
る。

【００１６】第４の目的に対応する請求項９記載の発明
の半導体デバイスの製造方法は、半導体基板上に、ソー
ス領域を形成する第１の工程と第一のチャンネル領域を
形成する第２の工程と障壁層を形成する第３の工程と第
二のチャンネル領域を形成する第４の工程とドレイン領
域を形成する第５の工程と絶縁層を形成する第６の工程
とドレイン領域に対応する表面電極を形成する第７の工
程とソース電極を形成する第８の工程を有していて、電
極を形成する上記第７の工程と第９の工程が、成長装置
から取り出さないでその場で選択的に金属堆積及び低抵
抗半導体堆積、或いは両方を行う工程とした構成として
いる。

【００１７】ゲートメサ部を形成する工程を有する半導
体デバイスの製造方法の場合、その場で光照射低温エッ
チング工程を有する構成としている。この構成にあっ
て、ＧａＡｓ結晶基板の表面に吸着させた塩素ガスによ
る分子層エッチングする工程としている。さらに、ソー
ス領域を形成する工程の前工程でＧａＡｓ結晶基板を特
定温度の下、ＡｓＨ₃ 雰囲気中で表面処理を行う構成と
した。

【００１８】

【作用】このような構成の半導体デバイスでは、極薄障
壁層に空乏化領域が生じており、外部電界によって極薄
障壁層のポテンシャルの高さと幅を制御する。また、極
薄障壁層がトンネル現象を生じるトンネル障壁層とな
る。

【００１９】これによって、キャリアがトンネル障壁層
で形成される真性ゲート領域をトンネル現象で移動する
ので、高速の読み出し・書き込みができる。しかもトン
ネル現象を用いているので、低雑音であるから、動作に
寄与する電子数が減少していっても動作できる。さら
に、トンネル現象でキャリア移動を行なうから、本質的
に低消費電力動作ができる。

【００２０】キャリアを蓄積する半導体メモリの場合、
極薄障壁層のポテンシャルによって蓄積されたキャリア
のリーク電流がなくなる。また、極薄障壁層のポテンシ
ャルの高さと幅を制御し、トンネル現象が生じる。これ
によって、蓄積キャリアがトンネル障壁層で形成される
真性ゲート領域をトンネル現象で移動するので、高速の
読み出し・書き込みができる。

【００２１】量子井戸様ポテンシャル分布を形成する構
造では、ゲートバイアス電圧によってゲートポテンシャ
ルが制御され、ゲート領域に形成される量子化準位が一
致すると、トンネル遷移確率が生じ、電荷の移動が行わ
れる。これは量子現象であるので、原理的には不確定性
原理によって観察可能な時間範囲の限界まで応答時間が
期待できる。トンネル現象で電荷の受け渡しを行なうの
で、ゲート領域の量子化準位が一致しない場合は、非常
に小さなリーク電流でビット情報を遮断・保持できる。

【００２２】極薄障壁層を挟んだ、ドレイン領域と障壁
層とソース領域のｎｐｎまたはｐｎｐ接合には、チャン
ネル層がなくても電荷中性条件を満たす空乏層が存在
し、この空乏化領域が実質的なチャンネル層となる。こ
の空乏化領域は外部電界によって、そのポテンシャルの
高さと幅を制御できる。これによって、超高速動作する
とともに、高集積化が可能な半導体デバイスができる。

【００２３】ドレイン領域を例えば電荷の蓄積領域にし
て、このドレイン蓄積領域とトンネル障壁層で形成され
る真性ゲートポテンシャル鞍部の距離をキャリアの平均
自由行程以下程度にすると、蓄積領域に蓄積されたキャ
リアは真性ゲート領域まで拡散現象で到達するのではな
く、例えばバリステイック伝導によって到達する。これ
によって、トンネル現象で障壁層のポテンシャルを通過
する構造でなくても、障壁層のポテンシャル高さの変化
による電流値の変化量を大きくでき、半導体デバイスの
動作速度が向上する。また、半導体デバイスの高集積化
ができるとともに、蓄積されるキャリアの数が減少して
も十分な信号を得ることが可能になる。

【００２４】本発明による半導体デバイスの製造方法で
は、電極を形成する工程を成長装置から取り出さない
で、その場で選択的に金属堆積及び低抵抗半導体堆積、
或いは両方を行うので、空気に晒す工程がなくなる。こ
れによって、結晶成長した表面に酸化膜ができず、良質
の電極半導体接触ができる。

【００２５】また、ゲートメサ部を形成する半導体デバ
イス製造方法では、ゲートメサ部を形成する工程を成長
装置から取り出さないで、その場で選択的に光照射低温
エッチングをすることにより、分子層程度のｎｐｎ構造
にも損傷を与えず、また、形成されている側壁にも損傷
を与えないでエッチングできる。さらに、ソース領域を
形成する工程の前工程として、ＡｓＨ₃ 雰囲気で表面処
理することにより、分子層程度の極薄ｎｐｎ構造を破壊
することなく良好な成長界面を得ることができる。

【００２６】

【実施例】以下、本発明の半導体デバイスの実施例を図
面を参照して詳細に説明する。この第１の実施例は二端
子メモリに本発明の障壁層を設けたものである。図２
は、この第１の実施例の構成を示す断面図である。この
実施例では半導体基板としてｎ⁺ - ＧａＡｓ結晶を用い
ている。図２において、この半導体デバイスは、ｎ⁺ 基
板結晶８上に順次積層された、ｎ⁺ ソース領域７と、第
１のｎ^- チャンネル領域５と、障壁層６と、第２のｎ^-
チャンネル領域５’と、一対のｎ⁺ドレイン領域２と、
絶縁膜４と、一対のドレイン領域に対向する電極３とを
有しており、ドレイン領域２と金属電極３によって蓄積
電気容量が形成され、ｎ⁺ 基板結晶８の下面にソース電
極１０が形成されている。

【００２７】上記ｎ⁺ ドレイン領域２は、例えばセレン
添加の５×１０¹⁸／ｃｃのキャリア密度を有し、厚さは
数１００Å程度である。第１のｎ^- チャンネル領域５は
１５００Å程度、第２のｎ^- チャンネル領域５’は３０
０Å程度であり、キャリア密度は共に、１×１０¹⁷／ｃ
ｃ程度以下の高純度成長層で形成されている。障壁層６
は、キャリア密度１×１０¹⁹／ｃｃ程度で、数Å〜数十
Å程度の厚さである。ｎ⁺ ソース領域７は、例えばセレ
ン添加の５×１０¹⁸／ｃｃのキャリア密度を有し、厚さ
は数百Å〜数千Å程度である。ｎ⁺ 基板結晶８は２×１
０¹⁸／ｃｃのキャリア密度を有するシリコン添加ＧａＡ
ｓ基板結晶を用いている。ソース電極１０は、ｎ型Ｇａ
Ａｓ結晶に対して良好な低抵抗金属半導体接触を形成す
るあらゆる構造が適用される。例えば、従来良く適用さ
れるＡｕＧｅ／Ｎｉ／Ａｕ等である。

【００２８】次に、この半導体デバイスの製造工程を説
明する。この半導体デバイスを形成するためには、一分
子層程度の膜厚制御性と位置制御性を有する結晶成長方
法によらなければならない。しかも結晶の一分子層程度
で不純物分布及び結晶組成を急峻に制御して形成しなけ
ればならないから、低温成長及び低温製造プロセスが可
能な分子層エピタキシャル成長法（ＭＬＥ：molecular
layer epitaxy ）を採用する。この分子層エピタキシャ
ル成長法は以下に記載するＧａＡｓ等の化合物半導体結
晶に限らず、シリコンでも適用される。また、有機金属
ガスを用いた有機金属気相成長法（ＭＯＣＶＤ:metal o
rganicchemical vapor deposition）でも結晶成長が可
能であるが、適切な低温プロセス温度及び一分子層程度
の膜厚・組成制御性が要求される。

【００２９】図２の基本構成断面図を例にとって、ＭＬ
Ｅ法による製造工程の一例を以下に示す。｛１００｝面
を有するｎ⁺ - ＧａＡｓ基板結晶８上に、例えば約５０
００Å程度のｎ⁺ ソース領域７を形成後、１５００Å程
度の第１のｎ^- チャンネル領域５、数分子層程度のｐ⁺
バリア層である障壁層６を形成する。更に数百Å程度の
第２のｎ^- チャンネル領域５’を形成し、ｎｐｎ構造を
連続成長する。ｎ⁺ 層であるドレイン領域２及びソース
領域７の添加不純物としては、例えばＳｅを用いる。原
料ガスとしては例えばＤＥＳｅを用い、分子層エピタキ
シャル成長の際、ＡｓＨ₃ の後に導入する。典型的に
は、成長温度は４２０℃程度である。キャリア密度は、
ＭＬＥ法で成長した場合、５×１０¹⁸／ｃｃあるいはコ
ンタクト層としては４×１０¹⁹／ｃｃ程度の高濃度ｎ型
導伝層が得られる。本実施例の場合は、例えば５×１０
¹⁸／ｃｃの不純物添加層を形成する。

【００３０】ｐ⁺ バリア層である障壁層６は、例えば添
加不純物としてＺｎ、ＢｅあるいはＣ等を用いる。原料
ガスは例えばＤＥＺｎ、ＤＥＢｅ等を用いる。Ｃについ
てはＴＭＧとＡｓＨ₃ を用いた分子層エピタキシャル成
長を行ない、ＴＭＧからのＣをそのままアクセプタ不純
物として用いる。成長条件によってＣの混入量は制御で
きる。なお、ＴＥＧとＡｓＨ₃ を用いた分子層エピタキ
シャル成長の際にＴＭＧを混入してもよい。本実施例の
場合は、例えばキャリア密度１．５×１０¹⁹／ｃｃで１
６Åのｐ⁺ バリア層を形成する。この時、二次元キャリ
ア密度は２．４×１０¹²／ｃｍ² となり、バリア高さ約
０．８ｅＶが得られる。

【００３１】上記のようにしてｎｐｎ構造を形成した
後、例えばシリコン窒化膜で絶縁膜４を低温形成し、通
常のホトリソグラフィ工程によって窓開けし、ｎ⁺ ドレ
イン領域２を再成長によって形成する。分子層エピタキ
シャル成長法の特徴の一つは、シリコン窒化膜とＧａＡ
ｓ結晶上の選択性にある。つまり、シリコン窒化膜上に
は、ＧａＡｓ結晶が堆積しない。シリコン窒化膜は界面
が良好で十分小さい表面再結合速度を有していれば、そ
のまま蓄積電気容量の絶縁膜４として用いてもよい。

【００３２】界面欠陥密度が大きい場合には、絶縁膜４
の代わりに禁制帯幅が大きな例えばＡｌＧａＡｓやＺｎ
Ｓｅ等の薄膜結晶を用いることも出来る。ＡｌＧａＡｓ
の場合はＰを添加して格子定数をＧａＡｓに一致させる
ことによって、更に良好な界面を形成することが出来
る。その後、ＭＩＳ（metal insulator semiconductor)
あるいはＭＯＳ（metal oxicide semiconductor ）キャ
パシタを形成するために、ドレイン領域２に対応した位
置の絶縁膜４を薄膜化し、キャパシタ電極となる金属電
極３を形成する。

【００３３】最後に、ｎ型ＧａＡｓ結晶に対して良好な
低抵抗金属接触を形成する、例えばＡｕＧｅ／Ｎｉ／Ａ
ｕ系のソース電極１０を蒸着する。しかし、従来用いら
れているＡｕＧｅ／Ｎｉ／Ａｕ系の金属半導体接触は、
蒸着法によって形成する場合、故意に合金化を行なわな
くても、本発明の一分子層程度の極薄多層半導体構造に
適さない厚い合金層を形成する恐れがある。また、結晶
成長後、空気中に取り出して表面処理後電極を形成すれ
ば、到底良質の金属半導体接触は望めない。

【００３４】したがって、極薄多層半導体構造をエピタ
キシャル成長した後、その場で選択的に金属堆積を行な
う工程を採用することが本発明の構成に適している。例
えばトリイソブチルアルミニウムやジメチルアルミニウ
ムハイドライド等、アルミニウムの有機金属ガス導入に
よるアルミニウムの選択デポジションでソース電極１０
を形成するのがよい。これらのアルミニウムの有機金属
では、２００℃付近の低温で選択的にＧａＡｓ結晶表面
にのみ金属が堆積するから、本発明の一分子層程度の厚
さを持つ極薄多層半導体構造の工程に適している。

【００３５】再成長などの後続昇温プロセスがある場合
は、ＷやＭｏ等の高融点金属が用いられる。この場合
も、タングステンヘキサカルボニル等タングステンやモ
リブデン等の有機金属ガスソースを用いると、４００〜
５００℃以下の低温で金属堆積が行なえるから、本発明
の一分子層程度の厚さを持つ極薄多層半導体構造の工程
に適している。もちろん、従来シリコンプロセスで用い
られているフッ化タングステンのモノシラン或いはＡｓ
Ｈ₃ 還元によるタングステン堆積も適用できる。金属堆
積による低抵抗金属半導体接触の場合にも重要なこと
は、堆積直前の半導体表面状態であり、被覆率や電気的
特性に重大な影響を及ぼす。

【００３６】本実施例ではｎ⁺ 基板結晶上の構成を示し
たが、特に寄生容量低減のために高抵抗基板上に構成す
ることは非常に効果的である。

【００３７】次に、この第１の実施例の動作について説
明する。図２を参照して、ｐ⁺ ゲートとなる障壁層６と
第２のｎ^- チャンネル領域５’間の拡散電位あるいは一
定の逆ゲートバイアス電圧によって、第２のチャンネル
領域５’が完全にピンチオフ状態にあるとき、ｎ型ドレ
イン領域２に蓄積された電子はその周囲を拡散電位ある
いは逆ゲートバイアス電圧に対応するポテンシャルの壁
によって囲まれるため保持され、メモリ動作が可能とな
る。この時、ドレイン領域２は蓄積電気容量の一方の電
極となる。

【００３８】図３は、図２のチャンネル中央Ａ−Ａ’断
面及びドレイン領域を通るＢ−Ｂ’断面のポテンシャル
分布を半導体領域で重ねて示した概略図である。図３に
おいて、点線がｎ型チャンネル領域５，５’中央に沿っ
たポテンシャル分布であり、実線がドレイン領域２を含
む領域に沿ったポテンシャル分布である。表面の金属電
極３に正の書き込みパルス電圧を印加すると、ＳＩＴの
ドレイン電圧による静電誘導効果によってポテンシャル
分布が変化する。このため、ｎ⁺ソース領域７の電子は
ポテンシャル９を越えて、表面蓄積電気容量を急速に充
電するとともに、フェルミレベルとポテンシャル分布は
電子が蓄積するため、エネルギーが高い方向に変化す
る。したがって、書き込みの時定数はＭＯＳキャパシタ
とｎｐｎ構造の抵抗で決定される。なお、本実施例では
ｎｐｎ構造としたが、この構造に限らず、反対導電型の
素子構成でもよい。

【００３９】次に、本発明の半導体デバイスを二端子メ
モリとした場合の書き込み・読み出し動作を詳細に説明
する。図４は書き込み及び読み出し動作時のポテンシャ
ル分布の変化を示す概念図である。初期状態でバイアス
電圧が印加されないとき（図４（ａ））、半導体側と表
面金属電極３のフェルミ準位は一致し、障壁層６のポテ
ンシャルバリア９の山が存在している。書き込み正電圧
パルスが表面金属電極３に印加されると、表面金属電極
３のポテンシャルは矢印で示されるように、半導体側に
対して相対的に下がり（図４（ｂ））、その結果、半導
体側の障壁層６のポテンシャル９の高さが下がるととも
にポテンシャルの幅も狭くなるため、トンネル遷移確率
が増大し、ソース領域から表面蓄積領域へトンネル現象
による電子の注入が生じ、その結果、書き込み動作は終
了する。

【００４０】表面絶縁層４直下の蓄積領域に電子が蓄積
すると、図４（ｃ）に示すように、蓄積領域のポテンシ
ャルが電子の存在により持ち上がる。しかし、障壁層６
のポテンシャル９によってリーク電流がなくなり、電子
蓄積情報を良好に保持することができる。次に、表面電
極３に負バイアス電圧パルスを印加すると、表面金属電
極３のポテンシャルが半導体側に対して相対的に上が
り、また、同時に電荷蓄積層からみた障壁層６のポテン
シャル９の高さを下げるとともにその幅を狭くできるの
で、電荷蓄積層からキャリアをソース側へトンネル現象
によって読み出し動作を超高速で完了する。

【００４１】以上のように、二端子メモリにおいて、外
部電圧により制御できる極薄障壁層を有する構造とした
から、キャリアはトンネル障壁層で形成される真性ゲー
ト領域をトンネル現象で移動するので、高速の読み出し
・書き込みができる。しかもトンネル現象を用いている
ので低雑音であるから、動作に寄与する電子数が減少し
ていっても動作できる。さらに、トンネル現象でキャリ
ア移動を行なうから、本質的に低消費電力動作ができ
る。

【００４２】次に、第２の実施例について説明する。第
２の実施例は、本発明の障壁層をヘテロ接合構造として
二端子メモリに適用したものである。図５は第２の実施
例の構成を示す断面図である。図５において、第１の実
施例の障壁層６を材料の異なる極薄ヘテロ接合構造とし
たものであり、その他は全て第１の実施例の構成と同様
である。

【００４３】この極薄ヘテロ構造を有する半導体デバイ
スの製造工程を説明する。チャンネル層５及び５’は、
第一の実施例で記載したＧａＡｓの場合、障壁層とし
て、例えばＡｌ_X Ｇａ_1-X ＡｓやＺｎＳｅ層が適用でき
る。ここでｘはＡｌ組成である。ＧａＡｓとＡｌ_X Ｇａ
_1-X Ａｓは格子定数が異なることから、接合界面で格子
歪を生じる。格子歪による欠陥発生を防止するため格子
歪を解消するには、例えばＡｌ_X Ｇａ_1-X Ａｓ層に数％
のＰを添加してＡｌ_X Ｇａ_1-X Ａｓ_Y Ｐ_1-Y とすること
でヘテロ接合界面の格子歪を解消することができる。

【００４４】チャンネル層と障壁層材料はＧａＡｓ系材
料に限らない。電子移動度がＧａＡｓ系より大きなＩｎ
Ａｓ系材料等、種々の組み合わせが可能で、チャンネル
層５及び５^' の半導体材料の禁制帯幅より大きな禁制帯
を有する材料が障壁層材料に用いられることができ、望
ましくはチャンネル層材料と障壁層材料結晶の格子定数
及び結晶系が近いことが求められる。

【００４５】格子定数及び結晶系は必ずしも同一である
必要はない。例えば、シリコンはダイヤモンド型結晶系
で、ＧａＡｓやＺｎＳｅはダイヤモンド結晶系と同じで
異種元素が交互に配置された結晶系であるが、高温で形
成されるＺｎＳｅに見られるウルツ型結晶系材料やＳｉ
Ｃの六方晶系材料と、ある特定の面方位、例えば｛１１
１｝面で整合することができる。したがって、例えばチ
ャンネル層がシリコンの場合、ヘテロ接合障壁層として
はＳｉＣやＧａＡｓ層などが可能である。

【００４６】次に障壁層６をヘテロ接合によって形成す
る製造工程の一例を以下に示す。｛１００｝面を有する
ｎ⁺ ＧａＡｓ基板結晶８表面を結晶成長チャンバー内で
ＡｓＨ₃ 雰囲気中で４８０℃程度に昇温し、表面酸化物
や炭化物などの汚染層を除去すると同時に良好な表面を
得た後、例えば約５０００Å程度のｎ⁺ ソース領域７を
形成した後、１５００Å程度の第一のｎ^- チャンネル領
域５を形成する。表面酸化物等の除去は、温度が高いほ
ど除去効果は高いが、ほぼ４８０℃程度以上になると分
子層程度の極薄多層構造が破壊される危険性が増大する
ため、低温表面処理を行うことが望ましい。

【００４７】上記ｎ⁺ ソース領域はＴＥＧ（トリエチル
ガリウム）或いはＴＭＧ（トリメチルガリウム）等のガ
リウム有機金属ガス、或いは三塩化ガリウム等のガリウ
ム塩化物とＡｓＨ₃ （アルシン）の交互導入による分子
層エピタキシャル成長法のガス導入シーケンス中、ＤＥ
Ｓｅ（ジエチルセレン）ガスを例えばＡｓＨ₃ 導入の後
に導入する。典型的には、基板温度は２００〜６００℃
程度であるが、４８０℃以下が望ましい。このとき、高
圧水銀ランプ等の紫外線領域の光照射を行うと、低温成
長のため熱による表面吸着種の表面泳動が多く望めない
にも係わらず、光エネルギーで表面泳動を活発にするこ
とによって結晶性を向上することができる。基板温度は
導入ガスの表面吸着及び表面反応に最適な温度が選択さ
れ、一定温度である必要はない。

【００４８】その場合のキャリア密度はＤＥＳｅガス導
入圧力及び導入時間によって制御できる。典型的には、
５×１０¹⁸／ｃｃから１×１０²⁰／ｃｃ程度以上の高濃
度不純物添加層が適用される。実効ドレイン／ソース間
距離を小さくするためには、なるべく高濃度な不純物添
加層がｎ⁺ ソース及びドレイン領域に対して求められ、
１×１０²⁰／ｃｃ以上の所謂δ或いはデジタルドープ層
が適用できることが望ましい。結晶成長層にｎ型導電性
を与える不純物ガスはもちろんＤＥＳｅに限らず、VI族
元素であるＴｅの有機金属化合物であるＤＥＴｅなどが
適用できる。

【００４９】ｎ^- チャンネル層の形成は、ＴＥＧ等とＡ
ｓＨ₃ の交互導入による故意には不純物ガスを添加しな
い分子層エピタキシャル成長で形成する。この場合、通
常、導電型はｎ型を示す。電子濃度をより精密に制御す
るため、Ｓｉ₂ Ｈ₆ （ジシラン）あるいはＳｉＨ₄ （モ
ノシラン）などのシリコン化合物ガスを導入しシリコン
の微量添加を行う。シリコン化合物ガス導入はＴＥＧの
導入後に行う。この場合も典型的には、基板温度は導入
ガスの表面反応に最適な温度が選択され、一定温度であ
る必要はない。

【００５０】次に、ヘテロ接合障壁層が形成される。Ａ
ｌＧａＡｓヘテロ接合障壁層の形成は、先ずＴＥＧ等と
同時に他のガス導入ノズルから、例えばＤＭＡｌＨ（ジ
メチルアルミハイドライド）、ＴｌＢＡｌ（トリイソブ
チルアルミニウム）或いはＴＭＡｌ（トリメチルアルミ
ニウム）等のアルミニウム有機金属ガスを導入する。Ｔ
ＥＧ及びこれらアルミニウム有機金属ガスとの導入ガス
圧力・導入時間の割合で、表面吸着するＧａとＡｌの組
成が制御され、次のＡｓＨ₃ 導入によって単分子ＡｌＧ
ａＡｓ層が形成される。

【００５１】通常故意に不純物を添加しない場合には、
典型的にはｐ型導電層となる場合が多いが、もちろんｐ
型導電性を得るためＺｎやＭｇあるいはＢｅといったII
族元素の不純物ガスを添加することで制御性を高めるこ
とができる。不純物ソースガスとしてはＤＥＺｎ（ジエ
チルジンク）、Ｍｇ（Ｃｐ）₂ （ジシクロペンタジニル
マグネシウム）、ＤＥＢｅ（ジエチルベリリウム）等が
用いられる。この場合も典型的には基板温度４８０℃程
度以下である。基板温度は導入ガスの表面吸着及び表面
反応に最適な温度が選択され、一定温度である必要はな
い。

【００５２】ヘテロ接合障壁層を分子層エピタキシャル
成長法で形成するための他の工程例は、ＴＥＧ等のＧａ
ソースガスとＡｓＨ₃ との交互導入によってＧａＡｓ分
子層形成後、ＴＩＢＡｌ等のアルミニウムソースガスと
ＡｓＨ₃ との交互導入によるＡｌＡｓ分子層を交互に形
成する工程である。この場合も、通常故意に不純物を添
加しない場合には、典型的にはｐ型導電層となる場合が
多いが、もちろんｐ型導電性を得るためＺｎやＭｇある
いはＢｅといったII族元素の不純物ガスを添加すること
で制御性を高めることができる。不純物ソースガスとし
ては同様にＤＥＺｎ、Ｍｇ（Ｃｐ）₂ 、ＤＥＢｅ等が用
いられる。この場合も典型的には基板温度４８０℃程度
以下が望ましい。基板温度は導入ガスの表面吸着及び表
面反応に最適な温度が選択され、一定温度である必要は
ない。

【００５３】以上のようにヘテロ接合障壁層を形成した
後、例えば約３００Å程度の第二のｎ^- チャンネル層５
^' をＴＥＧとＡｓＨ₃ の交互導入により形成する。以
降、ｎ⁺ ドレイン領域の形成、絶縁層の形成及び金属電
極形成等は実施例１に示された工程と同様に形成され
る。

【００５４】第一及び第二のｎ^- チャンネル層は、金属
学的に実際に有限の厚さ存在する必要がない。すなわ
ち、ｎ⁺ ドレイン領域／ｐ⁺ 障壁層／ｎ⁺ ソース領域の
ｎｐｎ構造で、ｎ⁺ ドレイン領域／ｐ⁺ 障壁層の接合及
びｐ⁺ 障壁層／ｎ⁺ ソース領域の接合には実際にｎ^- チ
ャンネル層がなくても電荷中性条件を満たす様に空乏層
が存在し、その空乏化領域が実質的なチャンネル層とな
る。

【００５５】例えば、ｎ⁺ ドレイン領域／ｐ⁺ 障壁層／
ｎ⁺ ソース領域の構造として、ｎ^-チャンネル層を設け
ることなく、ｐ⁺ 障壁層をｐ＝９×１０¹⁹／ｃｃの高濃
度不純物添加層３６Å、そしてｎ⁺ ドレイン領域及びｎ
⁺ ソース領域を５×１０¹⁹／ｃｃの５００Å程度の領域
で形成した場合には、両接合の空乏化によって数十Åの
実質的なチャンネル層が形成される。図７に、このチャ
ンネル層のないデバイス構造の一例を示す。

【００５６】なお、ＧａＡｓ系結晶材料の場合、砒素ソ
ースガスとしてＡｓＨ₃ を用いた例を示したが、ＡｓＨ
₃ に限らず毒性がより少ない砒素の有機金属ガスも適用
できる。また、インジウム系の結晶材料を用いる場合の
ソースガスとしては、ＴＥＩｎ（トリエチルインジウ
ム）或いはＴＭＩｎ（トリメチルインジウム）等が用い
られる。シリコン系結晶材料の場合は、ＳｉＨ₂ ＣＩ₂
（ジクロルシラン）と水素の交互導入、或いはジクロル
シランとモノシランの交互導入等で、シリコン分子層エ
ピタキシャル成長層を形成できる。ＺｎＳｅ系結晶材料
の場合は、ＤＥＺｎとＨ₂ Ｓｅ（水素化セレン）、或い
はＤＥＺｎとＤＥＳｅ等をソースガスとして用いる。

【００５７】次に、この第２の実施例の動作について説
明する。図６は、極薄ヘテロバリアで障壁層６を形成し
た場合のポテンシャル分布を示す図である。極薄ヘテロ
バリアで障壁層を形成すると、図６に示すように、極薄
ヘテロバリアの価電子帯のポテンシャルが伝動帯にはみ
だすようになる。図２及び図６を参照して、表面電極３
に正の書き込みパルス電圧を印加すると、ＳＩＴのドレ
イン電圧による静電誘導効果によってポテンシャル分布
が変化するため、ソース領域７の電子はポテンシャル９
をトンネル現象で移動し、表面蓄積容量を急速に充電す
るとともに、フェルミエネルギーレベルとポテンシャル
分布は、電子が蓄積するためエネルギーが高い方向に変
化する。したがって、書き込みの時定数はＭＯＳキャパ
シタとｎｐｎ構造の抵抗で決定される。

【００５８】キャパシタに蓄積される電荷量はドレイン
領域２とソース領域７のフェルミレベルの差に相当する
量である。この差とヘテロバリア高さはｎｐｎ構造の真
性ゲート高さを決めるので、蓄積状態でのリーク電流の
うち、真性ゲートを越えて流れる電流成分の量を決め
る。つまり、メモリの保持特性に影響する。

【００５９】電子蓄積型メモリでは、本質的に蓄積領域
のポテンシャルが上がるために、この真性ゲートである
ポテンシャル９を越えて流れる電流成分が大きいと考え
られるが、ヘテロバリアが存在するので保持特性は良好
なものとなる。ここで、逆ゲートバイアス電圧を加えて
真性ゲートのポテンシャル９の高さを、より高くしてや
ると、さらにリーク電流は減少し、メモリの保持特性は
向上する。

【００６０】通常のＳＩＴメモリでは、逆ゲートバイア
スを印加すると同じパルス電圧では書き込み・読み出し
速度が遅くなるので書き込み・読み出し電圧をより高く
する必要があるが、ヘテロバリアを介してトンネル現象
によって書き込み・読み出しを行なうので高速に行なえ
る。以上述べたように、二端子メモリであるピンポンメ
モリは構成が単純で動作も容易であるので大容量メモリ
構成に適している。

【００６１】次に、本発明を三端子メモリに適用した第
３の実施例を説明する。図８は第３の実施例で三端子構
造の断面図である。図８において、ゲート領域１１’及
びゲート電極１１以外は、第１の実施例と同様である。
ゲート領域１１’は本実施例ではチャンネル側壁側から
ｎ⁺ ／ｉ／ｐ⁺ 構造を形成する。ゲート領域１１’のｎ
⁺ 層は極めて薄く数分子層の厚さしかない。ゲート領域
１１’のｎ⁺ 層は例えばセレン添加の４×１０¹⁹／ｃｃ
のキャリア密度を有している。ゲート領域１１’のｉ層
はチャンネル領域５に用いられるものと同様の高純度成
長層で、厚さは１００Å程度あれば十分である。

【００６２】ゲート領域１１’のｐ⁺ 層は本実施例では
Ｚｎ添加層で形成され、キャリア密度は６×１０¹⁹／ｃ
ｃ程度で厚さは１００Å程度あれば十分である。ゲート
領域１１’にはゲート金属でＧａＡｓに対する低抵抗金
属半導体接触を形成できるあらゆる金属の組み合わせが
適用できる。本実施例ではＴｉ／Ｐｔ／Ａｕを用いた。

【００６３】なお、Ｔｉ／Ｐｔ／Ａｕ電極構成はＰｔが
Ａｕの半導体側への進入を防ぐバリアメタルとして作用
するとの報告がある。しかし実際には、完全にＡｕなど
の拡散を防ぐことは困難であるし、蒸着法による構成で
は良質な界面の形成は望むべくもない。したがって、こ
の電極構成でもソース電極の部分で説明したようなエピ
タキシャルプロセスに引き続くその場の金属堆積工程
が、本発明の一分子層程度の厚さを持つ極薄多層半導体
構造の工程に適している。図８に示した本発明の構造は
極めて薄い層が多層積層しているので、高温での熱処理
は行なえない。したがって、ソース電極１０及びゲート
電極１１等の金属電極は非合金化処理で形成される。本
実施例では、高濃度ｐ⁺ バリア層６でドレイン蓄積領域
中のキャリアに対するトンネル障壁層を形成している。

【００６４】図８の構成断面図を例に、ＭＬＥ法による
製造工程を示す。第１の実施例の二端子型のメモリの製
造工程とほぼ同様であるが、第３の実施例の三端子型の
メモリ構成では、以下に述べるゲート領域１１’形成を
行なう点だけが異なっている。先ず、通常のホトリソグ
ラフィ技術によってゲートメサ部分を形成する。ゲート
メサ深さは、概ねｐ⁺ バリア層６にゲート領域が接続さ
れる深さとする。ドレイン／真性ゲート間距離は数十〜
数百Å程度の非常に浅いものとなるので、分子層エッチ
ング法等が効果的である。例えば塩素ガスを零度近辺の
低温で表面吸着させ、紫外線照射を行なうことで一分子
層程度の制御性でゲートメサ領域が形成できる。側壁は
良好な選択性を示す異方性エッチングである。この方法
は低温で且つプラズマ等のイオン衝撃がないから低ダメ
ージ工程である。したがって、分子層エピタキシャル成
長法とともに、非常に薄い数Å程度の多層薄膜構造を有
する素子構造形成には最適である。

【００６５】ゲートメサ領域を形成した後、再びゲート
領域１１’を再成長で形成する。ゲート領域１１’は、
例えば単なるｐ⁺ ホモ接合でもよい。ｎｐｎ構造の側壁
側をｎ⁺ あるいはｉ層としたｐ⁺ - ｉ- ｎ⁺ 接合のゲー
ト構造も適用可能である。ｐ⁺ 層は６×１０¹⁹／ｃｃの
キャリア密度で約１００Å程度、ｉ層は１×１０ ¹⁶／ｃ
ｃ程度で約１００Å程度、そしてｎ⁺ 層は４×１０¹⁹／
ｃｃ程度で数分子層である。多量の不純物を含む６×１
０¹⁹／ｃｃのｐ⁺ 層の結晶性が悪化するとき、ｐ⁺ 層は
５×１０¹⁸／ｃｃの２５０Å程度の層と、６×１０¹⁹／
ｃｃ程度のｐ⁺⁺層１００Åの２層構造とする。

【００６６】ゲート／ソースあるいはゲート／ドレイン
接合がトンネル注入によってブレークダウンすることを
防ぐには、概ね１００Å程度のｉ−ＧａＡｓ層があれば
十分である。更に接合特性を向上させる場合にはゲート
側壁にシリコン窒化膜等の絶縁層を形成した後にゲート
再成長を行なう。ゲート側壁の絶縁層は高濃度不純物添
加ソース領域とゲート領域間の絶縁耐圧向上に寄与す
る。その他、分子層エピタキシャル成長法によるＡｌＧ
ａＡｓヘテロゲートあるいはＭＩＳゲート等が適用され
る。いずれの場合も静電誘導効果によってトンネル障壁
幅あるいは高さを制御可能である構造であればかまわな
い。

【００６７】次に、第３の実施例における動作について
説明する。図８を参照して、メモリ動作の書き込み時と
読み込み時にチャンネル領域５’に存在するポテンシャ
ルを下げるかあるいは除去する程度にパルス電圧をゲー
ト１１に印加することによって、ｐ⁺ バリア層である障
壁層６のバリア高さあるいは実効的なバリア幅を下げて
書き込み・読み込み時のｎｐｎ構造の抵抗を下げ、二端
子構成のピンポンメモリよりも高速に動作するメモリを
構成することができる。またゲート１１にパルス電圧を
印加することによって、トンネル障壁層となる障壁層６
のトンネル遷移確率を増大せしめてｎｐｎ構造の抵抗を
下げ、ドレイン側蓄積領域のビット情報の書き込み・読
み出しを行なうことが出来る。

【００６８】メモリセルの保持特性を向上させるために
電子蓄積状態で逆ゲートバイアス電圧を加えておいて、
読み出し・書き込み時に逆ゲート電圧を打ち消すゲート
パルス電圧を加えることによって、書き込み・読みだし
電圧を高くすることなしに高速な動作ができる。また適
切なゲートバイアスを印加することによって、ヘテロバ
リアのトンネル遷移確率を減少せしめて書き込み・読み
込み動作を行なうことができる。

【００６９】ゲートポテンシャルを第１の実施例のよう
に一層のｐ⁺ バリア層、あるいは、第２の実施例のよう
にヘテロバリア層で形成する構成ばかりでなく、例えば
２重ヘテロバリアあるいはｎｐ⁺ ｎｐ⁺ 構造の多重ｐ⁺
バリア層となる障壁層によって構成すれば、ドレイン側
蓄積容量に蓄積されたキャリアの保持特性は、多重量子
井戸のトンネル遷移が合致する外部ゲート電圧のときの
み蓄積したキャリアの書き込み・読み出しが行なえるよ
うになる。これを第４の実施例として、詳細に説明す
る。

【００７０】第４の実施例では、図８に示す障壁層６を
二つの厚さの異なる極薄ヘテロ構造として量子井戸層を
形成した。その他の構成は実施例３と同様である。以
下、この第４の実施例における多重量子井戸構造を有す
る半導体デバイスの動作を説明する。図９は多重量子井
戸構造のポテンシャル図である。図９において、実線は
ゼロバイアス時のポテンシャル分布と共鳴準位を示し、
点線は外部バイアス電圧印加時のポテンシャル分布と共
鳴準位を示す。量子井戸様ポテンシャル１２内で形成さ
れる量子化準位（或いは共鳴準位）は、図９に示すよう
に、量子井戸幅Ｌ_Z と次数ｎとの関数で決定される固有
エネルギ準位Ｅ_n を有する。したがって、適切な量子井
戸幅Ｌ_Z1、Ｌ_Z2を決定することによって、第一の量子井
戸及び第二の量子井戸にそれぞれ異なる量子化準位
Ｅ_n1、Ｅ_n2を形成することができる。

【００７１】初期状態ではＥ_n1（図９の１４で示す量子
化準位）とＥ_n2（図９の１６で示す量子化準位）は一致
しないから、トンネル遷移確率はほとんどなく、キャリ
アの流れは生じない。例えば、正の書き込み電圧パルス
を表面金属電極３に印加して表面金属電極のポテンシャ
ル１０を下げることによって、静電誘導効果で障壁層６
のポテンシャル１２を下げると、それぞれの量子井戸に
形成されている量子化準位Ｅ_n1（図９の１４で示す量子
化準位）とＥ_n2（図９の１８で示す共鳴準位）とが一致
し、ポテンシャル１０のトンネル遷移確率が増大して、
ソース領域から表面蓄積領域へ電子が流れて蓄積され、
書き込み動作が完了する。書き込み動作が完了し、表面
に電子蓄積が生じる結果、表面ポテンシャルが上昇して
も、それぞれの量子井戸に形成される量子化準位Ｅ
_n1（図９の１４で示す量子化準位）とＥ_n2（図９の１６
で示す量子化準位）とが一致しないから、障壁層６を流
れるリーク電流はほとんどなく、良好な保持特性が得ら
れる。

【００７２】次に、表面金属電極３に負の読み出し電圧
パルスを印加するか、或いはソース電極に正の読み込み
電圧パルスを印加して、表面金属電極３のポテンシャル
１０を半導体側に対して相対的に上げると、再びそれぞ
れの量子井戸に形成される量子化準位Ｅ_n1（図９の１４
で示す量子化準位）とＥ_n2（図９の１８で示す共鳴準
位）とが一致し、障壁層６のポテンシャル９のトンネル
遷移確率が生じるから、電荷蓄積領域からソース側への
電子の移動がトンネル現象で生じ、極めて高速で読み出
し動作が行なえる。

【００７３】次に、第５の実施例について説明する。図
８に示す障壁層６をホモ接合として三端子のトランジス
タを構成する。ホモ接合は第１の実施例と同様である。
本実施例では、図８に示すドレイン蓄積領域２とトンネ
ル障壁層６で形成される真性ゲート領域のポテンシャル
９（図１０を参照）の鞍部の距離Ｌをキャリアの平均自
由行程以下程度に構成する。ｎ^- チャンネル層５及び
５’は不純物等の散乱を受けないように、なるべく高純
度で欠陥がないことが望ましい。ＧａＡｓの場合、ドレ
イン蓄積層２とトンネル障壁層の距離はその間のｎ^- チ
ャンネル層５’のキャリア密度で変わるが、キャリア密
度が１×１０¹⁴／ｃｃ以下程度から１×１０¹⁷／ｃｃ程
度で数十〜数百Å程度である。

【００７４】次に、この第５の実施例の動作を説明す
る。図１０にその動作を示すポテンシャル分布図と電子
のエネルギー分布を示す。図１０において、斜線で示す
領域２２は電子のエネルギーと運動量の関係を示すもの
である。ゲート電極１１に電圧を印加するとポテンシャ
ル９の高さと幅を制御でき、蓄積電子２０がポテンシャ
ル９の山を越えて移動する。蓄積領域に蓄積されたキャ
リアは真性ゲート領域まで拡散現象で到達するのではな
く、バリスティック伝導によって到達するので、書き込
み・読み出し速度は更に向上する。本実施例の場合、ト
ンネルによりバリア層を通過する構造でなくても、ポテ
ンシャルバリア高さの変化による電流値の変化量が通常
のバイポーラトランジスタ（ＢＰＴ：bipolar transist
or) に比べて格段に大きくできるから、集積化が進み、
単位メモリセルに蓄積されるキャリアの数が減少しても
十分な信号を得ることが出来る。

【００７５】つまり、本実施例の構成では、障壁層６は
空乏化しており、半導体メモリ動作中の書き込み・読み
出し動作でソース領域から蓄積領域へのキャリアの蓄積
及び蓄積領域からソース領域へのキャリアの引出しの際
に、電子等のキャリアは障壁層を内部電界によるドリフ
トで移動するから、高速動作が可能である。さらに、障
壁層のポテンシャル９の高さ及び幅は静電誘導効果によ
って制御できる。以上はトランジスタとしての動作であ
るが、半導体メモリは蓄積容量とトランジスタとの組合
せで構成され、その動作速度は蓄積容量のトランジスタ
による充放電時定数で決まるから、半導体メモリの高速
動作が可能となる。

【００７６】本実施例の構成による半導体デバイスは、
読み出し・書き込みがトンネル現象によって伝達される
から、究極的には不確定性原理で観察可能な時間範囲ま
で高速に伝達される。メモリセルとして熱電子放射型Ｓ
ＩＴを用いると、低バイアス電圧でゲートポテンシャル
変化による電流変化量が大きいため、動作に寄与する電
子数が微細化によって減少しても、ノイズレベルそのも
のも従来のバイポーラトランジスタ（ＢＰＴ：bipolar
transistor）等より小さいが、ノイズレベルに埋もれる
ことなく動作する。また、ビット情報を破壊的に読み出
し・書き込みするダイナミックメモリも構成できるし、
ビット情報を保持したまま読み出し・書き込みできるス
タティックメモリも構成できる。

【００７７】次に第６の実施例を説明する。この実施例
は、第３の実施例における障壁層６を極薄の絶縁層で構
成したものであり、その他の構成は第３の実施例と同様
である。この極薄の絶縁層は１〜１５０Å程度に形成す
る。その際には特に界面欠陥密度を低減することが肝要
である。この程度の極薄層であれば、ゲート電極１１に
電圧を印加することによって、絶縁層におけるポテンシ
ャル分布を制御することができる。したがって、この実
施例における作用・効果は第５の実施例と同様の作用・
効果を有する。

【００７８】次に、第７の実施例を説明する。これまで
の構成は、図２及び図８に示すように、蓄積容量が薄い
絶縁膜４を介した高濃度不純物添加層であるドレイン領
域２と金属電極３のＭＯＳキャパシタで構成されてい
る。しかし、金属電極に限らず半導体／絶縁膜／高濃度
不純物添加ドレイン層の構成による電界効果によって、
ビット情報を蓄積することが可能である。いずれの構成
でも蓄積されたビット情報の書き込み・読み込み動作は
蓄積層直近に配置された極薄トンネル障壁層を介してト
ンネル現象によって極めて高速に行われ、且つトンネル
障壁層によって良好な保持特性が得られる。

【００７９】

【発明の効果】以上の説明で明らかなように、本発明の
半導体デバイスでは、極薄障壁層に空乏化領域が生じて
おり、外部電界によって極薄障壁層のポテンシャルの高
さと幅を制御でき、また極薄障壁層がトンネル現象を生
じるトンネル障壁層となる。これによって、キャリアが
トンネル障壁層で形成される真性ゲート領域をトンネル
現象で移動するので、高速の読み出し・書き込みができ
るという効果を有する。しかもトンネル現象を用いてい
るので低雑音であるから、動作に寄与する電子数が減少
していっても動作できるという効果を有する。さらに、
トンネル現象でキャリア移動を行なうから、本質的に低
消費電力動作が可能になる。

【００８０】キャリアを蓄積する半導体メモリを構成し
た場合、極薄障壁層のポテンシャルによって蓄積された
キャリアのリーク電流をなくすことができるという効果
を有する。また、極薄障壁層のポテンシャルの高さと幅
を制御でき、トンネル現象を生じさせるので、蓄積キャ
リアがトンネル障壁層で形成される真性ゲート領域をト
ンネル現象で移動するため、高速の読み込み・書き込み
ができるという効果を有する。

【００８１】量子井戸様ポテンシャル分布を形成する構
成ではゲートバイアス電圧によってゲートポテンシャル
を制御でき、ゲート領域に形成される量子化準位を一致
させると、トンネル遷移確率が生じ、電荷の移動を行う
ことができるという効果を有する。これは量子現象であ
るので、原理的には不確定性原理によって観察可能な時
間範囲の限界まで応答時間を短縮できる。トンネル現象
で電荷の受け渡しを行なうので、ゲート領域の量子化準
位が一致しない場合は、非常に小さなリーク電流でビッ
ト情報を遮断・保持できるという効果を有する。

【００８２】極薄障壁層を挟んだ、ドレイン領域と障壁
層とソース領域のｎｐｎまたはｐｎｐ接合を有する半導
体デバイスでは、チャンネル層がなくても電荷中性条件
を満たす空乏層が存在し、この空乏化領域を実質的なチ
ャンネル層にできる。この空乏化領域は外部電界によっ
て、そのポテンシャルの高さと幅を制御できるから、超
高速動作するとともに、高集積化が可能になる。

【００８３】ドレイン領域を例えば電荷の蓄積領域にし
て、このドレイン蓄積領域とトンネル障壁層で形成され
る真性ゲートポテンシャル鞍部の距離をキャリアの平均
自由行程以下程度にした半導体デバイスでは、蓄積領域
に蓄積されたキャリアは真性ゲート領域まで拡散現象で
到達するのではなく、例えばバリステイック伝導によっ
て到達させることができる。これによって、トンネル現
象で障壁層のポテンシャルを通過する構造でなくても、
障壁層のポテンシャル高さの変化による電流値の変化量
を大きくでき、半導体デバイスの動作速度を向上させる
ことができるという効果を有する。また、半導体デバイ
スの高集積化ができるとともに、蓄積されるキャリアの
数が現象しても十分な信号を得ることができるという効
果を有する。

【００８４】半導体デバイスの製造方法では、電極を形
成する工程を成長装置から取り出さないで、その場で選
択的に金属堆積及び低抵抗半導体堆積、或いは両方を行
うので、空気に晒す工程をなくすことができる。これに
よって、結晶成長した表面に酸化膜ができず、良質の電
極半導体接触を形成できるという効果を有する。

【００８５】また、ゲートメサ部を形成する半導体デバ
イスの製造方法では、ゲートメサ部を形成する工程を成
長装置から取り出さないで、その場で選択的に光照射低
温エッチングをすることにより、分子層程度のｎｐｎ構
造にも損傷を与えず、また、形成されている側壁にも損
傷を与えないという効果を有する。

【００８６】さらに、ソース領域を形成する工程の前工
程として、ＡｓＨ₃ 雰囲気で表面を処理することによ
り、分子層程度の極薄ｎｐｎ構造を破壊することなく良
好な成長界面を得ることができるという効果を有する。

【図面の簡単な説明】

【図１】ｎｐｎ型バイポーラトランジスタのポテンシャ
ル分布図である。

【図２】本発明の第１の実施例の構成を示す断面図であ
る。

【図３】図２のチャンネル中央Ａ−Ａ’断面及びドレイ
ン領域を通るＢ−Ｂ’断面のポテンシャル分布を半導体
領域で重ねて示した概略図である。

【図４】（ａ）は二端子メモリのバイアス電圧がゼロの
初期状態のポテンシャル分布を示す概念図、（ｂ）は二
端子メモリの書き込み動作時におけるポテンシャル分布
の変化を示す概略図、（ｃ）は二端子メモリの電荷蓄積
状態のポテンシャル分布を示す概略図、（ｄ）は二端子
メモリの読み出し動作時におけるポテンシャル分布の変
化を示す概略図である。

【図５】本発明の第２の実施例の構成を示す断面図であ
る。

【図６】第２の実施例における極薄ヘテロバリアでトン
ネル障壁層を形成した場合のポテンシャル分布を示す概
略図である。

【図７】チャンネルのないデバイス構造の断面図であ
る。

【図８】本発明の第３の実施例の構成を示す断面図であ
る。

【図９】本発明の第４の実施例のゼロバイアスと外部バ
イアス印加時の量子井戸構造のポテンシャル分布の変化
を示す図である。

【図１０】ドレイン蓄積領域とトンネル障壁層で形成さ
れる真性ゲートポテンシャル鞍部の距離をキャリアの平
均自由行程以下程度にした場合のポテンシャル分布図で
ある。

【符号の説明】

２ ｎ⁺ ドレイン領域 ３ 金属 ４ 絶縁膜 ５、５’ ｎ^- チャンネル ６ 障壁層 ７ ｎ⁺ ソース領域 ８ ｎ⁺ 基板結晶 ９ 真性ゲート領域のポテンシャル １０ ソース電極 １１ ゲート電極 １１’ ゲート領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 H01L 29/80

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、ソース領域と、チャン
   ネル領域と、ドレイン領域と、絶縁層と、電極とを有す
   る半導体デバイスにおいて、ソース領域とドレイン領域
   間のチャンネル領域に、外部電圧の供給によってポテン
   シャルを制御できる極薄障壁層を挟んだことを特徴とす
   る半導体デバイス。
2. 【請求項２】 半導体基板上に、ソース領域と、チャン
   ネル領域と、ドレイン領域と、電荷蓄積層と、絶縁層
   と、電極とを有する半導体メモリにおいて、ソース領域
   とドレイン領域間のチャンネル領域に、外部電圧の供給
   によってポテンシャルを制御できる極薄障壁層を挟んだ
   ことを特徴とする半導体デバイス。
3. 【請求項３】 ドレイン領域と障壁層とソース領域とが
   積層された構造を有する半導体デバイスであって、障壁
   層を極薄層で形成し、上記積層された構造に金属学的な
   チャンネル領域のないことを特徴とする半導体デバイ
   ス。
4. 【請求項４】 半導体基板上に、順次、ソース領域と、
   第一のチャンネル領域と、極薄障壁層と、第二のチャン
   ネル領域と、ドレイン領域と、絶縁層と、電極とを有
   し、ドレイン領域と極薄障壁層で形成される真性ゲート
   ポテンシャル鞍部の距離を平均自由行程以下に形成した
   ことを特徴とする半導体デバイス。
5. 【請求項５】 前記障壁層が、極薄ホモ接合構造である
   ことを特徴とする請求項１，２，３又は４記載の半導体
   デバイス。
6. 【請求項６】 前記障壁層が、極薄ヘテロ接合構造であ
   ることを特徴とする請求項１，２，３又は４記載の半導
   体デバイス。
7. 【請求項７】 前記障壁層が、極薄絶縁層で形成されて
   いることを特徴とする請求項１，２，３又は４記載の半
   導体デバイス。
8. 【請求項８】 前記障壁層が、極薄ヘテロ接合で形成さ
   れ、量子井戸ポテンシャルを形成することを特徴とする
   請求項１，２，３又は４記載の半導体デバイス。
9. 【請求項９】 半導体基板上に、ソース領域を形成する
   第１の工程と、第一のチャンネル領域を形成する第２の
   工程と、障壁層を形成する第３の工程と、第二のチャン
   ネル領域を形成する第４の工程と、ドレイン領域を形成
   する第５の工程と、絶縁層を形成する第６の工程と、ド
   レイン領域に対応する表面電極を形成する第７の工程
   と、ソース電極を形成する第８の工程を有する半導体デ
   バイスの製造方法であって、 電極を形成する上記第７の工程と第９の工程が、成長装
   置から取り出さないでその場で選択的に金属堆積及び低
   抵抗半導体堆積、或いは両方を行う工程としたことを特
   徴とする半導体デバイスの製造方法。
10. 【請求項１０】 前記ソース領域を形成する第１の工程
    が、ＧａＡｓ結晶基板を特定温度の下、ＡｓＨ₃ 雰囲気
    中で表面処理を行う前工程を有する工程であることを特
    徴とする請求項９記載の半導体デバイスの製造方法。
11. 【請求項１１】 半導体基板上に、ソース領域を形成す
    る第１の工程と、第一のチャンネル領域を形成する第２
    の工程と、障壁層を形成する第３の工程と、第二のチャ
    ンネル領域を形成する第４の工程と、ドレイン領域を形
    成する第５の工程と、絶縁層を形成する第６の工程と、
    ゲートメサ部を形成する第７の工程と、ゲート領域を形
    成する第８の工程と、ドレイン領域に対応する表面電極
    を形成する第９の工程と、ソース電極を形成する第１０
    の工程を有する半導体デバイスの製造方法であって、 上記ゲートメサ部を形成する工程が、その場で光照射低
    温エッチングである工程としたことを特徴とする半導体
    デバイスの製造方法。
12. 【請求項１２】 前記光照射低温エッチングが、ＧａＡ
    ｓ結晶基板の表面に吸着させた塩素ガスによる分子層エ
    ッチング工程としたことを特徴とする請求項１１記載の
    半導体デバイスの製造方法。
13. 【請求項１３】 前記ソース領域を形成する第１の工程
    が、ＧａＡｓ結晶基板を特定温度の下、ＡｓＨ₃ 雰囲気
    中で表面処理を行う前工程を有する工程であることを特
    徴とする請求項１１記載の半導体デバイスの製造方法。