JPH1093107A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH1093107A JPH1093107A JP24652596A JP24652596A JPH1093107A JP H1093107 A JPH1093107 A JP H1093107A JP 24652596 A JP24652596 A JP 24652596A JP 24652596 A JP24652596 A JP 24652596A JP H1093107 A JPH1093107 A JP H1093107A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体デバイスに利
用し、高密度集積化に適して高速動作するための半導体
デバイス及びその製造方法に関し、特にゲート・ドレイ
ン間の浮遊容量を極めて小さくするのに適した半導体デ
バイス及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device which is used for a semiconductor device and operates at a high speed suitable for high-density integration and a method for manufacturing the same. The present invention relates to a suitable semiconductor device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近時、半導体デバイスの高集積化は飛躍
的に進展し、既に従来技術により１６Ｍビットメモリの
量産化が始まっており、６４Ｍビット及び１Ｇビットメ
モリの試作品も続々発表されている。しかし、従来の半
導体デバイス構造の微細化は主にパターンサイズの微細
化によっており、したがってフォトリソグラフィー精度
に制限されざるを得ない。そして半導体デバイスの高速
化は、フォトリソグラフィー精度の向上による素子パタ
ーンサイズの微細化により、浮遊容量を減少させること
によっているのが現状であった。2. Description of the Related Art In recent years, high integration of semiconductor devices has progressed remarkably, and mass production of 16 Mbit memory has already begun with conventional technology. Prototypes of 64 Mbit and 1 Gbit memory have been announced one after another. I have. However, the miniaturization of the conventional semiconductor device structure is mainly due to the miniaturization of the pattern size, and therefore, it must be limited to the photolithography accuracy. At present, the speed of a semiconductor device is increased by reducing the stray capacitance by miniaturizing an element pattern size by improving photolithography accuracy.
【０００３】このような点に鑑み、本発明者等は既に静
電誘導トランジスタを発明し、その性能を極限まで高め
得る理想型静電誘導トランジスタを提案している（以
下、この理想型静電誘導トランジスタを「ＩＳＩＴ装
置」と記す。）。In view of the above, the present inventors have already invented an electrostatic induction transistor, and have proposed an ideal type electrostatic induction transistor capable of maximizing its performance (hereinafter, this ideal type electrostatic induction transistor will be described below). The induction transistor is referred to as “ISIT device”.)
【０００４】このＩＳＩＴ装置は、高濃度不純物領域か
らなるソース領域からのキャリアがポテンシャルバリア
を通じてドレイン領域に到達する際、結晶格子との衝突
なしにキャリア熱速度でドレインまで到達する極限の微
細化が行われているため、極めて高速に動作するトラン
ジスタである。ポテンシャルバリアは外部ゲート電圧と
ソース・ドレインバイアス電圧による静電誘導効果によ
って制御されるから、更に高速動作が期待される構成と
なっている。またソース領域からのキャリア注入がトン
ネル現象による構成のものをも提案し、これをＩＳＩＴ
Ｔと称している。In this ISIT device, when carriers from a source region composed of a high-concentration impurity region reach a drain region through a potential barrier, the miniaturization is extremely limited to reach the drain at a carrier heat velocity without collision with a crystal lattice. Since it is performed, the transistor operates at extremely high speed. Since the potential barrier is controlled by the electrostatic induction effect of the external gate voltage and the source / drain bias voltage, a further high-speed operation is expected. In addition, we have proposed a configuration in which carrier injection from the source region is based on the tunnel phenomenon.
It is called T.
【０００５】このＩＳＩＴＴは、ポテンシャルバリア或
いはトンネル注入層のトンネル確率が外部ゲート電圧及
びソース・ドレインバイアス電圧によって制御されるか
ら、更に極限の高速性能を発揮するものと期待される。
このようにキャリアが結晶格子と衝突なしに到達する距
離は、例えばＧａＡｓの場合、約１００ｎｍ程度であ
り、Ｓｉの場合では約８ｎｍ程度となる。このようなＩ
ＳＩＴ装置及びＩＳＩＴＴ装置では、極限の微細化が必
然的に行われるから、高速動作はもとより本質的に高集
積化に適した構造である。またＳＩＴ装置は表面伝導で
はなくバルク伝導であるから極めて高速であり、さらに
高純度結晶領域がキャリア伝導層であるから本質的に低
雑音であり、その低消費電力性からも大容量化に適して
いる。[0005] This ISITT is expected to exhibit a further extreme high-speed performance because the tunneling probability of the potential barrier or the tunnel injection layer is controlled by the external gate voltage and the source / drain bias voltage.
Thus, the distance that the carrier reaches without collision with the crystal lattice is, for example, about 100 nm in the case of GaAs, and about 8 nm in the case of Si. Such an I
Since the SIT device and the ISITT device are inevitably miniaturized, the structure is essentially suitable for high integration as well as high-speed operation. In addition, the SIT device is extremely fast because it is bulk conduction instead of surface conduction, and is inherently low noise because the high-purity crystal region is a carrier conduction layer, and is suitable for large capacity due to its low power consumption. ing.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来のようなＩＳＩＴ装置及びＩＳＩＴＴ装置では、ソー
ス・ドレイン間距離がＧａＡｓの場合約１００ｎｍ、Ｓ
ｉの場合約８ｎｍと分子層オーダーの極限の微細化が行
われるに従ってゲート・ドレイン間距離も短くなり、ゲ
ート・ドレイン間容量も増大する。したがって、ゲート
・ドレイン間浮遊容量の増大を招き、デバイスの動作速
度の低下を招来する恐れがある。However, in the above-mentioned conventional ISIT device and ISITT device, when the distance between the source and the drain is GaAs, it is about 100 nm, and
In the case of i, the distance between the gate and the drain is shortened and the capacitance between the gate and the drain is increased as the size is reduced to about 8 nm, which is the order of the molecular layer. Therefore, the floating capacitance between the gate and the drain may be increased, and the operating speed of the device may be reduced.
【０００７】そこで、本発明は高速動作ができ、ゲート
・ドレイン間浮遊容量が極めて小さい半導体デバイス及
びその製造方法を提供することを目的とする。It is therefore an object of the present invention to provide a semiconductor device which can operate at high speed and has a very small gate-drain stray capacitance and a method of manufacturing the same.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体デバイス及びその製造方法は、半導
体基板上に、分子層エピタキシャル成長層の低温成長と
選択性と極限の成長層膜厚制御性を用いて、本来的には
低抵抗半導体領域であったドレイン領域の一部を、例え
ば同族元素のイオン注入によって局部的に高抵抗になし
た領域上に、再成長ゲート領域の電気的活性層を形成す
る構成としたものである。In order to achieve the above object, the present invention provides a semiconductor device and a method for manufacturing the same, comprising the steps of: growing a low molecular weight epitaxial growth layer on a semiconductor substrate; By using the controllability, a part of the drain region, which was originally a low-resistance semiconductor region, is partially changed to a high-resistance region by, for example, ion implantation of a homologous element. In this configuration, an active layer is formed.
【０００９】すなわち、 請求項１に記載の半導体デバ
イスは、半導体基板上に積層されたドレイン領域の一部
に選択的に形成された高抵抗領域と、高抵抗領域上に形
成された再成長ゲート領域を有する構成とした。That is, in the semiconductor device according to the first aspect, a high-resistance region selectively formed in a part of a drain region stacked on a semiconductor substrate, and a regrown gate formed on the high-resistance region. It was configured to have a region.
【００１０】さらに、請求項２に記載の半導体デバイス
は、半導体基板上に、第一導伝型の高濃度不純物添加層
よりなるドレイン領域と、反対導伝型ポテンシャルバリ
ア層と、第一導伝型の高濃度不純物添加層よりなるソー
ス領域と、ポテンシャルバリア層側壁とドレイン領域上
にわたって形成された再成長ゲート領域とを有する半導
体デバイスであって、再成長ゲート領域は選択的に高抵
抗化されたドレイン領域上に形成され、ゲート領域に印
加される電圧によってポテンシャルバリア層のポテンシ
ャルバリア高さを制御することにより、ソース領域から
ドレイン領域へのキャリア伝導を制御する構成を備える
ものである。Further, in the semiconductor device according to the present invention, the first conductive type high-concentration impurity-doped drain region, the opposite conductive potential barrier layer, and the first conductive type are formed on the semiconductor substrate. Device having a source region composed of a high-concentration impurity-doped layer and a regrown gate region formed over a potential barrier layer sidewall and a drain region, wherein the regrown gate region has a selectively increased resistance. And a carrier formed from the source region to the drain region by controlling the potential barrier height of the potential barrier layer by a voltage applied to the gate region.
【００１１】また、請求項３に記載の半導体デバイス
は、上記構成にあってソース領域とポテンシャルバリア
層間距離が、キャリア平均自由行程以下である構成とし
た。さらに、請求項４に記載の半導体デバイスは、再成
長ゲート領域が、極薄ヘテロ接合である構成とした。ま
た、請求項５に記載の半導体デバイスは、再成長ゲート
領域が、極薄ホモ接合である構成とした。さらに、請求
項６に記載の半導体デバイスは、再成長ゲート領域が、
極薄絶縁層である構成とした。また、請求項７に記載の
半導体デバイスは、半導体基板が高抵抗半導体基板であ
る構成とした。さらに、請求項８に記載の半導体デバイ
スは、選択的に高抵抗化された領域が同族元素イオン注
入された領域である構成を備えるものである。In the semiconductor device according to the present invention, the distance between the source region and the potential barrier layer is not more than the carrier mean free path. Further, the semiconductor device according to claim 4 is configured such that the regrown gate region is an ultra-thin heterojunction. The semiconductor device according to claim 5 has a configuration in which the regrown gate region is an ultra-thin homojunction. Furthermore, in the semiconductor device according to claim 6, the regrowth gate region includes:
It was configured to be an extremely thin insulating layer. The semiconductor device according to claim 7 is configured such that the semiconductor substrate is a high-resistance semiconductor substrate. Further, the semiconductor device according to claim 8 has a configuration in which the region where the resistance is selectively increased is a region into which a homologous element ion is implanted.
【００１２】このような構成の半導体デバイスでは、部
分的に高抵抗になした領域上にゲート領域を形成するか
ら、ゲート・ドレイン間浮遊容量が極めて小さくなる。
したがって、半導体デバイスの動作が極めて高速にな
る。また、ソース・ドレインバイアス電圧及び外部ゲー
ト電圧によるポテンシャルバリアの静電誘導効果で制御
し、キャリアが結晶格子と衝突しない伝導機構によって
電流が流れる。したがって、極めて高速な動作ができ
る。さらに、キャリア伝導がトンネル機構による構成で
は更に高速な動作ができるようになる。In the semiconductor device having such a configuration, the gate region is formed on a region having a partially high resistance, so that the floating capacitance between the gate and the drain becomes extremely small.
Therefore, the operation of the semiconductor device becomes extremely fast. In addition, the current is controlled by a conduction mechanism in which the carrier is controlled by the electrostatic induction effect of the potential barrier by the source / drain bias voltage and the external gate voltage so that the carrier does not collide with the crystal lattice. Therefore, an extremely high-speed operation can be performed. Further, in a configuration in which carrier conduction is performed by a tunnel mechanism, higher-speed operation can be performed.
【００１３】次に、請求項９に記載の半導体デバイスの
製造方法は、半導体基板上に、第一導伝型の高濃度不純
物添加層よりなる極薄ドレイン領域を形成する工程と、
反対導伝型ポテンシャルバリア層と第一導伝型の高濃度
不純物添加層よりなる極薄ソース領域を形成する工程
と、ドレイン領域とポテンシャルバリア層とソース領域
からなるｎｐｎ或いはｐｎｐ構造島をエッチングによっ
て形成して、ポテンシャルバリア層が露出する溝部を形
成する工程と、溝部表面を清浄化する工程と、溝部の底
部のドレイン領域を高抵抗化する工程と、溝部に再成長
極薄ゲート領域を選択的に形成する工程と、ソース領域
とドレイン領域と再成長ゲート領域に電極を形成する工
程とを備えるものである。Next, a method of manufacturing a semiconductor device according to a ninth aspect of the present invention provides a method of manufacturing a semiconductor device, comprising:
A step of forming an ultra-thin source region composed of the opposite conduction type potential barrier layer and the first conduction type high-concentration impurity doped layer, and etching an npn or pnp structure island composed of the drain region, the potential barrier layer and the source region by etching Forming, forming a groove where the potential barrier layer is exposed, cleaning the surface of the groove, increasing the resistance of the drain region at the bottom of the groove, and selecting a regrown ultra-thin gate region in the groove. And a step of forming electrodes in the source region, the drain region, and the regrown gate region.
【００１４】また、請求項１０に記載の半導体デバイス
の製造方法は、上記構成にあって極薄ソース領域とポテ
ンシャルバリア層とドレイン領域とを形成する工程が分
子層エピタキシャル成長法による構成とした。さらに、
請求項１１に記載の半導体デバイスの製造方法は、溝部
を形成する工程が、ハロゲン系ガスエッチング工程によ
る構成とした。また、請求項１２に記載の半導体デバイ
スの製造方法は、溝部の底部のドレイン領域を高抵抗化
する工程が、同族元素イオン注入法による構成とした。
さらに、請求項１３に記載の半導体デバイス製造方法
は、溝部表面を清浄化する工程が、低温表面処理工程に
よる構成とした。また、請求項１４記載の半導体デバイ
スの製造方法は、半導体基板がＧａＡｓで極薄ソース領
域の溝部表面を清浄化する工程とポテンシャルバリア層
表面を清浄化する工程が、アルシン雰囲気で行う低温表
面処理工程による構成とした。さらに、請求項１５記載
の半導体デバイスの製造方法は、ポテンシャルバリア層
上に再成長極薄ゲート領域を選択的に形成する工程が、
分子層エピタキシャル成長法による構成とした。また、
請求項１６に記載の半導体デバイスの製造方法は、ソー
ス領域とドレイン領域と再成長ゲート領域とに電極を形
成する工程が、表面の自然極薄絶縁層を除去し不純物濃
度の極表面濃度を低下させない低温表面処理を施した金
属堆積或いは低抵抗金属半導体接触による構成とした。
さらに、請求項１７に記載の半導体デバイスの製造方法
は、ソース領域とドレイン領域と再成長ゲート領域に電
極を形成する工程が、表面の自然極薄絶縁層を形成せず
不純物濃度の極表面濃度を低下させないその場金属堆積
或いは低抵抗金属半導体接触による構成とした。According to a tenth aspect of the present invention, in the above structure, the step of forming the ultrathin source region, the potential barrier layer, and the drain region is performed by a molecular layer epitaxial growth method. further,
In the method of manufacturing a semiconductor device according to the eleventh aspect, the step of forming the groove is configured by a halogen-based gas etching step. In the method of manufacturing a semiconductor device according to the twelfth aspect, the step of increasing the resistance of the drain region at the bottom of the groove is performed by a homologous element ion implantation method.
Further, in the method of manufacturing a semiconductor device according to claim 13, the step of cleaning the surface of the groove is constituted by a low-temperature surface treatment step. The method for manufacturing a semiconductor device according to claim 14, wherein the step of cleaning the surface of the trench in the ultra-thin source region and the step of cleaning the surface of the potential barrier layer are performed in an arsine atmosphere. The configuration is based on the process. Further, in the method of manufacturing a semiconductor device according to claim 15, the step of selectively forming the regrown ultrathin gate region on the potential barrier layer comprises:
The structure was based on the molecular layer epitaxial growth method. Also,
17. The method of manufacturing a semiconductor device according to claim 16, wherein the step of forming the electrodes in the source region, the drain region, and the regrown gate region removes the natural ultra-thin insulating layer on the surface and lowers the impurity concentration. A low-temperature surface treatment is performed to prevent metal deposition or low-resistance metal semiconductor contact.
Further, in the method of manufacturing a semiconductor device according to claim 17, the step of forming electrodes in the source region, the drain region, and the regrown gate region is performed without forming a natural ultra-thin insulating layer on the surface. In-situ metal deposition or low-resistance metal-semiconductor contact is used so as not to lower the resistance.
【００１５】このような構成の半導体デバイスの製造方
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合が形成され、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域が形成される。In the method of manufacturing a semiconductor device having such a structure, a source region / potential barrier layer / drain region junction is formed in the order of a molecular layer, and a good junction is formed in a region having a high resistance over the potential barrier layer and the drain region. A regrown gate region is formed.
【００１６】さらに、極薄ソース領域，ポテンシャルバ
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法によるので、低
温で位置制御された分子層オーダーの極薄膜を形成する
ことができる。さらに、溝部表面及びポテンシャルバリ
ア層表面を低温で清浄化処理する工程を備えているた
め、ポテンシャルバリア層とゲート領域接合面が極めて
良好に形成される。また、本発明により電極を形成する
工程において、表面の酸化膜を除去し或いは酸化膜を形
成させない工程を備えているため、極めて低抵抗な金属
半導体接触が形成される。Further, since the steps of forming the ultra-thin source region, potential barrier layer, drain region and regrown ultra-thin gate region are performed by the molecular layer epitaxial growth method, an ultra-thin film whose position is controlled at a low temperature on the order of the molecular layer is formed. be able to. Furthermore, since a step of cleaning the surface of the groove and the surface of the potential barrier layer at a low temperature is provided, the junction surface between the potential barrier layer and the gate region is formed extremely well. Further, in the step of forming an electrode according to the present invention, a step of removing an oxide film on the surface or not forming an oxide film is provided, so that a metal semiconductor contact with extremely low resistance is formed.
【００１７】[0017]
【発明の実施の形態】以下、図面に示した実施形態に基
づいて本発明を詳細に説明する。図１は、この半導体デ
バイスの実施形態の構造断面図を示す。本実施形態はＩ
ＳＩＴ装置であり、半導体基板としてＧａＡｓ結晶を用
いている。図１において、半導体デバイス１２は、高抵
抗ＧａＡｓ基板結晶１上に順次、ｎ+ ドレイン領域５
と、高純度ＧａＡｓ成長層５’と、ｐ+ ポテンシャルバ
リア層４と、高純度ＧａＡｓ成長層２’と、ｎ+ ソース
領域２と、ｎ+ コンタクト層１０と、ソース金属電極３
とが積層され、上記高純度ＧａＡｓ成長層５’，ｐ+ポ
テンシャルバリア層４，高純度ＧａＡｓ成長層２’及び
ｎ+ ソース領域２の側壁とｎ+ ドレイン領域に荷電粒子
線を照射することによって部分的に高抵抗化された領域
上の表面に再成長ゲート領域６が形成されており、この
ゲート領域６の表面の一部にｐ+ コンタクト層１１とゲ
ート金属電極８が積層され、さらに他方の高抵抗化され
ていないｎ+ ドレイン領域５の表面の一部にｐ+ コンタ
クト層１１とドレイン金属電極７とが積層されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments shown in the drawings. FIG. 1 is a structural sectional view of an embodiment of the semiconductor device. In the present embodiment, I
This is an SIT device, and uses a GaAs crystal as a semiconductor substrate. In FIG. 1, a semiconductor device 12 includes an n + drain region 5 on a high-resistance GaAs substrate crystal 1 sequentially.
, A high-purity GaAs growth layer 5 ′, a p + potential barrier layer 4, a high-purity GaAs growth layer 2 ′, an n + source region 2, an n + contact layer 10, and a source metal electrode 3.
And a charged particle beam is irradiated on the high-purity GaAs growth layer 5 ′, the p + potential barrier layer 4, the high-purity GaAs growth layer 2 ′, and the side walls of the n + source region 2 and the n + drain region. A regrowth gate region 6 is formed on the surface of the region where the resistance is partially increased, and ap + contact layer 11 and a gate metal electrode 8 are laminated on a part of the surface of the gate region 6, and the other is formed. The p + contact layer 11 and the drain metal electrode 7 are laminated on a part of the surface of the n + drain region 5 where resistance is not increased.
【００１８】上記ｎ+ ドレイン領域５は、例えばセレン
添加の０．５〜５×１０19／ｃｃのキャリア密度を有
し、厚さは約３０〜５００ｎｍ程度、ドレイン側の高純
度ＧａＡｓ成長層５’は厚さ１〜８０ｎｍ程度である。
またドレイン領域上に形成されたｐ+ ポテンシャルバリ
ア層４は、例えば亜鉛添加の２〜９ｘ１０19／ｃｃのキ
ャリア密度を有し、厚さは約０．３〜３ｎｍ程度であ
り、このポテンシャルバリア層上の高純度ＧａＡｓ成長
層２’は厚さ１〜８０ｎｍ程度である。さらにドレイン
領域上に形成されたｎ+ ソース領域２は、例えばセレン
添加の２〜５×１０ 19／ｃｃのキャリア密度を有し、厚
さは約３０〜５０ｎｍ程度である。再成長ゲート領域６
は、ホモ接合ゲート構造の場合は例えばｐｉｎ構造と
し、ヘテロ接合ゲート構造の場合は例えばｐ型ＡｌＧａ
Ａｓ層を用いたｎｐｎ構造を持つように形成する。The above n+The drain region 5 is made of, for example, selenium.
0.5-5 × 10 of addition19/ Cc carrier density
And the thickness is about 30-500nm,
The GaAs growth layer 5 'has a thickness of about 1 to 80 nm.
Also, the p formed on the drain region+Potential burrs
The layer 4 is, for example, 2 to 9 × 1019/ Cc key
Carrier density, and the thickness is about 0.3 to 3 nm.
High-purity GaAs growth on this potential barrier layer
The layer 2 'has a thickness of about 1 to 80 nm. More drain
N formed on the region+The source region 2 is, for example, selenium
2-5 × 10 of addition 19/ Cc carrier density and thickness
The length is about 30 to 50 nm. Regrowth gate region 6
Is, for example, a pin structure in the case of a homojunction gate structure.
In the case of a hetero-junction gate structure, for example, p-type AlGa
It is formed to have an npn structure using an As layer.
【００１９】ＩＳＩＴ装置のゲート動作は側壁に形成し
た再成長領域６による。したがって、ドレイン領域５上
のゲート・ドレイン接合容量は、ＩＳＩＴ動作速度を低
下させる寄生容量として作用する。本発明では低抵抗ド
レイン領域の一部が選択的に高抵抗領域に形成されてい
るから、ゲート・ドレイン接合容量が極めて小さい。The gate operation of the ISIT device depends on the regrown region 6 formed on the side wall. Therefore, the gate-drain junction capacitance on the drain region 5 acts as a parasitic capacitance that lowers the ISIT operation speed. In the present invention, since a part of the low-resistance drain region is selectively formed in the high-resistance region, the gate-drain junction capacitance is extremely small.
【００２０】なお、ｐ+ ポテンシャルバリア層４を挟む
高純度ＧａＡｓ層２’，５’は素子設計によっては無く
ても本発明は達成される。高純度ＧａＡｓ層２’，５’
が存在しない場合でも、ｐ+ ポテンシャルバリア層４の
存在によって実質的にドレイン領域５及びソース領域２
に空乏層が形成されるからである。この空乏層は実質的
に高純度ＧａＡｓ層２’，５’と同じ機能を有する。The present invention can be achieved even if the high-purity GaAs layers 2 'and 5' sandwiching the p + potential barrier layer 4 are not required depending on the element design. High purity GaAs layer 2 ', 5'
Does not exist, the existence of the p + potential barrier layer 4 substantially reduces the drain region 5 and the source region 2.
This is because a depletion layer is formed in This depletion layer has substantially the same function as the high-purity GaAs layers 2 'and 5'.
【００２１】ホモ接合ゲート構造の場合、ｐｉｎ構造の
ｎ層は、ポテンシャルバリアを充分低下させる濃度の不
純物が添加された層である場合にはノーマリオン特性の
本実施形態のＩＳＩＴ特性が得られる。またポテンシャ
ルバリアが高い場合には、ノーマリオフ特性の本構成の
ＩＳＩＴ特性が得られる。なお、本実施形態では、約
０．８ｅＶ程度のポテンシャルバリア高さに設計されて
いる。ヘテロ接合ゲート構造では、ゲート電極に加える
バイアス電圧によってポテンシャルバリア層４のポテン
シャルバリアの高さが制御される。In the case of the homojunction gate structure, when the n layer having the pin structure is a layer to which an impurity having a concentration sufficient to lower the potential barrier is added, the normally-on ISIT characteristic of this embodiment can be obtained. When the potential barrier is high, the normally-off ISIT characteristic of this configuration can be obtained. In the present embodiment, the potential barrier height is designed to be about 0.8 eV. In the hetero junction gate structure, the height of the potential barrier of the potential barrier layer 4 is controlled by the bias voltage applied to the gate electrode.
【００２２】ソース金属電極３及びドレイン金属電極７
はｎ型ＧａＡｓ結晶に対して良好な低抵抗金属半導体接
触を形成するあらゆる構造が適用される。例えば、従来
良く適用されるＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ａｕ等で
ある。Source metal electrode 3 and drain metal electrode 7
Any structure that forms a good low-resistance metal-semiconductor contact with an n-type GaAs crystal is applied. For example, AuGe / Ni / Au, Ti / Au, etc., which are conventionally applied well.
【００２３】本発明の構造は極めて薄い層が多層積層し
ているので、高温での熱処理は行わない。したがって、
ソース電極やゲート電極等の金属電極は、非合金化処理
或いは極薄合金層を持つ金属半導体接触で形成され、例
えば低温生成金属堆積膜である。In the structure of the present invention, heat treatment at a high temperature is not carried out because very thin layers are laminated in a multilayer. Therefore,
Metal electrodes such as a source electrode and a gate electrode are formed by a non-alloying process or a metal-semiconductor contact having an ultra-thin alloy layer, and are, for example, a low-temperature generated metal deposition film.
【００２４】この実施形態のＩＳＩＴ構造はゲート幅１
００ミクロンデバイスであり、例えば実効ソース・ドレ
イン間距離は１７ｎｍでゲート・ドレイン間浮遊容量が
ｆＦ（フェムトファラッド）オーダーが容易に達成され
る。ここで、実効ソース・ドレイン間距離とは金属学的
接合距離ではなく、キャリア通路となるソース・ドレイ
ン側に広がる空乏領域を含めた距離である。The ISIT structure of this embodiment has a gate width of 1
It is a 00 micron device, for example, the effective source-drain distance is 17 nm, and the gate-drain stray capacitance is easily achieved on the order of fF (femtofarad). Here, the effective source-drain distance is not a metallurgical junction distance but a distance including a depletion region that spreads to the source / drain side, which becomes a carrier path.
【００２５】図１に示したＩＳＩＴ装置では、ホモ接合
及びヘテロ接合ゲート構造ともに、外部ゲート電極とソ
ース・ドレイン間に加えられるバイアス電圧による静電
誘導効果によって、ポテンシャルバリア層４のポテンシ
ャルバリア高さが制御され、ＳＩＴ動作を行う。またソ
ース・ドレイン間距離１７ｎｍ程度のＧａＡｓを用いた
本実施形態の構造では、極めて狭いポテンシャルバリア
層４であるのでキャリアはトンネル効果によってポテン
シャルバリア層４を通過する。したがって、外部ゲート
電極とソース・ドレイン間に加えられるバイアス電圧に
よる静電誘導効果によって、ポテンシャルバリア層４の
ポテンシャルバリア高さと幅が制御され、トンネル注入
型ＳＩＴ動作、即ちＩＳＩＴＴ動作を行う。In the ISIT device shown in FIG. 1, in both the homo-junction and hetero-junction gate structures, the potential barrier height of the potential barrier layer 4 is increased by the electrostatic induction effect of the bias voltage applied between the external gate electrode and the source / drain. Is controlled to perform the SIT operation. In the structure of the present embodiment using GaAs having a source-drain distance of about 17 nm, since the potential barrier layer 4 is extremely narrow, carriers pass through the potential barrier layer 4 by a tunnel effect. Therefore, the potential barrier height and width of the potential barrier layer 4 are controlled by the electrostatic induction effect of the bias voltage applied between the external gate electrode and the source / drain, and the tunnel injection type SIT operation, that is, the ISITT operation is performed.
【００２６】次に、この実施形態の製造方法を説明す
る。本実施形態のような素子を形成するためには、ほと
んど結晶の分子層オーダーの膜厚制御性と位置制御性を
有する結晶成長方法によらなければならない。しかも結
晶の分子層オーダーで不純物分布及び結晶組成を急峻に
制御して形成しなければならないから、いきおい低温成
長及び低温製造プロセスを取らざるを得ない。この要求
を満たす結晶成長方法は、現在のところ本発明者自身の
提案・開発による分子層エピタキシャル成長法（ＭＬ
Ｅ）が適している。分子層エピタキシャル成長法は以下
に述べるＧａＡｓ等の化合物結晶に限らず、シリコンで
も適用される。Next, the manufacturing method of this embodiment will be described. In order to form an element as in the present embodiment, it is necessary to use a crystal growth method having film thickness controllability and position controllability almost in the order of a molecular layer of a crystal. In addition, since the impurity distribution and the crystal composition must be sharply controlled in the order of the molecular layer of the crystal, the low-temperature growth and the low-temperature manufacturing process must be performed. At present, a crystal growth method satisfying this requirement is a molecular layer epitaxial growth method (ML) proposed and developed by the present inventor himself.
E) is suitable. The molecular layer epitaxial growth method can be applied not only to a compound crystal such as GaAs described below but also to silicon.
【００２７】分子線エピタキシャル成長法（ＭＢＥ）は
いわば蒸着法であって、分子層オーダーの膜厚制御性を
有するといってもその成長過程が原理的に分子層成長を
保証するものではない。しかも良質の結晶を得るために
は、成長温度が分子層エピタキシャル成長法に比べて少
なくとも現在２００℃程度は高い。ＧａＡｓの場合、デ
バイ温度は１４０Ｋ以上の温度範囲では３６０Ｋ程度で
あるので、プロセス温度２００Ｋの差は欠陥発生に及ぼ
す影響が甚大である。また、有機金属ガスを用いたＭＯ
ＣＶＤ法も適用可能であるが、適切な低温プロセス温度
及び分子層オーダーの膜厚・組成制御性が要求される。The molecular beam epitaxy (MBE) is a so-called vapor deposition method, and the growth process does not guarantee the molecular layer growth in principle even though it has a film thickness controllability on the order of the molecular layer. Moreover, in order to obtain good quality crystals, the growth temperature is at least about 200 ° C. higher than that of the molecular layer epitaxial growth method. In the case of GaAs, since the Debye temperature is about 360 K in a temperature range of 140 K or more, the difference of the process temperature of 200 K has a great effect on the occurrence of defects. MO using organic metal gas
Although the CVD method can be applied, an appropriate low-temperature process temperature and film thickness / composition controllability on the order of molecular layers are required.
【００２８】以下、本実施形態をＭＬＥ法に基づいて結
晶成長させる場合を説明する。図２は本実施形態の製造
工程を示す構造断面図である。図２（Ａ）を参照して、
先ず｛１００｝面高抵抗ＧａＡｓ基板結晶１上にＭＬＥ
法によって例えば約５００ｎｍ程度のｎ+ ドレイン領域
５を成長させる。ｎ+ドレイン領域５の添加不純物とし
ては、例えばＳｅ（セレン）を用いる。ガスソースとし
ては例えばジエチルセレン（以下、「ＤＥＳｅ」と記
す。）を用い、分子層エピタキシャル成長の際トリエチ
ルガリウム（以下、「ＴＥＧ」と記す。）或いはアルシ
ン導入後にＤＥＳｅを導入する。Hereinafter, a case where a crystal is grown in this embodiment based on the MLE method will be described. FIG. 2 is a structural sectional view showing the manufacturing process of the present embodiment. With reference to FIG.
First, the MLE is placed on a {100} plane high resistance GaAs substrate crystal 1.
An n + drain region 5 of, for example, about 500 nm is grown by the method. As the impurity added to the n + drain region 5, for example, Se (selenium) is used. As a gas source, for example, diethyl selenium (hereinafter, referred to as “DESe”) is used, and DESe is introduced after introducing triethylgallium (hereinafter, referred to as “TEG”) or arsine during molecular layer epitaxial growth.
【００２９】典型的には成長温度は３６０〜４８０℃程
度である。ＴＥＧの導入圧力と導入時間は例えば０．５
〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてアルシンの導
入圧力と導入時間は０．１〜１ｘ１０-3Ｔｏｒｒで１０
秒程度である。ＤＥＳｅの導入圧力と導入時間は例えば
０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度である。キャリ
ア密度はこの方法で成長した場合には、０．５〜５×１
０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導伝層が得られ
る。不純物ガスソースとしてはその他に例えばＤＥＴｅ
やＤＥＳなどＶＩ族元素有機金属ガスソースが用いられ
る。Typically, the growth temperature is about 360-480 ° C. The introduction pressure and introduction time of TEG are, for example, 0.5
５5 × 10 −6 Torr for about 2 seconds, and the introduction pressure and introduction time of arsine are 0.1 to 1 × 10 −3 Torr and 10 seconds.
On the order of seconds. The introduction pressure and introduction time of DESe are, for example, about 2 seconds at 0.5 to 5 × 10 −6 Torr. The carrier density is 0.5 to 5 × 1 when grown by this method.
A high-concentration n-type GaAs conductive layer of about 0 19 / cc is obtained. As an impurity gas source, for example, DETe
A group VI element organic metal gas source such as DES or DES is used.
【００３０】次に、高純度ＧａＡｓ成長層５’がＴＥＧ
とアルシンを導入することによって形成される。なお、
この高純度ＧａＡｓ層５’は素子設計により形成しなく
てもよい。Next, the high-purity GaAs growth layer 5 'is
And is formed by introducing arsine. In addition,
This high-purity GaAs layer 5 'need not be formed by element design.
【００３１】次いで、ドレイン領域５上に或いは高純度
ＧａＡｓ層５’の上に形成するｐ+ポテンシャルバリア
層４は、例えば添加不純物としてＺｎ（亜鉛）、Ｂｅ
（ベリリウム）或いはＣ（炭素）等を用いる。原料ガス
は例えばＤＥＺｎ、ＤＥＢｅ等を用いる。Ｃについては
ＴＭＧとＡｓＨ3 を用いた分子層エピタキシャル成長を
行い、ＴＭＧからのＣをそのままアクセプタ不純物とし
て用いる。成長条件によってＣの混入量は制御される。
またはＴＥＧとＡｓＨ3 を用いた分子層エピタキシャル
成長の際にＴＭＧを混入してもよい。本実施形態の場合
は、例えばキャリア密度６×１０19／ｃｃで３ｎｍのｐ
+ ポテンシャルバリア層４が形成される。この時、ポテ
ンシャルバリア高さ約０．８Ｖが得られる。Next, the p + potential barrier layer 4 formed on the drain region 5 or on the high-purity GaAs layer 5 ′ is made of, for example, Zn (zinc) or Be as an additional impurity.
(Beryllium) or C (carbon) or the like is used. As the source gas, for example, DEZn, DEBe, or the like is used. For C, molecular layer epitaxial growth using TMG and AsH 3 is performed, and C from TMG is used as an acceptor impurity as it is. The amount of C mixed is controlled by the growth conditions.
Alternatively, TMG may be mixed at the time of molecular layer epitaxial growth using TEG and AsH 3 . In the case of the present embodiment, for example, the carrier density is 3 × 10 19 / cc and the p of 3 nm is used.
+ A potential barrier layer 4 is formed. At this time, a potential barrier height of about 0.8 V is obtained.
【００３２】以上はｐ+ ポテンシャルバリア層４をＧａ
Ａｓのホモ接合で形成した場合であるが、例えばジメチ
ルアルミハイドライド等のアルミニウムの有機金属ガス
を用いることによって、分子層エピタキシャル成長法に
より、ＡｌX Ｇａ1-X Ａｓ（Ｘ＝１を含む）／ＧａＡｓ
のヘテロポテンシャルバリア層を形成することも出来
る。In the above, the p + potential barrier layer 4 is made of Ga
In the case of forming a homojunction of As, for example, by using an organometallic gas of aluminum such as dimethyl aluminum hydride or the like, Al x Ga 1 -x As (including X = 1) / GaAs by a molecular layer epitaxial growth method.
Can be formed.
【００３３】次に、高純度ＧａＡｓ成長層２’が、ＴＥ
Ｇとアルシンを導入することによって形成される。な
お、この高純度成長層２’は素子設計により形成しなく
てもよい。Next, the high-purity GaAs growth layer 2 ′ is
It is formed by introducing G and arsine. The high-purity growth layer 2 'need not be formed by element design.
【００３４】そして、最後に、ｐ+ ポテンシャルバリア
層或いは高純度成長層２’上にｎ+ソース領域２を連続
成長させる。ｎ+ 層の添加不純物としては、例えばＳｅ
を用いる。ガスソースとしては例えばＤＥＳｅを用い、
分子層エピタキシャル成長の際、トリエチルガリウム
（以下、「ＴＥＧ」と記す。）或いはアルシン導入後に
ＤＥＳｅを導入する。典型的には成長温度は３６０〜４
８０℃程度である。ＴＥＧの導入圧力と導入時間は、例
えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度、そしてア
ルシンの導入圧力と導入時間は、０．１〜１ｘ１０-3Ｔ
ｏｒｒで１０秒程度である。ＤＥＳｅの導入圧力と導入
時間は例えば０．５〜５ｘ１０-6Ｔｏｒｒで２秒程度で
ある。キャリア密度は、この方法で成長した場合には、
０．５〜５×１０19／ｃｃ程度の高濃度ｎ型ＧａＡｓ導
伝層が得られる。このようにして成長されたドレイン・
バリア・ソース構造をｎｐｎ構造とする。Finally, an n + source region 2 is continuously grown on the p + potential barrier layer or the high-purity growth layer 2 ′. As an impurity added to the n + layer, for example, Se
Is used. For example, DESe is used as a gas source,
At the time of molecular layer epitaxial growth, DESe is introduced after introducing triethylgallium (hereinafter referred to as “TEG”) or arsine. Typically, the growth temperature is between 360 and 4
It is about 80 ° C. The introduction pressure and introduction time of TEG are, for example, about 2 seconds at 0.5 to 5 × 10 −6 Torr, and the introduction pressure and introduction time of arsine are 0.1 to 1 × 10 −3 T.
It is about 10 seconds at orr. The introduction pressure and introduction time of DESe are, for example, about 2 seconds at 0.5 to 5 × 10 −6 Torr. The carrier density, when grown in this way,
A high concentration n-type GaAs conductive layer of about 0.5 to 5 × 10 19 / cc can be obtained. The drain grown in this way
The barrier / source structure is an npn structure.
【００３５】その後ｎｐｎ構造領域に溝部を形成するた
め、図２（Ｂ）を参照して、エッチングマスクとして２
００℃程度の低温で低損傷プラズマ堆積法によって主表
面全面にシリコン窒化膜（ＳｉＮ）９を形成する。この
際、プラズマ発生領域と堆積部分、即ち結晶保持部分は
分離して置くことによって、プラズマ堆積中の結晶への
損傷を低減する。Thereafter, in order to form a groove in the npn structure region, referring to FIG.
At a low temperature of about 00 ° C., a silicon nitride film (SiN) 9 is formed on the entire main surface by low-damage plasma deposition. At this time, the plasma generation region and the deposition portion, that is, the crystal holding portion are separated from each other, so that damage to crystals during plasma deposition is reduced.
【００３６】その後、通常のフォトリソグラフィーの手
法によって、側壁形成のためのＳｉＮ窓９’が形成され
る。通常のフォトリソグラフィー工程を経た表面は極薄
有機物層が残存しているから、例えば９０℃程度の低温
で紫外線照射を行いつつ、オゾン灰化処理を行う。溝部
形成のためのＳｉＮ窓開けエッチングは、通常のプラズ
マエッチングが適用されるが、ＧａＡｓ結晶への損傷を
低減するためイオン衝撃エネルギーが小さい手法が用い
られる。Thereafter, an SiN window 9 'for forming a side wall is formed by a usual photolithography technique. Since the ultrathin organic layer remains on the surface after the usual photolithography process, ozone incineration treatment is performed while irradiating ultraviolet rays at a low temperature of about 90 ° C., for example. Normal plasma etching is applied to the SiN window opening etching for forming the groove, but a method with small ion impact energy is used to reduce damage to the GaAs crystal.
【００３７】本発明のＩＳＩＴ装置は、キャリア伝導層
がバルク領域といっても極めて結晶表面に近いから、側
壁形成のためのエッチング工程は低損傷であることが必
要である。従来のＥＣＲ（電子サイクロトロン共鳴）エ
ッチングなどの低損傷プラズマエッチングも適用される
が、側壁形成エッチングは光励起ガスエッチングによっ
て行う。In the ISIT apparatus of the present invention, the etching step for forming the side walls needs to have low damage because the carrier conductive layer is very close to the crystal surface even if it is a bulk region. Low damage plasma etching such as conventional ECR (Electron Cyclotron Resonance) etching is also applied, but the sidewall formation etching is performed by photo-excited gas etching.
【００３８】光励起ガスエッチングは、例えば塩素ガス
やブロムガスなどのハロゲン系ガスを用いて行うが、分
子層オーダーのエッチング深さ精度と表面平坦性が必要
であるため、自発エッチングが生じない、例えば１０℃
程度以下の低温で紫外線照射の下で行う。つまり、紫外
線照射がない場合には実質的にエッチングが進行しない
低温条件で行う。光照射ガスエッチングは表面反応律速
であるから、試料表面状態に極めて敏感である。The photoexcited gas etching is performed using a halogen-based gas such as chlorine gas or bromo gas. However, since etching depth accuracy and surface flatness on the order of molecular layers are required, spontaneous etching does not occur. ° C
It is carried out under ultraviolet irradiation at a low temperature of about or below. That is, when there is no ultraviolet irradiation, the etching is performed at a low temperature under which etching does not substantially proceed. Since light irradiation gas etching is rate-limiting by the surface reaction, it is extremely sensitive to the surface state of the sample.
【００３９】オングストローム程度の酸化膜が存在する
だけでエッチング反応が阻止されるから、光励起ガスエ
ッチング直前の表面清浄化処理が行われる。しかもこの
表面清浄化処理は分子層オーダーの不純物プロファイル
を乱さないように十分低温で行う必要がある。これは、
例えば３６０〜４８０℃の低温でアルシン雰囲気の下で
行うことで達成される。４８０℃で表面処理を行う場合
には、例えば８ｘ１０ -4Ｔｏｒｒ付近のアルシン圧力の
下で行うのがよい。There is an oxide film of about Å.
The etching reaction is stopped only by
A surface cleaning treatment is performed immediately before the etching. And this
Surface cleaning treatment has impurity profile on the order of molecular layer
It must be performed at a sufficiently low temperature so as not to disturb. this is,
For example, at a low temperature of 360 to 480 ° C. under an arsine atmosphere
Achieved by doing. When performing surface treatment at 480 ° C
Contains, for example, 8 × 10 -FourOf the arsine pressure near Torr
It is better to do it below.
【００４０】以上のようにして、光励起ガスエッチング
により本実施形態の場合、約３０〜１００ｎｍ深さの溝
部が形成される。エッチング深さはドレイン領域側の高
純度成長層５’中で留まる深さに設定される。As described above, a groove having a depth of about 30 to 100 nm is formed in this embodiment by photoexcitation gas etching. The etching depth is set to a depth that remains in the high-purity growth layer 5 'on the drain region side.
【００４１】溝部が形成された後、イオン注入によって
溝底部に存在するドレイン領域５を高抵抗化する。イオ
ン種としては、例えばＧａＡｓにとって同族元素である
Ｂ（ボロン）を用いる。Ｂイオン注入によってｎ+ ドレ
イン領域のＧａＡｓ層を高抵抗化することができる。エ
ッチングマスクであるＳｉＮ９はそのままイオン注入か
ら溝部の側壁を防護するマスクとしても用いられる。溝
部の側壁が電流チャネルとして重要であるからである。
Ｂイオン注入の加速電圧は高抵抗化する部分のｎ+ ドレ
イン領域５の厚さ及び溝底部に残存する高純度ＧａＡｓ
層５’の厚さによって決定される。異なる２種類以上の
加速電圧でイオン注入することによって、深さ方向にあ
る領域全体を高抵抗化することができる。After the formation of the trench, the drain region 5 existing at the bottom of the trench is increased in resistance by ion implantation. As the ion species, for example, B (boron), which is a congener element for GaAs, is used. By implanting B ions, the resistance of the GaAs layer in the n + drain region can be increased. The SiN 9 serving as an etching mask is used as it is as a mask for protecting the side wall of the groove from ion implantation. This is because the side wall of the groove is important as a current channel.
The accelerating voltage for B ion implantation is the thickness of the n + drain region 5 where the resistance is to be increased and the high-purity GaAs remaining at the bottom of the groove.
It is determined by the thickness of the layer 5 '. By performing ion implantation with two or more different acceleration voltages, the entire region in the depth direction can have a high resistance.
【００４２】イオン注入を行った後、通常の洗浄工程を
経て直ちに分子層エピタキシャル成長装置に投入され
る。次のＧａＡｓ或いはＡｌＧａＡｓ分子層エピタキシ
ャル成長によって再成長ゲート領域６が形成されるが
（図２（Ｃ））、成長開始直前には再び表面清浄化処理
が行われる。この表面清浄化処理は分子層オーダーの不
純物プロファイルを乱さないように十分低温で行う必要
がある。これは例えば３６０〜４８０℃の低温でアルシ
ン雰囲気の下で行うことで達成される。４８０℃で表面
処理を行う場合には、例えば８ｘ１０-4Ｔｏｒｒ付近の
アルシン圧力の下で行うのがよい。After the ion implantation, the wafer is immediately put into a molecular layer epitaxial growth apparatus through a normal cleaning step. The regrowth gate region 6 is formed by the next GaAs or AlGaAs molecular layer epitaxial growth (FIG. 2C), but the surface cleaning process is performed again immediately before the start of the growth. This surface cleaning treatment needs to be performed at a sufficiently low temperature so as not to disturb the impurity profile of the molecular layer order. This is achieved, for example, at a low temperature of 360 to 480 ° C. in an arsine atmosphere. When the surface treatment is performed at 480 ° C., the treatment is preferably performed under an arsine pressure of about 8 × 10 −4 Torr, for example.
【００４３】Ｂイオンの注入によって高抵抗化されたｎ
+ ドレイン領域のＧａＡｓ層は、４８０℃の表面清浄化
処理及び結晶成長温度プロセス後も良好な高抵抗性を保
持する。また、Ｂイオン注入層は結晶格子が乱れ、格子
欠陥が多数発生していると考えられるが、再成長ゲート
動作は電流チャネルである側壁領域のポテンシャルバリ
ア制御によって行われるため、良好なゲート動作を示
す。そしてホモ接合の場合のゲート・ドレインｐｉｎダ
イオード特性も微小な逆方向リーク電流値を示してい
る。The resistance n is increased by implanting B ions.
The GaAs layer in the + drain region retains good high resistance even after the surface cleaning treatment at 480 ° C. and the crystal growth temperature process. It is considered that the crystal lattice is disordered and many lattice defects are generated in the B ion implantation layer. However, since the regrowth gate operation is performed by controlling the potential barrier of the side wall region which is a current channel, a good gate operation is performed. Show. The gate / drain pin diode characteristics in the case of a homojunction also show a small reverse leakage current value.
【００４４】次いで図２（Ｄ）を参照して、低抵抗金属
半導体接触を得るために、ｎ+ コンタクト層１０或いは
ｐ+ コンタクト層１１を形成する。ｎ+ コンタクト層１
０としては例えばジエチルテルル（以下、「ＤＥＴｅ」
と記す。）を不純物ガスとして用いて成長させたｎ+ Ｇ
ａＡｓ成長層を用いる。分子層エピタキシャル成長法に
よってＧａＡｓ結晶上にのみ選択エピタキシーするが、
導入圧力は０．５〜５ｘ１０-6ＴｏｒｒでＴＥＧ導入後
或いはアルシン導入後に真空排気後２〜４０秒間導入す
る。この方法によって１ｘ１０20／ｃｃを越える極めて
高濃度なｎ+ コンタクト層が選択成長される。Next, referring to FIG. 2D, an n + contact layer 10 or ap + contact layer 11 is formed to obtain a low-resistance metal semiconductor contact. n + contact layer 1
As 0, for example, diethyl tellurium (hereinafter, “DETe”)
It is written. ) Was grown using as the impurity gas n + G
An aAs growth layer is used. Selective epitaxy is performed only on the GaAs crystal by the molecular layer epitaxial growth method.
The introduction pressure is 0.5 to 5 × 10 −6 Torr, and after introduction of TEG or after introduction of arsine, it is introduced for 2 to 40 seconds after evacuation. By this method, an n + contact layer having an extremely high concentration exceeding 1 × 10 20 / cc is selectively grown.
【００４５】その後、金属電極領域を形成する。ｐ+ コ
ンタクト層としては、例えばトリメチルガリウム（ＴＭ
Ｇ）とアルシンを用いた高濃度炭素添加ｐ+ ＧａＡｓ成
長層がＧａＡｓ露出表面上にのみ選択的に成長される。
ＴＭＧは０．５〜５０ｘ１０-6Ｔｏｒｒの圧力で２〜２
０秒間導入され、アルシンは０．１〜１ｘ１０-4Ｔｏｒ
ｒの圧力で２〜２００秒間導入される。この選択エピタ
キシャル成長によって、１ｘ１０20／ｃｃに迫るキャリ
ア密度を有するｐ+ コンタクト層１１が形成される。Thereafter, a metal electrode region is formed. As the p + contact layer, for example, trimethyl gallium (TM)
G) and a heavily carbon-doped p + GaAs growth layer using arsine is selectively grown only on the GaAs exposed surface.
TMG is 2-2 at a pressure of 0.5 to 50 × 10 -6 Torr.
Introduced for 0 seconds, arsine is 0.1-1 × 10 −4 Torr
It is introduced at a pressure of r for 2 to 200 seconds. By this selective epitaxial growth, ap + contact layer 11 having a carrier density approaching 1 × 10 20 / cc is formed.
【００４６】ところで、金属半導体接触は素子動作速度
を決定する上で極めて重要である。したがって極めて低
抵抗な金属半導体接触が求められ、しかも、本発明に限
らず超高速半導体デバイスは、極薄多層構造を有してい
るから従来の数１００ｎｍ以上も厚い合金層があるアロ
イコンタクトは全く適用できない。Incidentally, metal-semiconductor contact is extremely important in determining the element operation speed. Therefore, extremely low-resistance metal-semiconductor contacts are required. Furthermore, not only the present invention but also ultra-high-speed semiconductor devices have an ultra-thin multilayer structure. Not applicable.
【００４７】金属半導体接触による電子伝導機構は主に
次の３種類が考えられる。第一の伝導機構は熱電子伝導
機構である。これは金属半導体接触によって形成される
ポテンシャルバリアを熱エネルギーによって越えて伝導
する機構である。第二の伝導機構はトンネル伝導機構で
ある。これは金属半導体接触によって形成されるポテン
シャルバリア幅が極めて薄い場合、金属から半導体へ電
子がポテンシャルバリア層をトンネル現象で伝導する機
構である。実デバイスの金属半導体接触では、コンタク
ト層は極めて高濃度不純物添加層であるから、この第二
の伝導機構が支配的であると考えられている。第三の伝
導機構は、欠陥準位を介した伝導機構である。通常、理
想的な金属半導体接触が形成されていることは殆ど無
く、金属半導体接触界面付近には格子不整合や界面介在
物層による欠陥が存在している。金属半導体接触のポテ
ンシャルバリア中に存在するこれら欠陥準位を介して伝
導する機構が考えられている。The following three types of electron conduction mechanisms by metal-semiconductor contact can be considered. The first conduction mechanism is a thermionic conduction mechanism. This is a mechanism that conducts through a potential barrier formed by metal-semiconductor contact by thermal energy. The second conduction mechanism is a tunnel conduction mechanism. This is a mechanism in which, when the potential barrier width formed by the metal-semiconductor contact is extremely small, electrons are transferred from the metal to the semiconductor through the potential barrier layer by a tunnel phenomenon. In a metal-semiconductor contact of an actual device, the second conduction mechanism is considered to be dominant because the contact layer is an extremely heavily doped layer. The third conduction mechanism is a conduction mechanism via a defect level. Usually, an ideal metal-semiconductor contact is hardly formed, and a lattice mismatch or a defect due to an interface inclusion layer exists near the metal-semiconductor contact interface. A mechanism that conducts through these defect levels existing in the potential barrier of the metal-semiconductor contact has been considered.
【００４８】金属半導体接触の接触抵抗を下げるために
は、第一の機構による場合、ポテンシャルバリア高さを
下げればよいから、理想的な金属半導体接触が形成され
ると考えれば金属と半導体の仕事関数差を小さくすれば
よい。そのためには金属の仕事関数が小さい一般には電
気陰性度が小さな金属を用いればよい。このように金属
と半導体の仕事関数差で決まるポテンシャルバリア高さ
をショットキー限界というが、しかしこれまでこのよう
な理想的な金属半導体接触が形成されたことは殆ど無
く、実際には他の理由でポテンシャルバリアが決まって
いることがほとんどである。第二の機構による場合、仕
事関数が小さな金属を選択してポテンシャルバリアを下
げるとともに、半導体を高濃度不純物添加して金属半導
体接触で形成される空乏層幅を狭くすればよい。第三の
機構による場合には、界面付近に伝導に必要な欠陥を形
成すれば接触抵抗を低く出来る。In order to reduce the contact resistance of the metal-semiconductor contact, in the case of the first mechanism, the height of the potential barrier may be reduced. What is necessary is just to make the function difference small. For this purpose, a metal having a small work function and generally a small electronegativity may be used. The height of the potential barrier determined by the work function difference between metal and semiconductor is called the Schottky limit, but such ideal metal-semiconductor contact has hardly been formed so far, and there are actually other reasons. In most cases, the potential barrier is determined. In the case of the second mechanism, a metal having a small work function may be selected to lower the potential barrier, and the semiconductor may be doped with a high concentration of impurity to reduce the width of the depletion layer formed by the metal-semiconductor contact. In the case of the third mechanism, the contact resistance can be reduced by forming a defect necessary for conduction near the interface.
【００４９】本実施形態では、ソース・ドレイン及びゲ
ートコンタクト層としてＤＥＴｅを用いた高濃度不純物
添加層を用いた。金属電極領域の形成は、例えばタング
ステンヘキサカルボニルを用いた金属堆積法によって行
われる。厚い合金層を持つアロイコンタクトではないの
で、コンタクト層厚さは高々１５ｎｍ程度あれば充分で
ある。不純物濃度は典型的には１ｘ１０20ｃｍ-3に近
い。In this embodiment, a high-concentration impurity-added layer using DETe is used as the source / drain and gate contact layers. The metal electrode region is formed by, for example, a metal deposition method using tungsten hexacarbonyl. Since it is not an alloy contact having a thick alloy layer, a contact layer thickness of at most about 15 nm is sufficient. The impurity concentration is typically close to 1 × 10 20 cm −3 .
【００５０】金属堆積直前には低温表面処理が行われ
る。これは例えば３６０〜４８０℃の低温で１ｘ１０-3
Ｔｏｒｒ付近のアルシン雰囲気の下で行うことで達成さ
れる。４８０℃で表面処理を行う場合には例えば８ｘ１
０-4Ｔｏｒｒ付近のアルシン圧力の下で行うのがよい。Immediately before metal deposition, a low-temperature surface treatment is performed. This is 1 × 10 −3 at a low temperature of, for example, 360 to 480 ° C.
This is achieved by performing the process in an arsine atmosphere near Torr. When performing surface treatment at 480 ° C., for example, 8 × 1
It is preferable to perform the process under an arsine pressure near 0 -4 Torr.
【００５１】低抵抗金属半導体接触形成には、低温表面
処理が重要である。このような方法によってｎ型ＧａＡ
ｓ結晶に対して３．５ｘ１０-7Ωｃｍ2 の極めて低い接
触抵抗が得られる。またｐ型ＧａＡｓに対しては１ｘ１
０-8Ωｃｍ2 の極めて低い接触抵抗が得られる。これら
コンタクト層成長や金属堆積などのＢイオン注入工程後
の熱工程を経てもなお、高抵抗層はその良好な特性を保
持している。For forming a low-resistance metal semiconductor contact, low-temperature surface treatment is important. With such a method, n-type GaAs
An extremely low contact resistance of 3.5 × 10 −7 Ωcm 2 is obtained for the s crystal. 1 × 1 for p-type GaAs
An extremely low contact resistance of 0 -8 Ωcm 2 is obtained. The high-resistance layer retains its good characteristics even after a heating step after the B ion implantation step such as contact layer growth or metal deposition.
【００５２】本発明のＩＳＩＴ装置は以上の工程で素子
が形成され、ゲート・ドレイン接合容量は非常に小さな
ものとなる。側壁は良好な選択性を示す異方性エッチン
グである光励起ガスエッチング法によって形成されてい
る。この方法は低温で且つプラズマ等のイオン衝撃がな
いから低ダメージ工程である。したがって、分子層エピ
タキシャル成長法とともに、非常に薄いオングストロー
ム程度の多層薄膜構造を有する本発明の素子構造形成に
は最適である。In the ISIT device of the present invention, elements are formed by the above steps, and the gate-drain junction capacitance is very small. The side walls are formed by a photoexcited gas etching method which is anisotropic etching showing good selectivity. This method is a low-damage step because it is at low temperature and there is no ion bombardment such as plasma. Therefore, it is most suitable not only for the molecular layer epitaxial growth method but also for the formation of the element structure of the present invention having a very thin multilayer film structure of about Å.
【００５３】ソース・ドレイン・ゲート領域に対する金
属電極形成は、低温表面処理を施した極めて清浄な表面
に対して金属堆積の手法で形成される。この方法で分子
層オーダーの極めて薄い合金層しかもたない極めて低い
接触抵抗を有する金属半導体接触が形成されるから、本
発明の分子層オーダーの極薄多層構造を有するＩＳＩＴ
装置に適用でき、極めて高速な動作が行われる。なお、
本発明はこの実施形態に限られるものではなく適宜応用
可能である。The metal electrodes for the source, drain and gate regions are formed on a very clean surface which has been subjected to a low-temperature surface treatment by a metal deposition technique. In this method, a metal-semiconductor contact having an extremely low contact resistance having only an extremely thin alloy layer on the order of molecular layers is formed.
It can be applied to a device and operates at a very high speed. In addition,
The present invention is not limited to this embodiment, and can be appropriately applied.
【００５４】[0054]
【発明の効果】以上の説明から理解されるように、本発
明の半導体デバイスは、ゲート・ドレイン浮遊容量を極
めて小さくできるという効果を有する。したがって、本
発明の半導体デバイスは極めて高速な動作が可能にな
る。また、ソース・バリア間距離をキャリア平均自由行
程以下に形成されているから、結晶格子との衝突無しに
キャリア伝導し極めて高速な動作ができるという効果を
有する。さらにキャリア伝導がトンネル現象による場合
には更に高速な動作ができるという効果を有する。また
ポテンシャルバリア制御を静電誘導効果によっているか
ら、キャリア蓄積効果もなく極めて高速な動作ができる
という効果を有する。As will be understood from the above description, the semiconductor device of the present invention has an effect that the gate-drain stray capacitance can be extremely reduced. Therefore, the semiconductor device of the present invention can operate at a very high speed. Further, since the distance between the source and the barrier is formed to be equal to or less than the carrier mean free path, there is an effect that the carrier is conducted without collision with the crystal lattice and an extremely high-speed operation can be performed. Further, when the carrier conduction is caused by the tunnel phenomenon, there is an effect that a higher-speed operation can be performed. Further, since the potential barrier control is performed by the electrostatic induction effect, there is an effect that an extremely high-speed operation can be performed without a carrier accumulation effect.
【００５５】次ぎに、本発明の半導体デバイスの製造方
法では、分子層オーダーでソース領域・ポテンシャルバ
リア層・ドレイン領域接合を形成でき、ポテンシャルバ
リア層とドレイン領域にわたって高抵抗化した領域に良
好な接合をもつ再成長ゲート領域を形成できるという効
果を有する。さらに、極薄ソース領域，ポテンシャルバ
リア層，ドレイン領域及び再成長極薄ゲート領域を形成
する工程が分子層エピタキシャル成長法であるので、低
温で位置制御された分子層オーダーの極薄膜を形成でき
るという効果を有する。さらに、溝部表面及びポテンシ
ャルバリア層表面を低温で清浄化処理する工程を備えて
いるため、ポテンシャルバリア層とゲート領域接合面が
極めて良好に形成できるという効果を有する。また、電
極を形成する工程にあって、表面の酸化膜を除去し或い
は酸化膜を形成させない工程を備えているため、極めて
低抵抗な金属半導体接触を形成できるという効果を有す
る。Next, in the method of manufacturing a semiconductor device according to the present invention, a source region / potential barrier layer / drain region junction can be formed in the order of a molecular layer, and a good junction is formed in a region having high resistance over the potential barrier layer and the drain region. This has the effect of forming a regrown gate region having Furthermore, since the process of forming the ultra-thin source region, potential barrier layer, drain region and regrown ultra-thin gate region is a molecular layer epitaxial growth method, it is possible to form an ultrathin film on the order of molecular layers whose position is controlled at a low temperature. Having. Further, since a step of cleaning the surface of the groove portion and the surface of the potential barrier layer at a low temperature is provided, there is an effect that the junction surface between the potential barrier layer and the gate region can be formed extremely well. Further, in the step of forming the electrode, a step of removing the oxide film on the surface or not forming the oxide film is provided, so that there is an effect that an extremely low-resistance metal semiconductor contact can be formed.
【図１】本発明の実施形態の構造断面図である。FIG. 1 is a structural sectional view of an embodiment of the present invention.
【図２】本発明の実施形態の製造工程を示す構造断面図
である。FIG. 2 is a structural sectional view showing a manufacturing process according to the embodiment of the present invention.
１ 基板結晶 ２ ｎ+ ソース領域 ３ ソース金属電極 ４ ｐ+ ポテンシャルバリア層 ５ ｎ+ ドレイン領域 ６ 再成長ゲート領域 ７ ドレイン金属電極 ８ ゲート金属電極 ９ ＳｉＮ膜 ９’ ＳｉＮ窓 １０ ｎ+ コンタクト層 １１ ｐ+ コンタクト層Reference Signs List 1 substrate crystal 2 n + source region 3 source metal electrode 4 p + potential barrier layer 5 n + drain region 6 regrowth gate region 7 drain metal electrode 8 gate metal electrode 9 SiN film 9 'SiN window 10 n + contact layer 11 p + Contact layer
Claims (17)
の一部に選択的に形成された高抵抗領域と、この高抵抗
領域上に形成された再成長ゲート領域を有する半導体デ
バイス。1. A semiconductor device having a high resistance region selectively formed in a part of a drain region laminated on a semiconductor substrate, and a regrown gate region formed on the high resistance region.
純物添加層よりなるドレイン領域と、反対導伝型のポテ
ンシャルバリア層と、第一導伝型の高濃度不純物添加層
よりなるソース領域と、上記ドレイン領域の一部に選択
的に形成された高抵抗領域と、該高抵抗領域と上記ポテ
ンシャルバリア層側壁とにわたってドレイン領域上に形
成された再成長ゲート領域と、を備え、 上記ゲート領域に印加される電圧によって上記ポテンシ
ャルバリア層のポテンシャルバリア高さを制御すること
により、上記ソース領域から上記ドレイン領域へのキャ
リア伝導を制御するようにした半導体デバイス。2. A semiconductor device comprising: a first conductive type high-concentration impurity added layer; a drain region formed of a first conductive type high-concentration impurity added layer; a counter-conductive type potential barrier layer; A source region, a high-resistance region selectively formed in a part of the drain region, and a regrowth gate region formed on the drain region over the high-resistance region and the side wall of the potential barrier layer; A semiconductor device in which carrier conduction from the source region to the drain region is controlled by controlling a potential barrier height of the potential barrier layer by a voltage applied to the gate region.
ア層間の距離が、キャリア平均自由行程以下であること
を特徴とする請求項２に記載の半導体デバイス。3. The semiconductor device according to claim 2, wherein a distance between the source region and the potential barrier layer is equal to or less than a carrier mean free path.
合であることを特徴とする請求項１乃至３の何れかに記
載の半導体デバイス。4. The semiconductor device according to claim 1, wherein said regrown gate region is an ultra-thin heterojunction.
であることを特徴とする請求項１乃至３の何れかに記載
の半導体デバイス。5. The semiconductor device according to claim 1, wherein said regrown gate region is an ultra-thin homojunction.
あることを特徴とする請求項１乃至３の何れかに記載の
半導体デバイス。6. The semiconductor device according to claim 1, wherein said regrown gate region is an ultra-thin insulating layer.
ることを特徴とする請求項１乃至６の何れかに記載の半
導体デバイス。7. The semiconductor device according to claim 1, wherein said semiconductor substrate is a high-resistance semiconductor substrate.
域が同族元素イオン注入された領域であることを特徴と
する請求項１乃至７の何れかに記載の半導体デバイス。8. The semiconductor device according to claim 1, wherein the drain region selectively increased in resistance is a region in which ions of a similar element are implanted.
純物添加層よりなる極薄ドレイン領域を形成する工程
と、反対導伝型のポテンシャルバリア層と第一導伝型の
高濃度不純物添加層よりなる極薄ソース領域を形成する
工程と、上記ドレイン領域，ポテンシャルバリア層及び
ソース領域からなるｎｐｎ或いはｐｎｐ構造島をエッチ
ングによって形成して、上記ポテンシャルバリア層が露
出する溝部を形成する工程と、この溝部表面を清浄化す
る工程と、上記溝部の底部のドレイン領域を高抵抗化す
る工程と、この溝部に再成長極薄ゲート領域を選択的に
形成する工程と、上記ソース領域と上記ドレイン領域と
上記再成長ゲート領域に電極を形成する工程とを備える
半導体デバイスの製造方法。9. A step of forming an ultra-thin drain region comprising a first conductive type high-concentration impurity doped layer on a semiconductor substrate, a step of forming an opposite conductive type potential barrier layer and a first conductive type high-concentration impurity. Forming a very thin source region comprising an impurity-added layer, and forming an npn or pnp structure island comprising the drain region, potential barrier layer and source region by etching to form a groove exposing the potential barrier layer. A step of cleaning the surface of the groove, a step of increasing the resistance of the drain region at the bottom of the groove, a step of selectively forming a regrown ultra-thin gate region in the groove, and a step of Forming an electrode in the drain region and the regrown gate region.
ルバリア層と前記ドレイン領域を形成する工程を、分子
層エピタキシャル成長法により形成することを特徴とす
る請求項９に記載の半導体デバイスの製造方法。10. The method according to claim 9, wherein the step of forming the ultra-thin source region, the potential barrier layer, and the drain region is performed by a molecular layer epitaxial growth method.
系ガスエッチングにより形成することを特徴とする請求
項９又は１０に記載の半導体デバイスの製造方法。11. The method for manufacturing a semiconductor device according to claim 9, wherein the step of forming the groove is formed by halogen-based gas etching.
抗化する工程を、同族元素イオン注入法により形成する
ことを特徴とする請求項９乃至１１の何れかに記載の半
導体デバイスの製造方法。12. The method of manufacturing a semiconductor device according to claim 9, wherein the step of increasing the resistance of the drain region at the bottom of the groove is performed by a homologous element ion implantation method.
温表面処理することを特徴とする請求項９乃至１２の何
れかに記載の半導体デバイスの製造方法。13. The method of manufacturing a semiconductor device according to claim 9, wherein the step of cleaning the surface of the groove is performed by low-temperature surface treatment.
ソース領域の溝部表面を清浄化する工程と前記ポテンシ
ャルバリア層表面を清浄化する工程は、アルシン雰囲気
により低温表面処理することを特徴とする請求項９乃至
１３の何れかに記載の半導体デバイスの製造方法。14. The step of cleaning the surface of the trench in the ultra-thin source region with GaAs as the semiconductor substrate and the step of cleaning the surface of the potential barrier layer are performed at a low temperature in an arsine atmosphere. Item 14. The method for manufacturing a semiconductor device according to any one of Items 9 to 13.
極薄ゲート領域を選択的に形成する工程を、分子層エピ
タキシャル成長法により行うことを特徴とする請求項９
乃至１４の何れかに記載の半導体デバイスの製造方法。15. The method according to claim 9, wherein the step of selectively forming a regrown ultrathin gate region on the potential barrier layer is performed by a molecular layer epitaxial growth method.
15. The method of manufacturing a semiconductor device according to any one of claims 14 to 14.
前記再成長ゲート領域とに電極を形成する工程は、表面
の自然極薄絶縁層を除去し不純物濃度の極表面濃度を低
下させない低温表面処理を施した金属堆積或いは低抵抗
金属半導体接触によることを特徴とする請求項９乃至１
５の何れかに記載の半導体デバイスの製造方法。16. The step of forming electrodes in the source region, the drain region, and the regrowth gate region includes a low-temperature surface treatment that removes a natural ultra-thin insulating layer on the surface and does not reduce the impurity concentration. 2. A method according to claim 1, wherein said metal deposition is performed by low-resistance metal semiconductor contact.
6. The method for manufacturing a semiconductor device according to any one of 5.
前記再成長ゲート領域に電極を形成する工程は、表面の
自然極薄絶縁層を形成せず不純物濃度の極表面濃度を低
下させないその場金属堆積或いは低抵抗金属半導体接触
によることを特徴とする請求項９乃至１６の何れかに記
載の半導体デバイスの製造方法。17. The step of forming electrodes in the source region, the drain region, and the regrown gate region includes forming an in-situ ultra-thin insulating layer on the surface and reducing in-situ metal deposition without lowering the impurity concentration. 17. The method for manufacturing a semiconductor device according to claim 9, wherein the method is performed by low-resistance metal semiconductor contact.
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|---|---|---|---|
| JP24652596A JP3236228B2 (en) | 1996-09-18 | 1996-09-18 | Semiconductor device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101031A (en) * | 2001-09-25 | 2003-04-04 | Ricoh Co Ltd | Active device and display device having the same |
| WO2022024526A1 (en) | 2020-07-29 | 2022-02-03 | 信越半導体株式会社 | Method for manufacturing quantum computing semiconductor device |
| US11761115B2 (en) | 2018-06-06 | 2023-09-19 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
-
1996
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| US11761116B2 (en) | 2018-06-06 | 2023-09-19 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
| US11795575B2 (en) | 2018-06-06 | 2023-10-24 | United States Of America As Represented By The Secretary Of The Air Force | Optimized heteroepitaxial growth of semiconductors |
| US11795574B2 (en) | 2018-06-06 | 2023-10-24 | United States Of America As Represented By The Secretary Of The Air Force | Optimized thick heteroepitaxial growth of semiconductors with in-situ substrate pretreatment |
| WO2022024526A1 (en) | 2020-07-29 | 2022-02-03 | 信越半導体株式会社 | Method for manufacturing quantum computing semiconductor device |
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