JPH1092168A - メモリ・モジュール - Google Patents
メモリ・モジュールInfo
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Abstract
モリ・モジュール上で低電圧DRAMを使用する方法を
提供する。 【解決手段】 高電圧適用例において低電圧DRAMを
使用できるようにするために、小型の低電圧調整器に加
え「バス・スイッチ」技術を使用する。低電圧調整器1
5はモジュール・レベルで組み込まれ、降圧され調整さ
れた電圧をDRAMに供給する。バス・スイッチ21〜
23はDRAMの入出力において使用され、普通なら損
傷を与える可能性のある電圧変動からDRAM回路を効
果的に保護する。
Description
を、したがって異なる電源電圧を使用する回路の整合に
関し、より詳細には、新しく出現した低電圧半導体記憶
装置と、既存の高電圧適用例との整合に関する。
げるとともにそれに対応して入出力電圧の変動幅を小さ
くすることが必要となった。残念ながら多くの適用例は
このような新しい動作条件に対応するのに時間を要し
た。その結果、現行および新開発の多くのダイナミック
・ランダム・アクセス・メモリ(DRAM)製品は現
在、3.3ボルト(V)電源と低電圧トランジスタ−ト
ランジスタ・ロジック(LVTTL)のインタフェース
・レベルを有するが、このレベルは5V電源または4.
1Vを超える入力が印加されると損傷する可能性があ
る。
に内蔵されており、オフチップで供給される高電圧の電
力を受け取って、チップ上の回路に必要なレベルに電圧
を調整してきた。この手法は貴重なシリコン表面を消費
し、また潜在的に回路に損傷を与える可能性のある電圧
変動から回路の入出力を保護しない。回路の入出力を保
護するためにダイオード・クランプが使用されてきた。
しかしながら、この解決方法は多くの適用例で効果的で
ないことが判明している。
RAMが5Vの適用例で動作できるようにするための解
決方法が必要である。その解決方法は、来たる数年のう
ちに予想される3.3Vから2.5V電源への移行に対
応するものでなければならない。さらに、その解決方法
はモジュール・レベルにあり、DRAMの変更を必要と
しないものでなければならない。従来のメモリ・モジュ
ールはシングル・インライン・メモリ・モジュール(S
IMM)およびデュアル・インライン・メモリ・モジュ
ール(DIMM)である。このようなモジュールは通
常、DRAM使用量の65%以上を占める。SIMM/
DIMMレベルにおける追加の回路は、適用例の使用に
は影響を与えない。
は、DRAMの修正を必要とせずに高電圧のメモリ・モ
ジュール上で低電圧DRAMを使用する方法を提供する
ことである。
適用例において低電圧DRAMを使用できるようにする
ために、小型の低電圧調整器に加え「バス・スイッチ」
技術を使用する。低電圧調整器はモジュール・レベルで
組み込まれ、降圧され調整された電圧をDRAMに供給
する。バス・スイッチはDRAMの入出力において使用
され、普通なら損傷を与える可能性のある電圧変動(電
圧スイング)からDRAM回路を効果的に保護する。
と、本発明の特定の実施態様がブロック図で示してあ
る。この実施態様では、4つの3.3V 1M×16D
RAM11、12、13、14を使用して8メガバイト
(Mb)(2M×32)SIMMが設計される。これら
は、図2および図3の平面図に示すような72ピンSI
MM上に実装される。これらの図において図1と同じ参
照番号は同じ構成要素を示す。72ピンSIMMは現在
5V専用の標準であるが、今後もパーソナル・コンピュ
ータ(PC)の適用例で最も広く使われるメモリ形態で
あろう。
タ16および高周波減結合キャパシタ(図lには図示せ
ず)と組み合わせて使用する5V−3.3V電圧調整器
15である。電圧調整器15は図2にV1で示すように
SIMMプリント回路カード上に実装される。本発明の
実施において使用できる調整器15の一具体例は、LT
1117−3.3型5V-3.3V調整器としてLinear
Technologies社によって製造されたものである。オフ・
チップ5V電源が調整器15に接続され、調整器15の
調整後の3.3V出力はDRAM11、12、13、1
4に直接供給される。
ス・スイッチを使用することによりレベル変換が行われ
る。バス・スイッチ21は、アドレスA0〜A9、書き
込み許可WEバー、行アドレス・ストローブRASバ
ー、および列アドレス・ストローブCASバーを入力と
して受け取る。1対のバス・スイッチ22および23
は、DRAM11、13および12、14からそれぞ
れ、データ出力D0ないしD16およびD18ないしD
34を受け取る。この実施態様を4Mbベースのアセン
ブリを使用するように設計された適用例とよりよく整合
させるために、パディング・キャパシタ(図示せず)を
いくつかのSIMM入力に加えて入力負荷を増大させる
ことができる。多くの適用例は高負荷用として設計され
るので、軽負荷のアセンブリが導入されると、信号品質
が著しく低下する。なお、WEバー、RASバー、CA
Sバーはそれぞれ次の記号を表すものとする。
ス・スイッチは、図2に示すようにSIMM上に水平に
置く。図2に示すように、バス・スイッチ21は2つの
10ビット・スイッチとして実施され、各バス22およ
び23は、16ビット・バス・スイッチとして実施され
る。10ビット・バス・スイッチはPericomPI
5C3861バス・スイッチを使用して実施することが
でき、16ビット・バス・スイッチはPericom
PI5C162245バス・スイッチを使って実施する
ことができる。
1、22、23用の電源はダイオード25を介して5V
に接続され、このダイオードはバス・スイッチ電圧を1
ダイオード降下分だけ下げる。次にバス・スイッチ2
1、22、23は3.3V側の最大信号振幅を、十分に
DRAMの仕様の限度内である約3.2Vに設定する。
ダイオード25は直列抵抗27とバイパス・キャパシタ
28により順方向バイアス状態に維持される。
した論理図を図4に示す。バス・スイッチは、各線ごと
に1個ずつ、複数のFETを含む。各FETはモジュー
ル端子ピンA0〜ANとメモリ入出力線B0〜BNとの間に
接続される。10ビット・バス・スイッチの場合、FE
Tが10個あり、16ビット・バス・スイッチの場合、
FETが16個あることになる。FETをオンにバイア
スするために複数のインバータ30を使用する。本発明
を実施する際には、FETのゲートに正のバイアスが印
加されるようにするために、インバータへの入力を接地
する。インバータ30用のソース電圧はダイオード25
の陰極から供給される。すなわち、ソース電圧は5Vよ
りも1ダイオード降下分低い。このようにして、DRA
Mの3.3V側の最大信号振幅は3.2Vに維持され
る。
(1ns)未満であり、適切なメモリ動作が保証され
る。メモリ・マージンは、搭載調整器15から生じる電
源変動の軽減によりさらに向上する。
MMの構造は、堅固な接地平面層と第2の電力面または
電圧面層とを含む多層プリント回路カードである。電圧
面は、各電圧ごとに1つの低インピーダンス・パスを確
保するために、2つの部分(5Vと3.3V)に分割さ
れる。分割された電圧面を図5の平面図に示すが、ここ
では面の5V部分が符号41で示してあり、面の3.3
Vの部分が符号42で示してある。この2つの面の間に
は、符号43で示す第3の面がある。この面は、ダイオ
ード25の陰極に接続され、したがって電圧面41より
も1ダイオード降下分低い電圧にある。インピーダンス
をさらに下げるために、調整器15は複数のバイアによ
り3.3V電力面42および5V電力面41に結合され
る。5V電力面および3.3V電力面は共に、やはり
3.3V電力面に含まれるバルク・キャパシタ(図示せ
ず)から減結合される。必要に応じて、5V電力面と
3.3V電力面の間に追加のキャパシタ位置が含まれ
る。3.3VのDRAM11、12、13、14は、
3.3V電力面42を介して3.3Vの調整電源に接続
される。
プリント回路カードが好ましい構造である。また、より
高価ではあるが、多数の電圧面を別々の層に有するプリ
ント回路カードを組み立てることも可能である。別法と
して、プリント回路カード上に表面配線によって電圧の
経路を決めることもできる。このような構造は最も安価
であろうが、ノイズが大きいので好ましい構造ではない
だろう。
のものにすぎない。当業者なら、通常、本発明がいくつ
かの異なるタイプの記憶装置に一般に適用できることが
理解できよう。例えば、同期DRAM(SDRAM)お
よびスタティック・ランダム・アクセス・メモリ(SR
AM)を使って同じ利点を得ることができる。さらに、
本発明を5V/3.3V適用例について説明したが、当
業者なら、特に、3.3V/2.5V適用例など他の電
圧の組み合せについて、請求の範囲の趣旨および範囲内
で変更を加えて本発明を実施できることが理解できよ
う。
の事項を開示する。
電圧部分とを含むプリント回路カードと、前記プリント
回路カード上に実装され且つ前記第2低電圧部分に接続
された複数のランダム・アクセス・メモリと、前記プリ
ント回路カード上に実装され、前記第1高電圧部分に接
続された入力と前記第2低電圧部分に接続された出力と
を有し、調整された低電圧を前記ランダム・アクセス・
メモリに供給する電圧調整器と、前記プリント回路カー
ド上に実装され、高電圧側回路と前記ランダム・アクセ
ス・メモリとの間でレベル変換を行うようにモジュール
端子と前記ランダム・アクセス・メモリの入出力部との
間に接続され、前記ランダム・アクセス・メモリへの電
圧変動を所定のレベルに制限するバス・スイッチとを含
むメモリ・モジュール。 (2)前記プリント回路カードが、前記第1高電圧部分
と前記第2低電圧部分とに分割された電圧面を有する多
層プリント回路カードであることを特徴とする上記
(1)に記載のメモリ・モジュール。 (3)前記バス・スイッチが、各前記モジュール端子お
よび前記ランダム・アクセス・メモリの対応する入出力
線ごとに1つずつ設けられた複数の電界効果トランジス
タ(FET)と、前記電圧変動を前記所定レベルに制限
するレベルに前記FETをバイアスする手段とを含むこ
とを特徴とする上記(2)に記載のメモリ・モジュー
ル。 (4)前記電圧面が第3電圧部分を含み、前記バス・ス
イッチが、前記第3電圧部分に接続され、さらに、前記
第3電圧部分が前記第1高電圧部分から1ダイオード降
下分下がった電圧になるように前記第1高電圧部分と前
記第3電圧部分との間に接続された順方向バイアス・ダ
イオードを含むことを特徴とする上記(3)に記載のメ
モリ・モジュール。
ブロック図である。
の例を示す平面図である。
の例を示す平面図である。
論理ブロック図である。
割電圧面を示す平面図である。
Claims (4)
- 【請求項1】少なくとも第1高電圧部分と第2低電圧部
分とを含むプリント回路カードと、 前記プリント回路カード上に実装され且つ前記第2低電
圧部分に接続された複数のランダム・アクセス・メモリ
と、 前記プリント回路カード上に実装され、前記第1高電圧
部分に接続された入力と前記第2低電圧部分に接続され
た出力とを有し、調整された低電圧を前記ランダム・ア
クセス・メモリに供給する電圧調整器と、 前記プリント回路カード上に実装され、高電圧側回路と
前記ランダム・アクセス・メモリとの間でレベル変換を
行うようにモジュール端子と前記ランダム・アクセス・
メモリの入出力部との間に接続され、前記ランダム・ア
クセス・メモリへの電圧変動を所定のレベルに制限する
バス・スイッチとを含むメモリ・モジュール。 - 【請求項2】前記プリント回路カードが、前記第1高電
圧部分と前記第2低電圧部分とに分割された電圧面を有
する多層プリント回路カードであることを特徴とする請
求項1に記載のメモリ・モジュール。 - 【請求項3】前記バス・スイッチが、 各前記モジュール端子および前記ランダム・アクセス・
メモリの対応する入出力線ごとに1つずつ設けられた複
数の電界効果トランジスタ(FET)と、 前記電圧変動を前記所定レベルに制限するレベルに前記
FETをバイアスする手段とを含むことを特徴とする請
求項2に記載のメモリ・モジュール。 - 【請求項4】前記電圧面が第3電圧部分を含み、前記バ
ス・スイッチが、前記第3電圧部分に接続され、さら
に、前記第3電圧部分が前記第1高電圧部分から1ダイ
オード降下分下がった電圧になるように前記第1高電圧
部分と前記第3電圧部分との間に接続された順方向バイ
アス・ダイオードを含むことを特徴とする請求項3に記
載のメモリ・モジュール。
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