JPH1083683A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH1083683A JPH1083683A JP23564196A JP23564196A JPH1083683A JP H1083683 A JPH1083683 A JP H1083683A JP 23564196 A JP23564196 A JP 23564196A JP 23564196 A JP23564196 A JP 23564196A JP H1083683 A JPH1083683 A JP H1083683A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 不揮発性半導体メモリ装置において、素子の
製造バラツキを含んでいても十分使用可能であり、か
つ、過消去セルをなくすために、高電圧パルスを連続し
て印加する動作が不要な、新しい不揮発性半導体メモリ
装置の提供を目的とする。 【解決手段】 不揮発性半導体メモリ装置Bにおいて、
各メモリセルブロック35a、35b、…には、しきい
値電圧が接地電位以下となっている半導体記憶素子が構
成するメモリセルの有無を検出するデータ検出回路65
が接続されている。さらに、各メモリセルブロック35
a、35b、…のソース配線61は、データ検出回路6
5の検出結果に応じて、メモリセルブロックごとのソー
ス電位の設定条件を変化させることが可能なソース電位
設定回路67に接続されている。
製造バラツキを含んでいても十分使用可能であり、か
つ、過消去セルをなくすために、高電圧パルスを連続し
て印加する動作が不要な、新しい不揮発性半導体メモリ
装置の提供を目的とする。 【解決手段】 不揮発性半導体メモリ装置Bにおいて、
各メモリセルブロック35a、35b、…には、しきい
値電圧が接地電位以下となっている半導体記憶素子が構
成するメモリセルの有無を検出するデータ検出回路65
が接続されている。さらに、各メモリセルブロック35
a、35b、…のソース配線61は、データ検出回路6
5の検出結果に応じて、メモリセルブロックごとのソー
ス電位の設定条件を変化させることが可能なソース電位
設定回路67に接続されている。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関し、特に記憶データを電気的に書換可能な
不揮発性半導体メモリ装置に関するものである。
モリ装置に関し、特に記憶データを電気的に書換可能な
不揮発性半導体メモリ装置に関するものである。
【0002】
【従来の技術】電気的に書換可能な不揮発性半導体メモ
リ装置(以下EEPROMという)のうち、多数のメモ
リセルを構成する記憶素子を備え、これらメモリセルを
同時に一括消去できる機能を備えた不揮発性半導体メモ
リ装置は、フラッシュメモリと称され、大容量の不揮発
性半導体メモリ装置として現在最も多くつ使われている
記憶素子の一つであり、さらに将来の市場拡大が期待さ
れている。
リ装置(以下EEPROMという)のうち、多数のメモ
リセルを構成する記憶素子を備え、これらメモリセルを
同時に一括消去できる機能を備えた不揮発性半導体メモ
リ装置は、フラッシュメモリと称され、大容量の不揮発
性半導体メモリ装置として現在最も多くつ使われている
記憶素子の一つであり、さらに将来の市場拡大が期待さ
れている。
【0003】このフラッシュメモリのメモリセル用の不
揮発性半導体記憶素子の構造としては、いくつかの構造
が提案されているが、その代表的な例として、スタック
ゲート型の記憶素子構造の構造断面図を図6に示す。
揮発性半導体記憶素子の構造としては、いくつかの構造
が提案されているが、その代表的な例として、スタック
ゲート型の記憶素子構造の構造断面図を図6に示す。
【0004】この記憶素子は、p型の導電型を有するS
i基板1の上に、約10nmの厚さを有する絶縁膜3
(通常はSi酸化膜であり、ここでは第1ゲート酸化膜
と呼ぶ)、さらにその上に約50nmの厚みを有するフ
ローティングゲート5(通常はポリシリコン)、約20
nmの厚みを有する絶縁膜7(通常はSi酸化膜であ
り、ここでは第2ゲート酸化膜と呼ぶ)、さらに、金属
製のコントロールゲート9を順次堆積して備えている。
基板1上のゲートの両脇には、n型の導電性を有するソ
ース11及びドレイン15の拡散層が設けられる。
i基板1の上に、約10nmの厚さを有する絶縁膜3
(通常はSi酸化膜であり、ここでは第1ゲート酸化膜
と呼ぶ)、さらにその上に約50nmの厚みを有するフ
ローティングゲート5(通常はポリシリコン)、約20
nmの厚みを有する絶縁膜7(通常はSi酸化膜であ
り、ここでは第2ゲート酸化膜と呼ぶ)、さらに、金属
製のコントロールゲート9を順次堆積して備えている。
基板1上のゲートの両脇には、n型の導電性を有するソ
ース11及びドレイン15の拡散層が設けられる。
【0005】このような一般的なタイプの不揮発性半導
体記憶素子を一つのメモリセルを構成する記憶素子17
として、これをSi基板1上に多数アレイ状に配列して
不揮発性半導体メモリ装置が形成される。
体記憶素子を一つのメモリセルを構成する記憶素子17
として、これをSi基板1上に多数アレイ状に配列して
不揮発性半導体メモリ装置が形成される。
【0006】次に、この記憶素子17にデータを書き込
む際の動作について説明する。記憶素子17にデータ”
0”を書き込む場合には、例えばドレイン15の端子に
+6V、コントロールゲート9に+10Vの電圧を印加
し、ソース11及びSi基板1は接地(0V)してお
く。この時、フローティングゲート5の電位は、第1の
ゲート酸化膜3と第2のゲート酸化膜7の静電容量によ
り一義的決定される。
む際の動作について説明する。記憶素子17にデータ”
0”を書き込む場合には、例えばドレイン15の端子に
+6V、コントロールゲート9に+10Vの電圧を印加
し、ソース11及びSi基板1は接地(0V)してお
く。この時、フローティングゲート5の電位は、第1の
ゲート酸化膜3と第2のゲート酸化膜7の静電容量によ
り一義的決定される。
【0007】上記の設定条件では、フローティングゲー
ト5の直下のSi基板1の表面に形成されたチャネル
は、ドレイン近傍にできる空乏層15aによりピンチオ
フしており、この空乏層15aでは、インパクトイオン
化により生成された高い運動エネルギーを持つ電子(以
下、ホットエレクトロンという)及び正孔(以下ホット
ホールという)が発生する。
ト5の直下のSi基板1の表面に形成されたチャネル
は、ドレイン近傍にできる空乏層15aによりピンチオ
フしており、この空乏層15aでは、インパクトイオン
化により生成された高い運動エネルギーを持つ電子(以
下、ホットエレクトロンという)及び正孔(以下ホット
ホールという)が発生する。
【0008】これらのホットキャリアは、第1のゲート
酸化膜3のエネルギー障壁をトンネルできるエネルギー
を持っており、このうち、ホットエレクトロンは、フロ
ーティングゲート5と上記空乏層15aの間の電界によ
り加速されて、フローティングゲート5内に注入され
る。このホットエレクトロンの注入により、フローティ
ングゲート5の電位は次第に低下し、フローティングゲ
ート5と上記空乏層15aとの間の電界が零になった時
点で、ホットエレクトロンの注入が終了する。このよう
な動作の結果として、記憶素子Aのトランジスタのしき
い値電圧(以下、Vthと呼ぶ)は書き込み動作前の約
0.5V程度から、約5Vに上昇する。この状態を、デ
ータ”0”が書き込まれた状態と定義している。
酸化膜3のエネルギー障壁をトンネルできるエネルギー
を持っており、このうち、ホットエレクトロンは、フロ
ーティングゲート5と上記空乏層15aの間の電界によ
り加速されて、フローティングゲート5内に注入され
る。このホットエレクトロンの注入により、フローティ
ングゲート5の電位は次第に低下し、フローティングゲ
ート5と上記空乏層15aとの間の電界が零になった時
点で、ホットエレクトロンの注入が終了する。このよう
な動作の結果として、記憶素子Aのトランジスタのしき
い値電圧(以下、Vthと呼ぶ)は書き込み動作前の約
0.5V程度から、約5Vに上昇する。この状態を、デ
ータ”0”が書き込まれた状態と定義している。
【0009】以上のように、メモリセルを構成する記憶
素子17のフローティングゲート5にホットエレクトロ
ンを注入し、Vthを上昇させる動作をデータの書き込
み動作という。ここで、コントロールゲート9に印加し
た電圧を0Vに戻すと、フローティングゲート5中に蓄
積された電子は、フローティングゲート9内に留まり、
その状態は、非常に長い間保持される。従って、この素
子は、電気信号を切っても記憶情報を長い間保持できる
不揮発性半導体記憶素子として働く。
素子17のフローティングゲート5にホットエレクトロ
ンを注入し、Vthを上昇させる動作をデータの書き込
み動作という。ここで、コントロールゲート9に印加し
た電圧を0Vに戻すと、フローティングゲート5中に蓄
積された電子は、フローティングゲート9内に留まり、
その状態は、非常に長い間保持される。従って、この素
子は、電気信号を切っても記憶情報を長い間保持できる
不揮発性半導体記憶素子として働く。
【0010】次に、データ”0”を消去する際の動作に
ついて説明する。データ”0”を消去する場合には、記
憶素子17のコントロールゲート9及びSi基板1を接
地(0V)し、ドレイン15を開放(オープン)する。
ソース11には9Vの電圧を印加する。このような電圧
設定条件にすると、フローティングゲート5の電位は、
電圧の設定条件により一義的に決定される。
ついて説明する。データ”0”を消去する場合には、記
憶素子17のコントロールゲート9及びSi基板1を接
地(0V)し、ドレイン15を開放(オープン)する。
ソース11には9Vの電圧を印加する。このような電圧
設定条件にすると、フローティングゲート5の電位は、
電圧の設定条件により一義的に決定される。
【0011】ここで、ソース11のSi基板1に対する
p−n接合の破壊電圧(ブレークダウン電圧)を予め7
V程度に設定してあるため、ソース11に9Vの電圧を
印加すると、ソース近傍の空乏層11a内ではブレーク
ダウンによるホットキャリアが発生し、それらのうちホ
ットホールはフローティングゲート5とソース近傍の空
乏層11aの電界によりフローティングゲート5内に注
入される。
p−n接合の破壊電圧(ブレークダウン電圧)を予め7
V程度に設定してあるため、ソース11に9Vの電圧を
印加すると、ソース近傍の空乏層11a内ではブレーク
ダウンによるホットキャリアが発生し、それらのうちホ
ットホールはフローティングゲート5とソース近傍の空
乏層11aの電界によりフローティングゲート5内に注
入される。
【0012】このホットホールの注入により、フローテ
ィングゲート5の電位は上昇し、上記空乏層11aとフ
ローティングゲート5との間の電界が零になった時点で
注入が終了する。この結果、メモリセルのVthは降下
し、0.5V程度に戻る。以上のように、メモリセルの
記憶素子17のフローティングゲート5にホットホール
が注入された結果、Vthが降下して元に戻る動作をデ
ータの消去という。また、このようにホットホールを注
入してデータを消去する方法を、特にホットホール注入
法と呼ぶ。
ィングゲート5の電位は上昇し、上記空乏層11aとフ
ローティングゲート5との間の電界が零になった時点で
注入が終了する。この結果、メモリセルのVthは降下
し、0.5V程度に戻る。以上のように、メモリセルの
記憶素子17のフローティングゲート5にホットホール
が注入された結果、Vthが降下して元に戻る動作をデ
ータの消去という。また、このようにホットホールを注
入してデータを消去する方法を、特にホットホール注入
法と呼ぶ。
【0013】次に、もう一つのデータ消去方法であるF
owler−Noldheimトンネルによる電流(以
下FN電流と呼ぶ)を利用したデータの消去方法につい
て説明する。FN電流を利用したデータの消去方法で
は、ソース11に+12V、Si基板1及びコントロー
ルゲート9を接地(0V)し、ドレイン15を開放(オ
ープン)または接地(0V)とする。ここで、FN電流
を利用したデータの消去を行う場合には、ソース11と
Si基板1との間のp−n接合の破壊電圧(ブレークダ
ウン電圧)は予め12V以上に素子設計されている。
owler−Noldheimトンネルによる電流(以
下FN電流と呼ぶ)を利用したデータの消去方法につい
て説明する。FN電流を利用したデータの消去方法で
は、ソース11に+12V、Si基板1及びコントロー
ルゲート9を接地(0V)し、ドレイン15を開放(オ
ープン)または接地(0V)とする。ここで、FN電流
を利用したデータの消去を行う場合には、ソース11と
Si基板1との間のp−n接合の破壊電圧(ブレークダ
ウン電圧)は予め12V以上に素子設計されている。
【0014】従って、データ”0”を書き込む状態で
は、フローティングゲート5の電位は負になっているた
め、その分電位差がさらに生じ、ソース11とフローテ
ィングゲート5の間の第1ゲート酸化膜3には10MV
/cm以上の強い電界が印加される。このような強電界
のもとでは、ゲート酸化膜中にトンネル効果によりFN
電流が流れ、これを利用してフローティングゲート5中
に蓄積された電子をソース11側に引き抜くことによ
り、データの消去が可能となる。
は、フローティングゲート5の電位は負になっているた
め、その分電位差がさらに生じ、ソース11とフローテ
ィングゲート5の間の第1ゲート酸化膜3には10MV
/cm以上の強い電界が印加される。このような強電界
のもとでは、ゲート酸化膜中にトンネル効果によりFN
電流が流れ、これを利用してフローティングゲート5中
に蓄積された電子をソース11側に引き抜くことによ
り、データの消去が可能となる。
【0015】尚、この場合には、p−n接合のブレーク
ダウン電圧は12V以上と高いため、ホットキャリアの
発生は考慮しなくても良い。
ダウン電圧は12V以上と高いため、ホットキャリアの
発生は考慮しなくても良い。
【0016】
【発明が解決しようとする課題】しかしながら、上記の
データ消去法のうち、ホットホール注入法或いはFN電
流を利用した方法においても、データの消去時及び書き
込み時のメモリセルの記憶素子17のVthはある程度
のバラツキをもっている。
データ消去法のうち、ホットホール注入法或いはFN電
流を利用した方法においても、データの消去時及び書き
込み時のメモリセルの記憶素子17のVthはある程度
のバラツキをもっている。
【0017】図7には、従来から生じていた、複数の記
憶素子17のデータ書き込み時及び消去時のVthの分
布の一般的な例を示す。この例では、消去後の記憶素子
17のVthの中心はD1に示すように、約0.5Vで
あり、高低約1Vずつの分布をもっている。書き込み後
もD2に示すように同様に6Vを中心に約1Vずつの分
布を有しているのが現状である。
憶素子17のデータ書き込み時及び消去時のVthの分
布の一般的な例を示す。この例では、消去後の記憶素子
17のVthの中心はD1に示すように、約0.5Vで
あり、高低約1Vずつの分布をもっている。書き込み後
もD2に示すように同様に6Vを中心に約1Vずつの分
布を有しているのが現状である。
【0018】その中でも特に、データ消去後のVthの
バラツキが問題となる。例えば図7において、多数の記
憶素子のうち、Vthが0V(接地電位)以下となった
記憶素子D3(このような記憶素子で形成されたメモリ
セルを過消去セルと呼んでいる)では、トランジスタが
常時オンとなるため常にドレイン電流が流れる状態とな
っている。従って、このような過消去セルと共通のデジ
ット線をもつメモリセルブロック内の全てのメモリセル
は、読み出し・書き込みの動作ができず、不揮発性半導
体メモリ装置として正常に動作しなくなるという問題点
が生じていた。
バラツキが問題となる。例えば図7において、多数の記
憶素子のうち、Vthが0V(接地電位)以下となった
記憶素子D3(このような記憶素子で形成されたメモリ
セルを過消去セルと呼んでいる)では、トランジスタが
常時オンとなるため常にドレイン電流が流れる状態とな
っている。従って、このような過消去セルと共通のデジ
ット線をもつメモリセルブロック内の全てのメモリセル
は、読み出し・書き込みの動作ができず、不揮発性半導
体メモリ装置として正常に動作しなくなるという問題点
が生じていた。
【0019】過消去セルが存在する理由としては、図7
で示したように、ホットホール注入法によるデータの消
去法において、メモリセルのデータを消去した後のVt
hは、データ消去動作時の一定期間にフローティングゲ
ート5へ注入されるホットホールの量に影響されるが、
このホットホールの注入量は、データ消去時のフローテ
ィングゲート5とドレイン近傍空乏層15aの電界によ
って決定されるため、各メモリセル毎のフローティング
ゲートとソース近傍空乏層11a間の電界に違いがあっ
た場合には、データ消去時のメモリセルのVthがバラ
ツキを持つことになるためである。
で示したように、ホットホール注入法によるデータの消
去法において、メモリセルのデータを消去した後のVt
hは、データ消去動作時の一定期間にフローティングゲ
ート5へ注入されるホットホールの量に影響されるが、
このホットホールの注入量は、データ消去時のフローテ
ィングゲート5とドレイン近傍空乏層15aの電界によ
って決定されるため、各メモリセル毎のフローティング
ゲートとソース近傍空乏層11a間の電界に違いがあっ
た場合には、データ消去時のメモリセルのVthがバラ
ツキを持つことになるためである。
【0020】フローティングゲートの電位は、第1のゲ
ート酸化膜3と第2のゲート酸化膜7の厚さと誘電率、
及びコントロールゲート9、ソース11、Si基板1の
電位により決定されるため、酸化膜の厚さやゲートとソ
ースのオーバーラップ量が各記憶素子17、17、…ご
とに異なると、フローチングゲート5の電位も異なるこ
ととなり、フローティングゲート5とソース近傍の空乏
層15a間の電界にも差が生じることとなる。従って、
電荷の引き抜き量も異なり、各メモリセルの記憶素子1
7、17、…のVthにもバラツキが生じる。
ート酸化膜3と第2のゲート酸化膜7の厚さと誘電率、
及びコントロールゲート9、ソース11、Si基板1の
電位により決定されるため、酸化膜の厚さやゲートとソ
ースのオーバーラップ量が各記憶素子17、17、…ご
とに異なると、フローチングゲート5の電位も異なるこ
ととなり、フローティングゲート5とソース近傍の空乏
層15a間の電界にも差が生じることとなる。従って、
電荷の引き抜き量も異なり、各メモリセルの記憶素子1
7、17、…のVthにもバラツキが生じる。
【0021】一方、FN電流を利用したデータ書き込み
方法においても、同様にフローティングゲート5からソ
ース11に引き抜かれる電荷は、フローティングゲート
5とソース近傍空乏層11a間の電界によって影響を受
け、メモリセルの記憶素子のVthにもバラツキが生じ
る。
方法においても、同様にフローティングゲート5からソ
ース11に引き抜かれる電荷は、フローティングゲート
5とソース近傍空乏層11a間の電界によって影響を受
け、メモリセルの記憶素子のVthにもバラツキが生じ
る。
【0022】以上に述べたような問題点を解決するため
の第1の方法として、各メモリセルを構成する記憶素子
17、17、…の物理的構造を均一化すること、すなわ
ち、第1のゲート酸化膜3や第2のゲート酸化膜7の厚
み、ソースとゲートとのオーバーラップ量を、プロセス
技術の向上等によりできるだけ抑える努力がなされてい
る。しかしながら、メモリセルを構成するトランジスタ
の微細化に伴うゲート酸化膜の薄層化やメモリの大容量
化が進む中では、上記の対策以外の何らかの対策が必要
とされてきている。以上のような問題点を解決するため
に、これまでにもいくつかの対策が提案されてきてい
る。
の第1の方法として、各メモリセルを構成する記憶素子
17、17、…の物理的構造を均一化すること、すなわ
ち、第1のゲート酸化膜3や第2のゲート酸化膜7の厚
み、ソースとゲートとのオーバーラップ量を、プロセス
技術の向上等によりできるだけ抑える努力がなされてい
る。しかしながら、メモリセルを構成するトランジスタ
の微細化に伴うゲート酸化膜の薄層化やメモリの大容量
化が進む中では、上記の対策以外の何らかの対策が必要
とされてきている。以上のような問題点を解決するため
に、これまでにもいくつかの対策が提案されてきてい
る。
【0023】例えば、特開平5ー258583では、デ
ータを消去しようとする複数のメモリセルのソースに1
4V(通常の消去電圧である12Vより高い電圧が選ば
れている)の電圧を印加(開示の例では制御ゲートに−
14Vを印加している)した後に、今度は逆にソースに
−14V(開示の例では制御ゲートに+14Vを印加し
ている)の高電圧を印加することにより過消去セルをな
くす方法が開示されている。
ータを消去しようとする複数のメモリセルのソースに1
4V(通常の消去電圧である12Vより高い電圧が選ば
れている)の電圧を印加(開示の例では制御ゲートに−
14Vを印加している)した後に、今度は逆にソースに
−14V(開示の例では制御ゲートに+14Vを印加し
ている)の高電圧を印加することにより過消去セルをな
くす方法が開示されている。
【0024】このようにすれば、たとえ消去後の記憶素
子間にVthのバラツキが生じていたとしても(過消去
セルが存在していたとしても)、過消去セルでは、その
後に−14Vの高電圧を印加した際に、フローティング
ゲート5とソース近傍空乏層11a間の電界がより大き
くなるため、フローティングゲート5から引き抜かれる
電荷量がより大きくなり、最終的に各メモリセルを構成
する記憶素子17のVthを揃えることが可能となる。
子間にVthのバラツキが生じていたとしても(過消去
セルが存在していたとしても)、過消去セルでは、その
後に−14Vの高電圧を印加した際に、フローティング
ゲート5とソース近傍空乏層11a間の電界がより大き
くなるため、フローティングゲート5から引き抜かれる
電荷量がより大きくなり、最終的に各メモリセルを構成
する記憶素子17のVthを揃えることが可能となる。
【0025】しかしながら、上記のような方法をとる
と、データの消去に正及び負の高電圧パルスを、連続し
て2回印加しなければならず、データ消去のための動作
が煩雑になるばかりか、消去にも時間がかかるという問
題点があった。さらに、正と負の高電圧パルスを連続し
て印加する必要があるため、ゲート絶縁膜等の疲労が生
じ易く、メモリ動作の信頼性が損なわれたり、記憶素子
としての寿命が短くなったりするるおそれが大きくなる
という欠点が指摘されていた。
と、データの消去に正及び負の高電圧パルスを、連続し
て2回印加しなければならず、データ消去のための動作
が煩雑になるばかりか、消去にも時間がかかるという問
題点があった。さらに、正と負の高電圧パルスを連続し
て印加する必要があるため、ゲート絶縁膜等の疲労が生
じ易く、メモリ動作の信頼性が損なわれたり、記憶素子
としての寿命が短くなったりするるおそれが大きくなる
という欠点が指摘されていた。
【0026】さらに、非常に多くのメモリセルのうち、
それほどは多くない過消去セルがあるために、全てのメ
モリセルについて一律に、上記のような複雑な動作を行
わなければならないという点にも問題があった。
それほどは多くない過消去セルがあるために、全てのメ
モリセルについて一律に、上記のような複雑な動作を行
わなければならないという点にも問題があった。
【0027】以上の問題点及び課題に鑑みて、本発明の
不揮発性半導体メモリ装置においては、素子の製造バラ
ツキを含んでいても十分使用可能であり、かつ、過消去
セルをなくすために、高電圧パルスを連続して印加する
動作が不要な、新しい不揮発性半導体メモリ装置の提供
を目的とする。
不揮発性半導体メモリ装置においては、素子の製造バラ
ツキを含んでいても十分使用可能であり、かつ、過消去
セルをなくすために、高電圧パルスを連続して印加する
動作が不要な、新しい不揮発性半導体メモリ装置の提供
を目的とする。
【0028】
【課題を解決するための手段】上述した目的を達成する
ために、本発明では次のような手段を講じた。すなわ
ち、請求項1記載の不揮発性半導体メモリ装置において
は、ソース及びドレインと該ソース及びドレイン間に設
けられた浮遊ゲート及び制御ゲートとにより構成された
半導体記憶素子を複数備えた不揮発性半導体メモリ装置
であって、該不揮発性半導体メモリ装置は、電気的にデ
ータの書き込みが可能であり、かつ、書き込まれたデー
タを一括消去可能に構成されてなることを特徴とする不
揮発性半導体メモリ装置において、該不揮発性半導体メ
モリ装置には、前記半導体記憶素子により構成されるメ
モリセルがソース配線およびデジット線を共通にする複
数のメモリセルブロックに分割されて配置されたメモリ
セルアレイと、前記メモリセルのアドレシングや出力を
行う周辺回路と、各メモリセルブロックごとに、前記メ
モリセルを構成するトランジスタのしきい値電圧が接地
電位以下となっている半導体記憶素子の有無を検出する
データ検出回路と、該データ検出回路の検出結果に応じ
て、前記メモリセルブロックごとのソース電位の設定条
件を変化させることが可能なソース電位設定回路と、を
備えてなることを特徴とする。
ために、本発明では次のような手段を講じた。すなわ
ち、請求項1記載の不揮発性半導体メモリ装置において
は、ソース及びドレインと該ソース及びドレイン間に設
けられた浮遊ゲート及び制御ゲートとにより構成された
半導体記憶素子を複数備えた不揮発性半導体メモリ装置
であって、該不揮発性半導体メモリ装置は、電気的にデ
ータの書き込みが可能であり、かつ、書き込まれたデー
タを一括消去可能に構成されてなることを特徴とする不
揮発性半導体メモリ装置において、該不揮発性半導体メ
モリ装置には、前記半導体記憶素子により構成されるメ
モリセルがソース配線およびデジット線を共通にする複
数のメモリセルブロックに分割されて配置されたメモリ
セルアレイと、前記メモリセルのアドレシングや出力を
行う周辺回路と、各メモリセルブロックごとに、前記メ
モリセルを構成するトランジスタのしきい値電圧が接地
電位以下となっている半導体記憶素子の有無を検出する
データ検出回路と、該データ検出回路の検出結果に応じ
て、前記メモリセルブロックごとのソース電位の設定条
件を変化させることが可能なソース電位設定回路と、を
備えてなることを特徴とする。
【0029】上記の不揮発性半導体メモリ装置において
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、ソース電位を変化(通常は上昇)さ
せることができる。また、データ検出回路が、上記不揮
発性半導体メモリ装置内に設けられているため、実際に
不揮発性半導体メモリ装置を使用する環境に適した、最
適なソース電位の設定が可能となる。
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、ソース電位を変化(通常は上昇)さ
せることができる。また、データ検出回路が、上記不揮
発性半導体メモリ装置内に設けられているため、実際に
不揮発性半導体メモリ装置を使用する環境に適した、最
適なソース電位の設定が可能となる。
【0030】請求項2記載の不揮発性半導体メモリ装置
においては、請求項1記載の不揮発性半導体メモリ装置
において、前記デジット線は、前記データ検査回路に接
続されてなり、前記ソース配線は、前記ソース電位設定
回路に接続されてなり、前記データ検査回路は、前記周
辺回路の一部を構成するデコーダに接続されたワード線
を接地電位とした後に、前記各デジット線から出力され
るデータのうち、 データ”1”を検出した場合には、
前記ソース電位設定回路のうち、前記デジット線と共通
するソース配線を持つ前記メモリセルブロックのソース
電圧を上昇させるように設定されてなり、データ”0”
を検出した場合には、前記ソース電位をそのまま固定す
るように設定されてなることを特徴とする。
においては、請求項1記載の不揮発性半導体メモリ装置
において、前記デジット線は、前記データ検査回路に接
続されてなり、前記ソース配線は、前記ソース電位設定
回路に接続されてなり、前記データ検査回路は、前記周
辺回路の一部を構成するデコーダに接続されたワード線
を接地電位とした後に、前記各デジット線から出力され
るデータのうち、 データ”1”を検出した場合には、
前記ソース電位設定回路のうち、前記デジット線と共通
するソース配線を持つ前記メモリセルブロックのソース
電圧を上昇させるように設定されてなり、データ”0”
を検出した場合には、前記ソース電位をそのまま固定す
るように設定されてなることを特徴とする。
【0031】上記の不揮発性半導体メモリ装置において
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、過消去セルがある場合にはそのメモ
リブロックのソース電位を変化(通常は上昇)させてV
thを高くし、一方、過消去セルが無い場合には、その
メモリブロックのソース電位を変化させずに、固定する
ことにより、メモリセル中の過消去セルを無くすること
ができる。
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、過消去セルがある場合にはそのメモ
リブロックのソース電位を変化(通常は上昇)させてV
thを高くし、一方、過消去セルが無い場合には、その
メモリブロックのソース電位を変化させずに、固定する
ことにより、メモリセル中の過消去セルを無くすること
ができる。
【0032】請求項3記載の不揮発性半導体メモリ装置
においては、請求項1または2記載の不揮発性半導体メ
モリ装置において、該半導体不揮発性半導体メモリ装置
の動作中に、その動作状態が変化する際に生成される、
前記データ検査回路からの信号を検出し、該信号の検出
に対応して、前記メモリセル内のトランジスタのソース
電位を任意の電位に設定できるソース電位設定回路を備
えてなることを特徴とする。
においては、請求項1または2記載の不揮発性半導体メ
モリ装置において、該半導体不揮発性半導体メモリ装置
の動作中に、その動作状態が変化する際に生成される、
前記データ検査回路からの信号を検出し、該信号の検出
に対応して、前記メモリセル内のトランジスタのソース
電位を任意の電位に設定できるソース電位設定回路を備
えてなることを特徴とする。
【0033】このような不揮発性半導体メモリ装置にお
いては、不揮発性半導体メモリ装置の動作中に、その動
作状態が変化する状況の応じて、前記データ検査回路か
らの信号が変化するが、その変化した信号に対応して前
記ソース電位を任意に設定することができる。
いては、不揮発性半導体メモリ装置の動作中に、その動
作状態が変化する状況の応じて、前記データ検査回路か
らの信号が変化するが、その変化した信号に対応して前
記ソース電位を任意に設定することができる。
【0034】請求項4記載の不揮発性半導体メモリ装置
においては、請求項1から3までのいずれかに記載の不
揮発性半導体メモリ装置において、前記ソース電位設定
回路内には、該ソース電位設定回路の各メモリセルブロ
ックごとに、該ソース電位の設定値を記憶する、ソース
電位記憶装置を備えてなることを特徴とする。
においては、請求項1から3までのいずれかに記載の不
揮発性半導体メモリ装置において、前記ソース電位設定
回路内には、該ソース電位設定回路の各メモリセルブロ
ックごとに、該ソース電位の設定値を記憶する、ソース
電位記憶装置を備えてなることを特徴とする。
【0035】上記の不揮発性半導体メモリ装置において
は、ソース電位記憶装置により、ソース電位の固定を行
ったり、不揮発性半導体メモリ装置の予め動作環境に応
じた分だけ調整しておくことにより、不揮発性半導体メ
モリ装置の動作環境に応じてソース電位の設定を行わせ
ることができる。
は、ソース電位記憶装置により、ソース電位の固定を行
ったり、不揮発性半導体メモリ装置の予め動作環境に応
じた分だけ調整しておくことにより、不揮発性半導体メ
モリ装置の動作環境に応じてソース電位の設定を行わせ
ることができる。
【0036】請求項5記載の不揮発性半導体メモリ装置
においては、請求項4記載の不揮発性半導体メモリ装置
において、前記ソース電位記憶装置は、前記ソース電位
設定回路の各メモリセルブロックごとのソース電位の設
定値を、随時記憶する手段を有してなることを特徴とす
る。
においては、請求項4記載の不揮発性半導体メモリ装置
において、前記ソース電位記憶装置は、前記ソース電位
設定回路の各メモリセルブロックごとのソース電位の設
定値を、随時記憶する手段を有してなることを特徴とす
る。
【0037】上記の不揮発性半導体メモリ装置において
は、動作環境の変化に応じて、随時ソース電位の設定値
を随時変化させることができる。
は、動作環境の変化に応じて、随時ソース電位の設定値
を随時変化させることができる。
【0038】請求項6記載の不揮発性半導体メモリ装置
においては、請求項1から4までのいずれかに記載の不
揮発性半導体メモリ装置において、前記データ検査回路
は、前記不揮発性半導体メモリ装置とは別個に構成され
る、外部PROMプログラム装置に設けられていること
を特徴とする。
においては、請求項1から4までのいずれかに記載の不
揮発性半導体メモリ装置において、前記データ検査回路
は、前記不揮発性半導体メモリ装置とは別個に構成され
る、外部PROMプログラム装置に設けられていること
を特徴とする。
【0039】上記の不揮発性半導体メモリ装置において
は、前記データ検査回路が不揮発性半導体メモリ装置内
には配置されず、PROMプログラム装置内に配置され
ているため、上記不揮発性半導体メモリ装置自体のサイ
ズが小さくなる。
は、前記データ検査回路が不揮発性半導体メモリ装置内
には配置されず、PROMプログラム装置内に配置され
ているため、上記不揮発性半導体メモリ装置自体のサイ
ズが小さくなる。
【0040】請求項7記載の不揮発性半導体メモリ装置
においては、第1の導電型を有する半導体基板上に、メ
モリセルを構成するトランジスタのドレイン及びソース
として、該半導体基板と異なる第2の導電型を有する拡
散層が形成され、前記半導体基板と絶縁膜を介して電荷
蓄積層が形成され、前記電荷蓄積層と絶縁膜を介して制
御ゲートが形成された構造を有する半導体記憶素子を備
えた不揮発性半導体メモリ装置において、前記半導体記
憶素子と前記半導体基板との間には、該半導体記憶素子
を外側から囲むように設けられた、前記第1の導電層と
同じ導電型を有する第1の井戸層と、該第1の井戸層を
外側から囲むように設けられた、前記第2の導電層と同
じ導電型を有する第2の井戸層とを備えてなり、前記第
1の井戸層には、その電位を変化させることができる基
板電位設定回路が設けられていることを特徴とする。
においては、第1の導電型を有する半導体基板上に、メ
モリセルを構成するトランジスタのドレイン及びソース
として、該半導体基板と異なる第2の導電型を有する拡
散層が形成され、前記半導体基板と絶縁膜を介して電荷
蓄積層が形成され、前記電荷蓄積層と絶縁膜を介して制
御ゲートが形成された構造を有する半導体記憶素子を備
えた不揮発性半導体メモリ装置において、前記半導体記
憶素子と前記半導体基板との間には、該半導体記憶素子
を外側から囲むように設けられた、前記第1の導電層と
同じ導電型を有する第1の井戸層と、該第1の井戸層を
外側から囲むように設けられた、前記第2の導電層と同
じ導電型を有する第2の井戸層とを備えてなり、前記第
1の井戸層には、その電位を変化させることができる基
板電位設定回路が設けられていることを特徴とする。
【0041】このような不揮発性半導体メモリ装置にお
いては、不揮発性半導体記憶素子において、前記第1の
井戸層の電位を変化させることにより、他の記憶素子と
独立して、前記基板電位を任意に設定することができ
る。
いては、不揮発性半導体記憶素子において、前記第1の
井戸層の電位を変化させることにより、他の記憶素子と
独立して、前記基板電位を任意に設定することができ
る。
【0042】請求項8記載の不揮発性半導体メモリ装置
においては、請求項1から6までのいずれかに記載の不
揮発性半導体メモリ装置において、前記半導体記憶素子
に代えて前記請求項6記載の半導体記憶素子を用い、前
記ソース電位設定回路に代えて前記基板電位設定回路を
用いることを特徴とする。
においては、請求項1から6までのいずれかに記載の不
揮発性半導体メモリ装置において、前記半導体記憶素子
に代えて前記請求項6記載の半導体記憶素子を用い、前
記ソース電位設定回路に代えて前記基板電位設定回路を
用いることを特徴とする。
【0043】このような不揮発性半導体メモリ装置にお
いては、前記基板電位設定回路により、前記請求項1か
ら5までに記載された不揮発性半導体メモリ装置と同様
に、過消去セルの検出とそれに応じた、前記半導体記憶
素子のしきい値電圧の設定・変更が可能となる
いては、前記基板電位設定回路により、前記請求項1か
ら5までに記載された不揮発性半導体メモリ装置と同様
に、過消去セルの検出とそれに応じた、前記半導体記憶
素子のしきい値電圧の設定・変更が可能となる
【0044】
【発明の実施の形態】以下、本発明の実施の形態を、図
に基づいて説明する。図1は、本発明の第1の実施の形
態を示す不揮発性半導体メモリ装置の回路図である。
に基づいて説明する。図1は、本発明の第1の実施の形
態を示す不揮発性半導体メモリ装置の回路図である。
【0045】不揮発性半導体メモリ装置Bは、通常のフ
ラッシュメモリと同様に、概略、多数の不揮発性半導体
記憶素子31から構成される多数のメモリセル33がア
レイ状に並べられたメモリセルアレイ35とその周辺に
配置された周辺回路36とからなり、この周辺回路36
には、メモリセルのアドレッシンングを行うXデコーダ
37、セルデータを増幅して判定を行うセンスアンプが
並べられたセンスアンプブロック39、センスアンプか
らのデータを伝送するデータバス41、出力する出力ポ
ート45等が配置されている。
ラッシュメモリと同様に、概略、多数の不揮発性半導体
記憶素子31から構成される多数のメモリセル33がア
レイ状に並べられたメモリセルアレイ35とその周辺に
配置された周辺回路36とからなり、この周辺回路36
には、メモリセルのアドレッシンングを行うXデコーダ
37、セルデータを増幅して判定を行うセンスアンプが
並べられたセンスアンプブロック39、センスアンプか
らのデータを伝送するデータバス41、出力する出力ポ
ート45等が配置されている。
【0046】これらの不揮発性半導体メモリ装置を構成
する、不揮発性半導体記憶素子31は、従来の構造(図
6に示した)と同様であるため、その説明を省略する。
出力ポート45から出力されたデータは、不揮発性半導
体メモリ装置B外に配置されているPROMプログラム
装置Cに出力される。ここで、PROMプログラム装置
Cは、従来のものと同様であり、大別してメモリセルデ
ータの書き込み回路51、データ読み出し回路53、デ
ータ消去回路55とに分けられる。このPROMプログ
ラム装置Cは、不揮発性半導体メモリ装置Bのデータを
書き込んだり、読み出したり、一括して消去したりする
役割を果たす。
する、不揮発性半導体記憶素子31は、従来の構造(図
6に示した)と同様であるため、その説明を省略する。
出力ポート45から出力されたデータは、不揮発性半導
体メモリ装置B外に配置されているPROMプログラム
装置Cに出力される。ここで、PROMプログラム装置
Cは、従来のものと同様であり、大別してメモリセルデ
ータの書き込み回路51、データ読み出し回路53、デ
ータ消去回路55とに分けられる。このPROMプログ
ラム装置Cは、不揮発性半導体メモリ装置Bのデータを
書き込んだり、読み出したり、一括して消去したりする
役割を果たす。
【0047】ここで、本発明を適用した不揮発性半導体
メモリ装置Bにおいて、メモリセルアレイ35は、ソー
ス配線61及びデジット線63を共通にする複数のメモ
リセルブロック35a、35b、…に分割されている。
各メモリセルブロック35a、35b、…には、しきい
値電圧が接地電位以下となっている半導体記憶素子が構
成するメモリセルの有無を検出するデータ検出回路65
が、上記デジット線63、センスアンプ39、及びデー
タバス41、出力ポート45を介して接続されている。
メモリ装置Bにおいて、メモリセルアレイ35は、ソー
ス配線61及びデジット線63を共通にする複数のメモ
リセルブロック35a、35b、…に分割されている。
各メモリセルブロック35a、35b、…には、しきい
値電圧が接地電位以下となっている半導体記憶素子が構
成するメモリセルの有無を検出するデータ検出回路65
が、上記デジット線63、センスアンプ39、及びデー
タバス41、出力ポート45を介して接続されている。
【0048】さらに、各メモリセルブロック35a、3
5b、…のソース配線61は、データ検出回路65の検
出結果に応じて、メモリセルブロック35a、35b、
…ごとのソース電位の設定条件を変化させることが可能
なソース電位設定回路67に接続されている。
5b、…のソース配線61は、データ検出回路65の検
出結果に応じて、メモリセルブロック35a、35b、
…ごとのソース電位の設定条件を変化させることが可能
なソース電位設定回路67に接続されている。
【0049】また、ソース電位設定回路67内には、各
メモリセルブロック35ごとのソース電位の設定値を記
憶する、ソース電位記憶装置71が配置されている。こ
こで、ソース電位記憶装置71は、ソース電位設定回路
67の各メモリセルブロックごとのソース電位の設定値
を随時記憶するシフトレジスタ回路73から構成されて
いる。
メモリセルブロック35ごとのソース電位の設定値を記
憶する、ソース電位記憶装置71が配置されている。こ
こで、ソース電位記憶装置71は、ソース電位設定回路
67の各メモリセルブロックごとのソース電位の設定値
を随時記憶するシフトレジスタ回路73から構成されて
いる。
【0050】次に、上記の不揮発性半導体メモリ装置の
動作について説明する。図2は、不揮発性半導体メモリ
装置とPROMプログラム装置Cの動作の概略を示すフ
ローチャートである。まず、PROMプログラム装置C
の制御により、不揮発性半導体メモリ装置Bのメモリセ
ルアレイ35を構成する全てのメモリセル33、33、
…のデータ消去を行う。この場合の消去は、前述の従来
例と同様にホットホール注入法やFN電流を利用した方
法で行う。従って、図4の場合と同様に、メモリセル3
3の中にはVthの分布が生じ、Vthが0V以下の過
消去セルも存在する。
動作について説明する。図2は、不揮発性半導体メモリ
装置とPROMプログラム装置Cの動作の概略を示すフ
ローチャートである。まず、PROMプログラム装置C
の制御により、不揮発性半導体メモリ装置Bのメモリセ
ルアレイ35を構成する全てのメモリセル33、33、
…のデータ消去を行う。この場合の消去は、前述の従来
例と同様にホットホール注入法やFN電流を利用した方
法で行う。従って、図4の場合と同様に、メモリセル3
3の中にはVthの分布が生じ、Vthが0V以下の過
消去セルも存在する。
【0051】次に、上記の消去操作により、メモリセル
33のデータが確実に消去されているか否かのチェック
すなわちブランクチェックを行う。ブランクチェックと
してデータを読み出す場合には、まず全メモリセル及び
基板電位を0Vにする。この場合には、メモリセルには
基板バイアスは印加されていない。
33のデータが確実に消去されているか否かのチェック
すなわちブランクチェックを行う。ブランクチェックと
してデータを読み出す場合には、まず全メモリセル及び
基板電位を0Vにする。この場合には、メモリセルには
基板バイアスは印加されていない。
【0052】ここで、Xデコーダ37の出力であるワー
ド線75の電位は5Vに設定する。この状態では、メモ
リセル33a、33b、33c、33dのすべてのメモ
リセルのVthはワード線75の電位(5V)以下であ
るので、メモリセルは全てオン状態となり、出力ポート
41からは、データ”1”が出力されるはずであり、こ
れを確認する。
ド線75の電位は5Vに設定する。この状態では、メモ
リセル33a、33b、33c、33dのすべてのメモ
リセルのVthはワード線75の電位(5V)以下であ
るので、メモリセルは全てオン状態となり、出力ポート
41からは、データ”1”が出力されるはずであり、こ
れを確認する。
【0053】もし、仮にあるメモリセルのVthが5V
以下にシフトしていない場合には、ブランクチェックの
結果は正常終了とはならず、上記の消去工程を継続する
ことになる。すなわち、このブランクチェックは、消去
工程終了後のメモリセルのVthの最大値のチェック
(Vthが5V以上のセルがないことを確認するため
の)を行っていることになる。
以下にシフトしていない場合には、ブランクチェックの
結果は正常終了とはならず、上記の消去工程を継続する
ことになる。すなわち、このブランクチェックは、消去
工程終了後のメモリセルのVthの最大値のチェック
(Vthが5V以上のセルがないことを確認するため
の)を行っていることになる。
【0054】次に、ブランクチェックの結果が正常な場
合には、過消去セルのチェックを行う。すなわち、PR
OMプログラム装置Cからの設定により、Xデコーダ3
7の前アドレスを非選択、すなわちワード線75を接地
電位(0V)にする。この状態で、センスアンプブロッ
ク39を動作させると、メモリセルブロック35aすな
わち、メモリセル33a、33cが接続しているデジッ
ト線63aのデータを判定するセンスアンプ39aから
は、接続しているメモリセル全てがオフしているためデ
ータ”0”が出力される。
合には、過消去セルのチェックを行う。すなわち、PR
OMプログラム装置Cからの設定により、Xデコーダ3
7の前アドレスを非選択、すなわちワード線75を接地
電位(0V)にする。この状態で、センスアンプブロッ
ク39を動作させると、メモリセルブロック35aすな
わち、メモリセル33a、33cが接続しているデジッ
ト線63aのデータを判定するセンスアンプ39aから
は、接続しているメモリセル全てがオフしているためデ
ータ”0”が出力される。
【0055】一方、メモリセルブロック35bすなわ
ち、メモリセル33b、33dが接続したデジット線6
3bのデータを判別するセンスアンプ39bからは、メ
モリセル33dのVthが0Vより小さいので、デー
タ”1”が出力される。これは、メモリセル33dがオ
ンしているためである。
ち、メモリセル33b、33dが接続したデジット線6
3bのデータを判別するセンスアンプ39bからは、メ
モリセル33dのVthが0Vより小さいので、デー
タ”1”が出力される。これは、メモリセル33dがオ
ンしているためである。
【0056】データ検査回路65は、多入力のOR回路
を含んで構成されているため、出力ポート41から出力
されるデータを確認し、データに少なくとも”1”が1
個以上存在すれば、そのOR回路の出力は”1”とな
り、すべてのセルからの出力が”0”の場合のみ、この
OR回路が、”0”を出力するため、過消去セルがメモ
リセルブロック内に、1個でも有れば、出力必ず出力
は”1”となる。過消去セルが1個も無くなると、出力
データは”0”となる。従って、過消去セルの有無の判
定が極めて容易に可能となる。このデータ検査結果
は、”1”または”0”と信号として、ソース電位設定
回路67にその結果が伝達される。
を含んで構成されているため、出力ポート41から出力
されるデータを確認し、データに少なくとも”1”が1
個以上存在すれば、そのOR回路の出力は”1”とな
り、すべてのセルからの出力が”0”の場合のみ、この
OR回路が、”0”を出力するため、過消去セルがメモ
リセルブロック内に、1個でも有れば、出力必ず出力
は”1”となる。過消去セルが1個も無くなると、出力
データは”0”となる。従って、過消去セルの有無の判
定が極めて容易に可能となる。このデータ検査結果
は、”1”または”0”と信号として、ソース電位設定
回路67にその結果が伝達される。
【0057】ソース電圧設定回路67は、データ検査回
路65からの情報に従って、過消去セル33dが存在す
るメモリセルブロック35bのソース電位を0.1V上
昇させる。すなわち、ソース電位設定回路の基本動作
は、ソース電位を変化させたり固定したりする動作であ
り、これは、通常の可変電源を含む回路で容易に実現可
能である。
路65からの情報に従って、過消去セル33dが存在す
るメモリセルブロック35bのソース電位を0.1V上
昇させる。すなわち、ソース電位設定回路の基本動作
は、ソース電位を変化させたり固定したりする動作であ
り、これは、通常の可変電源を含む回路で容易に実現可
能である。
【0058】この結果、メモリセルブロック35bに存
在するメモリセル35b、35dには基板バイアス効果
がかかり、それぞれのVthはー0.4V及び0.6V
に上昇する。ここであげているVthとは、メモリセル
のコントロールゲートとソース管の電位差であり、基板
電位(0V)とコントロールゲート管の電位差でいえ
ば、ー0.3V及び0.7V二なった時にメモリセルは
オンすることになる。この状態においては、まだメモリ
セル33dのVthは0V以下であるから、メモリセル
ブロック35bが接続するセンスアンプ39bからは、
データ”1”が出力される。
在するメモリセル35b、35dには基板バイアス効果
がかかり、それぞれのVthはー0.4V及び0.6V
に上昇する。ここであげているVthとは、メモリセル
のコントロールゲートとソース管の電位差であり、基板
電位(0V)とコントロールゲート管の電位差でいえ
ば、ー0.3V及び0.7V二なった時にメモリセルは
オンすることになる。この状態においては、まだメモリ
セル33dのVthは0V以下であるから、メモリセル
ブロック35bが接続するセンスアンプ39bからは、
データ”1”が出力される。
【0059】従って、データ検出回路65により、ソー
ス電位を再び0.1V上昇させる工程に再度移行し、メ
モリセルのVthは再び0.1Vずつ上昇する。このよ
うなフローを数回繰り返した結果、メモリセル33dの
Vthはワード線75の電位、すなわちコントロールゲ
ートと基板間の電位差で0Vになると、センスアンプの
出力は”0”に反転する。この時点で、データ検査回路
65は、ソース電位設定回路67中のソース電位記憶装
置71に、ソース電位をその値で固定するように命令を
出す。
ス電位を再び0.1V上昇させる工程に再度移行し、メ
モリセルのVthは再び0.1Vずつ上昇する。このよ
うなフローを数回繰り返した結果、メモリセル33dの
Vthはワード線75の電位、すなわちコントロールゲ
ートと基板間の電位差で0Vになると、センスアンプの
出力は”0”に反転する。この時点で、データ検査回路
65は、ソース電位設定回路67中のソース電位記憶装
置71に、ソース電位をその値で固定するように命令を
出す。
【0060】なお、ソース電位記憶装置71は、その時
点でのソース電位に、不揮発性半導体メモリ装置Bの動
作環境(例えば環境温度等)の変化による半導体記憶素
子等の特性変動に起因する誤動作を防止するためのマー
ジンを考慮して、最終的にソース電位を固定する。例え
ば、Vthが0Vのメモリセルでは、環境の変動によ
り、トランジスタがオンしたりオフしたりするおそれが
あるため、さらにマージンとしていくらかの余裕を与え
てソース電位を固定することになる。以上の動作の結
果、過消去セルはなくなり、全てのメモリセルが正常な
メモリセルとして働くことになる。
点でのソース電位に、不揮発性半導体メモリ装置Bの動
作環境(例えば環境温度等)の変化による半導体記憶素
子等の特性変動に起因する誤動作を防止するためのマー
ジンを考慮して、最終的にソース電位を固定する。例え
ば、Vthが0Vのメモリセルでは、環境の変動によ
り、トランジスタがオンしたりオフしたりするおそれが
あるため、さらにマージンとしていくらかの余裕を与え
てソース電位を固定することになる。以上の動作の結
果、過消去セルはなくなり、全てのメモリセルが正常な
メモリセルとして働くことになる。
【0061】ここで、この不揮発性半導体メモリ装置B
では、ソース電位設定回路67の内部にソース電位記憶
装置として、レジスタ回路を備えているため、設定する
ソース電位を任意の期間記憶させることが可能である。
このような構造では、過消去セルを検出し、ソース電位
を任意の電位に設定する動作を、ICメモリの電源投入
時、リセット時、動作プログラムの分岐時など、動作環
境が変化するごとに行えば、これらの動作環境の変化に
追従して過消去セルのVthを任意の電圧に設定するこ
とが可能となる。また、不揮発性半導体メモリ装置の動
作中の、動作状態が変化する際に生成される信号を、デ
ータ検査回路65により検出し、この信号の検出を機会
に、メモリセルトランジスタのソース電位をソース電位
設定回路67により任意の電圧に設定し、次に、メモリ
セルデータの読みだし動作に移行することもできる。
では、ソース電位設定回路67の内部にソース電位記憶
装置として、レジスタ回路を備えているため、設定する
ソース電位を任意の期間記憶させることが可能である。
このような構造では、過消去セルを検出し、ソース電位
を任意の電位に設定する動作を、ICメモリの電源投入
時、リセット時、動作プログラムの分岐時など、動作環
境が変化するごとに行えば、これらの動作環境の変化に
追従して過消去セルのVthを任意の電圧に設定するこ
とが可能となる。また、不揮発性半導体メモリ装置の動
作中の、動作状態が変化する際に生成される信号を、デ
ータ検査回路65により検出し、この信号の検出を機会
に、メモリセルトランジスタのソース電位をソース電位
設定回路67により任意の電圧に設定し、次に、メモリ
セルデータの読みだし動作に移行することもできる。
【0062】次に、本発明の不揮発性半導体メモリ装置
の第2の実施の形態について説明する。図3は、不揮発
性半導体メモリ装置であり、概略は第1の実施の形態の
不揮発性半導体メモリ装置と同様である。この図におい
て、図1と同一部分については、同一符号を付して、そ
の説明を省略する。この第2の実施の形態が第1の実施
の形態の場合と異なる点は、データ検査回路65が、不
揮発性半導体メモリ装置B内ではなく、PROMプログ
ラム装置C内に配置されている点である。さらに、ソー
ス電位設定回路67中のソース電位記憶装置71が、随
時記憶可能な装置ではなく、プログラム可能ではある
が、通常は、一度記憶した後は記憶情報を変化させない
で、読み出し専用の記憶装置として用いる、PROMセ
ル構造を有している点も相違している。
の第2の実施の形態について説明する。図3は、不揮発
性半導体メモリ装置であり、概略は第1の実施の形態の
不揮発性半導体メモリ装置と同様である。この図におい
て、図1と同一部分については、同一符号を付して、そ
の説明を省略する。この第2の実施の形態が第1の実施
の形態の場合と異なる点は、データ検査回路65が、不
揮発性半導体メモリ装置B内ではなく、PROMプログ
ラム装置C内に配置されている点である。さらに、ソー
ス電位設定回路67中のソース電位記憶装置71が、随
時記憶可能な装置ではなく、プログラム可能ではある
が、通常は、一度記憶した後は記憶情報を変化させない
で、読み出し専用の記憶装置として用いる、PROMセ
ル構造を有している点も相違している。
【0063】次に第2に実施の形態に示す不揮発性半導
体メモリ装置の動作について説明する。まず、PROM
プログラム装置Cを、不揮発性半導体メモリ装置Bに接
続した後、第1の実施の形態の不揮発性半導体メモリ装
置の動作で説明した動作と同様に、メモリセルアレイ3
5のデータ消去、ブランクチェックを行う。次に、過消
去セルのチェックを行い、過消去セルが存在するデジッ
ト線に接続されたメモリセルブロックのソース電位を例
えば0.1Vづつ上昇させて、Vthを実効的に上昇さ
せていく動作も同様である。
体メモリ装置の動作について説明する。まず、PROM
プログラム装置Cを、不揮発性半導体メモリ装置Bに接
続した後、第1の実施の形態の不揮発性半導体メモリ装
置の動作で説明した動作と同様に、メモリセルアレイ3
5のデータ消去、ブランクチェックを行う。次に、過消
去セルのチェックを行い、過消去セルが存在するデジッ
ト線に接続されたメモリセルブロックのソース電位を例
えば0.1Vづつ上昇させて、Vthを実効的に上昇さ
せていく動作も同様である。
【0064】この動作を繰り返した後、過消去セルが無
くなった時点で、データ検査回路65は、ソース電位設
定回路67中のソース電位記憶装置71にソース電位を
固定するように命令を出す。ソース電位記憶装置71
は、その時点でのソース電位に、不揮発性半導体メモリ
装置Bの動作環境の変化を想定したマージンを考慮し
て、ソース電位を固定する。この動作により、過消去セ
ルはなくなり、全てのメモリセルが正常なものとして動
作するようになる。
くなった時点で、データ検査回路65は、ソース電位設
定回路67中のソース電位記憶装置71にソース電位を
固定するように命令を出す。ソース電位記憶装置71
は、その時点でのソース電位に、不揮発性半導体メモリ
装置Bの動作環境の変化を想定したマージンを考慮し
て、ソース電位を固定する。この動作により、過消去セ
ルはなくなり、全てのメモリセルが正常なものとして動
作するようになる。
【0065】ここで、第2の実施の形態においては、P
ROMプログラム装置C内にデータ検査回路65が組み
込まれており、上記の動作が終了した時点で、データ検
査回路65もPROMプログラム装置Cとともに、不揮
発性半導体メモリ装置Bとの接続が外される。
ROMプログラム装置C内にデータ検査回路65が組み
込まれており、上記の動作が終了した時点で、データ検
査回路65もPROMプログラム装置Cとともに、不揮
発性半導体メモリ装置Bとの接続が外される。
【0066】ソース電位記憶装置71は、PROMセル
構造をしており、一度ソース電位が決まり、各メモリセ
ルブロックごとの設定値を記憶した後は、さらにプログ
ラム変更等により再度PROMプログラム装置Cを不揮
発性半導体メモリ装置Bに接続して、データの再書き込
みを行う状況が生じない限りは、ソース電位は変更され
ない。
構造をしており、一度ソース電位が決まり、各メモリセ
ルブロックごとの設定値を記憶した後は、さらにプログ
ラム変更等により再度PROMプログラム装置Cを不揮
発性半導体メモリ装置Bに接続して、データの再書き込
みを行う状況が生じない限りは、ソース電位は変更され
ない。
【0067】従って、第2の実施の形態に示した不揮発
性半導体メモリ装置Bは、第1の実施の形態で示した不
揮発性半導体メモリ装置と比べて、その後の動作環境の
変化があると、(例えば記憶素子の特性を大きく変化さ
せるような温度上昇等があると)、再度上記の動作を行
う必要性が生じる場合がある。しかしながら、不揮発性
半導体メモリ装置B自体を簡単な構成にできるという利
点がある。なお、上記の実施の形態では、ソース電位記
憶装置71としては、PROMセル構造のものを用いた
が、ポリシリコンヒューズをトリミングしたものを用い
てもよい。
性半導体メモリ装置Bは、第1の実施の形態で示した不
揮発性半導体メモリ装置と比べて、その後の動作環境の
変化があると、(例えば記憶素子の特性を大きく変化さ
せるような温度上昇等があると)、再度上記の動作を行
う必要性が生じる場合がある。しかしながら、不揮発性
半導体メモリ装置B自体を簡単な構成にできるという利
点がある。なお、上記の実施の形態では、ソース電位記
憶装置71としては、PROMセル構造のものを用いた
が、ポリシリコンヒューズをトリミングしたものを用い
てもよい。
【0068】上記の2つの実施の形態においては、メモ
リセルを構成する半導体記憶素子としては、周知のSi
MOSFET構造と同一基板上に形成された、メモリ
セル構造(図6の従来例で示した構造)が用いられてい
る。そして、ソースの電位をあらたに設定することによ
り、実効的なVthを変化させている。もう一つの考え
方としては、ソースの電位は変化させずに一定のままと
し、基板電位を変化させてVthを実効的に変化させる
方法も考えられる。
リセルを構成する半導体記憶素子としては、周知のSi
MOSFET構造と同一基板上に形成された、メモリ
セル構造(図6の従来例で示した構造)が用いられてい
る。そして、ソースの電位をあらたに設定することによ
り、実効的なVthを変化させている。もう一つの考え
方としては、ソースの電位は変化させずに一定のままと
し、基板電位を変化させてVthを実効的に変化させる
方法も考えられる。
【0069】図4に上記の考え方に基づいた、第3の実
施の形態を示す。図4は、基板バイアスを印加すること
が可能な、新しいメモリセル用不揮発性半導体記憶素子
である。この構造は、p型半導体Si基板101の表面
にn型ウェル103を設け、そのnウェル103の表面
にpウェル105を設けている。このpウェル105の
中に、メモリセルを構成するn型トランジスタ107
が、作り込まれている。このn型トランジスタ107の
構造としては、図3に示した従来型のn型トランジスタ
の構造と同じであり、ソース111、ゲート115、ド
レイン117から概略構成されている。
施の形態を示す。図4は、基板バイアスを印加すること
が可能な、新しいメモリセル用不揮発性半導体記憶素子
である。この構造は、p型半導体Si基板101の表面
にn型ウェル103を設け、そのnウェル103の表面
にpウェル105を設けている。このpウェル105の
中に、メモリセルを構成するn型トランジスタ107
が、作り込まれている。このn型トランジスタ107の
構造としては、図3に示した従来型のn型トランジスタ
の構造と同じであり、ソース111、ゲート115、ド
レイン117から概略構成されている。
【0070】ここで、p型Si基板101及びn型ウェ
ル103は、接地電位(0V)に設定される。また、p
型ウェル105には、負電圧発生回路123が接続され
ている。ソース111は接地(0V)され、コントロー
ルゲート115aは、Xデコーダに、ドレイン117は
デジット線に接続される。ここで、上記負電圧発生回路
123は、0V以下の任意の電圧を印加できるようにな
っている。
ル103は、接地電位(0V)に設定される。また、p
型ウェル105には、負電圧発生回路123が接続され
ている。ソース111は接地(0V)され、コントロー
ルゲート115aは、Xデコーダに、ドレイン117は
デジット線に接続される。ここで、上記負電圧発生回路
123は、0V以下の任意の電圧を印加できるようにな
っている。
【0071】この構造のメモリセルを使用する場合、メ
モリセルに基板バイアスをかけるには、負電圧発生回路
123を用いて0V以下の電圧を発生させ、メモリセル
の基板に相当するpウェル105の電位を0V以下に設
定することにより、ソース111との電位差を付けて、
n型トランジスタ107のVthを上昇させることが可
能である。
モリセルに基板バイアスをかけるには、負電圧発生回路
123を用いて0V以下の電圧を発生させ、メモリセル
の基板に相当するpウェル105の電位を0V以下に設
定することにより、ソース111との電位差を付けて、
n型トランジスタ107のVthを上昇させることが可
能である。
【0072】しかも、pウェル105と、p基板との間
に、nウェル103が介在させたため、メモリセルのS
i基板に相当するpウェル105を隣接する他の素子
(メモリセルやトランジッスタ等)と電気的に独立させ
て、個々のメモリセルに任意の基板バイアスを与え、そ
れぞれ独立にVthを制御することが可能となる。
に、nウェル103が介在させたため、メモリセルのS
i基板に相当するpウェル105を隣接する他の素子
(メモリセルやトランジッスタ等)と電気的に独立させ
て、個々のメモリセルに任意の基板バイアスを与え、そ
れぞれ独立にVthを制御することが可能となる。
【0073】図7に、上記第3の実施の形態で示したメ
モリセル用不揮発性半導体記憶素子構造を用いた場合
の、不揮発性半導体メモリ装置の回路図を示す。ここ
で、図1と同一部分については、同一符号を付して、そ
の説明を省略する。図7と図1とは概略同じ構成をとる
が、ソース電位設定回路によりソース電位を変化させて
設定するのではなく、各メモリセルの基板電位を、基板
電位設定回路151(上記負電圧発生回路を含み、デー
タ検査回路65の検査結果に応じて、基板電位を変化さ
せたり、過消去セルがなくなった場合にはその基板電位
を記憶し、その電位に固定する働きをする)からの信号
により、各メモリセルごとに変化させ、設定することが
できるようになっている点が異なっている。
モリセル用不揮発性半導体記憶素子構造を用いた場合
の、不揮発性半導体メモリ装置の回路図を示す。ここ
で、図1と同一部分については、同一符号を付して、そ
の説明を省略する。図7と図1とは概略同じ構成をとる
が、ソース電位設定回路によりソース電位を変化させて
設定するのではなく、各メモリセルの基板電位を、基板
電位設定回路151(上記負電圧発生回路を含み、デー
タ検査回路65の検査結果に応じて、基板電位を変化さ
せたり、過消去セルがなくなった場合にはその基板電位
を記憶し、その電位に固定する働きをする)からの信号
により、各メモリセルごとに変化させ、設定することが
できるようになっている点が異なっている。
【0074】このような構成の不揮発性半導体メモリ装
置Bにおいても、第1から第2の実施の形態で示した不
揮発性半導体メモリ装置と同様の動作により、過消去セ
ルを無くして、不揮発性半導体メモリ装置を正常に動作
させることができる。すなわち、データ検査回路65に
より、過消去セルの有無をチェックし、過消去セルが合
った場合には、基板電位設定回路151により、過消去
セルが発見されたメモリセルブロックの基板電位を、例
えば0.1Vづつ上昇させていく。ここで、基板電位設
定回路151中には、基板電位を記憶する基板電位記憶
装置153が内臓されている。そして、上記のようなチ
ェック動作を繰り返すことにより、過消去セルのVth
は徐々に上昇し、ついには過消去セルがなくなるのは、
第1及び第2の実施の形態における例と同様である。
置Bにおいても、第1から第2の実施の形態で示した不
揮発性半導体メモリ装置と同様の動作により、過消去セ
ルを無くして、不揮発性半導体メモリ装置を正常に動作
させることができる。すなわち、データ検査回路65に
より、過消去セルの有無をチェックし、過消去セルが合
った場合には、基板電位設定回路151により、過消去
セルが発見されたメモリセルブロックの基板電位を、例
えば0.1Vづつ上昇させていく。ここで、基板電位設
定回路151中には、基板電位を記憶する基板電位記憶
装置153が内臓されている。そして、上記のようなチ
ェック動作を繰り返すことにより、過消去セルのVth
は徐々に上昇し、ついには過消去セルがなくなるのは、
第1及び第2の実施の形態における例と同様である。
【0075】この不揮発性半導体メモリ装置において
は、ソース電位とは独立して、基板の電位を変化させる
機構が設けられている。従って、例えばデータ消去の動
作の場合のように、ソース電位を変化させたくないよう
な場合でも、基板電位はソース電位と独立して設定する
ことが可能であるという利点がある。
は、ソース電位とは独立して、基板の電位を変化させる
機構が設けられている。従って、例えばデータ消去の動
作の場合のように、ソース電位を変化させたくないよう
な場合でも、基板電位はソース電位と独立して設定する
ことが可能であるという利点がある。
【0076】以上のように、第1から第3までの実施の
形態において示した不揮発性半導体メモリ装置Bは、上
記のような過消去セルを無くする動作を行った後には、
従来の不揮発性半導体メモリ装置と同様に、大容量の記
憶媒体として電子機器に組み込まれたり、ICカード中
に組み入れられたりして、フラッシュメモリとして動作
させることになる。
形態において示した不揮発性半導体メモリ装置Bは、上
記のような過消去セルを無くする動作を行った後には、
従来の不揮発性半導体メモリ装置と同様に、大容量の記
憶媒体として電子機器に組み込まれたり、ICカード中
に組み入れられたりして、フラッシュメモリとして動作
させることになる。
【0077】
【発明の効果】以上述べたように、本発明の不揮発性半
導体メモリ装置によれば、次のような効果を奏する。す
なわち、請求項1記載の不揮発性半導体メモリ装置にお
いては、かくメモリセルブロックごとにデータ検査回路
が設けられているので、過消去セルのあるメモリセルブ
ロックを検出することが容易である上に、その結果に応
じて各メモリセルブロックごとのソース電位を変化さ
せ、不揮発性半導体メモリ装置を正常に動作させること
ができる。また固定するソース電位設定回路を備えてい
るため、過消去セルを無くすことが可能となる。
導体メモリ装置によれば、次のような効果を奏する。す
なわち、請求項1記載の不揮発性半導体メモリ装置にお
いては、かくメモリセルブロックごとにデータ検査回路
が設けられているので、過消去セルのあるメモリセルブ
ロックを検出することが容易である上に、その結果に応
じて各メモリセルブロックごとのソース電位を変化さ
せ、不揮発性半導体メモリ装置を正常に動作させること
ができる。また固定するソース電位設定回路を備えてい
るため、過消去セルを無くすことが可能となる。
【0078】請求項2記載の不揮発性半導体メモリ装置
においては、データ検出回路がデジット線から出力され
るデータの”0”と”1”との判定を行う簡単な回路か
らなり、簡単な構成により上記の請求項1に記載された
効果と同様の効果が得られる。
においては、データ検出回路がデジット線から出力され
るデータの”0”と”1”との判定を行う簡単な回路か
らなり、簡単な構成により上記の請求項1に記載された
効果と同様の効果が得られる。
【0079】請求項3記載の不揮発性半導体メモリ装置
においては、不揮発性半導体メモリ装置の動作状態の変
化に応じて、データ検査回路からの信号を取り込み、ソ
ース電位設定回路の設定値を変化させることができるの
で、上記動作状態の変化に応じて、的確に不揮発性半導
体メモリ装置の動作を行うことが可能となる。
においては、不揮発性半導体メモリ装置の動作状態の変
化に応じて、データ検査回路からの信号を取り込み、ソ
ース電位設定回路の設定値を変化させることができるの
で、上記動作状態の変化に応じて、的確に不揮発性半導
体メモリ装置の動作を行うことが可能となる。
【0080】請求項4記載の不揮発性半導体メモリ装置
においては、設定するソース電位を各メモリセルブロッ
クごとに記憶しておくことが可能となり、過消去セルを
確実に無くすることができる。
においては、設定するソース電位を各メモリセルブロッ
クごとに記憶しておくことが可能となり、過消去セルを
確実に無くすることができる。
【0081】請求項5記載の不揮発性半導体メモリ装置
においては、上記請求項3記載の記憶装置が、随時記憶
情報を変化させることができるので、その不揮発性半導
体メモリ装置を使用する動作環境の変化に応じて、ソー
ス電位の設定を変えることができる。従って、動作環境
の変化による半導体記憶素子の特性変化があっても、上
記不揮発性半導体メモリ装置の動作を正常に行わせるこ
とが可能となる。
においては、上記請求項3記載の記憶装置が、随時記憶
情報を変化させることができるので、その不揮発性半導
体メモリ装置を使用する動作環境の変化に応じて、ソー
ス電位の設定を変えることができる。従って、動作環境
の変化による半導体記憶素子の特性変化があっても、上
記不揮発性半導体メモリ装置の動作を正常に行わせるこ
とが可能となる。
【0082】請求項6記載の不揮発性半導体メモリ装置
においては、データ検査回路が、不揮発性半導体メモリ
装置内には設けられておらず、外部のPROMプログラ
ム装置内に設けられている。そして、それが不揮発性半
導体メモリ装置に接続可能なため、データの一括消去時
とデータの書き込み時のみ、PROMプログラム装置に
接続し、通常の使用状態、すなわち、読み出し専用の記
憶装置として用いる場合には、データ検査回路は接続し
ないようにでき、不揮発性半導体メモリ装置自体の小型
化が可能となる。
においては、データ検査回路が、不揮発性半導体メモリ
装置内には設けられておらず、外部のPROMプログラ
ム装置内に設けられている。そして、それが不揮発性半
導体メモリ装置に接続可能なため、データの一括消去時
とデータの書き込み時のみ、PROMプログラム装置に
接続し、通常の使用状態、すなわち、読み出し専用の記
憶装置として用いる場合には、データ検査回路は接続し
ないようにでき、不揮発性半導体メモリ装置自体の小型
化が可能となる。
【0083】請求項7記載の不揮発性半導体メモリ装置
においては、そのメモリセルを構成する不揮発性半導体
記憶素子が、隣接する他の不揮発性半導体記憶素子と電
気適に独立な状態で、その基板電位を変化させることが
できる。これにより、隣接する他の素子と独立してVt
hを変化させることが可能になる。
においては、そのメモリセルを構成する不揮発性半導体
記憶素子が、隣接する他の不揮発性半導体記憶素子と電
気適に独立な状態で、その基板電位を変化させることが
できる。これにより、隣接する他の素子と独立してVt
hを変化させることが可能になる。
【0084】請求項8記載の不揮発性半導体メモリ装置
においては、上記請求項6記載の不揮発性半導体記憶素
子をメモリセルを構成する素子として使用しているた
め、ソース電位とは独立してVthを変化させることが
でき、従って、ソース電位とは独立して過消去セルを無
くすことが可能となる。
においては、上記請求項6記載の不揮発性半導体記憶素
子をメモリセルを構成する素子として使用しているた
め、ソース電位とは独立してVthを変化させることが
でき、従って、ソース電位とは独立して過消去セルを無
くすことが可能となる。
【0085】以上のように、本発明の不揮発性半導体メ
モリ装置では、従来の不揮発性半導体メモリ装置と比較
して、過消去セルを簡単に無くすることができ、不揮発
性半導体メモリ装置を正常に動作させることが容易にな
る。さらに、余計な書き込み動作等が不要であり、ま
た、過消去セルの検出・正常化のために、通常よりも高
電圧を印加する必要もないので、メモリセル等の寿命
が、過消去セルの問題に伴って短くなるという従来の問
題点もなくなる。、
モリ装置では、従来の不揮発性半導体メモリ装置と比較
して、過消去セルを簡単に無くすることができ、不揮発
性半導体メモリ装置を正常に動作させることが容易にな
る。さらに、余計な書き込み動作等が不要であり、ま
た、過消去セルの検出・正常化のために、通常よりも高
電圧を印加する必要もないので、メモリセル等の寿命
が、過消去セルの問題に伴って短くなるという従来の問
題点もなくなる。、
【図1】 本発明の第1の実施の形態として示した不揮
発性半導体メモリ装置の回路図である。
発性半導体メモリ装置の回路図である。
【図2】 本発明の第1の実施の形態として示した不揮
発性半導体メモリ装置内のデータ検査回路及び不揮発性
半導体メモリ装置に接続される、PROMプログラム装
置の動作を説明するためのフローチャートである。
発性半導体メモリ装置内のデータ検査回路及び不揮発性
半導体メモリ装置に接続される、PROMプログラム装
置の動作を説明するためのフローチャートである。
【図3】 本発明の第2の実施の形態として示した不揮
発性半導体メモリ装置の回路図である。
発性半導体メモリ装置の回路図である。
【図4】 本発明の第3の実施の形態として示した不揮
発性半導体メモリ装置に用いる新しい不揮発性半導体記
憶素子の断面図である。
発性半導体メモリ装置に用いる新しい不揮発性半導体記
憶素子の断面図である。
【図5】 上記の新しい不揮発性半導体記憶素子を用い
た不揮発性半導体メモリ装置の回路図である。
た不揮発性半導体メモリ装置の回路図である。
【図6】 スタックゲート型記憶素子の断面図である。
【図7】 不揮発性半導体メモリ装置における、不揮発
性半導体記憶素子のデータ書き込み時及びデータ消去時
におけるVthの分布の例を示す概略図である。
性半導体記憶素子のデータ書き込み時及びデータ消去時
におけるVthの分布の例を示す概略図である。
B…不揮発性半導体メモリ装置、31…不揮発性半導体
記憶素子、33…メモリセル、35…メモリセルアレ
イ、35a、35b…メモリセルブロック、36…周辺
回路、37…デコーダ、39…センスアンプブロック、
41…データバス、45…出力ポート、C…PROMプ
ログラム装置、61…ソース配線、63…デジット線、
65…データ検査回路、67…ソース電位設定回路、7
1…ソース電位記憶回路、101…Si基板、103…
n型ウェル、105…p型ウェル、107…n型トラン
ジスタ、111…ソース、115…ゲート、117…ド
レイン、123…負電圧発生回路、151…基板電位設
定回路
記憶素子、33…メモリセル、35…メモリセルアレ
イ、35a、35b…メモリセルブロック、36…周辺
回路、37…デコーダ、39…センスアンプブロック、
41…データバス、45…出力ポート、C…PROMプ
ログラム装置、61…ソース配線、63…デジット線、
65…データ検査回路、67…ソース電位設定回路、7
1…ソース電位記憶回路、101…Si基板、103…
n型ウェル、105…p型ウェル、107…n型トラン
ジスタ、111…ソース、115…ゲート、117…ド
レイン、123…負電圧発生回路、151…基板電位設
定回路
Claims (8)
- 【請求項1】 ソース及びドレインと該ソース及びドレ
イン間に設けられた浮遊ゲート及び制御ゲートとにより
構成された半導体記憶素子を複数備えた不揮発性半導体
メモリ装置であって、該不揮発性半導体メモリ装置は、
電気的にデータの書き込みが可能であり、かつ、書き込
まれたデータを一括消去可能に構成されてなることを特
徴とする不揮発性半導体メモリ装置において、 該不揮発性半導体メモリ装置は、前記半導体記憶素子に
より構成されるメモリセルがソース配線およびデジット
線を共通にする複数のメモリセルブロックに分割されて
配置されたメモリセルアレイと、 前記メモリセルのアドレシングや出力を行う周辺回路
と、 各メモリセルブロックごとに、前記メモリセルを構成す
るトランジスタのしきい値電圧が接地電位以下となって
いる半導体記憶素子の有無を検出するデータ検出回路
と、 該データ検出回路の検出結果に応じて、前記メモリセル
ブロックごとのソース電位の設定条件を変化させること
が可能なソース電位設定回路と、を備えてなることを特
徴とする不揮発性半導体メモリ装置。 - 【請求項2】 請求項1記載の不揮発性半導体メモリ装
置において、 前記デジット線は、前記データ検査回路に接続されてな
り、 前記ソース配線は、前記ソース電位設定回路に接続され
てなり、 前記データ検査回路は、前記周辺回路の一部を構成する
デコーダに接続されたワード線を接地電位とした後に、
前記各デジット線から出力されるデータのうち、 デー
タ”1”を検出した場合には、前記ソース電位設定回路
のうち、前記デジット線と共通するソース配線を持つ前
記メモリセルブロックのソース電圧を上昇させるように
設定されてなり、 データ”0”を検出した場合には、前記ソース電位をそ
のまま固定するように設定されてなることを特徴とする
不揮発性半導体メモリ装置。 - 【請求項3】 請求項1または2記載の不揮発性半導体
メモリ装置において、該半導体不揮発性半導体メモリ装
置の動作中に、その動作状態が変化する際に生成される
前記データ検査回路からの信号を検出し、該信号の検出
に対応して、前記メモリセル内のトランジスタのソース
電位を任意の電位に設定できるソース電位設定回路を備
えてなることを特徴とする不揮発性半導体メモリ装置。 - 【請求項4】 請求項1から3までのいずれかに記載の
不揮発性半導体メモリ装置において、 前記ソース電位設定回路内には、該ソース電位設定回路
の各メモリセルブロックごとに該ソース電位の設定値を
記憶する、ソース電位記憶装置を備えてなることを特徴
とする不揮発性半導体メモリ装置。 - 【請求項5】 請求項4記載の不揮発性半導体メモリ装
置において、前記ソース電位記憶装置は、前記ソース電
位設定回路の各メモリセルブロックごとのソース電位の
設定値を、随時記憶する手段を有してなることを特徴と
する不揮発性半導体メモリ装置。 - 【請求項6】 請求項1から4までのいずれかに記載の
不揮発性半導体メモリ装置において、前記データ検査回
路は、前記不揮発性半導体メモリ装置とは別個に構成さ
れる、外部PROMプログラム装置に設けられているこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項7】 第1の導電型を有する半導体基板上に、
メモリセルを構成するトランジスタのドレイン及びソー
スとして、該半導体基板と異なる第2の導電型を有する
拡散層が形成され、前記半導体基板と絶縁膜を介して電
荷蓄積層が形成され、前記電荷蓄積層と絶縁膜を介して
制御ゲートが形成された構造を有する半導体記憶素子を
備えた不揮発性半導体メモリ装置において、 前記半導体記憶素子と前記半導体基板との間には、該半
導体記憶素子を外側から囲むように設けられた、前記第
1の導電層と同じ導電型を有する第1の井戸層と、該第
1の井戸層を外側から囲むように設けられた、前記第2
の導電層と同じ導電型を有する第2の井戸層とを備えて
なり、前記第1の井戸層には、その電位を変化させるこ
とができる基板電位設定回路が設けられていることを特
徴とする不揮発性半導体メモリ装置。 - 【請求項8】 請求項1から6までのいずれかに記載さ
れた不揮発性半導体メモリ装置において、前記請求項1
から5までに記載された半導体記憶素子に代えて、前記
請求項6記載の半導体記憶素子を用い、 前記ソース電位設定回路に代えて、前記基板電位設定回
路を用いることを特徴とする不揮発性半導体メモリ装
置。
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