JPH1083388A - 直交変換装置 - Google Patents
直交変換装置Info
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- JPH1083388A JPH1083388A JP9125285A JP12528597A JPH1083388A JP H1083388 A JPH1083388 A JP H1083388A JP 9125285 A JP9125285 A JP 9125285A JP 12528597 A JP12528597 A JP 12528597A JP H1083388 A JPH1083388 A JP H1083388A
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Abstract
(57)【要約】
【課題】 乗算器を全く用いずに変換結果への任意の重
み付けを実現できる２次元離散コサイン変換装置を提供
する。 【解決手段】 ２次元離散コサイン変換装置（２次元Ｄ
ＣＴ装置）を、２個の１次元ＤＣＴ回路１１，１３と、
その間に介在した転置メモリ１２とで構成する。２個の
１次元ＤＣＴ回路１１，１３の各々は、バタフライ演算
回路と、その後段の分布演算回路とを内蔵し、離散コサ
イン行列の各要素に人間の視感度に応じた周波数依存性
の重みを乗じて得られた定数行列に基づくベクトル内積
の部分和を分布演算回路中のＲＯＭに記憶しておき、該
ＲＯＭの記憶内容を使用して重み付けがなされた１次元
ＤＣＴ結果を求めるように構成される。例えば画像の圧
縮符号化方式において、重み付けがない場合に比べて圧
縮効率が改善される。
み付けを実現できる２次元離散コサイン変換装置を提供
する。 【解決手段】 ２次元離散コサイン変換装置（２次元Ｄ
ＣＴ装置）を、２個の１次元ＤＣＴ回路１１，１３と、
その間に介在した転置メモリ１２とで構成する。２個の
１次元ＤＣＴ回路１１，１３の各々は、バタフライ演算
回路と、その後段の分布演算回路とを内蔵し、離散コサ
イン行列の各要素に人間の視感度に応じた周波数依存性
の重みを乗じて得られた定数行列に基づくベクトル内積
の部分和を分布演算回路中のＲＯＭに記憶しておき、該
ＲＯＭの記憶内容を使用して重み付けがなされた１次元
ＤＣＴ結果を求めるように構成される。例えば画像の圧
縮符号化方式において、重み付けがない場合に比べて圧
縮効率が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、画像情報処理、音
声情報処理等に好適に利用される直交変換装置に関する
ものである。
声情報処理等に好適に利用される直交変換装置に関する
ものである。
【０００２】
【従来の技術】例えば画像の圧縮符号化方式において、
空間領域の信号を周波数領域の信号に変換するための小
規模な直交変換装置が要求されている。符号器では、順
方向の直交変換、例えば離散コサイン変換（Discrete C
osine Transform ：ＤＣＴ）、離散サイン変換（Discre
te Sine Transform ：ＤＳＴ）等が採用される。復号器
では、逆方向の直交変換、例えば逆離散コサイン変換
（Inverse Discrete Cosine Transform ：ＩＤＣＴ）、
逆離散サイン変換（Inverse Discrete Sine Transform
：ＩＤＳＴ）等が採用される。
空間領域の信号を周波数領域の信号に変換するための小
規模な直交変換装置が要求されている。符号器では、順
方向の直交変換、例えば離散コサイン変換（Discrete C
osine Transform ：ＤＣＴ）、離散サイン変換（Discre
te Sine Transform ：ＤＳＴ）等が採用される。復号器
では、逆方向の直交変換、例えば逆離散コサイン変換
（Inverse Discrete Cosine Transform ：ＩＤＣＴ）、
逆離散サイン変換（Inverse Discrete Sine Transform
：ＩＤＳＴ）等が採用される。
【０００３】米国特許４，７９１，５９８には、２個の
１次元ＤＣＴ回路と、その間に介在した転置メモリとで
構成された２次元ＤＣＴ装置が開示されている。２個の
１次元ＤＣＴ回路の各々は、いわゆる高速アルゴリズム
と、分布演算（DistributedArithmetic：ＤＡ）法とを
採用したものであって、各々複数個の加算器及び減算器
で構成されたバタフライ演算回路と、その後段において
乗算器を用いずにＲＯＭ（Read Only Memory）を用いて
ベクトル内積を求めるための分布演算回路とを内蔵して
いる。分布演算回路は、複数個のＲＯＭ／累算器（ROM
and Accumulator ：ＲＡＣ）を備えている。各ＲＡＣ
は、離散コサイン行列に基づくベクトル内積の部分和を
ルックアップテーブルの形式で格納したＲＯＭと、該Ｒ
ＯＭからビットスライスワードをアドレスとして順次索
引された部分和を桁合わせ加算して入力ベクトルに対応
するベクトル内積を得るための累算器とを有するもので
ある。なお、１次元ＩＤＣＴ回路では、分布演算回路を
構成する複数個のＲＡＣの後段にバタフライ演算回路が
配置される。
１次元ＤＣＴ回路と、その間に介在した転置メモリとで
構成された２次元ＤＣＴ装置が開示されている。２個の
１次元ＤＣＴ回路の各々は、いわゆる高速アルゴリズム
と、分布演算（DistributedArithmetic：ＤＡ）法とを
採用したものであって、各々複数個の加算器及び減算器
で構成されたバタフライ演算回路と、その後段において
乗算器を用いずにＲＯＭ（Read Only Memory）を用いて
ベクトル内積を求めるための分布演算回路とを内蔵して
いる。分布演算回路は、複数個のＲＯＭ／累算器（ROM
and Accumulator ：ＲＡＣ）を備えている。各ＲＡＣ
は、離散コサイン行列に基づくベクトル内積の部分和を
ルックアップテーブルの形式で格納したＲＯＭと、該Ｒ
ＯＭからビットスライスワードをアドレスとして順次索
引された部分和を桁合わせ加算して入力ベクトルに対応
するベクトル内積を得るための累算器とを有するもので
ある。なお、１次元ＩＤＣＴ回路では、分布演算回路を
構成する複数個のＲＡＣの後段にバタフライ演算回路が
配置される。
【０００４】一般に、人間の視感度は、低周波成分に対
する感度よりも高周波成分に対する感度の方が低い。そ
こで、符号化の実行前に１次元ＤＣＴ結果のうちの低周
波成分に大きい重みを乗じ、高周波成分に小さい重みを
乗じる技術が、ＤＶＣ（Digital Video Cassette）等に
おいて圧縮効率の改善のために採用されている。ところ
が、１次元ＤＣＴ結果を求めたうえで該結果に周波数依
存性の重み付けのための乗算を施すこととすると、余分
な乗算器が必要となる。米国特許５，１１７，３８１に
は、限定的な重み付けを実現できる８ポイントの１次元
ＤＣＴ回路が提案されている。この回路では、入力デー
タと離散コサイン行列の要素との乗算を実行するための
乗算器が重み付けに兼用される。
する感度よりも高周波成分に対する感度の方が低い。そ
こで、符号化の実行前に１次元ＤＣＴ結果のうちの低周
波成分に大きい重みを乗じ、高周波成分に小さい重みを
乗じる技術が、ＤＶＣ（Digital Video Cassette）等に
おいて圧縮効率の改善のために採用されている。ところ
が、１次元ＤＣＴ結果を求めたうえで該結果に周波数依
存性の重み付けのための乗算を施すこととすると、余分
な乗算器が必要となる。米国特許５，１１７，３８１に
は、限定的な重み付けを実現できる８ポイントの１次元
ＤＣＴ回路が提案されている。この回路では、入力デー
タと離散コサイン行列の要素との乗算を実行するための
乗算器が重み付けに兼用される。
【０００５】
【発明が解決しようとする課題】上記米国特許５，１１
７，３８１に提案された１次元ＤＣＴ回路は、その適用
範囲が８ポイントのＤＣＴに限定され、かつ任意の重み
付けを実現できないという問題があり、また上記米国特
許４，７９１，５９８に開示された１次元ＤＣＴ回路に
比べて乗算器を用いる点で回路規模及び消費電力が大き
いという問題もあった。
７，３８１に提案された１次元ＤＣＴ回路は、その適用
範囲が８ポイントのＤＣＴに限定され、かつ任意の重み
付けを実現できないという問題があり、また上記米国特
許４，７９１，５９８に開示された１次元ＤＣＴ回路に
比べて乗算器を用いる点で回路規模及び消費電力が大き
いという問題もあった。
【０００６】また、上記米国特許４，７９１，５９８に
開示された２次元ＤＣＴ装置は、Ｎ×Ｎ要素からなる入
力データマトリックスを取り扱う場合に２個の１次元Ｄ
ＣＴ回路の各々がＮポイントの１次元ＤＣＴを実行する
ものであった。この場合、２個の１次元ＤＣＴ回路の各
々がＮ個のＲＡＣを備える。つまり、上記米国特許４，
７９１，５９８に開示された２次元ＤＣＴ装置は、合計
２Ｎ個のＲＡＣを備える必要があり、回路規模及び消費
電力が大きいという問題があった。
開示された２次元ＤＣＴ装置は、Ｎ×Ｎ要素からなる入
力データマトリックスを取り扱う場合に２個の１次元Ｄ
ＣＴ回路の各々がＮポイントの１次元ＤＣＴを実行する
ものであった。この場合、２個の１次元ＤＣＴ回路の各
々がＮ個のＲＡＣを備える。つまり、上記米国特許４，
７９１，５９８に開示された２次元ＤＣＴ装置は、合計
２Ｎ個のＲＡＣを備える必要があり、回路規模及び消費
電力が大きいという問題があった。
【０００７】本発明の目的は、乗算器を全く用いずに変
換結果への任意の重み付けを実現できる直交変換装置を
提供することにある。
換結果への任意の重み付けを実現できる直交変換装置を
提供することにある。
【０００８】本発明の他の目的は、２次元ＤＣＴ装置が
有するＲＡＣの数を低減することにある。
有するＲＡＣの数を低減することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、直交変換の場合には直交変換行列の各要
素に周波数依存性の重みを乗じて得られた定数行列に基
づくベクトル内積の部分和を、逆直交変換の場合には逆
直交変換行列の各要素を周波数依存性の重みで除して得
られた定数行列に基づくベクトル内積の部分和をそれぞ
れ分布演算回路中のルックアップテーブルに記憶してお
き、該ルックアップテーブルの記憶内容を使用して重み
付きの変換を実現することとしたものである。この発明
によれば、本来の直交変換と重み付けとが同時に実行さ
れ、本来の逆直交変換と重み付け解除とが同時に実行さ
れる。すなわち、ＤＡ法の採用により入力データと直交
変換行列又は逆直交変換行列の要素との乗算を実行する
ための乗算器が不要になるだけでなく、重み付けのため
の乗算器や、重み付け解除のための除算器もが不要にな
る。しかも、変換の種類やそのポイント数による制約を
受けずに、変換結果への任意の重み付けを実現できる。
め、本発明は、直交変換の場合には直交変換行列の各要
素に周波数依存性の重みを乗じて得られた定数行列に基
づくベクトル内積の部分和を、逆直交変換の場合には逆
直交変換行列の各要素を周波数依存性の重みで除して得
られた定数行列に基づくベクトル内積の部分和をそれぞ
れ分布演算回路中のルックアップテーブルに記憶してお
き、該ルックアップテーブルの記憶内容を使用して重み
付きの変換を実現することとしたものである。この発明
によれば、本来の直交変換と重み付けとが同時に実行さ
れ、本来の逆直交変換と重み付け解除とが同時に実行さ
れる。すなわち、ＤＡ法の採用により入力データと直交
変換行列又は逆直交変換行列の要素との乗算を実行する
ための乗算器が不要になるだけでなく、重み付けのため
の乗算器や、重み付け解除のための除算器もが不要にな
る。しかも、変換の種類やそのポイント数による制約を
受けずに、変換結果への任意の重み付けを実現できる。
【００１０】また、本発明は、例えば各々４ポイントの
１次元ＤＣＴを実行するための３個の１次元ＤＣＴ回路
で８×８要素の２次元ＤＣＴを実現することとしたもの
である。具体的には、Ｎ×Ｎ要素からなる入力データマ
トリックスの２次元ＤＣＴを実行するための装置におい
て、各々Ｎ要素からなるＮ個の入力ベクトルに係るＮ／
２ポイントの１次元ＤＣＴを順次実行することによりＮ
個の第１のＮポイント変換結果の各々の半分を生成する
ための第１の回路と、各々Ｎ要素からなるＮ個の転置ベ
クトルに係るＮ／２ポイントの１次元ＤＣＴを順次実行
することによりＮ個の第２のＮポイント変換結果の各々
の半分を生成するための第２の回路と、前記Ｎ個の入力
ベクトルに係る他のＮ／２ポイントの１次元ＤＣＴを順
次実行することにより前記Ｎ個の第１のＮポイント変換
結果の各々の他の半分を生成しかつ前記Ｎ個の転置ベク
トルに係る他のＮ／２ポイントの１次元ＤＣＴを順次実
行することにより前記Ｎ個の第２のＮポイント変換結果
の各々の他の半分を生成するための第３の回路と、第１
及び第３の回路により生成されたＮ個の第１のＮポイン
ト変換結果を格納しかつ前記Ｎ個の転置ベクトルを第２
及び第３の回路へ供給するための転置メモリとを備え、
第２及び第３の回路により生成されたＮ個の第２のＮポ
イント変換結果を入力データマトリックスの２次元ＤＣ
Ｔ結果として出力することとした。この発明によれば、
第１次元のＮポイントＤＣＴが第１及び第３の回路によ
り実行され、かつ第２次元のＮポイントＤＣＴが第２及
び第３の回路により実行される。第１、第２及び第３の
回路は各々Ｎ／２個のＲＡＣを備える。つまり、この発
明によれば、２次元ＤＣＴ装置のＲＡＣ数が２Ｎから３
Ｎ／２に低減される。なお、２次元ＩＤＣＴ装置も同様
に構成される。
１次元ＤＣＴを実行するための３個の１次元ＤＣＴ回路
で８×８要素の２次元ＤＣＴを実現することとしたもの
である。具体的には、Ｎ×Ｎ要素からなる入力データマ
トリックスの２次元ＤＣＴを実行するための装置におい
て、各々Ｎ要素からなるＮ個の入力ベクトルに係るＮ／
２ポイントの１次元ＤＣＴを順次実行することによりＮ
個の第１のＮポイント変換結果の各々の半分を生成する
ための第１の回路と、各々Ｎ要素からなるＮ個の転置ベ
クトルに係るＮ／２ポイントの１次元ＤＣＴを順次実行
することによりＮ個の第２のＮポイント変換結果の各々
の半分を生成するための第２の回路と、前記Ｎ個の入力
ベクトルに係る他のＮ／２ポイントの１次元ＤＣＴを順
次実行することにより前記Ｎ個の第１のＮポイント変換
結果の各々の他の半分を生成しかつ前記Ｎ個の転置ベク
トルに係る他のＮ／２ポイントの１次元ＤＣＴを順次実
行することにより前記Ｎ個の第２のＮポイント変換結果
の各々の他の半分を生成するための第３の回路と、第１
及び第３の回路により生成されたＮ個の第１のＮポイン
ト変換結果を格納しかつ前記Ｎ個の転置ベクトルを第２
及び第３の回路へ供給するための転置メモリとを備え、
第２及び第３の回路により生成されたＮ個の第２のＮポ
イント変換結果を入力データマトリックスの２次元ＤＣ
Ｔ結果として出力することとした。この発明によれば、
第１次元のＮポイントＤＣＴが第１及び第３の回路によ
り実行され、かつ第２次元のＮポイントＤＣＴが第２及
び第３の回路により実行される。第１、第２及び第３の
回路は各々Ｎ／２個のＲＡＣを備える。つまり、この発
明によれば、２次元ＤＣＴ装置のＲＡＣ数が２Ｎから３
Ｎ／２に低減される。なお、２次元ＩＤＣＴ装置も同様
に構成される。
【００１１】第１及び第２の回路は１段のバタフライ演
算回路を、第３の回路は２段のバタフライ演算回路を各
々備える。第１、第２及び第３の回路の各々の分布演算
回路にＮ／２個のルックアップテーブルを設け、第１及
び第２の回路の各ルックアップテーブルからは２ビット
単位の部分和が、第３の回路の各ルックアップテーブル
からは４ビット単位の部分和が各々索引されることとす
れば、第３の回路の処理速度が第１及び第２の回路の処
理速度の２倍になるので、第３の回路のタイムシェアリ
ング動作が可能になる。
算回路を、第３の回路は２段のバタフライ演算回路を各
々備える。第１、第２及び第３の回路の各々の分布演算
回路にＮ／２個のルックアップテーブルを設け、第１及
び第２の回路の各ルックアップテーブルからは２ビット
単位の部分和が、第３の回路の各ルックアップテーブル
からは４ビット単位の部分和が各々索引されることとす
れば、第３の回路の処理速度が第１及び第２の回路の処
理速度の２倍になるので、第３の回路のタイムシェアリ
ング動作が可能になる。
【００１２】
【発明の実施の形態】以下、本発明に係る直交変換装置
及び逆直交変換装置の具体例について、図面に基づいて
説明する。
及び逆直交変換装置の具体例について、図面に基づいて
説明する。
【００１３】図１は、本発明に係る２次元ＤＣＴ装置の
構成例を示している。図１の２次元ＤＣＴ装置は、第１
の１次元ＤＣＴ回路１１と、転置メモリ１２と、第２の
１次元ＤＣＴ回路１３とで構成されている。図２に示す
ように、第１の１次元ＤＣＴ回路１１は、バタフライ演
算回路１４と、その後段の分布演算回路１５とを内蔵
し、８行８列の離散コサイン行列の各要素に周波数依存
性の重みを乗じて得られた定数行列に基づくベクトル内
積の部分和を分布演算回路１５中の８個のＲＯＭに記憶
しておき、該８個のＲＯＭの記憶内容を使用して入力ベ
クトルを構成する８個の要素Ｘｉ（ｉ＝０，１，…，
７）から第１次元の重み付けがなされた１次元ＤＣＴ結
果の一部を構成する８個の要素Ｙｉ′を求めるように構
成された回路である。これらの重み付き要素Ｙｉ′は、
転置メモリ１２の中に行ベクトルとして格納される。そ
して、転置メモリ１２への８個の行ベクトルの格納が完
了すると、該転置メモリ１２からの列ベクトルの読み出
しが開始し、読み出された列ベクトルが第２の１次元Ｄ
ＣＴ回路１３に入力ベクトルを構成する８個の要素Ｕｊ
（ｊ＝０，１，…，７）として供給される。第２の１次
元ＤＣＴ回路１３は、第１の１次元ＤＣＴ回路１１と同
様に、供給された８個の要素Ｕｊから第２次元の重み付
けがなされた２次元ＤＣＴ結果の一部を構成する８個の
要素Ｖｊ′を求めるように構成された回路である。これ
らの重み付き要素Ｖｊ′は、図１の２次元ＤＣＴ装置か
ら、２次元の重み付きＤＣＴ結果のうちの列ベクトルを
示す８個の要素として出力される。２次元の重み付きＤ
ＣＴ結果の全体は、８個の列ベクトルで構成される。な
お、行ベクトルと列ベクトルとの取り扱いを逆順にして
もよい。
構成例を示している。図１の２次元ＤＣＴ装置は、第１
の１次元ＤＣＴ回路１１と、転置メモリ１２と、第２の
１次元ＤＣＴ回路１３とで構成されている。図２に示す
ように、第１の１次元ＤＣＴ回路１１は、バタフライ演
算回路１４と、その後段の分布演算回路１５とを内蔵
し、８行８列の離散コサイン行列の各要素に周波数依存
性の重みを乗じて得られた定数行列に基づくベクトル内
積の部分和を分布演算回路１５中の８個のＲＯＭに記憶
しておき、該８個のＲＯＭの記憶内容を使用して入力ベ
クトルを構成する８個の要素Ｘｉ（ｉ＝０，１，…，
７）から第１次元の重み付けがなされた１次元ＤＣＴ結
果の一部を構成する８個の要素Ｙｉ′を求めるように構
成された回路である。これらの重み付き要素Ｙｉ′は、
転置メモリ１２の中に行ベクトルとして格納される。そ
して、転置メモリ１２への８個の行ベクトルの格納が完
了すると、該転置メモリ１２からの列ベクトルの読み出
しが開始し、読み出された列ベクトルが第２の１次元Ｄ
ＣＴ回路１３に入力ベクトルを構成する８個の要素Ｕｊ
（ｊ＝０，１，…，７）として供給される。第２の１次
元ＤＣＴ回路１３は、第１の１次元ＤＣＴ回路１１と同
様に、供給された８個の要素Ｕｊから第２次元の重み付
けがなされた２次元ＤＣＴ結果の一部を構成する８個の
要素Ｖｊ′を求めるように構成された回路である。これ
らの重み付き要素Ｖｊ′は、図１の２次元ＤＣＴ装置か
ら、２次元の重み付きＤＣＴ結果のうちの列ベクトルを
示す８個の要素として出力される。２次元の重み付きＤ
ＣＴ結果の全体は、８個の列ベクトルで構成される。な
お、行ベクトルと列ベクトルとの取り扱いを逆順にして
もよい。
【００１４】図３は、基本的な離散コサイン行列の説明
図である。図３によれば、８行８列の離散コサイン行列
２１と、８個の要素Ｘｉ（ｉ＝０，１，…，７）で構成
された入力ベクトルとの乗算により、重みなしの１次元
ＤＣＴ結果の一部を構成する８個の要素Ｙｉが得られ
る。ここに、離散コサイン行列２１の各要素は、 Ｃｉ＝ｃｏｓ（ｉπ／１６） ｉ＝１，２，…，７ の定義に従うものである。
図である。図３によれば、８行８列の離散コサイン行列
２１と、８個の要素Ｘｉ（ｉ＝０，１，…，７）で構成
された入力ベクトルとの乗算により、重みなしの１次元
ＤＣＴ結果の一部を構成する８個の要素Ｙｉが得られ
る。ここに、離散コサイン行列２１の各要素は、 Ｃｉ＝ｃｏｓ（ｉπ／１６） ｉ＝１，２，…，７ の定義に従うものである。
【００１５】図４は、バタフライ演算を採用した場合の
離散コサイン行列の説明図である。図４によれば、８個
の要素Ｘｉ（ｉ＝０，１，…，７）で構成された入力ベ
クトルは、バタフライ演算式２２により、８個の要素Ａ
ｉで構成された中間ベクトルに変換される。そして、８
行８列の離散コサイン行列２３と、８個の要素Ａｉ（ｉ
＝０，１，…，７）で構成された中間ベクトルとの乗算
により、重みなしの１次元ＤＣＴ結果の一部を構成する
８個の要素Ｙｉが得られる。この乗算は、分布演算回路
により乗算器を用いずに実行される。しかも、図４中の
離散コサイン行列２３の全要素のうちの半数は０である
ので、図３の場合に比べて計算量が低減される結果、分
布演算回路中に小容量ＲＯＭを採用できる。
離散コサイン行列の説明図である。図４によれば、８個
の要素Ｘｉ（ｉ＝０，１，…，７）で構成された入力ベ
クトルは、バタフライ演算式２２により、８個の要素Ａ
ｉで構成された中間ベクトルに変換される。そして、８
行８列の離散コサイン行列２３と、８個の要素Ａｉ（ｉ
＝０，１，…，７）で構成された中間ベクトルとの乗算
により、重みなしの１次元ＤＣＴ結果の一部を構成する
８個の要素Ｙｉが得られる。この乗算は、分布演算回路
により乗算器を用いずに実行される。しかも、図４中の
離散コサイン行列２３の全要素のうちの半数は０である
ので、図３の場合に比べて計算量が低減される結果、分
布演算回路中に小容量ＲＯＭを採用できる。
【００１６】図５は、図１中の第１の１次元ＤＣＴ回路
１１において使用される重み付き定数行列の説明図であ
る。ここで、周波数依存性の８個の重みＷｉ（ｉ＝０，
１，…，７）を導入する。例えば、Ｗ０＝１．００、Ｗ
１＝０．９８、Ｗ２＝０．９５、Ｗ３＝０．９０、Ｗ４
＝０．８５、Ｗ５＝０．８０、Ｗ６＝０．７５、Ｗ７＝
０．７０である。１次元ＤＣＴ結果に係る８個の重み付
き要素Ｙｉ′と８個の重みなしの要素Ｙｉとの関係は、 Ｙｉ′＝ＷｉＹｉ ｉ＝０，１，…，７ である。したがって、図５に示すように、図４中の離散
コサイン行列２３の各要素にこれに対応する重みを乗じ
て得られた定数行列２４と、８個の要素Ａｉ（ｉ＝０，
１，…，７）で構成された中間ベクトル（バタフライ演
算回路１４により求められる。）との乗算により、１次
元の重み付きＤＣＴ結果の一部を構成する８個の要素Ｙ
ｉ′が得られる。この乗算は、分布演算回路１５により
乗算器を用いずに実行される。しかも、図５中の重み付
き定数行列２４の全要素のうちの半数は０であるので、
分布演算回路１５中に小容量ＲＯＭを採用できる。な
お、図１中の第２の１次元ＤＣＴ回路１３においても、
図５中の重み付き定数行列２４と同様の行列が使用され
る。
１１において使用される重み付き定数行列の説明図であ
る。ここで、周波数依存性の８個の重みＷｉ（ｉ＝０，
１，…，７）を導入する。例えば、Ｗ０＝１．００、Ｗ
１＝０．９８、Ｗ２＝０．９５、Ｗ３＝０．９０、Ｗ４
＝０．８５、Ｗ５＝０．８０、Ｗ６＝０．７５、Ｗ７＝
０．７０である。１次元ＤＣＴ結果に係る８個の重み付
き要素Ｙｉ′と８個の重みなしの要素Ｙｉとの関係は、 Ｙｉ′＝ＷｉＹｉ ｉ＝０，１，…，７ である。したがって、図５に示すように、図４中の離散
コサイン行列２３の各要素にこれに対応する重みを乗じ
て得られた定数行列２４と、８個の要素Ａｉ（ｉ＝０，
１，…，７）で構成された中間ベクトル（バタフライ演
算回路１４により求められる。）との乗算により、１次
元の重み付きＤＣＴ結果の一部を構成する８個の要素Ｙ
ｉ′が得られる。この乗算は、分布演算回路１５により
乗算器を用いずに実行される。しかも、図５中の重み付
き定数行列２４の全要素のうちの半数は０であるので、
分布演算回路１５中に小容量ＲＯＭを採用できる。な
お、図１中の第２の１次元ＤＣＴ回路１３においても、
図５中の重み付き定数行列２４と同様の行列が使用され
る。
【００１７】図６は、本発明に係る２次元ＩＤＣＴ装置
の構成例を示している。図６の２次元ＩＤＣＴ装置は、
第１の１次元ＩＤＣＴ回路３１と、転置メモリ３２と、
第２の１次元ＩＤＣＴ回路３３とで構成されている。図
７に示すように、第１の１次元ＩＤＣＴ回路３１は、分
布演算回路３４と、その後段のバタフライ演算回路３５
とを内蔵し、８行８列の逆離散コサイン行列の各要素を
周波数依存性の重みで除して得られた定数行列に基づく
ベクトル内積の部分和を分布演算回路３４中の８個のＲ
ＯＭに記憶しておき、該８個のＲＯＭの記憶内容を使用
して入力ベクトルを構成する８個の重み付き要素Ｖｉ′
（ｉ＝０，１，…，７）から第１次元の重み付けが解除
された１次元ＩＤＣＴ結果の一部を構成する８個の要素
Ｕｉを求めるように構成された回路である。これらの第
１次元の重み付けが解除された要素Ｕｉは、転置メモリ
３２の中に行ベクトルとして格納される。そして、転置
メモリ３２への８個の行ベクトルの格納が完了すると、
該転置メモリ３２からの列ベクトルの読み出しが開始
し、読み出された列ベクトルが第２の１次元ＩＤＣＴ回
路３３に入力ベクトルを構成する８個の重み付き要素Ｙ
ｊ′（ｊ＝０，１，…，７）として供給される。第２の
１次元ＩＤＣＴ回路３３は、第１の１次元ＩＤＣＴ回路
３１と同様に、供給された８個の重み付き要素Ｙｊ′か
ら第２次元の重み付けが解除された２次元ＩＤＣＴ結果
の一部を構成する８個の要素Ｘｊを求めるように構成さ
れた回路である。これらの第２次元の重み付けが解除さ
れた要素Ｘｊは、図６の２次元ＩＤＣＴ装置から、２次
元の重み付けが解除されたＩＤＣＴ結果のうちの列ベク
トルを示す８個の要素として出力される。完全に重み付
けが解除された２次元ＩＤＣＴ結果の全体は、８個の列
ベクトルで構成される。なお、行ベクトルと列ベクトル
との取り扱いを逆順にしてもよい。
の構成例を示している。図６の２次元ＩＤＣＴ装置は、
第１の１次元ＩＤＣＴ回路３１と、転置メモリ３２と、
第２の１次元ＩＤＣＴ回路３３とで構成されている。図
７に示すように、第１の１次元ＩＤＣＴ回路３１は、分
布演算回路３４と、その後段のバタフライ演算回路３５
とを内蔵し、８行８列の逆離散コサイン行列の各要素を
周波数依存性の重みで除して得られた定数行列に基づく
ベクトル内積の部分和を分布演算回路３４中の８個のＲ
ＯＭに記憶しておき、該８個のＲＯＭの記憶内容を使用
して入力ベクトルを構成する８個の重み付き要素Ｖｉ′
（ｉ＝０，１，…，７）から第１次元の重み付けが解除
された１次元ＩＤＣＴ結果の一部を構成する８個の要素
Ｕｉを求めるように構成された回路である。これらの第
１次元の重み付けが解除された要素Ｕｉは、転置メモリ
３２の中に行ベクトルとして格納される。そして、転置
メモリ３２への８個の行ベクトルの格納が完了すると、
該転置メモリ３２からの列ベクトルの読み出しが開始
し、読み出された列ベクトルが第２の１次元ＩＤＣＴ回
路３３に入力ベクトルを構成する８個の重み付き要素Ｙ
ｊ′（ｊ＝０，１，…，７）として供給される。第２の
１次元ＩＤＣＴ回路３３は、第１の１次元ＩＤＣＴ回路
３１と同様に、供給された８個の重み付き要素Ｙｊ′か
ら第２次元の重み付けが解除された２次元ＩＤＣＴ結果
の一部を構成する８個の要素Ｘｊを求めるように構成さ
れた回路である。これらの第２次元の重み付けが解除さ
れた要素Ｘｊは、図６の２次元ＩＤＣＴ装置から、２次
元の重み付けが解除されたＩＤＣＴ結果のうちの列ベク
トルを示す８個の要素として出力される。完全に重み付
けが解除された２次元ＩＤＣＴ結果の全体は、８個の列
ベクトルで構成される。なお、行ベクトルと列ベクトル
との取り扱いを逆順にしてもよい。
【００１８】図８は、基本的な逆離散コサイン行列の説
明図である。図８によれば、８行８列の逆離散コサイン
行列４１と、重みなしの８個の要素Ｖｉ（ｉ＝０，１，
…，７）で構成された入力ベクトルとの乗算により、１
次元ＩＤＣＴ結果の一部を構成する８個の要素Ｕｉが得
られる。
明図である。図８によれば、８行８列の逆離散コサイン
行列４１と、重みなしの８個の要素Ｖｉ（ｉ＝０，１，
…，７）で構成された入力ベクトルとの乗算により、１
次元ＩＤＣＴ結果の一部を構成する８個の要素Ｕｉが得
られる。
【００１９】図９は、バタフライ演算を採用した場合の
逆離散コサイン行列の説明図である。図９によれば、８
行８列の逆離散コサイン行列４２と、重みなしの８個の
要素Ｖｉ（ｉ＝０，１，…，７）で構成された入力ベク
トルとの乗算により、中間ベクトルを構成する８個の要
素Ｂｉが得られる。この乗算は、分布演算回路により乗
算器を用いずに実行される。そして、８個の要素Ｂｉ
（ｉ＝０，１，…，７）で構成された中間ベクトルは、
バタフライ演算式４３により、８個の要素Ｕｉで構成さ
れた１次元ＩＤＣＴ結果の一部をなす所望のベクトルに
変換される。しかも、図９中の逆離散コサイン行列４２
の全要素のうちの半数は０であるので、図８の場合に比
べて計算量が低減される結果、分布演算回路中に小容量
ＲＯＭを採用できる。
逆離散コサイン行列の説明図である。図９によれば、８
行８列の逆離散コサイン行列４２と、重みなしの８個の
要素Ｖｉ（ｉ＝０，１，…，７）で構成された入力ベク
トルとの乗算により、中間ベクトルを構成する８個の要
素Ｂｉが得られる。この乗算は、分布演算回路により乗
算器を用いずに実行される。そして、８個の要素Ｂｉ
（ｉ＝０，１，…，７）で構成された中間ベクトルは、
バタフライ演算式４３により、８個の要素Ｕｉで構成さ
れた１次元ＩＤＣＴ結果の一部をなす所望のベクトルに
変換される。しかも、図９中の逆離散コサイン行列４２
の全要素のうちの半数は０であるので、図８の場合に比
べて計算量が低減される結果、分布演算回路中に小容量
ＲＯＭを採用できる。
【００２０】図１０は、図６中の第１の１次元ＩＤＣＴ
回路３１において使用される重み付き定数行列の説明図
である。ここで使用される周波数依存性の８個の重みＷ
ｉ（ｉ＝０，１，…，７）は、ＤＣＴの場合と同様であ
る。１次元ＩＤＣＴの入力に係る重みなしの８個の要素
Ｖｉと８個の重み付き要素Ｖｉ′との関係は、 Ｖｉ＝Ｖｉ′／Ｗｉ ｉ＝０，１，…，７ である。したがって、図１０に示すように、図９中の逆
離散コサイン行列４２の各要素をこれに対応する重みで
除して得られた定数行列４４と、８個の重み付き要素Ｖ
ｉ′（ｉ＝０，１，…，７）で構成された入力ベクトル
との乗算により、第１次元の重み付けが解除された中間
ベクトルを構成する８個の要素Ｂｉが得られる。この乗
算は、分布演算回路３４により乗算器を用いずに実行さ
れる。そして、８個の要素Ｂｉ（ｉ＝０，１，…，７）
で構成された中間ベクトルは、バタフライ演算回路３５
において、バタフライ演算式４３により、８個の要素Ｕ
ｉで構成された１次元ＩＤＣＴ結果の一部をなす所望の
ベクトルに変換される。しかも、図１０中の重み付き定
数行列４４の全要素のうちの半数は０であるので、分布
演算回路３４中に小容量ＲＯＭを採用できる。なお、図
６中の第２の１次元ＩＤＣＴ回路３３においても、図１
０中の重み付き定数行列４４と同様の行列が使用され
る。
回路３１において使用される重み付き定数行列の説明図
である。ここで使用される周波数依存性の８個の重みＷ
ｉ（ｉ＝０，１，…，７）は、ＤＣＴの場合と同様であ
る。１次元ＩＤＣＴの入力に係る重みなしの８個の要素
Ｖｉと８個の重み付き要素Ｖｉ′との関係は、 Ｖｉ＝Ｖｉ′／Ｗｉ ｉ＝０，１，…，７ である。したがって、図１０に示すように、図９中の逆
離散コサイン行列４２の各要素をこれに対応する重みで
除して得られた定数行列４４と、８個の重み付き要素Ｖ
ｉ′（ｉ＝０，１，…，７）で構成された入力ベクトル
との乗算により、第１次元の重み付けが解除された中間
ベクトルを構成する８個の要素Ｂｉが得られる。この乗
算は、分布演算回路３４により乗算器を用いずに実行さ
れる。そして、８個の要素Ｂｉ（ｉ＝０，１，…，７）
で構成された中間ベクトルは、バタフライ演算回路３５
において、バタフライ演算式４３により、８個の要素Ｕ
ｉで構成された１次元ＩＤＣＴ結果の一部をなす所望の
ベクトルに変換される。しかも、図１０中の重み付き定
数行列４４の全要素のうちの半数は０であるので、分布
演算回路３４中に小容量ＲＯＭを採用できる。なお、図
６中の第２の１次元ＩＤＣＴ回路３３においても、図１
０中の重み付き定数行列４４と同様の行列が使用され
る。
【００２１】以上の具体例は８ポイントのＤＣＴ及びＩ
ＤＣＴの例であったが、本発明の適用範囲は、変換の種
類やそのポイント数による制約を受けるものではない。
すなわち、図１から図１０までを用いて説明してきた発
明は、Ｎポイントの直交変換装置及び逆直交変換装置に
広く適用できる。例えば、ＮポイントのＤＳＴ、ＩＤＳ
Ｔ等にも適用できる。
ＤＣＴの例であったが、本発明の適用範囲は、変換の種
類やそのポイント数による制約を受けるものではない。
すなわち、図１から図１０までを用いて説明してきた発
明は、Ｎポイントの直交変換装置及び逆直交変換装置に
広く適用できる。例えば、ＮポイントのＤＳＴ、ＩＤＳ
Ｔ等にも適用できる。
【００２２】図１１は、本発明に係る２次元ＤＣＴ装置
の他の構成例を示している。図１１の２次元ＤＣＴ装置
は、各々４ポイントの１次元ＤＣＴを実行するための第
１、第２及び第３の１次元ＤＣＴ回路５１，５２，５３
と、８×８ワードの転置メモリ５４と、第３の１次元Ｄ
ＣＴ回路５３の入力を切り換えるためのマルチプレクサ
５５と、スタートパルス及びクロックの入力を受けて各
部の動作を制御するための制御回路５６とで構成されて
いる。第１及び第３の１次元ＤＣＴ回路５１，５３は、
入力ベクトルを構成する８個の要素Ｘｉ（ｉ＝０，１，
…，７）から第１次元のＤＣＴ結果の一部を構成する８
個の要素Ｙｉを求めるように構成された回路である。こ
れらの要素Ｙｉは、転置メモリ５４の中に行ベクトルと
して格納される。そして、転置メモリ５４への８個の行
ベクトルの格納が完了すると、該転置メモリ５４からの
列ベクトルの読み出しが開始し、読み出された列ベクト
ル（転置ベクトル）が第２及び第３の１次元ＤＣＴ回路
５２，５３に入力ベクトルを構成する８個の要素Ｕｊ
（ｊ＝０，１，…，７）として供給される。第２及び第
３の１次元ＤＣＴ回路５２，５３は、供給された８個の
要素Ｕｊから第２次元のＤＣＴ結果の一部を構成する８
個の要素Ｖｊを求める。これらの要素Ｖｊは、図１１の
２次元ＤＣＴ装置から、２次元のＤＣＴ結果のうちの列
ベクトルを示す８個の要素として出力される。２次元Ｄ
ＣＴ結果の全体は、８個の列ベクトルで構成される。な
お、行ベクトルと列ベクトルとの取り扱いを逆順にして
もよい。
の他の構成例を示している。図１１の２次元ＤＣＴ装置
は、各々４ポイントの１次元ＤＣＴを実行するための第
１、第２及び第３の１次元ＤＣＴ回路５１，５２，５３
と、８×８ワードの転置メモリ５４と、第３の１次元Ｄ
ＣＴ回路５３の入力を切り換えるためのマルチプレクサ
５５と、スタートパルス及びクロックの入力を受けて各
部の動作を制御するための制御回路５６とで構成されて
いる。第１及び第３の１次元ＤＣＴ回路５１，５３は、
入力ベクトルを構成する８個の要素Ｘｉ（ｉ＝０，１，
…，７）から第１次元のＤＣＴ結果の一部を構成する８
個の要素Ｙｉを求めるように構成された回路である。こ
れらの要素Ｙｉは、転置メモリ５４の中に行ベクトルと
して格納される。そして、転置メモリ５４への８個の行
ベクトルの格納が完了すると、該転置メモリ５４からの
列ベクトルの読み出しが開始し、読み出された列ベクト
ル（転置ベクトル）が第２及び第３の１次元ＤＣＴ回路
５２，５３に入力ベクトルを構成する８個の要素Ｕｊ
（ｊ＝０，１，…，７）として供給される。第２及び第
３の１次元ＤＣＴ回路５２，５３は、供給された８個の
要素Ｕｊから第２次元のＤＣＴ結果の一部を構成する８
個の要素Ｖｊを求める。これらの要素Ｖｊは、図１１の
２次元ＤＣＴ装置から、２次元のＤＣＴ結果のうちの列
ベクトルを示す８個の要素として出力される。２次元Ｄ
ＣＴ結果の全体は、８個の列ベクトルで構成される。な
お、行ベクトルと列ベクトルとの取り扱いを逆順にして
もよい。
【００２３】図１２は、第１及び第３の１次元ＤＣＴ回
路５１，５３の各々の内部構成と、その動作とを示して
いる。第１の１次元ＤＣＴ回路５１は、１段のバタフラ
イ演算回路６１と、その後段の４個のＲＡＣを備えた分
布演算回路６２とを内蔵している。第３の１次元ＤＣＴ
回路５３は、２段のバタフライ演算回路６３，６４と、
その後段の４個のＲＡＣを備えた分布演算回路６５とを
内蔵している。なお、第２の１次元ＤＣＴ回路５２は、
第１の１次元ＤＣＴ回路５１と同様の内部構成を備えた
ものである。
路５１，５３の各々の内部構成と、その動作とを示して
いる。第１の１次元ＤＣＴ回路５１は、１段のバタフラ
イ演算回路６１と、その後段の４個のＲＡＣを備えた分
布演算回路６２とを内蔵している。第３の１次元ＤＣＴ
回路５３は、２段のバタフライ演算回路６３，６４と、
その後段の４個のＲＡＣを備えた分布演算回路６５とを
内蔵している。なお、第２の１次元ＤＣＴ回路５２は、
第１の１次元ＤＣＴ回路５１と同様の内部構成を備えた
ものである。
【００２４】図１３は、図４中のバタフライ演算２２の
後に他のバタフライ演算を実行する場合の離散コサイン
行列の説明図である。図１３によれば、８個の要素Ａｉ
（ｉ＝０，１，…，７）で構成された中間ベクトルのう
ちの４個の要素Ａｉ（ｉ＝０，１，２，３）からなる部
分ベクトルが、バタフライ演算式７１により、４個の要
素Ｐｉ（ｉ＝０，１，２，３）からなる部分ベクトルに
変換される。そして、８行８列の離散コサイン行列７２
と、８個の要素Ｐ０，Ｐ１，Ｐ２，Ｐ３，Ａ４，Ａ５，
Ａ６，Ａ７で構成された中間ベクトルとの乗算により、
１次元ＤＣＴ結果の一部を構成する８個の要素Ｙｉが得
られる。この乗算は、分布演算回路６２，６５により乗
算器を用いずに実行される。しかも、図１３の離散コサ
イン行列７２の中の４０個の要素は０であるので、図３
及び図４の場合に比べて計算量が低減される。
後に他のバタフライ演算を実行する場合の離散コサイン
行列の説明図である。図１３によれば、８個の要素Ａｉ
（ｉ＝０，１，…，７）で構成された中間ベクトルのう
ちの４個の要素Ａｉ（ｉ＝０，１，２，３）からなる部
分ベクトルが、バタフライ演算式７１により、４個の要
素Ｐｉ（ｉ＝０，１，２，３）からなる部分ベクトルに
変換される。そして、８行８列の離散コサイン行列７２
と、８個の要素Ｐ０，Ｐ１，Ｐ２，Ｐ３，Ａ４，Ａ５，
Ａ６，Ａ７で構成された中間ベクトルとの乗算により、
１次元ＤＣＴ結果の一部を構成する８個の要素Ｙｉが得
られる。この乗算は、分布演算回路６２，６５により乗
算器を用いずに実行される。しかも、図１３の離散コサ
イン行列７２の中の４０個の要素は０であるので、図３
及び図４の場合に比べて計算量が低減される。
【００２５】図４及び図１３によれば、図１１中の第１
の１次元ＤＣＴ回路５１は、４個の要素Ａ４，Ａ５，Ａ
６，Ａ７を求めるためのバタフライ演算式２２のうちの
４個の減算と、４個の要素Ｙ１，Ｙ３，Ｙ５，Ｙ７を求
めるための４個のベクトル内積演算とを実行する。つま
り、第１の１次元ＤＣＴ回路５１は、図１２に示したよ
うに、１段のバタフライ演算回路６１と、その後段の４
個のＲＡＣを備えた分布演算回路６２とを内蔵したもの
である。各ＲＡＣは、離散コサイン行列７２の右半分の
うちの各々４個の非０要素からなる４行に基づくベクト
ル内積の部分和をルックアップテーブルの形式で格納し
たＲＯＭと、該ＲＯＭからビットスライスワードをアド
レスとして順次索引された２ビット単位の部分和を桁合
わせ加算して、４個の要素Ａ４，Ａ５，Ａ６，Ａ７から
なる部分ベクトルに対応するベクトル内積を得るための
累算器とを有する。
の１次元ＤＣＴ回路５１は、４個の要素Ａ４，Ａ５，Ａ
６，Ａ７を求めるためのバタフライ演算式２２のうちの
４個の減算と、４個の要素Ｙ１，Ｙ３，Ｙ５，Ｙ７を求
めるための４個のベクトル内積演算とを実行する。つま
り、第１の１次元ＤＣＴ回路５１は、図１２に示したよ
うに、１段のバタフライ演算回路６１と、その後段の４
個のＲＡＣを備えた分布演算回路６２とを内蔵したもの
である。各ＲＡＣは、離散コサイン行列７２の右半分の
うちの各々４個の非０要素からなる４行に基づくベクト
ル内積の部分和をルックアップテーブルの形式で格納し
たＲＯＭと、該ＲＯＭからビットスライスワードをアド
レスとして順次索引された２ビット単位の部分和を桁合
わせ加算して、４個の要素Ａ４，Ａ５，Ａ６，Ａ７から
なる部分ベクトルに対応するベクトル内積を得るための
累算器とを有する。
【００２６】一方、図１１中の第３の１次元ＤＣＴ回路
５３は、４個の要素Ａ０，Ａ１，Ａ２，Ａ３を求めるた
めのバタフライ演算式２２のうちの４個の加算と、４個
の要素Ｐ０，Ｐ１，Ｐ２，Ｐ３を求めるための第２のバ
タフライ演算式７１と、４個の要素Ｙ０，Ｙ２，Ｙ４，
Ｙ６を求めるための４個のベクトル内積演算とを実行す
る。つまり、第３の１次元ＤＣＴ回路５３は、図１２に
示したように、２段のバタフライ演算回路６３，６４
と、その後段の４個のＲＡＣを備えた分布演算回路６５
とを内蔵したものである。各ＲＡＣは、離散コサイン行
列７２の左半分のうちの各々２個の非０要素からなる４
行に基づくベクトル内積の部分和をルックアップテーブ
ルの形式で格納したＲＯＭと、該ＲＯＭからビットスラ
イスワードをアドレスとして順次索引された４ビット単
位の部分和を桁合わせ加算して、４個の要素Ｐ０，Ｐ
１，Ｐ２，Ｐ３からなる部分ベクトルに対応するベクト
ル内積を得るための累算器とを有する。
５３は、４個の要素Ａ０，Ａ１，Ａ２，Ａ３を求めるた
めのバタフライ演算式２２のうちの４個の加算と、４個
の要素Ｐ０，Ｐ１，Ｐ２，Ｐ３を求めるための第２のバ
タフライ演算式７１と、４個の要素Ｙ０，Ｙ２，Ｙ４，
Ｙ６を求めるための４個のベクトル内積演算とを実行す
る。つまり、第３の１次元ＤＣＴ回路５３は、図１２に
示したように、２段のバタフライ演算回路６３，６４
と、その後段の４個のＲＡＣを備えた分布演算回路６５
とを内蔵したものである。各ＲＡＣは、離散コサイン行
列７２の左半分のうちの各々２個の非０要素からなる４
行に基づくベクトル内積の部分和をルックアップテーブ
ルの形式で格納したＲＯＭと、該ＲＯＭからビットスラ
イスワードをアドレスとして順次索引された４ビット単
位の部分和を桁合わせ加算して、４個の要素Ｐ０，Ｐ
１，Ｐ２，Ｐ３からなる部分ベクトルに対応するベクト
ル内積を得るための累算器とを有する。
【００２７】第１の１次元ＤＣＴ回路５１の各ＲＯＭか
らは２ビット単位の部分和が、第３の１次元ＤＣＴ回路
５３の各ＲＯＭからは４ビット単位の部分和がそれぞれ
索引される。したがって、第３の１次元ＤＣＴ回路５３
は、第１の１次元ＤＣＴ回路５１が４個の要素Ｙ１，Ｙ
３，Ｙ５，Ｙ７を求めるのに要する時間の半分の時間
で、他の４個の要素Ｙ０，Ｙ２，Ｙ４，Ｙ６を求めるこ
とができる。そして、第１及び第３の１次元ＤＣＴ回路
５１，５３により求められた８個の要素Ｙｉ（ｉ＝０，
１，…，７）は、転置メモリ５４の中に行ベクトルとし
て格納される。転置メモリ５４への８個の行ベクトルの
格納が完了すると、該転置メモリ５４からの列ベクトル
の読み出しが開始し、読み出された列ベクトルが第２及
び第３の１次元ＤＣＴ回路５２，５３に転置ベクトルを
構成する８個の要素Ｕｊ（ｊ＝０，１，…，７）として
供給される。これら８個の要素Ｕｊは、第２及び第３の
１次元ＤＣＴ回路５２，５３により、第１及び第３の１
次元ＤＣＴ回路５１，５３の場合と同様にして、８個の
要素Ｖｊに変換される。第２の１次元ＤＣＴ回路５２
は、第１の１次元ＤＣＴ回路５１と同様に、１段のバタ
フライ演算回路と、その後段の４個のＲＡＣを備えた分
布演算回路とを内蔵したものである。しかも、第２の１
次元ＤＣＴ回路５２の各ＲＯＭからは２ビット単位の部
分和が、第３の１次元ＤＣＴ回路５３の各ＲＯＭからは
４ビット単位の部分和がそれぞれ索引される。したがっ
て、第３の１次元ＤＣＴ回路５３は、第２の１次元ＤＣ
Ｔ回路５２が４個の要素Ｖ１，Ｖ３，Ｖ５，Ｖ７を求め
るのに要する時間の半分の時間で、他の４個の要素Ｖ
０，Ｖ２，Ｖ４，Ｖ６を求めることができる。つまり、
第１及び第２の１次元ＤＣＴ回路５１，５２に対して第
３の１次元ＤＣＴ回路５３をタイムシェアリング動作さ
せることができる。
らは２ビット単位の部分和が、第３の１次元ＤＣＴ回路
５３の各ＲＯＭからは４ビット単位の部分和がそれぞれ
索引される。したがって、第３の１次元ＤＣＴ回路５３
は、第１の１次元ＤＣＴ回路５１が４個の要素Ｙ１，Ｙ
３，Ｙ５，Ｙ７を求めるのに要する時間の半分の時間
で、他の４個の要素Ｙ０，Ｙ２，Ｙ４，Ｙ６を求めるこ
とができる。そして、第１及び第３の１次元ＤＣＴ回路
５１，５３により求められた８個の要素Ｙｉ（ｉ＝０，
１，…，７）は、転置メモリ５４の中に行ベクトルとし
て格納される。転置メモリ５４への８個の行ベクトルの
格納が完了すると、該転置メモリ５４からの列ベクトル
の読み出しが開始し、読み出された列ベクトルが第２及
び第３の１次元ＤＣＴ回路５２，５３に転置ベクトルを
構成する８個の要素Ｕｊ（ｊ＝０，１，…，７）として
供給される。これら８個の要素Ｕｊは、第２及び第３の
１次元ＤＣＴ回路５２，５３により、第１及び第３の１
次元ＤＣＴ回路５１，５３の場合と同様にして、８個の
要素Ｖｊに変換される。第２の１次元ＤＣＴ回路５２
は、第１の１次元ＤＣＴ回路５１と同様に、１段のバタ
フライ演算回路と、その後段の４個のＲＡＣを備えた分
布演算回路とを内蔵したものである。しかも、第２の１
次元ＤＣＴ回路５２の各ＲＯＭからは２ビット単位の部
分和が、第３の１次元ＤＣＴ回路５３の各ＲＯＭからは
４ビット単位の部分和がそれぞれ索引される。したがっ
て、第３の１次元ＤＣＴ回路５３は、第２の１次元ＤＣ
Ｔ回路５２が４個の要素Ｖ１，Ｖ３，Ｖ５，Ｖ７を求め
るのに要する時間の半分の時間で、他の４個の要素Ｖ
０，Ｖ２，Ｖ４，Ｖ６を求めることができる。つまり、
第１及び第２の１次元ＤＣＴ回路５１，５２に対して第
３の１次元ＤＣＴ回路５３をタイムシェアリング動作さ
せることができる。
【００２８】図１４は、本発明に係る２次元ＩＤＣＴ装
置の他の構成例を示している。図１４の２次元ＩＤＣＴ
装置は、各々４ポイントの１次元ＩＤＣＴを実行するた
めの第１、第２及び第３の１次元ＩＤＣＴ回路８１，８
２，８３と、８×８ワードの転置メモリ８４と、第３の
１次元ＩＤＣＴ回路８３の入力を切り換えるためのマル
チプレクサ８５と、スタートパルス及びクロックの入力
を受けて各部の動作を制御するための制御回路８６とで
構成されている。第１及び第３の１次元ＩＤＣＴ回路８
１，８３は、入力ベクトルを構成する８個の要素Ｖｉ
（ｉ＝０，１，…，７）から第１次元のＩＤＣＴ結果の
一部を構成する８個の要素Ｕｉを求めるように構成され
た回路である。これらの要素Ｕｉは、転置メモリ８４の
中に行ベクトルとして格納される。そして、転置メモリ
８４への８個の行ベクトルの格納が完了すると、該転置
メモリ８４からの列ベクトルの読み出しが開始し、読み
出された列ベクトル（転置ベクトル）が第２及び第３の
１次元ＩＤＣＴ回路８２，８３に入力ベクトルを構成す
る８個の要素Ｙｊ（ｊ＝０，１，…，７）として供給さ
れる。第２及び第３の１次元ＩＤＣＴ回路８２，８３
は、供給された８個の要素Ｙｊから第２次元のＩＤＣＴ
結果の一部を構成する８個の要素Ｘｊを求める。これら
の要素Ｘｊは、図１４の２次元ＩＤＣＴ装置から、２次
元のＩＤＣＴ結果のうちの列ベクトルを示す８個の要素
として出力される。２次元ＩＤＣＴ結果の全体は、８個
の列ベクトルで構成される。なお、行ベクトルと列ベク
トルとの取り扱いを逆順にしてもよい。
置の他の構成例を示している。図１４の２次元ＩＤＣＴ
装置は、各々４ポイントの１次元ＩＤＣＴを実行するた
めの第１、第２及び第３の１次元ＩＤＣＴ回路８１，８
２，８３と、８×８ワードの転置メモリ８４と、第３の
１次元ＩＤＣＴ回路８３の入力を切り換えるためのマル
チプレクサ８５と、スタートパルス及びクロックの入力
を受けて各部の動作を制御するための制御回路８６とで
構成されている。第１及び第３の１次元ＩＤＣＴ回路８
１，８３は、入力ベクトルを構成する８個の要素Ｖｉ
（ｉ＝０，１，…，７）から第１次元のＩＤＣＴ結果の
一部を構成する８個の要素Ｕｉを求めるように構成され
た回路である。これらの要素Ｕｉは、転置メモリ８４の
中に行ベクトルとして格納される。そして、転置メモリ
８４への８個の行ベクトルの格納が完了すると、該転置
メモリ８４からの列ベクトルの読み出しが開始し、読み
出された列ベクトル（転置ベクトル）が第２及び第３の
１次元ＩＤＣＴ回路８２，８３に入力ベクトルを構成す
る８個の要素Ｙｊ（ｊ＝０，１，…，７）として供給さ
れる。第２及び第３の１次元ＩＤＣＴ回路８２，８３
は、供給された８個の要素Ｙｊから第２次元のＩＤＣＴ
結果の一部を構成する８個の要素Ｘｊを求める。これら
の要素Ｘｊは、図１４の２次元ＩＤＣＴ装置から、２次
元のＩＤＣＴ結果のうちの列ベクトルを示す８個の要素
として出力される。２次元ＩＤＣＴ結果の全体は、８個
の列ベクトルで構成される。なお、行ベクトルと列ベク
トルとの取り扱いを逆順にしてもよい。
【００２９】図１４に示したように、第１の１次元ＩＤ
ＣＴ回路８１は、４個のＲＡＣを備えた分布演算回路９
１と、その後段に配置された１段のバタフライ演算回路
９２とで構成される。第２の１次元ＩＤＣＴ回路８２
は、４個のＲＡＣを備えた分布演算回路９３と、その後
段に配置された１段のバタフライ演算回路９４とで構成
される。第３の１次元ＩＤＣＴ回路８３は、４個のＲＡ
Ｃを備えた分布演算回路９５と、その後段に配置された
２段のバタフライ演算回路９６，９２（又は９６，９
４）とで構成される。第１及び第３の１次元ＩＤＣＴ回
路８１，８３はバタフライ演算回路９２を、第２及び第
３の１次元ＩＤＣＴ回路８２，８３はバタフライ演算回
路９４をそれぞれ共有する。
ＣＴ回路８１は、４個のＲＡＣを備えた分布演算回路９
１と、その後段に配置された１段のバタフライ演算回路
９２とで構成される。第２の１次元ＩＤＣＴ回路８２
は、４個のＲＡＣを備えた分布演算回路９３と、その後
段に配置された１段のバタフライ演算回路９４とで構成
される。第３の１次元ＩＤＣＴ回路８３は、４個のＲＡ
Ｃを備えた分布演算回路９５と、その後段に配置された
２段のバタフライ演算回路９６，９２（又は９６，９
４）とで構成される。第１及び第３の１次元ＩＤＣＴ回
路８１，８３はバタフライ演算回路９２を、第２及び第
３の１次元ＩＤＣＴ回路８２，８３はバタフライ演算回
路９４をそれぞれ共有する。
【００３０】図１５は、図９中のバタフライ演算４３の
前に他のバタフライ演算を実行する場合の逆離散コサイ
ン行列の説明図である。図１５によれば、８行８列の逆
離散コサイン行列１０１と、８個の要素Ｖｉ（ｉ＝０，
１，…，７）で構成された入力ベクトルとの乗算によ
り、８個の要素Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｂ４，Ｂ５，
Ｂ６，Ｂ７で構成された中間ベクトルが得られる。この
乗算は、分布演算回路９１，９５により乗算器を用いず
に実行される。得られた中間ベクトルのうちの４個の要
素Ｑｉ（ｉ＝０，１，２，３）からなる部分ベクトル
は、バタフライ演算回路９６において、バタフライ演算
式１０２により、４個の要素Ｂｉ（ｉ＝０，１，２，
３）からなる部分ベクトルに変換される。そして、８個
の要素Ｂｉ（ｉ＝０，１，…，７）で構成された中間ベ
クトルは、バタフライ演算回路９２において、バタフラ
イ演算式４３により、８個の要素Ｕｉで構成された１次
元ＩＤＣＴ結果の一部をなす所望のベクトルに変換され
る。ここで、図１５の逆離散コサイン行列１０１の中の
４０個の要素は０であるので、図８及び図９の場合に比
べて計算量が低減される。
前に他のバタフライ演算を実行する場合の逆離散コサイ
ン行列の説明図である。図１５によれば、８行８列の逆
離散コサイン行列１０１と、８個の要素Ｖｉ（ｉ＝０，
１，…，７）で構成された入力ベクトルとの乗算によ
り、８個の要素Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｂ４，Ｂ５，
Ｂ６，Ｂ７で構成された中間ベクトルが得られる。この
乗算は、分布演算回路９１，９５により乗算器を用いず
に実行される。得られた中間ベクトルのうちの４個の要
素Ｑｉ（ｉ＝０，１，２，３）からなる部分ベクトル
は、バタフライ演算回路９６において、バタフライ演算
式１０２により、４個の要素Ｂｉ（ｉ＝０，１，２，
３）からなる部分ベクトルに変換される。そして、８個
の要素Ｂｉ（ｉ＝０，１，…，７）で構成された中間ベ
クトルは、バタフライ演算回路９２において、バタフラ
イ演算式４３により、８個の要素Ｕｉで構成された１次
元ＩＤＣＴ結果の一部をなす所望のベクトルに変換され
る。ここで、図１５の逆離散コサイン行列１０１の中の
４０個の要素は０であるので、図８及び図９の場合に比
べて計算量が低減される。
【００３１】図１６は、第１及び第３のＩＤＣＴ回路８
１，８３の動作を示している。図９及び図１５によれ
ば、第１の１次元ＩＤＣＴ回路８１は、４個の要素Ｂ
４，Ｂ５，Ｂ６，Ｂ７を求めるための４個のベクトル内
積演算と、バタフライ演算式４３とを実行する。つま
り、第１の１次元ＩＤＣＴ回路８１は、４個のＲＡＣを
備えた分布演算回路９１と、その後段に配置された１段
のバタフライ演算回路９２とで構成されている。一方、
第３の１次元ＩＤＣＴ回路８３は、４個の要素Ｑ０，Ｑ
１，Ｑ２，Ｑ３を求めるための４個のベクトル内積演算
と、４個の要素Ｂ０，Ｂ１，Ｂ２，Ｂ３を求めるための
第２のバタフライ演算式１０２と、バタフライ演算式４
３とを実行する。つまり、第３の１次元ＩＤＣＴ回路８
３は、４個のＲＡＣを備えた分布演算回路９５と、その
後段に配置された２段のバタフライ演算回路９６，９２
とで構成されている。第１及び第３の１次元ＩＤＣＴ回
路８１，８３は、バタフライ演算回路９２を共有する。
１，８３の動作を示している。図９及び図１５によれ
ば、第１の１次元ＩＤＣＴ回路８１は、４個の要素Ｂ
４，Ｂ５，Ｂ６，Ｂ７を求めるための４個のベクトル内
積演算と、バタフライ演算式４３とを実行する。つま
り、第１の１次元ＩＤＣＴ回路８１は、４個のＲＡＣを
備えた分布演算回路９１と、その後段に配置された１段
のバタフライ演算回路９２とで構成されている。一方、
第３の１次元ＩＤＣＴ回路８３は、４個の要素Ｑ０，Ｑ
１，Ｑ２，Ｑ３を求めるための４個のベクトル内積演算
と、４個の要素Ｂ０，Ｂ１，Ｂ２，Ｂ３を求めるための
第２のバタフライ演算式１０２と、バタフライ演算式４
３とを実行する。つまり、第３の１次元ＩＤＣＴ回路８
３は、４個のＲＡＣを備えた分布演算回路９５と、その
後段に配置された２段のバタフライ演算回路９６，９２
とで構成されている。第１及び第３の１次元ＩＤＣＴ回
路８１，８３は、バタフライ演算回路９２を共有する。
【００３２】第１の１次元ＩＤＣＴ回路８１の各ＲＯＭ
からは２ビット単位の部分和が、第３の１次元ＩＤＣＴ
回路８３の各ＲＯＭからは４ビット単位の部分和がそれ
ぞれ索引される。したがって、第３の１次元ＩＤＣＴ回
路８３は、第１の１次元ＩＤＣＴ回路８１が４個の要素
Ｂ４，Ｂ５，Ｂ６，Ｂ７を求めるのに要する時間の半分
の時間で、他の４個の要素Ｂ０，Ｂ１，Ｂ２，Ｂ３を求
めることができる。そして、第１及び第３の１次元ＩＤ
ＣＴ回路８１，８３により求められた８個の要素Ｕｉ
（ｉ＝０，１，…，７）は、転置メモリ８４の中に行ベ
クトルとして格納される。転置メモリ８４への８個の行
ベクトルの格納が完了すると、該転置メモリ８４からの
列ベクトルの読み出しが開始し、読み出された列ベクト
ルが第２及び第３の１次元ＩＤＣＴ回路８２，８３に転
置ベクトルを構成する８個の要素Ｙｊ（ｊ＝０，１，
…，７）として供給される。これら８個の要素Ｙｊは、
第２及び第３の１次元ＩＤＣＴ回路８２，８３により、
第１及び第３の１次元ＩＤＣＴ回路８１，８３の場合と
同様にして、８個の要素Ｘｊに変換される。第２の１次
元ＩＤＣＴ回路８２は、第１の１次元ＩＤＣＴ回路８１
と同様に、４個のＲＡＣを備えた分布演算回路９３と、
その後段に配置された１段のバタフライ演算回路９４と
で構成されている。しかも、第２の１次元ＩＤＣＴ回路
８２の各ＲＯＭからは２ビット単位の部分和が、第３の
１次元ＩＤＣＴ回路８３の各ＲＯＭからは４ビット単位
の部分和がそれぞれ索引される。したがって、第３の１
次元ＩＤＣＴ回路８３は、第２の１次元ＩＤＣＴ回路８
２が４個の要素Ｘ４，Ｘ５，Ｘ６，Ｘ７を求めるのに要
する時間の半分の時間で、他の４個の要素Ｘ０，Ｘ１，
Ｘ２，Ｘ３を求めることができる。つまり、第１及び第
２の１次元ＩＤＣＴ回路８１，８２に対して第３の１次
元ＩＤＣＴ回路８３をタイムシェアリング動作させるこ
とができる。
からは２ビット単位の部分和が、第３の１次元ＩＤＣＴ
回路８３の各ＲＯＭからは４ビット単位の部分和がそれ
ぞれ索引される。したがって、第３の１次元ＩＤＣＴ回
路８３は、第１の１次元ＩＤＣＴ回路８１が４個の要素
Ｂ４，Ｂ５，Ｂ６，Ｂ７を求めるのに要する時間の半分
の時間で、他の４個の要素Ｂ０，Ｂ１，Ｂ２，Ｂ３を求
めることができる。そして、第１及び第３の１次元ＩＤ
ＣＴ回路８１，８３により求められた８個の要素Ｕｉ
（ｉ＝０，１，…，７）は、転置メモリ８４の中に行ベ
クトルとして格納される。転置メモリ８４への８個の行
ベクトルの格納が完了すると、該転置メモリ８４からの
列ベクトルの読み出しが開始し、読み出された列ベクト
ルが第２及び第３の１次元ＩＤＣＴ回路８２，８３に転
置ベクトルを構成する８個の要素Ｙｊ（ｊ＝０，１，
…，７）として供給される。これら８個の要素Ｙｊは、
第２及び第３の１次元ＩＤＣＴ回路８２，８３により、
第１及び第３の１次元ＩＤＣＴ回路８１，８３の場合と
同様にして、８個の要素Ｘｊに変換される。第２の１次
元ＩＤＣＴ回路８２は、第１の１次元ＩＤＣＴ回路８１
と同様に、４個のＲＡＣを備えた分布演算回路９３と、
その後段に配置された１段のバタフライ演算回路９４と
で構成されている。しかも、第２の１次元ＩＤＣＴ回路
８２の各ＲＯＭからは２ビット単位の部分和が、第３の
１次元ＩＤＣＴ回路８３の各ＲＯＭからは４ビット単位
の部分和がそれぞれ索引される。したがって、第３の１
次元ＩＤＣＴ回路８３は、第２の１次元ＩＤＣＴ回路８
２が４個の要素Ｘ４，Ｘ５，Ｘ６，Ｘ７を求めるのに要
する時間の半分の時間で、他の４個の要素Ｘ０，Ｘ１，
Ｘ２，Ｘ３を求めることができる。つまり、第１及び第
２の１次元ＩＤＣＴ回路８１，８２に対して第３の１次
元ＩＤＣＴ回路８３をタイムシェアリング動作させるこ
とができる。
【００３３】なお、以上の具体例は８ポイントのＤＣＴ
及びＩＤＣＴの例であったが、本発明の適用範囲は、変
換ポイント数による制約を受けるものではない。すなわ
ち、図１１から図１６までを用いて説明してきた発明
は、ＮポイントのＤＣＴ装置及びＩＤＣＴ装置に広く適
用できる。また、各ＲＡＣ中のＲＯＭに代えて、ルック
アップテーブルの機能を有するランダムロジック回路を
採用してもよい。
及びＩＤＣＴの例であったが、本発明の適用範囲は、変
換ポイント数による制約を受けるものではない。すなわ
ち、図１１から図１６までを用いて説明してきた発明
は、ＮポイントのＤＣＴ装置及びＩＤＣＴ装置に広く適
用できる。また、各ＲＡＣ中のＲＯＭに代えて、ルック
アップテーブルの機能を有するランダムロジック回路を
採用してもよい。
【００３４】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、直交変換の場合には直交変換行列の各要素に周波数
依存性の重みを乗じて得られた定数行列に基づくベクト
ル内積の部分和を、逆直交変換の場合には逆直交変換行
列の各要素を周波数依存性の重みで除して得られた定数
行列に基づくベクトル内積の部分和をそれぞれ記憶して
おき、該記憶内容を使用して重み付きの変換を実現する
こととしたので、乗算器や除算器を全く必要としない重
み付け直交変換装置及び重み付け逆直交変換装置が得ら
れる。
ば、直交変換の場合には直交変換行列の各要素に周波数
依存性の重みを乗じて得られた定数行列に基づくベクト
ル内積の部分和を、逆直交変換の場合には逆直交変換行
列の各要素を周波数依存性の重みで除して得られた定数
行列に基づくベクトル内積の部分和をそれぞれ記憶して
おき、該記憶内容を使用して重み付きの変換を実現する
こととしたので、乗算器や除算器を全く必要としない重
み付け直交変換装置及び重み付け逆直交変換装置が得ら
れる。
【００３５】また、本発明によれば、第１次元のＮポイ
ントＤＣＴを第１及び第３の回路により半分ずつ実行
し、かつ第２次元のＮポイントＤＣＴを第２及び第３の
回路により半分ずつ実行することとしたので、Ｎ×Ｎ要
素からなる入力データマトリックスを取り扱う２次元Ｄ
ＣＴ装置が有するＲＡＣの数が低減され、該２次元ＤＣ
Ｔ装置の回路規模及び消費電力が低減される。
ントＤＣＴを第１及び第３の回路により半分ずつ実行
し、かつ第２次元のＮポイントＤＣＴを第２及び第３の
回路により半分ずつ実行することとしたので、Ｎ×Ｎ要
素からなる入力データマトリックスを取り扱う２次元Ｄ
ＣＴ装置が有するＲＡＣの数が低減され、該２次元ＤＣ
Ｔ装置の回路規模及び消費電力が低減される。
【図１】本発明に係る２次元ＤＣＴ装置の構成例を示す
ブロック図である。
ブロック図である。
【図２】図１中の１次元ＤＣＴ回路の内部構成例を示す
ブロック図である。
ブロック図である。
【図３】基本的な離散コサイン行列の説明図である。
【図４】バタフライ演算を採用した場合の離散コサイン
行列の説明図である。
行列の説明図である。
【図５】図１中の１次元ＤＣＴ回路において使用される
重み付き定数行列の説明図である。
重み付き定数行列の説明図である。
【図６】本発明に係る２次元ＩＤＣＴ装置の構成例を示
すブロック図である。
すブロック図である。
【図７】図６中の１次元ＩＤＣＴ回路の内部構成例を示
すブロック図である。
すブロック図である。
【図８】基本的な逆離散コサイン行列の説明図である。
【図９】バタフライ演算を採用した場合の逆離散コサイ
ン行列の説明図である。
ン行列の説明図である。
【図１０】図６中の１次元ＩＤＣＴ回路において使用さ
れる重み付き定数行列の説明図である。
れる重み付き定数行列の説明図である。
【図１１】本発明に係る２次元ＤＣＴ装置の他の構成例
を示すブロック図である。
を示すブロック図である。
【図１２】図１１中の２個の１次元ＤＣＴ回路の各々の
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図１３】２段のバタフライ演算を採用した場合の離散
コサイン行列の説明図である。
コサイン行列の説明図である。
【図１４】本発明に係る２次元ＩＤＣＴ装置の他の構成
例を示すブロック図である。
例を示すブロック図である。
【図１５】２段のバタフライ演算を採用した場合の逆離
散コサイン行列の説明図である。
散コサイン行列の説明図である。
【図１６】図１４中の２個の１次元ＩＤＣＴ回路の各々
の動作を示す図である。
の動作を示す図である。
１１，１３ １次元ＤＣＴ回路 １２ 転置メモリ １４ バタフライ演算回路 １５ 分布演算回路 ２１ 基本的な離散コサイン行列 ２２ バタフライ演算式 ２３ バタフライ演算を採用した場合の離散コサイン行
列 ２４ ＤＣＴのための重み付き定数行列 ３１，３３ １次元ＩＤＣＴ回路 ３２ 転置メモリ ３４ 分布演算回路 ３５ バタフライ演算回路 ４１ 基本的な逆離散コサイン行列 ４２ バタフライ演算を採用した場合の逆離散コサイン
行列 ４３ バタフライ演算式 ４４ ＩＤＣＴのための重み付き定数行列 ５１，５２，５３ １次元ＤＣＴ回路 ５４ 転置メモリ ５５ マルチプレクサ ５６ 制御回路 ６１，６３，６４ バタフライ演算回路 ６２，６５ 分布演算回路 ７１ バタフライ演算式 ７２ ２段のバタフライ演算を採用した場合の離散コサ
イン行列 ８１，８２，８３ １次元ＩＤＣＴ回路 ８４ 転置メモリ ８５ マルチプレクサ ８６ 制御回路 ９１，９３，９５ 分布演算回路 ９２，９４，９６ バタフライ演算回路 １０１ ２段のバタフライ演算を採用した場合の逆離散
コサイン行列 １０２ バタフライ演算式
列 ２４ ＤＣＴのための重み付き定数行列 ３１，３３ １次元ＩＤＣＴ回路 ３２ 転置メモリ ３４ 分布演算回路 ３５ バタフライ演算回路 ４１ 基本的な逆離散コサイン行列 ４２ バタフライ演算を採用した場合の逆離散コサイン
行列 ４３ バタフライ演算式 ４４ ＩＤＣＴのための重み付き定数行列 ５１，５２，５３ １次元ＤＣＴ回路 ５４ 転置メモリ ５５ マルチプレクサ ５６ 制御回路 ６１，６３，６４ バタフライ演算回路 ６２，６５ 分布演算回路 ７１ バタフライ演算式 ７２ ２段のバタフライ演算を採用した場合の離散コサ
イン行列 ８１，８２，８３ １次元ＩＤＣＴ回路 ８４ 転置メモリ ８５ マルチプレクサ ８６ 制御回路 ９１，９３，９５ 分布演算回路 ９２，９４，９６ バタフライ演算回路 １０１ ２段のバタフライ演算を採用した場合の逆離散
コサイン行列 １０２ バタフライ演算式
Claims (12)
- 【請求項１】 直交変換行列の各要素に周波数依存性の
重みを乗じて得られた定数行列に基づくベクトル内積の
部分和を記憶しておき、該記憶内容を使用して重み付け
がなされた直交変換結果を求めるようにしたことを特徴
とする直交変換装置。 - 【請求項２】 各々直交変換行列の各要素に周波数依存
性の重みを乗じて得られた定数行列に基づくベクトル内
積の部分和を記憶し、かつ各々該記憶内容を使用して重
み付けがなされた直交変換結果を求めるように構成され
た２個の１次元直交変換回路と、 前記２個の１次元直交変換回路の間に介在した転置メモ
リとを備えたことを特徴とする２次元直交変換装置。 - 【請求項３】 請求項２記載の２次元直交変換装置にお
いて、 前記２個の１次元直交変換回路の各々は、バタフライ演
算回路と、分布演算回路とを備えたことを特徴とする２
次元直交変換装置。 - 【請求項４】 逆直交変換行列の各要素を周波数依存性
の重みで除して得られた定数行列に基づくベクトル内積
の部分和を記憶しておき、該記憶内容を使用して重み付
けが解除された逆直交変換結果を求めるようにしたこと
を特徴とする逆直交変換装置。 - 【請求項５】 各々逆直交変換行列の各要素を周波数依
存性の重みで除して得られた定数行列に基づくベクトル
内積の部分和を記憶し、かつ各々該記憶内容を使用して
重み付けが解除された逆直交変換結果を求めるように構
成された２個の１次元逆直交変換回路と、 前記２個の１次元逆直交変換回路の間に介在した転置メ
モリとを備えたことを特徴とする２次元逆直交変換装
置。 - 【請求項６】 請求項５記載の２次元逆直交変換装置に
おいて、 前記２個の１次元逆直交変換回路の各々は、分布演算回
路と、バタフライ演算回路とを備えたことを特徴とする
２次元逆直交変換装置。 - 【請求項７】 Ｎ×Ｎ要素からなる入力データマトリッ
クスの２次元離散コサイン変換を実行するための装置で
あって、 各々Ｎ要素からなるＮ個の入力ベクトルに係るＮ／２ポ
イントの１次元離散コサイン変換を順次実行することに
よりＮ個の第１のＮポイント変換結果の各々の半分を生
成するための第１の回路と、 各々Ｎ要素からなるＮ個の転置ベクトルに係るＮ／２ポ
イントの１次元離散コサイン変換を順次実行することに
よりＮ個の第２のＮポイント変換結果の各々の半分を生
成するための第２の回路と、 前記Ｎ個の入力ベクトルに係る他のＮ／２ポイントの１
次元離散コサイン変換を順次実行することにより前記Ｎ
個の第１のＮポイント変換結果の各々の他の半分を生成
し、かつ前記Ｎ個の転置ベクトルに係る他のＮ／２ポイ
ントの１次元離散コサイン変換を順次実行することによ
り前記Ｎ個の第２のＮポイント変換結果の各々の他の半
分を生成するための第３の回路と、 前記第１及び第３の回路により生成されたＮ個の第１の
Ｎポイント変換結果を格納し、かつ前記Ｎ個の転置ベク
トルを前記第２及び第３の回路へ供給するための転置メ
モリとを備え、 前記第２及び第３の回路により生成されたＮ個の第２の
Ｎポイント変換結果が前記入力データマトリックスの２
次元離散コサイン変換結果として出力されることを特徴
とする離散コサイン変換装置。 - 【請求項８】 請求項７記載の離散コサイン変換装置に
おいて、 前記第１及び第２の回路は１段のバタフライ演算回路
を、前記第３の回路は２段のバタフライ演算回路を各々
備えたことを特徴とする離散コサイン変換装置。 - 【請求項９】 請求項７記載の離散コサイン変換装置に
おいて、 前記第１、第２及び第３の回路は各々Ｎ／２個のルック
アップテーブルを備え、 前記第１及び第２の回路の各ルックアップテーブルから
は２ビット単位の部分和が、前記第３の回路の各ルック
アップテーブルからは４ビット単位の部分和が各々索引
されることを特徴とする離散コサイン変換装置。 - 【請求項１０】 Ｎ×Ｎ要素からなる入力データマトリ
ックスの２次元逆離散コサイン変換を実行するための装
置であって、 各々Ｎ要素からなるＮ個の入力ベクトルに係るＮ／２ポ
イントの１次元逆離散コサイン変換を順次実行すること
によりＮ個の第１のＮポイント変換結果の各々の半分を
生成するための第１の回路と、 各々Ｎ要素からなるＮ個の転置ベクトルに係るＮ／２ポ
イントの１次元逆離散コサイン変換を順次実行すること
によりＮ個の第２のＮポイント変換結果の各々の半分を
生成するための第２の回路と、 前記Ｎ個の入力ベクトルに係る他のＮ／２ポイントの１
次元逆離散コサイン変換を順次実行することにより前記
Ｎ個の第１のＮポイント変換結果の各々の他の半分を生
成し、かつ前記Ｎ個の転置ベクトルに係る他のＮ／２ポ
イントの１次元逆離散コサイン変換を順次実行すること
により前記Ｎ個の第２のＮポイント変換結果の各々の他
の半分を生成するための第３の回路と、 前記第１及び第３の回路により生成されたＮ個の第１の
Ｎポイント変換結果を格納し、かつ前記Ｎ個の転置ベク
トルを前記第２及び第３の回路へ供給するための転置メ
モリとを備え、 前記第２及び第３の回路により生成されたＮ個の第２の
Ｎポイント変換結果が前記入力データマトリックスの２
次元逆離散コサイン変換結果として出力されることを特
徴とする逆離散コサイン変換装置。 - 【請求項１１】 請求項１０記載の逆離散コサイン変換
装置において、 前記第１及び第２の回路は１段のバタフライ演算回路
を、前記第３の回路は２段のバタフライ演算回路を各々
備えたことを特徴とする逆離散コサイン変換装置。 - 【請求項１２】 請求項１０記載の逆離散コサイン変換
装置において、 前記第１、第２及び第３の回路は各々Ｎ／２個のルック
アップテーブルを備え、 前記第１及び第２の回路の各ルックアップテーブルから
は２ビット単位の部分和が、前記第３の回路の各ルック
アップテーブルからは４ビット単位の部分和が各々索引
されることを特徴とする逆離散コサイン変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125285A JPH1083388A (ja) | 1996-05-20 | 1997-05-15 | 直交変換装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12428996 | 1996-05-20 | ||
| JP12812196 | 1996-05-23 | ||
| JP8-128121 | 1996-05-23 | ||
| JP8-124289 | 1996-05-23 | ||
| JP9125285A JPH1083388A (ja) | 1996-05-20 | 1997-05-15 | 直交変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083388A true JPH1083388A (ja) | 1998-03-31 |
Family
ID=27314899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125285A Pending JPH1083388A (ja) | 1996-05-20 | 1997-05-15 | 直交変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083388A (ja) |
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-
1997
- 1997-05-15 JP JP9125285A patent/JPH1083388A/ja active Pending
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