KR101156735B1 - logic level shifter - Google Patents
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Abstract
Description
본 발명은 로직 레벨 변환기에 관한 것으로, 특히 단일 전위 전원과 적은 수의 MOSFET를 사용함으로써 설계 및 레이아웃을 용이하게 하고 레이아웃 면적을 감소시킬 수 있도록 한 로직 레벨 변환기에 관한 것이다.TECHNICAL FIELD The present invention relates to logic level converters, and more particularly, to logic level converters that facilitate the design and layout and reduce the layout area by using a single potential power supply and a small number of MOSFETs.
잘 알려진 바와 같이, 로직 레벨 변환기(logic level shifter)는 임의의 전압, 예를 들어 저전위 전원(이하 고전위 전원에 대해 상대적인 개념으로 사용됨을 밝혀둔다)을 사용하는 디지털 회로를 다른 전압, 예를 들어 상기 저전위 전원에 대해 상대적으로 높은 전위인 고전위 전원(이하 저전위 전원에 대해 상대적인 개념으로 사용됨을 밝혀둔다)을 사용하는 디지털 회로와 연결하는 회로를 일컫는바, 여기에는 주로 C-MOSFET(Complementary MOSFET, 이하 줄여서 'MOSFET'라 한다)가 주로 사용된다.As is well known, a logic level shifter is a digital circuit that uses an arbitrary voltage, e.g. a low potential power source (it is used as a concept relative to a high potential power source). For example, it refers to a circuit connected to a digital circuit using a high potential power (hereinafter, used as a concept relative to a low potential power supply) which is a relatively high potential with respect to the low potential power supply, and mainly includes a C-MOSFET ( Complementary MOSFETs (hereinafter referred to as 'MOSFETs') are commonly used.
도 1은 종래의 일례에 따른 로직 레벨 변환기 회로도이다. 도 1에 도시한 바와 같이, 종래의 일례에 따른 로직 레벨 변환기는 총 8개의 MOSFET, 즉 저전위 전원, 예를 들어 1.2V 전원에서 동작하는 2개의 MOSFET와 고전위 전원, 예를 들어 3.3V에서 동작하는 6개의 MOSFET가 적절히 연결되어 이루어진다.1 is a logic level converter circuit diagram according to a conventional example. As shown in Fig. 1, a logic level converter according to a conventional example has a total of eight MOSFETs, that is, two MOSFETs operating at a low potential power supply, for example, a 1.2V supply and a high potential supply, for example, 3.3V. Six MOSFETs in operation are properly connected.
이를 구체적으로 설명하면, 고전위 전원단(avdd)에 연결되는 P채널 MOSFET(M0), 접지단(avss)에 연결되는 N채널 MOSFET(M2), 저전위 전원단(vdd)에 연결되는 P채널 MOSFET(M4), 접지단(vss)에 연결되는 N채널 MOSFET(M5), 고전위 전원단(avdd)에 연결되는 P채널 MOSFET(M1) 및 접지단(avss)에 연결되는 N채널 MOSFET(M3)로 구성되는 레벨 시프트부와 고전위 전원단(avdd)에 연결되는 P채널 MOSFET(M6)와 접지단에 연결되는 N채널 MOSFET(M7)로 구성되는 인버터부를 포함하여 이루어진다.Specifically, the P-channel MOSFET (M0) connected to the high potential power terminal (avdd), the N-channel MOSFET (M2) connected to the ground terminal (avss), and the P-channel connected to the low potential power terminal (vdd). MOSFET (M4), N-channel MOSFET (M5) connected to ground terminal (vss), P-channel MOSFET (M1) connected to high potential power terminal (avdd) and N-channel MOSFET (M3) connected to ground terminal (avss) It consists of a level shift unit consisting of a P-channel MOSFET (M6) connected to a high potential power terminal (avdd) and an N-channel MOSFET (M7) connected to a ground terminal.
전술한 구성에서, 상기 레벨 시프트부는 입력 단자(IN)를 통해 입력되는 저전위 신호에 대응하는 고전위 신호를 래치하는 래치 회로로 기능하는데, 여기에서 저전위 신호란 저전위와 접지 전위 사이에서 진동하는 신호를 말하고, 고전위 신호란 고전위와 접지 전위 사이에서 진동하는 신호를 말한다. 상기 레벨 시프트부의 P채널 MOSFET(M0)는 소스가 고전위 전원(avdd)에 연결되고, 드레인이 N채널 MOSFET(M2)의 드레인에 연결되며, 게이트가 P채널 MOSFET(M1)와 N채널 MOSFET(M3)의 드레인 접속점, 즉 노드(N4)에 연결되고, 백 게이트는 고전위 전원(avdd)에 연결되어 있다.In the above-described configuration, the level shift unit functions as a latch circuit for latching a high potential signal corresponding to a low potential signal input through the input terminal IN, wherein the low potential signal is oscillated between the low potential and the ground potential. The signal refers to a high potential signal that vibrates between a high potential and a ground potential. The P-channel MOSFET M0 of the level shift unit has a source connected to the high potential power avdd, a drain connected to the drain of the N-channel MOSFET M2, and a gate of the P-channel MOSFET M0 and the N-channel MOSFET ( It is connected to the drain connection point of M3, that is, node N4, and the back gate is connected to the high potential power supply avdd.
다음으로, 상기 레벨 시프트부의 N채널 MOSFET(M2)는 소스가 접지단(avss)에 연결되고, 게이트가 입력 단자(IN)에 연결되며, 백 게이트는 접지단(avss)에 연결되어 있다. 즉, 고전위 전원(avdd)과 접지단(avss) 사이에는 P채널 MOSFET(M0)와 N채널 MOSFET(M2)가 직렬로 연결되어 있다. 마찬가지로 P채널 MOSFET(M1)는 소스가 고전위 전원(avdd)에 연결되고, 드레인이 N채널 MOSFET(M3)의 드레인에 연결되며, 게이트가 P채널 MOSFET(M0)와 N채널 MOSFET(M2)의 드레인 접속점, 즉 노드(N1)에 연결되고, 백 게이트는 고전위 전원(avdd)에 연결되어 있다.Next, in the N-channel MOSFET M2 of the level shift unit, a source is connected to the ground terminal avss, a gate is connected to the input terminal IN, and a back gate is connected to the ground terminal avss. That is, the P-channel MOSFET M0 and the N-channel MOSFET M2 are connected in series between the high potential power avdd and the ground terminal avss. Similarly, the P-channel MOSFET M1 has a source connected to the high potential power avdd, a drain connected to the drain of the N-channel MOSFET M3, and a gate of the P-channel MOSFET M1 and the N-channel MOSFET M2. It is connected to the drain connection point, that is, node N1, and the back gate is connected to a high potential power supply avdd.
다음으로, 상기 레벨 시프트부의 N채널 MOSFET(M2)는 소스가 접지단(avss)에 연결되고, 게이트가 입력 단자(IN)에 연결되며, 백 게이트는 접지단(avss)에 연결되어 있다. 즉, 고전위 전원(avdd)과 접지단(avss) 사이에는 P채널 MOSFET(M0)와 N채널 MOSFET(M2)가 직렬로 연결되어 있어서, 결과적으로 두 P채널 MOSFET(M0, M1)은 상보(교차)적으로 연결되어 있다.Next, in the N-channel MOSFET M2 of the level shift unit, a source is connected to the ground terminal avss, a gate is connected to the input terminal IN, and a back gate is connected to the ground terminal avss. That is, the P-channel MOSFET M0 and the N-channel MOSFET M2 are connected in series between the high potential power avdd and the ground terminal avss. As a result, the two P-channel MOSFETs M0 and M1 are complementary ( Cross-connected).
다음으로 상기 레벨 시프트부의 P채널 MOSFET(M4)는 소스가 저전위 전원(vdd)에 연결되고, 드레인이 N채널 MOSFET(M5)의 드레인에 연결되며, 게이트는 입력 단자(IN) 및 N채널 MOSFET(M5)의 게이트에 연결되고, 백 게이트는 저전위 전원(Vdd)에 연결된다. 결과적으로, 입력 단자(IN)는 P채널 MOSFET(M4)와 N채널 MOSFET(M5)의 게이트 접속점, 즉 노드(N2)에 연결된다. N채널 MOSFET(M5)는 소스가 접지단(vss)에 연결되고, 백 게이트는 접지단(vss)에 연결되어 있다. P채널 MOSFET(M4)와 N채널 MOSFET(M5)의 드레인 접속점, 즉 노드(N3)는 N채널 MOSFET(M3)의 게이트에 연결되어 있다.Next, the P-channel MOSFET M4 of the level shift unit has a source connected to a low potential power supply vdd, a drain connected to a drain of an N-channel MOSFET M5, and a gate of an input terminal IN and an N-channel MOSFET. It is connected to the gate of M5, and the back gate is connected to the low potential power supply Vdd. As a result, the input terminal IN is connected to the gate connection point of the P-channel MOSFET M4 and the N-channel MOSFET M5, that is, the node N2. The N-channel MOSFET M5 has a source connected to the ground terminal vss, and a back gate is connected to the ground terminal vss. The drain connection point of the P-channel MOSFET M4 and the N-channel MOSFET M5, that is, the node N3, is connected to the gate of the N-channel MOSFET M3.
다음으로 인버터부는 반전 증폭 회로로서 동작하는데, 이를 구성하는 P채널 MOSFET(M6)의 소스는 고전위 전원(avdd)에 연결되고, 게이트는 노드(N1)에 연결되고, 드레인은 N채널 MOSFET(M7)의 드레인과 출력 단자(OUT)에 연결되며, 백 게이트는 고전위 전원(avdd)에 연결되어 있다. 결과적으로 출력 단자는 P채널 MOSFET(M6)와 N채널 MOSFET(M7)의 드레인 접속점에 연결된다.Next, the inverter unit operates as an inverting amplifying circuit. The source of the P-channel MOSFET M6 constituting the inverter is connected to the high potential power avdd, the gate is connected to the node N1, and the drain is the N-channel MOSFET M7. Is connected to the drain and the output terminal (OUT), and the back gate is connected to the high potential power (avdd). As a result, the output terminal is connected to the drain connection point of the P-channel MOSFET M6 and the N-channel MOSFET M7.
인버터부를 구성하는 N채널 MOSFET(M7)의 소스와 백 게이트는 접지단(avss)에 연결된다.The source and back gate of the N-channel MOSFET M7 constituting the inverter unit are connected to the ground terminal avss.
여기에서, PCH_33과 NCH_33은 각각 고전위 전원, 예를 들어 3.3V로 구동되는 P채널 및 N채널 MOSFET를 나타내고, PCH_12와 NCH_12는 각각 저전위 전원, 예를 들어 1.2V로 구동되는 P채널 및 N채널 MOSFET를 나타낸다.Here, PCH_33 and NCH_33 represent P-channel and N-channel MOSFETs driven with a high potential power supply, for example, 3.3V, respectively, and PCH_12 and NCH_12 represent P-channel and N driven with a low potential power source, for example, 1.2V, respectively. Represents a channel MOSFET.
아래의 표 1은 도 1에 도시한 종래의 로직 레벨 변환기의 각 부의 동작을 설명하기 위한 표이다.Table 1 below is a table for explaining the operation of each part of the conventional logic level converter shown in FIG.
위의 표 1에 도시한 바와 같이, 종래의 로직 레벨 변환기에 따르면, 입력 단자(IN)에 상대적으로 저전위 전원(예를 들어 1.2V)의 접지 신호, 즉 로우 레벨 신호(L)가 입력될 때 상대적으로 고전위 전원(예를 들어 3.3V)의 하이 레벨 신호(Hh)를 출력하고, 저전위 전원(예를 들어 1.2V)의 하이 레벨 신호(Hl)가 입력될 때 이를 접지 신호, 즉 로우 레벨 신호(L)로 변환하여 출력한다.As shown in Table 1 above, according to the conventional logic level converter, a ground signal of a low potential power supply (for example, 1.2V), that is, a low level signal L, is input to the input terminal IN. Outputs a high level signal (H h ) of a relatively high potential power supply (eg, 3.3 V), and a ground signal when a high level signal (H l ) of a low potential power supply (eg, 1.2 V) is input. That is, the low level signal L is converted and output.
그러나 전술한 바와 같은 종래의 로직 레벨 변환기에 따르면, 총 8개의 MOSFET가 필요하여 보다 많은 면적이 요구될 뿐만 아니라 구조가 복잡하다는 문제점이 있으며, 이외에도 저전위 전원인 "vdd" 전원과 고전위 전원인 "avdd" 전원을 함께 사용해야 하기 때문에 전원회로가 복잡해지는 문제점이 있었다.However, according to the conventional logic level converter as described above, a total of eight MOSFETs are required, which requires not only a larger area but also a complicated structure. In addition, the low-potential "vdd" power supply and the high potential power supply Since the "avdd" power source must be used together, there is a problem in that the power circuit becomes complicated.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 단일 전위 전원과 적은 수의 MOSFET를 사용함으로써 설계 및 레이아웃을 용이하게 하고 레이아웃 면적을 감소시킬 수 있도록 한 로직 레벨 변환기를 제공함을 목적으로 한다.DISCLOSURE OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a logic level translator capable of facilitating design and layout and reducing layout area by using a single potential power supply and a small number of MOSFETs.
전술한 목적을 달성하기 위한 본 발명의 로직 레벨 변환기는 상대적 저전위 전원에서 동작하는 P채널 MOSFET와 N채널 MOSFET가 직렬 연결되어 이루어져서 입력 단자로부터 입력되는 상대적 저전위 신호의 로직 레벨을 반전된 상태의 상대적 고전위 신호의 로직 레벨로 변환하여 출력하는 전단 인버터; 상기 전단 인버터의 상기 P채널 MOSFET와 상대적 고전위 전원(avdd)에 사이에 연결되어 능동 부하로 기능하는 N채널 MOSFET 및 상기 상대적 고전위 전원(avdd)과 접지단 사이에 직렬로 연결되는 P채널 MOSFET와 N채널 MOSFET로 이루어져서 상기 전단 인버터의 출력을 반전시키는 중단 인버터를 포함하여 이루어진다.In order to achieve the above object, the logic level converter of the present invention is formed by connecting a P-channel MOSFET and an N-channel MOSFET in series with a relatively low potential power supply, thereby inverting the logic level of a relative low potential signal input from an input terminal. A front end inverter converting and outputting the logic level of the relative high potential signal; An N-channel MOSFET connected between the P-channel MOSFET and the relative high potential power (avdd) of the front end inverter to serve as an active load, and a P-channel MOSFET connected in series between the relative high potential power (avdd) and a ground terminal. And an interrupt inverter consisting of an N-channel MOSFET and inverting the output of the front end inverter.
전술한 구성에서, 상기 상대적 고전위 전원(avdd)과 접지단 사이에 직렬로 연결되는 P채널 MOSFET와 N채널 MOSFET로 이루어져서 상기 중단 인버터의 출력을 반전시키는 후단 인버터를 더 구비할 수도 있다.In the above-described configuration, the rear stage inverter may further include a P-channel MOSFET and an N-channel MOSFET connected in series between the relative high potential power avdd and the ground terminal to invert the output of the interrupt inverter.
본 발명의 로직 레벨 변환기 에 따르면, 단일 전위 전원과 적은 수의 MOSFET를 사용함으로써 설계 및 레이아웃을 용이하게 하고 레이아웃 면적을 감소시킬 수가 있다.According to the logic level converter of the present invention, by using a single potential power supply and a small number of MOSFETs, the design and layout can be facilitated and the layout area can be reduced.
도 1은 종래의 일례에 따른 로직 레벨 변환기 회로도.
도 2는 본 발명의 일 실시예에 따른 로직 레벨 변환기 회로도.
도 3은 도 2에서 주요부의 파형도.1 is a logic level converter circuit diagram according to a conventional example.
2 is a logic level converter circuit diagram in accordance with an embodiment of the present invention.
3 is a waveform diagram of a main part in FIG. 2;
이하에는 첨부한 도면을 참조하여 본 발명의 로직 레벨 변환기 바람직한 실시예에 대해 상세하게 설명한다.Hereinafter, a preferred embodiment of a logic level converter of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 일 실시예에 따른 로직 레벨 변환기는 후술하는 바와 같이 총 7개의 MOSFET, 즉 저전위 전원, 예를 들어 1.2V 전원에서 동작하는 2개의 MOSFET와 고전위 전원, 예를 들어 3.3V에서 동작하는 5개의 MOSFET가 적절히 연결되어 이루어진다. 그러나 본 발명의 로직 레벨 변환기에서는 저전위 전원에서 동작하는 2개의 MOSFET에 별도의 저전원을 별도로 인가함이 없이 고전위 전원에 연결하여 사용함으로써 단일 전원만으로 동작이 되도록 하고 있다.The logic level converter according to an embodiment of the present invention operates at a total of seven MOSFETs, that is, two MOSFETs operating at a low potential power supply, for example, a 1.2V supply and a high potential supply, for example, 3.3V, as described below. 5 MOSFETs are connected properly. However, in the logic level converter of the present invention, two MOSFETs operating at a low potential power supply are connected to a high potential power supply without using a separate low power supply to operate with a single power supply.
이를 구체적으로 설명하면, P채널 MOSFET(M12)와 여기에 직렬로 연결되는 N채널 MOSFET(M13)로 이루어진 전단 인버터, 고전위 전원단(avdd)에 연결되는 P채널 MOSFET(M14)와 접지단(avss)에 연결되는 N채널 MOSFET(M15)로 이루어진 중단 인버터 및 고전위 전원단(avdd)에 연결되는 P채널 MOSFET(M16)와 접지단에 연결되는 N채널 MOSFET(M17)로 이루어진 후단 인버터를 포함하여 이루어진다.In detail, the P-channel MOSFET (M12) and the N-channel MOSFET (M13) connected in series to the front end inverter, the P-channel MOSFET (M14) connected to the high potential power terminal (avdd) and the ground terminal ( an interrupt inverter consisting of an N-channel MOSFET (M15) connected to the avss) and a rear inverter consisting of an N-channel MOSFET (M17) connected to the ground terminal and a P-channel MOSFET (M16) connected to the high potential power terminal (avdd). It is done by
여기에서, PCH_33과 NCH_33은 각각 고전위 전원, 예를 들어 3.3V로 구동되는 P채널 및 N채널 MOSFET를 나타내고, PCH_12와 NCH_12는 각각 저전위 전원, 예를 들어 1.2V로 구동되는 P채널 및 N채널 MOSFET를 나타내는바, 전단 인버터를 구성하는 P채널 MOSFET(M12)와 N채널 MOSFET(M13)는 저전위 전원(예를 들어 1.2V 전원)에서 동작하는 반면에 나머지 2개의 인버터를 구성하는 P채널 MOSFET(M14; M16)와 N채널 MOSFET(M15; M17)는 각각 고전위 전원(예를 들어 3.3V)에서 동작한다. 이러한 구성에서, 전단 인버터의 P채널 MOSFET(M12)와 고전위 전원단(avdd) 사이에 직렬 연결된 N채널 MOSFET(M11)는 고전위 전원에서 동작하는 MOSFET로서 전단 인버터의 능동 부하(active load) 역할을 담당한다.Here, PCH_33 and NCH_33 represent P-channel and N-channel MOSFETs driven with a high potential power supply, for example, 3.3V, respectively, and PCH_12 and NCH_12 represent P-channel and N driven with a low potential power source, for example, 1.2V, respectively. The channel MOSFETs represent the P-channel MOSFETs (M12) and N-channel MOSFETs (M13), which constitute the front-end inverter, while operating on a low-potential power supply (for example, 1.2V supply), while the P-channels that make up the other two inverters. MOSFETs M14 and M16 and N-channel MOSFETs M15 and M17 each operate on a high potential power supply (e.g., 3.3V). In this configuration, the N-channel MOSFET M11 connected in series between the P-channel MOSFET M12 and the high potential power terminal avdd of the front inverter is a MOSFET operating at a high potential power source and serves as an active load of the front inverter. In charge of.
전술한 구성에서, N채널 MOSFET(11)의 드레인과 게이트는 각각 고전위 전원단(avdd)에 연결되고, 소스는 P채널 MOSFET(M12)의 소스에 연결되며, 백 게이트는 접지단(avss)에 연결된다. P채널 MOSFET(M12)의 드레인은 N채널 MOSFET(M13)의 드레인에 연결되고, 게이트는 입력 단자(IN; A)에 연결되며, 백 게이트는 자체의 소스에 연결된다. N채널 MOSFET(M13)의 게이트는 입력 단자(IN; A)에 연결되고, 소스와 백 게이트는 각각 접지단(avss)에 연결된다.In the above configuration, the drain and the gate of the N-channel MOSFET 11 are respectively connected to the high potential power terminal avdd, the source is connected to the source of the P-channel MOSFET M12, and the back gate is connected to the ground terminal avss. Is connected to. The drain of the P-channel MOSFET M12 is connected to the drain of the N-channel MOSFET M13, the gate is connected to the input terminal IN, A, and the back gate is connected to its source. The gate of the N-channel MOSFET M13 is connected to the input terminal IN, A, and the source and the back gate are respectively connected to the ground terminal avss.
다음으로, 중단 인버터의 P채널 MOSFET(M14)는 소스가 고전위 전원(avdd)에 연결되고, 드레인이 N채널 MOSFET(M15)의 드레인에 연결되며, 게이트가 P채널 MOSFET(M12)와 N채널 MOSFET(M13)의 드레인 접속점, 즉 노드(B)에 연결되고, 백 게이트는 고전위 전원(avdd)에 연결되어 이루어진다. 중단 인버터의 N채널 MOSFET(M15)는 소스와 백 게이트가 접지단(avss)에 연결되고, 게이트는 노드(B)에 연결되어 이루어진다. 즉, 고전위 전원(avdd)과 접지단(avss) 사이에는 P채널 MOSFET(M14)와 N채널 MOSFET(M15)가 직렬로 연결되어 중단 인버터를 구성한다.Next, the P-channel MOSFET M14 of the interrupt inverter has a source connected to the high potential power avdd, a drain connected to the drain of the N-channel MOSFET M15, and a gate connected to the P-channel MOSFET M12 and the N-channel. It is connected to the drain connection point of the MOSFET M13, that is, node B, and the back gate is connected to a high potential power supply avdd. In the N-channel MOSFET M15 of the interrupt inverter, the source and the back gate are connected to the ground terminal avss, and the gate is connected to the node B. That is, the P-channel MOSFET M14 and the N-channel MOSFET M15 are connected in series between the high potential power avdd and the ground terminal avss to form an interrupt inverter.
마찬가지로 후단 인버터의 P채널 MOSFET(M16)는 소스가 고전위 전원(avdd)에 연결되고, 드레인이 N채널 MOSFET(M17)의 드레인에 연결되며, 게이트가 P채널 MOSFET(M14)와 N채널 MOSFET(M15)의 드레인 접속점, 즉 노드(C)에 연결되고, 백 게이트는 고전위 전원(avdd)에 연결되어 있다. 후단 인버터의 N채널 MOSFET(M16)는 소스와 백 게이트가 접지단(avss)에 연결되고, 게이트가 노드(C)에 연결되어 이루어진다. 즉, 고전위 전원(avdd)과 접지단(avss) 사이에는 P채널 MOSFET(M16)와 N채널 MOSFET(M17)가 직렬로 연결되어 후단 인버터를 구성한다. 한편, P채널 MOSFET(M16)와 N채널 MOSFET(M17)의 드레인 접속점, 즉 노드(D)에서 출력 단자(OUT)가 인출된다.Similarly, the P-channel MOSFET M16 of the rear stage inverter has a source connected to the high potential power avdd, a drain connected to the drain of the N-channel MOSFET M17, and a gate of the P-channel MOSFET M16 and the N-channel MOSFET ( It is connected to the drain connection point of M15, that is, node C, and the back gate is connected to a high potential power supply avdd. In the N-channel MOSFET M16 of the rear stage inverter, the source and the back gate are connected to the ground terminal (avss), and the gate is connected to the node C. That is, the P-channel MOSFET M16 and the N-channel MOSFET M17 are connected in series between the high potential power avdd and the ground terminal avss to form a rear inverter. On the other hand, the output terminal OUT is drawn out at the drain connection point of the P-channel MOSFET M16 and the N-channel MOSFET M17, that is, the node D. FIG.
아래의 표 2는 도 2에 도시한 본 발명의 로직 레벨 변환기의 각 부의 동작을 설명하기 위한 표이고, 도 3은 도 2에서 주요부의 파형도이다.Table 2 below is a table for explaining the operation of each part of the logic level converter of the present invention shown in Figure 2, Figure 3 is a waveform diagram of the main part in FIG.
한편, 본 발명에서 전단 인버터의 P채널 MOSFET(M12)에 고전위 전원(avdd)을 곧바로 연결하면, 입력 단자(IN)에 저전위 전원의 로우 레벨 신호가 인가될 때 노드(B)의 출력이 하이 레벨로 반전되는 것은 가능하지만 반대로 입력 단자(IN)에 저전위 전원의 하이 레벨 신호(Hl)가 인가될 때는 P채널 MOSFET(M12)의 드레인-소스 전압(VDS)이 상승함으로써 로우 레벨로 반전되지 못한다.Meanwhile, in the present invention, if the high potential power avdd is directly connected to the P-channel MOSFET M12 of the front end inverter, the output of the node B is reduced when the low level signal of the low potential power is applied to the input terminal IN. It is possible to invert to a high level, but on the contrary, when the high level signal H 1 of the low potential power source is applied to the input terminal IN, the drain-source voltage V DS of the P-channel MOSFET M12 rises to lower the level. Cannot be reversed.
그러나 P채널 MOSFET(M12)를 N채널 MOSFET(M11)를 개재하여 고전위 전원(avdd)에 연결하면, 입력 단자(IN)에 저전위 전원의 하이 레벨 신호(Hl)가 인가될 때 P채널 MOSFET(M12)의 드레인-소스 전압(VDS) 전압이 낮아짐으로써 로우 레벨로 안정적으로 반전될 수 있는바, N채널 MOSFET(M11)는 이러한 능동 부하 역할을 수행하기 위해 개재된다.However, if the P-channel MOSFET M12 is connected to the high potential power avdd via the N-channel MOSFET M11, the P-channel when the high level signal H 1 of the low potential power is applied to the input terminal IN. Since the drain-source voltage V DS of the MOSFET M12 can be stably inverted to a low level by being lowered, the N-channel MOSFET M11 is interposed to perform this active load role.
본 발명은 전술한 실시예에 국한되지 않고 본 발명의 기술사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 예를 들어 입력 신호와 반대 위상이 아닌 동위상의 신호를 출력하고자 하는 경우에는 후단 인버터를 삭제해도 될 것이다.The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the technical idea of the present invention. For example, if you want to output a signal in phase that is not in phase with the input signal, you may delete the rear inverter.
Claims (2)
상기 전단 인버터의 상기 P채널 MOSFET와 상대적 고전위 전원(avdd)에 사이에 연결되어 능동 부하로 기능하는 N채널 MOSFET 및
상기 상대적 고전위 전원(avdd)과 접지단 사이에 직렬로 연결되는 P채널 MOSFET와 N채널 MOSFET로 이루어져서 상기 전단 인버터의 출력을 반전시키는 중단 인버터를 포함하여 이루어진 로직 레벨 변환기.P-channel MOSFET and N-channel MOSFET operating in relative low potential power supply are connected in series to convert the logic level of relative low potential signal input from input terminal into logic level of inverted relative high potential signal and output it. ;
An N-channel MOSFET connected between the P-channel MOSFET and the relative high potential power avdd of the front inverter and serving as an active load, and
And a suspend inverter comprising a P-channel MOSFET and an N-channel MOSFET connected in series between the relative high potential power (avdd) and a ground terminal to invert the output of the front end inverter.
상기 상대적 고전위 전원(avdd)과 접지단 사이에 직렬로 연결되는 P채널 MOSFET와 N채널 MOSFET로 이루어져서 상기 중단 인버터의 출력을 반전시키는 후단 인버터를 더 구비한 것을 특징으로 하는 로직 레벨 변환기.The method of claim 1,
And a rear stage inverter consisting of a P-channel MOSFET and an N-channel MOSFET connected in series between the relative high potential power (avdd) and a ground terminal to invert the output of the interrupt inverter.
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Citations (5)
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2010
- 2010-12-21 KR KR1020100131771A patent/KR101156735B1/en not_active IP Right Cessation
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