JPH1078891A - ソフトウェアプログラム評価装置 - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェアプログラムの未実行な部分のア
ドレスを得ることによって、評価のために用意した環境
と入力の選択が適当であったかどうかの判断材料を与え
る。 【解決手段】 ソフトウェアプログラム６の試験プロセ
ス７が、１ビット誤り設定指示手段７を有し、主記憶装
置１が強制的に訂正可能な１ビット誤りを埋め込む１ビ
ット誤り設定手段３を有し、この１ビット誤り設定手段
３が、誤り訂正符号設定手段２に入力されたデータのう
ち１ビットを反転して、訂正可能な主記憶誤りを設定す
る、ソフトウェアプログラム実行終了後のプログラムの
読み出しにおける訂正可能な主記憶誤りの検出を表示す
るフラグと、プロセス制御情報の命令カウンタを利用し
てプロセスの切り替えを検出する手段９とによってプロ
グラムの末実行部分を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータの評
価装置に関し、特にソフトウェアプログラムの信頼性評
価装置に関する

【０００２】

【従来の技術】従来、書き込み時にデータと共に誤り訂
正符号を格納し、読み出し時に誤り訂正符号を用いてデ
ータの誤りを検出し訂正する機能を有する記憶装置にお
いては、命令またはデータ（以下単にデータ）の読み出
しにおいて１ビットエラーが検出された場合、そのデー
タはハードウェアによって訂正され、訂正後のデータが
ソフトウェアに読み出される。同時に、訂正可能な記憶
誤りが発生したアドレスが記録（以下単にログ）され
る。

【０００３】構成としては、誤り訂正符号を有する記憶
装置には、マイクロプログラムが格納される制御記憶，
ソフトウェアプログラム，ソフトウェアプログラムが利
用するデータが格納されている主記憶装置などがある。

【０００４】動作としては、制御記憶で１ビットエラー
が発生した場合にログされるアドレスは、制御記憶のア
ドレスそのものとなる。主記憶装置で１ビットエラーが
発生した場合にログされるアドレスは、ソフトウェアが
認識している論理アドレスではなく、絶対アドレス展開
された絶対アドレスである。ソフトウェアに報告される
主記憶の１ビットエラー発生の報告は、報告されるアド
レスの単位がハードウェアモデルによって異なり、どの
命令の読み出しでエラーを検出したかを特定できるほど
の精度を持っていないものがある。

【０００５】特開昭６１−１７０８３６号公報に記載さ
れたマイクロプログラムトレース方式は、誤り訂正符号
付きマイクロ命令を格納する制御記憶に関し、テストプ
ログラムの各コードに故意に訂正可能な誤りを埋め込
み、テストプログラム走行後は、実行されたコードは誤
りが訂正されていることから、テストプログラム実行終
了時に制御記憶を順次読み出し、記憶誤りの信号をチェ
ックすることで実行されなかったマイクロ命令を検出す
ることを可能にしている。

【０００６】特開昭６３−９３０５２号公報に記載され
たプログラムテスト方法も、課題は特開昭６１−１７０
８３６号公報に記載された装置と同じであるが、解決手
段が訂正可能な誤り検出時のログとなっている。但し、
この公報には、記憶誤りの具体的埋め込み方法が明示さ
れていない。また、この公報の４ページで、対象を記憶
装置一般に広げているが、そのことが可能な根拠につい
ても言及されていない。

【０００７】

【発明が解決しようとする課題】上述した、特開昭６１
−１７０８３６号公報に記載されたマイクロプログラム
のトレース方式では、エラーが検出された場合には、ソ
フトウェアに通知が来る。しかし、エラーが発生しなか
った場合は当然何の通知もこないので、主記憶の読み出
しでエラーが発生したかどうかの判定ができない。従っ
て、１ビットエラー検出のハードウェア信号をソフトウ
ェアが検査することが出来ないため、データの読み出し
でエラーが検出されなかったかどうかがわからないとい
う問題を有している。

【０００８】また、本来、訂正可能な主記憶障害が発生
したことを個々のプロセスが知る必要はなく、エラーの
発生の通知は、システムの障害処理に通知され処理され
る。従って、主記憶の読み出しで訂正可能なエラーが検
出された場合、命令が実行されたかどうかを知るために
読み出しを行ったプロセスでは、そのことがわからない
という問題も有している。

【０００９】さらに、上述した、特開昭６１−１７０８
３６号公報に記載された方式では、ソフトウェアプログ
ラムはメモリ常駐とは限らないため、試験対象プログラ
ム実行後にメモリの順次読み出しを行った場合、既に主
記憶から周辺記憶装置に吐き出された部分については、
実行されたか否かの判断が出来ないという問題を有して
いる。

【００１０】またさらに、ソフトウェア命令を格納する
エリア（セグメント）には、書き込み保護が行われてい
るため、一般には、ソフトウェア命令の変更（書き込
み）はできないという問題も有している。

【００１１】以上述べたように、ソフトウェアを網羅的
に評価するためには、評価対象が動作するすべての環境
で、あらゆる入力に対する評価が必要であるが、全ての
環境が用意できることはなく、入力の数も膨大なため、
実際は手に入れられる環境で入力を選んで評価をするこ
とになる。したがって、用意した環境と評価の入力が適
当であったかの判断材料が必要である。

【００１２】従って、本発明の目的は、評価によって実
行されなかったソフトウェア命令を検出できるソフトウ
ェアプログラム評価装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明は、試験プロセス
と被試験プロセスと主記憶誤り障害処理手段とを有する
ソフトウェアプログラムと、プロセス切り替え手段とプ
ロセッサと障害処理通知手段とを有するハードウェア／
ファームウェアと、誤り訂正符号設定手段とメモリセル
と１ビット誤り検出手段とを有する主記憶装置とを備え
るソフトウェアプログラム評価装置において、ソフトウ
ェアプログラムの試験プロセスが、１ビット誤り設定指
定手段を有し、主記憶装置が強制的に訂正可能な１ビッ
ト誤りを埋め込む１ビット誤り設定手段を有し、１ビッ
ト誤り設定手段が、誤り訂正符号設定手段に入力された
データのうち１ビットを反転して、訂正可能な主記憶誤
りを設定することを特徴とするソフトウェアプログラム
評価装置である。

【００１４】また、１ビット誤り設定指示手段によっ
て、１ビット誤り設定の指示が解除された後、被試験プ
ロセスが実行されると好ましい。

【００１５】さらに、訂正可能な主記憶誤りが、１ビッ
ト誤り検出手段によって検出された後、誤り訂正符号設
定によって正しい誤り訂正符号が付加されて、メモリセ
ルに再格納された後、正しい命令が前記プロセッサに読
み出されると好ましい。

【００１６】またさらに、被試験プロセスのうち、実行
された命令が格納されていた主記憶の部分に対しては、
主記憶誤りが解消されると好ましい。

【００１７】また、プロセス切り替え手段が、プロセス
実行可能なプロセッサをただ一台にすると良い。

【００１８】さらに、主記憶装置が、プロセス制御情報
内の命令カウンタの値とデータ読み出しを行ったソフト
ウェア命令の次の命令の論理アドレスとを比較し、ハー
ドウェアからメモリヘのプロセスの吐き出しがデータ読
み出し後に発生したことを前記プロセス内で知る手段を
有すると良い。

【００１９】またさらに、ハードウェア／ファームウェ
アが、プロセスの吐き出しは訂正可能な主記憶誤りの発
生によるものと断定するための手段を有すると良い。

【００２０】本発明のソフトウェアプログラム評価方式
は、評価対象のプログラムが配置される、論理アドレス
空間上のセグメント番号を入力し、評価終了後に未実行
の論理アドレスを表示する。具体的には、主記憶の書き
込みにおいて強制的に訂正可能な１ビットエラーを埋め
込む手段と、システムでプロセス実行可能なプロセッサ
をただ一台とする手段と、プロセス制御情報内の命令カ
ウンタの値とデータ読み出しを行ったソフトウェア命令
の次の命令の論理アドレスとを比較することによってプ
ロセスの吐き出し（以下、ロールアウトと呼ぶ）がデー
タ読み出し後に発生したことを知る手段と、誤りが発生
したことをシステムプロセスに通知する手段と、システ
ムプロセスが他プロセスに誤りの発生を知らせるための
処理とを含む。

【００２１】プログラムが格納されている主記憶装置に
埋め込まれた訂正可能な１ビット誤りは、命令の読み出
し時に訂正される。このため、実行された命令と実行さ
れなかった命令の判断材料が与えられる。

【００２２】システム内でプロセス実行可能なプロセッ
サをただ一台にすると、訂正可能な１ビット誤りが主記
憶で発生した場合、誤りが発生した命令終了後にプロセ
スはロールアウトされる。すなわち、プロセス制御情報
は次の命令を指している。そして、プロセッサは障害処
理を行う優先度の高いシステムプロセスに明け渡され
る。システムプロセスによる障害処理が終了すると、再
びもとのプロセスの処理が再開される。したがって、プ
ロセス制御情報内の命令カウンタの値とデータ読み出し
を行ったソフトウェア命令の次の命令の論理アドレスと
を比較することによって、プロセスロールアウトがそこ
で発生したかどうかを判断できる。

【００２３】このシステムプロセスで、訂正可能な主記
憶の１ビット誤りを検出したことを、各プロセスで参照
可能な領域に記しておく。このため、この領域を参照す
ることで、プロセスロールアウトが訂正可能な主記憶の
１ビット誤りによると判定できる。

【００２４】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。

【００２５】図１は、本発明のソフトウェア評価装置の
構成を示すブロック図である。本発明は、大きく３つの
部分から構成される。すなわち、主記憶装置１，ソフト
ウェアプログラム６，中央処理装置１５およびこれを制
御するファームウェアで実現されるハードフェア／ファ
ームウェア１２である。主記憶装置１は、１ビット誤り
設定手段３を有することを特徴とし、他に、誤り訂正符
号設定手段２，メモリセル群４，１ビット誤り検出手段
５を有する。ソフトウェアプログラム６は、試験プロセ
ス７として、１ビット誤り設定指示手段８，プロセス切
り替え検出手段９，被試験プロセス１０，主記憶誤り障
害処理手段１１を有する。また、ハードウェア／ファー
ムウェアは、プロセス切り替え手段１４，プロセッサ１
５，障害処理通知手段１３を有する。

【００２６】次に、本発明のソフトウェアプログラム評
価装置の動作について説明する。

【００２７】まず、ソフトウェアプログラム６の１ビッ
ト誤り設定指示手段８によって、ハードウェア／ファー
ムウェアのプロセッサ１５から主記憶装置１の１ビット
誤り設定手段３に対し１ビット誤り設定の信号１６が送
信され、被試験プロセス１０が格納されている全ワード
に対し順次書き込みが行われる。このとき、プロセッサ
１５から主記憶装置１に書き出されるデータは、通常、
誤り訂正符号設定手段２を経てメモリセル４に書き込ま
れるが、本発明では誤り訂正符号設定手段２からの出力
の一部は１ビット誤り設定手段３に入力される。１ビッ
ト誤り設定手段３は、１ビット誤り設定信号１６によっ
て、誤り訂正符号設定手段２に入力されたデータのうち
１ビットを反転し、訂正可能な主記憶誤りを設定する。

【００２８】次に、ソフトウェアプログラム６内の１ビ
ット誤り設定指示手段８によって１ビット誤り設定の指
示が解除されたのち、被試験プロセス１０が実行され
る。プロセス実行のために読み出される命令は、一度１
ビット誤り検出手段５によって訂正可能な主記憶誤り１
７が検出されるが、読み出された命令は誤り訂正符号設
定手段２によって正しい誤り訂正符号が付加されて、メ
モリセル４に再格納された後、正しい命令がプロセッサ
１５に読み出される。このようにして、被試験プロセス
のうち実行された命令が格納されていた主記憶の部分に
対しては、主記憶誤りが解消される。

【００２９】最後にソフトウェアプログラム６内のプロ
セス切り替え検出手段９が起動される。プロセス切り替
え検出手段９は、被試験プロセス１０が格納されている
全ワードに対し順次読み出しを行う。実行された命令が
格納されていたワードの読み出しでは訂正可能な主記憶
誤りは検出されない。一方、読み出すワードが末実行の
命令で構成される場合は訂正可能な主記憶誤りが検出さ
れ、障害処理通知手段１３が起動される。障害処理通知
手段１３は、ソフトウェアプログラム６の主記憶誤り障
害処理手段１１を実行可能状態とする。プロセス切り替
え手段１４は、より優先度の高い主記憶誤り障害処理手
段１１が実行可能状態になったことにより、それまでプ
ロセッサ１５上で実行されていた試験プロセス７をプロ
セッサから吐き出し、主記憶誤り障害処理手段１１をプ
ロセッサ１５に取り込む。主記憶誤り障害処理手段１１
の処理が終了すると、プロセス切り替え手段１４は、再
び試験プロセス７をプロセッサ１５に取り込み、プロセ
ス切り替え検出手段９はプロセスが切り替わったことを
検出する。

【００３０】図２は、訂正可能な１ビット誤り設定手段
を有する主記憶装置の構成を示すブロック図である。な
お、本発明で説明の必要の無いバッファ機能やタイミン
グ装置等については省略している。この装置は、入力レ
ジスタ２０，誤り訂正符号発生回路（以下、ＥＣＣ発生
回路と呼ぶ）２１，メモリセル群２５，出力レジスタ２
６，誤り検出回路（以下、ＥＣＣ検出回路と呼ぶ）２７
からなる。

【００３１】メモリセル群２５ヘデータを書き込むと
き、メモリセル群２５に書き込まれるデータ１８は、一
旦入力レジスタ２０に格納された後、ＥＣＣ発生回路２
１でデータに誤り訂正符号（以下ＥＣＣ）が付加され
て、アドレス信号２３によってメモリセル群２５の中の
指示されるメモリセルに格納されるのが通常である。本
発明の主記憶装置１では、ＥＣＣ発生回路２１の後段に
１ビット誤り発生信号１９と、ＥＣＣ発生回路２１の出
力のうちの１ビットとの排他的論理和をとるイクスクル
ーシプ・オア・ゲート２２とを有し、１ビット誤り発生
信号１９が“１”の時は、ＥＣＣ発生回路２１の出力の
うち１ビットを反転するようになっている。また、１ビ
ット誤り発生信号１９が“０”の時は、ＥＣＣ発生回路
２１の出力は、そのままメモリセル群２５に格納され
る。

【００３２】一方、メモリセル群２５からデータを読み
出すとき、データは、一旦出力レジスタ２６に格納され
た後、ＥＣＣ検出回路２７に入力され、１ビット誤りの
検出が行われる。誤りが検出されなかった場合は、デー
タは主記憶から出力されるが、もし訂正可能な１ビット
誤りが検出された場合は、データは再びＥＣＣ発生回路
２１に送られ、正しいデータがメモリセル群２５に格納
され、修正された正しいデータが読み出される。

【００３３】図３は、本発明のソフトウェアの処理を示
すフローチャートである。特に、試験プロセス７および
主記憶誤り障害処理手段１１の動作を示している。この
処理は３段階の処理からなり、第１段階は主記憶装置１
に訂正可能な１ビット誤りを設定するための処理（ステ
ップ１からステップ１２）であり、第２段階はソフトウ
ェアプログラムの評価終了後にプログラムの末実行論理
アドレスを表示する処理（ステップ１３からステップ２
７）であり、第３段階はファームウェアからの訂正可能
な主記憶誤りの通知する処理（ステップ２８から２９）
データある。

【００３４】第１段階では、まずステップ１で評価をお
こなう被試験プログラムの命令を格納している論理アド
レス空間上のセグメント名を入力する。ステップ２で被
試験プログラムが主記憶から周辺記憶装置ヘページアウ
トの対象とならないように、メモリ常駐とする為に用意
されているマクロを発行する。ステップ３でこのセグメ
ントの属性を記述しているセグメント記述子を読み出
す。ステップ４では、このセグメント記述子に記述され
ているセグメントのサイズを取り出している。ほとんど
の場合、命令が格納されているセグメントは、更新され
ないように書き込みできない属性が与えられている。こ
のため、ステップ５ではセグメントの属性を書き込み可
能に変更している。ステップ６ではセグメント内の相対
アドレスを意味する作業用のレジスタに初期値“０”を
設定している。なお、セグメントの先頭にプログラムで
利用される定数が格納されている場合はそのサイズ分を
足した値でも構わない。次にステップ７で１ビットエラ
ー埋め込みモードを設定する。この設定後の主記憶の更
新は、図２の装置によって訂正可能な主記憶誤りが設定
される。したがって、余分な主記憶誤りを設定しないた
めに、ステップ８からステップ１０の処理は作業領域に
主記憶を利用しないのが望ましい。ステップ８からステ
ップ１０の処理は、被試験プログラムを読んでそのまま
書き戻している。以上の処理で被試験プログラムの格納
位置に訂正可能な主記憶誤りが設定された。評価のため
に必要な主記憶誤りが設定されたところで直ちに１ビッ
ト誤り訂正モードを解除する（ステップ１１）。これ
は、不必要な主記憶誤りを設定しないためである。ステ
ップ１２では、訂正可能な主記憶誤り設定のために一時
的に変更したセグメント記述子の属性を元に戻してい
る。

【００３５】第２段階では、被試験プログラム評価が行
われる。このとき、図２の説明で述べたように、評価で
実行されたた命令が格納されていた主記憶の部分につい
ては、主記憶誤りが解消される。ステップ１３からステ
ップ２７は被試験プログラムの評価終了後に起動され
る。ステップ１３では、自プロセッサ以外のプロセッサ
がプロセスを実行出来ないようにする命令を発行してい
る。ただし、このような命令を発しなくても、システム
にプロセス実行可能なプロセッサが一台しかない状況を
作り出せれば、システムの起動時に予めプロセッサを一
台にするなどの方法でも構わない。ステップ１４は被試
験プログラムの評価したいセグメント名を入力してい
る。ステップ１５からステップ１７はステップ４からス
テップ８と同様である。ステップ１９で被試験プロセス
の命令をデータとして読み出しているが、もし読み出さ
れた命令が実行されていない場合は、１ビット誤りが訂
正されていないためここでプロセスのプロセッサからの
吐き出し（ロールアウト）が行われる。このロールアウ
トが起こる理由は、図４において説明する。

【００３６】第３段階では、ステップ２８で、訂正可能
な障害処理が発生したことを示すフラグを各プロセスで
参照可能なエリアに記録している。ステップ２９は障害
の内容をログする、従来行っている処理である。

【００３７】図４は、ハードウェア／ソフトウェア実行
時のファームウェアの動作を示すフローチャートであ
る。特に、障害処理通知手段１３およびプロセス切り替
え手段１４の動作を示している。ステップ３０からステ
ップ３２は、図３のステップ１９に対応している。ステ
ップ３１で命令をデータとして読み出したときに、もし
この命令が未実行であればで訂正可能な主記憶誤りを検
出し、実行されていれば誤りは解消されているため誤り
を検出しないことはすでに述べた。誤りが検出された場
合、主記憶から読み出されたデータは既に訂正されたデ
ータなので処理を中断する必要はない。したがって命令
の終了処理が通常通りに行われ、命令カウンタの値は次
の命令を指すようになる（ステップ３２）。誤りに対す
る処理は次の命令を実行する前に、すなわちソフトウェ
ア命令とソフトウェア命令の間で行われる。訂正可能な
主記憶誤りのようなハードウェアの障害処理はシステム
プロセスの役割である。ファームウェアは誤りが発生し
たことをソフトウェアに通知するためにメッセージをシ
ステムプロセスに格納し、実行可能状態にするが、ハー
ドウェア障害を処理するシステムプロセスは優先順位が
最も高い。この優先順位とは、実行可能なプロセスが同
時に複数存在する（競合）時に、プロセッサを使用する
優先順位のことである。図３のステップ１３で述べたよ
うに、現在、システムでプロセス実行可能なプロセッサ
はただ一台である。したがって、図１のプロセス切り替
え手段１４によってプロセスの優先順位の比較が図４の
ステップ３６で行われ、現在プロセッサ上で実行されて
いる試験プロセスがプロセッサ上からメモリ上のプロセ
ス制御情報（以下ＰＣＢ）にロールアウトされる（ステ
ップ３７）。ここでステップ３２で説明したように、プ
ロセッサ１５上の命令カウンタは、図３のステップ１９
の次の命令アドレスが格納されているから、ロールアウ
トによってＰＣＢ上の命令カウンタ退避エリアには、こ
のアドレスが格納される。次にハードウェアの障害処理
を行うシステムプロセスがＰＣ８からプロセッサにロー
ルインされる（ステップ３８）。システムプロセスの障
害処理が終了する（ステップ３９）と、障害処理を行う
システムプロセスはロールアウトされ（ステップ４
０）、空いたプロセッサに中断されていた試験プロセス
が再びロールインされる（ステップ４１）。

【００３８】再び、図３の説明に戻る。ステップ１９の
実行でもし訂正可能な主記憶誤りが検出された場合、次
の命令のアドレスがＰＣＢに退避されることは既に述べ
た。ＰＣＢのこの情報は、プロセスのロールアウトのと
きにしか更新されないため、この情報を調べれば、どこ
でプロセスロールアウトが発生したかを調べることが可
能である（ステップ２２）。ただしＰＣＢ中のＩＣと前
記アドレスの一致でただちにロールアウトの発生を検出
できるのは、最初の訂正可能な主記憶誤り発生でロール
アウトが発生した直後だけである。さらに、この情報だ
けでは、訂正可能な主記憶誤りでロールアウトが発生し
たのか、それとも他の要因で発生したのかの区別が出来
ない。そこで、システム障害処理のステップ２８で設定
するフラグが意味をもつ。もし、このフラグが立ってい
ればそれは訂正可能な主記憶誤りが発生したことを示し
ているので、他の要因でロールアウトが発生したかどう
かの切り分けが付く。さらに、ステップ２５でこのフラ
グをリセットしているので再び訂正可能な主記憶誤りが
発生するまでこのフラグはリセットされたままである。
したがって２回目以降の誤りの発生もこのフラグの参照
（ステップ２３）で可能である。

【００３９】

【発明の効果】本発明により、ソフトウェアから、デー
タの読み出しで訂正可能な主記憶誤りが発生したのか発
生しなかったのかの判断が可能となる。従って、被試験
対象プログラムの指定されたセグメントの評価によって
末実行の部分を知る事ができるようになるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明のソフトウェア評価装置の構成を示すブ
ロック図である。

【図２】本発明のソフトウェア評価装置の主記憶の構成
を示すブロック図である。

【図３】本発明のソフトウェア評価装置の試験プロセス
および主記憶誤り障害処理手段の動作を示すフローチャ
ートである。

【図４】本発明の障害処理通知手段およびプロセス切り
替え手段の動作を示すフローチャートである。

【符号の説明】

１ 主記憶装置 ２ 誤り訂正符号設定手段 ３ １ビット誤り設定手段 ４ メモリセル群 ５ １ビット誤り（訂正可能主記憶誤り）検出手段 ６ ソフトウェアプログラム ７ 試験プロセス ８ １ビット誤り指示手段 ９ プロセス切り替え検出手段 １０ 被試験（評価対象）プログラム １１ 主記憶誤り障害処理手段 １２ ハードウェア／ファームウェア １３ 障害処理通知手段 １４ プロセス切り替え手段 １５ プロセッサ（中央処理装置） １６ １ビット誤り設定信号 １７ １ビット誤り（訂正可能主記憶誤り）検出信号 １８ 書き込みデータ １９ １ビット誤り設定信号 ２０ 書き込みデータ人力レジスタ ２１ ＥＣＣ発生回路 ２２ イクスクルーシプ・オア・ゲート ２３ アドレス信号 ２４ アドレスデコーダ ２５ メモリセル群 ２６ 読み出しデータ出力データ ２７ ＥＣＣ検出回路 ２８ １ビット誤り（訂正可能主記憶誤り）検出信号 ２９ 読み出しデータ

Claims (7)

【特許請求の範囲】
1. 【請求項１】試験プロセスと被試験プロセスと主記憶誤
   り障害処理手段とを有するソフトウェアプログラムと、 プロセス切り替え手段とプロセッサと障害処理通知手段
   とを有するハードウェア／ファームウェアと、 誤り訂正符号設定手段とメモリセルと１ビット誤り検出
   手段とを有する主記憶装置とを備えるソフトウェアプロ
   グラム評価装置において、 前記ソフトウェアプログラムの前記試験プロセスが、１
   ビット誤り設定指定手段を有し、前記主記憶装置が強制
   的に訂正可能な１ビット誤りを埋め込む１ビット誤り設
   定手段を有し、 前記１ビット誤り設定手段が、前記誤り訂正符号設定手
   段に入力されたデータのうち１ビットを反転して、訂正
   可能な主記憶誤りを設定することを特徴とするソフトウ
   ェアプログラム評価装置。
2. 【請求項２】前記１ビット誤り設定指示手段によって、
   前記１ビット誤り設定の指示が解除された後、前記被試
   験プロセスが実行されることを特徴とする、請求項１に
   記載のソフトウェアプログラム評価装置。
3. 【請求項３】前記訂正可能な主記憶誤りが、前記１ビッ
   ト誤り検出手段によって検出された後、前記誤り訂正符
   号設定によって正しい誤り訂正符号が付加されて、前記
   メモリセルに再格納された後、正しい命令が前記プロセ
   ッサに読み出されることを特徴とする、請求項１または
   ２に記載のソフトウェアプログラム評価装置。
4. 【請求項４】前記被試験プロセスのうち、実行された命
   令が格納されていた主記憶の部分に対しては、前記訂正
   可能な主記憶誤りが解消されることを特徴とする、請求
   項３に記載のソフトウェアプログラム評価装置。
5. 【請求項５】前記プロセス切り替え手段が、プロセス実
   行可能なプロセッサをただ一台使用することを特徴とす
   る、請求項１〜４のいずれかに記載のソフトウェアプロ
   グラム評価装置。
6. 【請求項６】前記主記憶装置が、プロセス制御情報内の
   命令カウンタの値とデータ読み出しを行ったソフトウェ
   ア命令の次の命令の論理アドレスとを比較し、ハードウ
   ェアからメモリヘのプロセスの吐き出しがデータ読み出
   し後に発生したことを前記プロセス内で知る手段を有す
   ることを特徴とする、請求項１〜５のいずれかに記載の
   ソフトウェアプログラム評価装置。
7. 【請求項７】前記プロセスの吐き出しが、前記訂正可能
   な主記憶誤りの発生によるものと断定するための手段を
   有することを特徴とする、請求項６に記載のソフトウェ
   アプログラム評価装置。