JPH1012744A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012744A JPH1012744A JP8162961A JP16296196A JPH1012744A JP H1012744 A JPH1012744 A JP H1012744A JP 8162961 A JP8162961 A JP 8162961A JP 16296196 A JP16296196 A JP 16296196A JP H1012744 A JPH1012744 A JP H1012744A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 207
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 176
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 174
- 239000010703 silicon Substances 0.000 claims abstract description 174
- 239000011229 interlayer Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- 230000005641 tunneling Effects 0.000 claims abstract description 12
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 33
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 239000011259 mixed solution Substances 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 3
- 229960001730 nitrous oxide Drugs 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 4
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 claims 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims 2
- 235000011114 ammonium hydroxide Nutrition 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 47
- 238000009792 diffusion process Methods 0.000 description 19
- 238000007254 oxidation reaction Methods 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 13
- 229910052796 boron Inorganic materials 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 11
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- 229910052731 fluorine Inorganic materials 0.000 description 8
- 239000011737 fluorine Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- -1 phosphorus ion Chemical class 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 3
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 ２層ポリシリコンのポリサイド構造のデュア
ルゲートＣＭＯＳでは、上層シリコン層が結晶化によっ
ても大粒径化されないため、金属シリサイド層を介した
不純物相互拡散によるＶth変動によってデバイス特性が
低下していた。 【解決手段】 シリコン基板11上に第１シリコン層16を
形成し、その第１シリコン層16上に非晶質シリコンから
なる第２シリコン層18を形成した後、第２シリコン層18
を結晶化し、さらにその第２シリコン層18上に金属シリ
サイドもしくは金属からなる導電層22を形成する工程を
備えた半導体装置の製造方法において、第１シリコン層
16を形成した後で第２シリコン層18を形成する前に、第
１シリコン層16の表面に、電子がダイレクトトンネリン
グによって導通する膜厚の範囲内でかつ第２シリコン層
18を結晶化する際に第１シリコン層16の結晶性の引き継
ぎを断ち切る膜厚を有する層間膜17を形成するという製
造方法である。
ルゲートＣＭＯＳでは、上層シリコン層が結晶化によっ
ても大粒径化されないため、金属シリサイド層を介した
不純物相互拡散によるＶth変動によってデバイス特性が
低下していた。 【解決手段】 シリコン基板11上に第１シリコン層16を
形成し、その第１シリコン層16上に非晶質シリコンから
なる第２シリコン層18を形成した後、第２シリコン層18
を結晶化し、さらにその第２シリコン層18上に金属シリ
サイドもしくは金属からなる導電層22を形成する工程を
備えた半導体装置の製造方法において、第１シリコン層
16を形成した後で第２シリコン層18を形成する前に、第
１シリコン層16の表面に、電子がダイレクトトンネリン
グによって導通する膜厚の範囲内でかつ第２シリコン層
18を結晶化する際に第１シリコン層16の結晶性の引き継
ぎを断ち切る膜厚を有する層間膜17を形成するという製
造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】ＮチャネルＭＯＳ型電界効果トランジス
タ（以下、ＮＭＯＳＦＥＴという）とＰチャネルＭＯＳ
型電界効果トランジスタ（以下、ＰＭＯＳＦＥＴとい
う）とで構成する相補型ＭＯＳトランジスタ（以下ＣＭ
ＯＳという）は、低消費電力、高速動作という特徴を持
つため、メモリＬＳＩ、ロジックＬＳＩをはじめとして
多くのＬＳＩ構成のデバイスとして広く用いられてい
る。これらのデバイスは、今後、高集積化とともにＦＥ
Ｔのゲート長の微細化が進展していく。従来のＰＭＯＳ
ＦＥＴのゲート電極は、プロセスの簡略性、埋め込みチ
ャネル型故の高性能ということで、ＮＭＯＳＦＥＴと同
じくＮ+ 型の電極が用いられてきた。一方、ディープサ
ブミクロン世代以降のデバイスでは、埋め込みチャネル
型では短チャネル効果の抑制が困難であるため、表面チ
ャネル型となるＰ+ 型ゲートの適用が有効となってい
る。
タ（以下、ＮＭＯＳＦＥＴという）とＰチャネルＭＯＳ
型電界効果トランジスタ（以下、ＰＭＯＳＦＥＴとい
う）とで構成する相補型ＭＯＳトランジスタ（以下ＣＭ
ＯＳという）は、低消費電力、高速動作という特徴を持
つため、メモリＬＳＩ、ロジックＬＳＩをはじめとして
多くのＬＳＩ構成のデバイスとして広く用いられてい
る。これらのデバイスは、今後、高集積化とともにＦＥ
Ｔのゲート長の微細化が進展していく。従来のＰＭＯＳ
ＦＥＴのゲート電極は、プロセスの簡略性、埋め込みチ
ャネル型故の高性能ということで、ＮＭＯＳＦＥＴと同
じくＮ+ 型の電極が用いられてきた。一方、ディープサ
ブミクロン世代以降のデバイスでは、埋め込みチャネル
型では短チャネル効果の抑制が困難であるため、表面チ
ャネル型となるＰ+ 型ゲートの適用が有効となってい
る。
【０００３】ＮＭＯＳトランジスタにはＮ+ 型ゲート、
ＰＭＯＳトランジスタにはＰ+ 型ゲートというように異
なる極性のゲートを作製するには、ゲート電極を形成す
る多結晶シリコンに、Ｎ+ 型ゲートとなる領域にはヒ素
（Ａｓ）やリン（Ｐ）のようなＮ型不純物をドーピング
し、Ｐ+ 型ゲートとなる領域にはホウ素（Ｂ）や二フッ
化ホウ素（ＢＦ2 ）のようなＰ型不純物をドーピングす
る。このように多くの場合は、異なる導電型の不純物を
打ち分けることによって異なる導電型のゲートを形成し
ている。
ＰＭＯＳトランジスタにはＰ+ 型ゲートというように異
なる極性のゲートを作製するには、ゲート電極を形成す
る多結晶シリコンに、Ｎ+ 型ゲートとなる領域にはヒ素
（Ａｓ）やリン（Ｐ）のようなＮ型不純物をドーピング
し、Ｐ+ 型ゲートとなる領域にはホウ素（Ｂ）や二フッ
化ホウ素（ＢＦ2 ）のようなＰ型不純物をドーピングす
る。このように多くの場合は、異なる導電型の不純物を
打ち分けることによって異なる導電型のゲートを形成し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、多結晶
シリコンと金属シリサイドを積層した配線構造（ポリサ
イド構造）や、多結晶シリコンと金属とを積層した配線
構造を用いてゲート電極を形成した場合には、金属シリ
サイド中の不純物の拡散速度は、シリコン中や酸化シリ
コン中の不純物の拡散速度と比較して非常に速くなる
（拡散係数で約４桁程度）。そのため、Ｐ+ 型不純物と
Ｎ+ 型不純物とが相互拡散を起こして、多結晶シリコン
中の不純物を補償することになる。このような相互拡散
現象によって、多結晶シリコン中のフェルミレベルが変
動し、ゲート電圧印加時にゲート電極が空乏化すること
によって、しきい値電圧（以下Ｖthという）が変動し、
デバイス特性を低下させることになる。
シリコンと金属シリサイドを積層した配線構造（ポリサ
イド構造）や、多結晶シリコンと金属とを積層した配線
構造を用いてゲート電極を形成した場合には、金属シリ
サイド中の不純物の拡散速度は、シリコン中や酸化シリ
コン中の不純物の拡散速度と比較して非常に速くなる
（拡散係数で約４桁程度）。そのため、Ｐ+ 型不純物と
Ｎ+ 型不純物とが相互拡散を起こして、多結晶シリコン
中の不純物を補償することになる。このような相互拡散
現象によって、多結晶シリコン中のフェルミレベルが変
動し、ゲート電圧印加時にゲート電極が空乏化すること
によって、しきい値電圧（以下Ｖthという）が変動し、
デバイス特性を低下させることになる。
【０００５】また、Ｐ+ 型ゲートではホウ素がゲート酸
化膜中に拡散し、さらに基板まで達することによって、
ＭＯＳＦＥＴのＶthを変動させる、ゲート酸化膜の信頼
性を低下させる等の課題を生じる。特にフッ素が多結晶
シリコン中やゲート酸化膜中に含まれると、ホウ素の拡
散を増速させることが知られている。したがって、フッ
素が多結晶シリコンやゲート酸化膜に拡散しないよう
に、構造、形成方法を最適化することが要求されてい
る。
化膜中に拡散し、さらに基板まで達することによって、
ＭＯＳＦＥＴのＶthを変動させる、ゲート酸化膜の信頼
性を低下させる等の課題を生じる。特にフッ素が多結晶
シリコン中やゲート酸化膜中に含まれると、ホウ素の拡
散を増速させることが知られている。したがって、フッ
素が多結晶シリコンやゲート酸化膜に拡散しないよう
に、構造、形成方法を最適化することが要求されてい
る。
【０００６】次に、従来の技術によって形成されるデュ
アルゲートＣＭＯＳに関する課題を図６によって具体的
に説明する。
アルゲートＣＭＯＳに関する課題を図６によって具体的
に説明する。
【０００７】図６に示すように、シリコン基板１１１を
フィールド酸化膜１１２によってＮＭＯＳＦＥＴ形成領
域とＰＭＯＳＦＥＴ形成領域とに分離し、シリコン基板
１１１上にゲート酸化膜１１３を形成した後、多結晶シ
リコン層１１４とその上面にタングステンシリサイド
（ＷＳｉx ）層１１５を積層させてタングステンポリサ
イド構造を形成する。このようなタングステンポリサイ
ド構造では、ＮＭＯＳトランジスタの多結晶シリコン層
１１４ＮにはＮ型〔例えばリン〕不純物がドーピングさ
れ、ＰＭＯＳトランジスタの多結晶シリコン層１１４Ｎ
にはＰ型〔例えばホウ素〕不純物がドーピングされてい
る。そして高温熱処理（例えば活性化アニーリング）を
行うと、リンはタングステンシリサイド層１１５中を拡
散してＰ型ゲートの多結晶シリコン層１１４Ｐへ拡散
し、ホウ素はタングステンシリサイド層１１５中を拡散
してＮ型ゲートの多結晶シリコン層１１４Ｎへと拡散す
る。したがって、ゲート電極中のフェルミレベルが変動
し、ゲート電圧印加時にゲート電極が空乏化することに
よって、Ｖthが変動し、デバイス特性を低下させる。ま
た、タングステンシリサイド層１１５中にフッ素が含ま
れている場合には、フッ素が多結晶シリコン層１１４の
結晶粒界を拡散してゲート酸化膜１１３に達し、いわゆ
るシリコン基板１１１へのホウ素の突き抜けを生じる。
フィールド酸化膜１１２によってＮＭＯＳＦＥＴ形成領
域とＰＭＯＳＦＥＴ形成領域とに分離し、シリコン基板
１１１上にゲート酸化膜１１３を形成した後、多結晶シ
リコン層１１４とその上面にタングステンシリサイド
（ＷＳｉx ）層１１５を積層させてタングステンポリサ
イド構造を形成する。このようなタングステンポリサイ
ド構造では、ＮＭＯＳトランジスタの多結晶シリコン層
１１４ＮにはＮ型〔例えばリン〕不純物がドーピングさ
れ、ＰＭＯＳトランジスタの多結晶シリコン層１１４Ｎ
にはＰ型〔例えばホウ素〕不純物がドーピングされてい
る。そして高温熱処理（例えば活性化アニーリング）を
行うと、リンはタングステンシリサイド層１１５中を拡
散してＰ型ゲートの多結晶シリコン層１１４Ｐへ拡散
し、ホウ素はタングステンシリサイド層１１５中を拡散
してＮ型ゲートの多結晶シリコン層１１４Ｎへと拡散す
る。したがって、ゲート電極中のフェルミレベルが変動
し、ゲート電圧印加時にゲート電極が空乏化することに
よって、Ｖthが変動し、デバイス特性を低下させる。ま
た、タングステンシリサイド層１１５中にフッ素が含ま
れている場合には、フッ素が多結晶シリコン層１１４の
結晶粒界を拡散してゲート酸化膜１１３に達し、いわゆ
るシリコン基板１１１へのホウ素の突き抜けを生じる。
【０００８】また、Ｐ+ 型不純物とＮ+ 型不純物との相
互拡散を抑制するために、タングステンシリサイド層１
１５中の拡散速度を減少させる目的でタングステンシリ
サイドの組成をいわゆるシリコンリッチの状態にする技
術が報告されている。このメカニズムは、タングステン
シリサイドの組成をいわゆるシリコンリッチとすること
でタングステンの鎖状構造を崩し、拡散パスを無くすと
いうものである。しかしながら、タングステンシリサイ
ド層１１５中のシリコンの組成比をむやみに増加させる
とタングステンシリサイド層１１５の抵抗値が増加し、
これによって配線抵抗の増大、回路動作の遅延等を生じ
ることになる。したがって、この方法は必ずしも得策で
はない。
互拡散を抑制するために、タングステンシリサイド層１
１５中の拡散速度を減少させる目的でタングステンシリ
サイドの組成をいわゆるシリコンリッチの状態にする技
術が報告されている。このメカニズムは、タングステン
シリサイドの組成をいわゆるシリコンリッチとすること
でタングステンの鎖状構造を崩し、拡散パスを無くすと
いうものである。しかしながら、タングステンシリサイ
ド層１１５中のシリコンの組成比をむやみに増加させる
とタングステンシリサイド層１１５の抵抗値が増加し、
これによって配線抵抗の増大、回路動作の遅延等を生じ
ることになる。したがって、この方法は必ずしも得策で
はない。
【０００９】一方、多結晶シリコン層１１４に大粒径の
多結晶シリコンを用いる方法、特に多結晶シリコン層１
１４を２層構造として、上層の多結晶シリコン層を大粒
径の多結晶シリコンで形成する方法が開示されている。
すなわち、多結晶シリコンを大粒径化することによって
多結晶シリコンの結晶粒界を減少させ、フッ素やドーパ
ントの拡散を抑制させるというものである。通常、上層
の多結晶シリコン（または非晶質シリコン）の堆積はフ
ッ酸系の水溶液によって自然酸化膜を除去後直ちに行
う。しかしながら、上層シリコン層の大粒径化を非晶質
シリコンからの固相成長によって行う場合には、下層の
多結晶シリコンの結晶状態を受け継いでエピタキシャル
成長することになる。そのため、必ずしも上層のシリコ
ン層が大粒径化された多結晶シリコンになるとは限らな
い。
多結晶シリコンを用いる方法、特に多結晶シリコン層１
１４を２層構造として、上層の多結晶シリコン層を大粒
径の多結晶シリコンで形成する方法が開示されている。
すなわち、多結晶シリコンを大粒径化することによって
多結晶シリコンの結晶粒界を減少させ、フッ素やドーパ
ントの拡散を抑制させるというものである。通常、上層
の多結晶シリコン（または非晶質シリコン）の堆積はフ
ッ酸系の水溶液によって自然酸化膜を除去後直ちに行
う。しかしながら、上層シリコン層の大粒径化を非晶質
シリコンからの固相成長によって行う場合には、下層の
多結晶シリコンの結晶状態を受け継いでエピタキシャル
成長することになる。そのため、必ずしも上層のシリコ
ン層が大粒径化された多結晶シリコンになるとは限らな
い。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。第
１の発明は、基板上に第１シリコン層を形成する工程
と、第１シリコン層上に非晶質シリコンからなる第２シ
リコン層を形成する工程と、第２シリコン層を結晶化す
る工程と、結晶化した第２シリコン層上に金属シリサイ
ドもしくは金属からなる導電層を形成する工程とを備え
た半導体装置の製造方法において、第１シリコン層を形
成した後で第２シリコン層を形成する前に、第１シリコ
ン層の表面に、第１，第２シリコン層中の電子がダイレ
クトトンネリングによって導通する膜厚の範囲内でかつ
第２シリコン層を結晶化する際に第１シリコン層の結晶
性の引き継ぎを断ち切る膜厚を有する層間膜を形成する
工程を備えた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。第
１の発明は、基板上に第１シリコン層を形成する工程
と、第１シリコン層上に非晶質シリコンからなる第２シ
リコン層を形成する工程と、第２シリコン層を結晶化す
る工程と、結晶化した第２シリコン層上に金属シリサイ
ドもしくは金属からなる導電層を形成する工程とを備え
た半導体装置の製造方法において、第１シリコン層を形
成した後で第２シリコン層を形成する前に、第１シリコ
ン層の表面に、第１，第２シリコン層中の電子がダイレ
クトトンネリングによって導通する膜厚の範囲内でかつ
第２シリコン層を結晶化する際に第１シリコン層の結晶
性の引き継ぎを断ち切る膜厚を有する層間膜を形成する
工程を備えた半導体装置の製造方法である。
【００１１】第２の発明は、基板上に第１シリコン層を
形成する工程と、第１シリコン層上に非晶質シリコンか
らなる第２シリコン層を形成する工程と、第２シリコン
層の第１領域にｎ型不純物をドーピングし、かつ第２シ
リコン層の第２領域にｐ型不純物をドーピングする工程
と、第２シリコン層を結晶化し、かつ第２シリコン層に
ドーピングしたｎ型不純物およびｐ型不純物を第１シリ
コン層に拡散する工程と、結晶化した第２シリコン層上
に金属シリサイドもしくは金属からなる導電層を形成す
る工程とを備えた半導体装置の製造方法において、第１
シリコン層を形成した後で第２シリコン層を形成する前
に、第１シリコン層の表面に、第１，第２シリコン層中
の電子がダイレクトトンネリングによって導通する膜厚
の範囲内でかつ第２シリコン層を結晶化する際に前記第
１シリコン層の結晶性の引き継ぎを断ち切る膜厚を有す
る層間膜を形成する工程を備えた半導体装置の製造方法
である。
形成する工程と、第１シリコン層上に非晶質シリコンか
らなる第２シリコン層を形成する工程と、第２シリコン
層の第１領域にｎ型不純物をドーピングし、かつ第２シ
リコン層の第２領域にｐ型不純物をドーピングする工程
と、第２シリコン層を結晶化し、かつ第２シリコン層に
ドーピングしたｎ型不純物およびｐ型不純物を第１シリ
コン層に拡散する工程と、結晶化した第２シリコン層上
に金属シリサイドもしくは金属からなる導電層を形成す
る工程とを備えた半導体装置の製造方法において、第１
シリコン層を形成した後で第２シリコン層を形成する前
に、第１シリコン層の表面に、第１，第２シリコン層中
の電子がダイレクトトンネリングによって導通する膜厚
の範囲内でかつ第２シリコン層を結晶化する際に前記第
１シリコン層の結晶性の引き継ぎを断ち切る膜厚を有す
る層間膜を形成する工程を備えた半導体装置の製造方法
である。
【００１２】上記第１，第２の発明では、第１シリコン
層を形成した後で第２シリコン層を形成する前に、第１
シリコン層の表面に、第１，第２シリコン層中の電子が
ダイレクトトンネリングによって導通する膜厚の範囲内
でかつ第２シリコン層を結晶化する際に第１シリコン層
の結晶性の引き継ぎを断ち切る膜厚を有する層間膜を形
成する工程を備えていることから、第２シリコン層を結
晶化する際に、層間膜によって第１シリコン層の結晶性
の引き継ぎを断ち切られるため、第１シリコン層の結晶
性を引き継いで第２シリコン層が結晶化されることがな
い。そのため、第２シリコン層は大粒径に結晶化するこ
とが可能になる。しかもフッ素やホウ素が第１シリコン
層に拡散されるのが抑制されるため、第１シリコン層、
層間膜、第２シリコン層の構成をＭＯＳトランジスタの
ゲートに適用した場合には、ホウ素が第１シリコン層下
に形成されるゲート酸化膜を突き抜けることによるＶth
変動が抑制される。
層を形成した後で第２シリコン層を形成する前に、第１
シリコン層の表面に、第１，第２シリコン層中の電子が
ダイレクトトンネリングによって導通する膜厚の範囲内
でかつ第２シリコン層を結晶化する際に第１シリコン層
の結晶性の引き継ぎを断ち切る膜厚を有する層間膜を形
成する工程を備えていることから、第２シリコン層を結
晶化する際に、層間膜によって第１シリコン層の結晶性
の引き継ぎを断ち切られるため、第１シリコン層の結晶
性を引き継いで第２シリコン層が結晶化されることがな
い。そのため、第２シリコン層は大粒径に結晶化するこ
とが可能になる。しかもフッ素やホウ素が第１シリコン
層に拡散されるのが抑制されるため、第１シリコン層、
層間膜、第２シリコン層の構成をＭＯＳトランジスタの
ゲートに適用した場合には、ホウ素が第１シリコン層下
に形成されるゲート酸化膜を突き抜けることによるＶth
変動が抑制される。
【００１３】さらに第２の発明では、Ｎ型不純物とＰ型
不純物とが互いに導電層を通して相互拡散することが、
第２シリコン層の大粒径化によって抑制される。そのた
め、第１シリコン層、層間膜、第２シリコン層の構成を
ＭＯＳトランジスタのゲートに適用した場合には、Ｖth
変動が抑制される。
不純物とが互いに導電層を通して相互拡散することが、
第２シリコン層の大粒径化によって抑制される。そのた
め、第１シリコン層、層間膜、第２シリコン層の構成を
ＭＯＳトランジスタのゲートに適用した場合には、Ｖth
変動が抑制される。
【００１４】また上記層間膜は、酸化シリコン膜からな
り、０．５ｎｍ以上３ｎｍ以下の膜厚を有する。そのた
め、上記酸化シリコン膜は第１，第２シリコン層中の電
子がダイレクトトンネリングによって導通する膜厚にな
り、第１シリコン層と第２シリコン層との導通が確保さ
れる。また上記膜厚の酸化シリコン膜は、第２シリコン
層を結晶化する際に第１シリコン層の結晶性の引き継ぎ
を断ち切るため、第２シリコン層は第１シリコン層の結
晶性を引き継ぐことなく大粒径化することが可能にな
る。もし、上記酸化シリコン膜が３ｎｍを超える膜厚に
形成された場合には、この酸化シリコン膜はダイレクト
トンネリングを起こさない。そのため、第１シリコン層
と第２シリコン層との導通は取れなくなる。一方、上記
酸化シリコン膜が０．５ｎｍよりも薄い膜厚に形成され
た場合には、第２シリコン層を結晶化した際に下地の第
１シリコン層の結晶性を引き継いで結晶化される。その
ため、第２シリコン層は大粒径の多結晶シリコンになら
ないことがある。
り、０．５ｎｍ以上３ｎｍ以下の膜厚を有する。そのた
め、上記酸化シリコン膜は第１，第２シリコン層中の電
子がダイレクトトンネリングによって導通する膜厚にな
り、第１シリコン層と第２シリコン層との導通が確保さ
れる。また上記膜厚の酸化シリコン膜は、第２シリコン
層を結晶化する際に第１シリコン層の結晶性の引き継ぎ
を断ち切るため、第２シリコン層は第１シリコン層の結
晶性を引き継ぐことなく大粒径化することが可能にな
る。もし、上記酸化シリコン膜が３ｎｍを超える膜厚に
形成された場合には、この酸化シリコン膜はダイレクト
トンネリングを起こさない。そのため、第１シリコン層
と第２シリコン層との導通は取れなくなる。一方、上記
酸化シリコン膜が０．５ｎｍよりも薄い膜厚に形成され
た場合には、第２シリコン層を結晶化した際に下地の第
１シリコン層の結晶性を引き継いで結晶化される。その
ため、第２シリコン層は大粒径の多結晶シリコンになら
ないことがある。
【００１５】
【発明の実施の形態】本発明の第１実施形態の一例を、
図１，図２の製造工程図によって説明する。図１では、
一例としてデュアルゲート構造のＣＭＯＳＦＥＴを示
す。なお、図１はゲート幅方向の概略断面を示し、図２
はゲート長方向の概略断面を示す。
図１，図２の製造工程図によって説明する。図１では、
一例としてデュアルゲート構造のＣＭＯＳＦＥＴを示
す。なお、図１はゲート幅方向の概略断面を示し、図２
はゲート長方向の概略断面を示す。
【００１６】図１の（１）に示すように、局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法：例えば酸化は９５０℃のウエット酸化を用いる〕に
よって、シリコン基板１１上にＮＭＯＳＦＥＴを形成す
る領域とＰＭＯＳＦＥＴを形成する領域とを分離するフ
ィールド酸化膜１２を形成する。次いでＮＭＯＳＦＥＴ
を形成する領域にＰウエル領域の形成、トランジスタの
パンチスルー阻止を目的とした埋め込み層を形成するた
めのイオン注入、Ｖthの調整のためのイオン注入等を行
って、ＮＭＯＳチャネル領域１３を形成する。同様に、
ＰＭＯＳＦＥＴを形成する領域にＮウエル領域の形成、
トランジスタのパンチスルー阻止を目的とした埋め込み
層を形成するためのイオン注入、Ｖthの調整のためのイ
オン注入等を行って、ＰＭＯＳチャネル領域１４を形成
する。
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法：例えば酸化は９５０℃のウエット酸化を用いる〕に
よって、シリコン基板１１上にＮＭＯＳＦＥＴを形成す
る領域とＰＭＯＳＦＥＴを形成する領域とを分離するフ
ィールド酸化膜１２を形成する。次いでＮＭＯＳＦＥＴ
を形成する領域にＰウエル領域の形成、トランジスタの
パンチスルー阻止を目的とした埋め込み層を形成するた
めのイオン注入、Ｖthの調整のためのイオン注入等を行
って、ＮＭＯＳチャネル領域１３を形成する。同様に、
ＰＭＯＳＦＥＴを形成する領域にＮウエル領域の形成、
トランジスタのパンチスルー阻止を目的とした埋め込み
層を形成するためのイオン注入、Ｖthの調整のためのイ
オン注入等を行って、ＰＭＯＳチャネル領域１４を形成
する。
【００１７】次いで図１の（２）に示すように、パイロ
ジェニック酸化（水素と酸素との混合ガス雰囲気を８５
０℃にして酸化）によって、露出しているシリコン基板
１１の表面、すなわちＮＭＯＳチャネル領域１３および
ＰＭＯＳチャネル領域１４も各表面に、ゲート酸化膜１
５を例えば６ｎｍの厚さに形成する。続いて減圧下にお
ける化学的気相成長法（以下ＬＰ−ＣＶＤ法という）に
よって、フィールド酸化膜１２上およびゲート酸化膜１
５上に多結晶シリコンからなる第１シリコン層１６を例
えば７０ｎｍの厚さに形成する。上記ＬＰ−ＣＶＤ法で
は例えば原料ガスにモノシラン（ＳｉＨ4 ）を用い堆積
温度を６１０℃〜６２０℃程度に設定した。次いで過酸
化水素と塩化水素との水溶液（Ｈ2 Ｏ2 ：ＨＣｌ：Ｈ2
Ｏ＝１：１：８）によって酸化処理を行い、上記第１シ
リコン層１６の表面に酸化シリコンからなる層間膜１７
を形成する。この層間膜１７はここでは１ｎｍ程度の厚
さに形成した。
ジェニック酸化（水素と酸素との混合ガス雰囲気を８５
０℃にして酸化）によって、露出しているシリコン基板
１１の表面、すなわちＮＭＯＳチャネル領域１３および
ＰＭＯＳチャネル領域１４も各表面に、ゲート酸化膜１
５を例えば６ｎｍの厚さに形成する。続いて減圧下にお
ける化学的気相成長法（以下ＬＰ−ＣＶＤ法という）に
よって、フィールド酸化膜１２上およびゲート酸化膜１
５上に多結晶シリコンからなる第１シリコン層１６を例
えば７０ｎｍの厚さに形成する。上記ＬＰ−ＣＶＤ法で
は例えば原料ガスにモノシラン（ＳｉＨ4 ）を用い堆積
温度を６１０℃〜６２０℃程度に設定した。次いで過酸
化水素と塩化水素との水溶液（Ｈ2 Ｏ2 ：ＨＣｌ：Ｈ2
Ｏ＝１：１：８）によって酸化処理を行い、上記第１シ
リコン層１６の表面に酸化シリコンからなる層間膜１７
を形成する。この層間膜１７はここでは１ｎｍ程度の厚
さに形成した。
【００１８】上記層間膜１７は、ダイレクトトンネリン
グを起こす膜厚の範囲内でかつ後に説明する第２シリコ
ン層を結晶化する際に第１シリコン層１６の結晶性の引
き継ぎを断ち切る膜厚を有するものであればよい。した
がって、酸化シリコン膜で形成した場合には、０．５ｎ
ｍ以上３ｎｍ以下の膜厚に形成することが必要になる。
なお、上記酸化では、過酸化水素水とフッ酸の混合液、
過酸化水素水と硫酸の混合液、過酸化水素水とアンモニ
アの混合液のうちのいずれか一つを用いて行うことも可
能である。
グを起こす膜厚の範囲内でかつ後に説明する第２シリコ
ン層を結晶化する際に第１シリコン層１６の結晶性の引
き継ぎを断ち切る膜厚を有するものであればよい。した
がって、酸化シリコン膜で形成した場合には、０．５ｎ
ｍ以上３ｎｍ以下の膜厚に形成することが必要になる。
なお、上記酸化では、過酸化水素水とフッ酸の混合液、
過酸化水素水と硫酸の混合液、過酸化水素水とアンモニ
アの混合液のうちのいずれか一つを用いて行うことも可
能である。
【００１９】さらにＬＰ−ＣＶＤ法によって、上記層間
膜１７上に非晶質シリコンからなる第２シリコン層１８
を例えば７０ｎｍの厚さに形成する。このＬＰ−ＣＶＤ
法では例えば原料ガスにモノシランを用い堆積温度を５
５０℃に設定した。
膜１７上に非晶質シリコンからなる第２シリコン層１８
を例えば７０ｎｍの厚さに形成する。このＬＰ−ＣＶＤ
法では例えば原料ガスにモノシランを用い堆積温度を５
５０℃に設定した。
【００２０】次いで図１の（３）に示すように、リソグ
ラフィー技術によってパターニングを行ったレジストマ
スク（図示省略）を用いて、ＮＭＯＳＦＥＴを形成する
領域（第１領域）の第２シリコン層１８にＮ型不純物と
してリンイオン（Ｐ+ ）をイオン注入する。このイオン
注入条件としては、層間膜１７を突き抜けないように、
例えば打ち込みエネルギーを１０ｋｅＶかつドーズ量を
５×１０15個／ｃｍ2に設定した。その結果、Ｎ+ 型ゲ
ート領域１９が形成された。上記レジストマスクを除去
した後、同様にリソグラフィー技術によってパターニン
グを行ったレジストマスク（図示省略）を用いて、ＰＭ
ＯＳＦＥＴを形成する領域（第２領域）の第２シリコン
層１８にＰ型不純物としてホウ素イオン（Ｂ + ）をイオ
ン注入する。このイオン注入条件としては、層間膜１７
を突き抜けないように、例えば打ち込みエネルギーを５
ｋｅＶかつドーズ量を５×１０15個／ｃｍ2 に設定し
た。その結果、Ｐ+ 型ゲート領域２０が形成された。そ
の後、このイオン注入で用いたレジストマスクを除去す
る。
ラフィー技術によってパターニングを行ったレジストマ
スク（図示省略）を用いて、ＮＭＯＳＦＥＴを形成する
領域（第１領域）の第２シリコン層１８にＮ型不純物と
してリンイオン（Ｐ+ ）をイオン注入する。このイオン
注入条件としては、層間膜１７を突き抜けないように、
例えば打ち込みエネルギーを１０ｋｅＶかつドーズ量を
５×１０15個／ｃｍ2に設定した。その結果、Ｎ+ 型ゲ
ート領域１９が形成された。上記レジストマスクを除去
した後、同様にリソグラフィー技術によってパターニン
グを行ったレジストマスク（図示省略）を用いて、ＰＭ
ＯＳＦＥＴを形成する領域（第２領域）の第２シリコン
層１８にＰ型不純物としてホウ素イオン（Ｂ + ）をイオ
ン注入する。このイオン注入条件としては、層間膜１７
を突き抜けないように、例えば打ち込みエネルギーを５
ｋｅＶかつドーズ量を５×１０15個／ｃｍ2 に設定し
た。その結果、Ｐ+ 型ゲート領域２０が形成された。そ
の後、このイオン注入で用いたレジストマスクを除去す
る。
【００２１】続いて図１の（４）に示すように、６５０
℃の窒素（Ｎ2 ）雰囲気中で１０時間のアニーリングを
行うことによって、非晶質シリコンからなる第２シリコ
ン層１８を結晶化し、第１シリコン層１６よりも大粒径
の多結晶シリコン層２１を生成する。次に、１０００
℃、１０秒間のＲＴＡ（Rapid Thermal Annealing ）を
行うことよって、上記Ｎ型，Ｐ型不純物を層間膜１７を
通して第１シリコン層１６中に拡散させる。
℃の窒素（Ｎ2 ）雰囲気中で１０時間のアニーリングを
行うことによって、非晶質シリコンからなる第２シリコ
ン層１８を結晶化し、第１シリコン層１６よりも大粒径
の多結晶シリコン層２１を生成する。次に、１０００
℃、１０秒間のＲＴＡ（Rapid Thermal Annealing ）を
行うことよって、上記Ｎ型，Ｐ型不純物を層間膜１７を
通して第１シリコン層１６中に拡散させる。
【００２２】その後図２の（１）に示すように、ＬＰ−
ＣＶＤ法によって、上記多結晶シリコン層２１上にタン
グステンシリサイドからなる導電層２２を例えば７０ｎ
ｍの厚さに形成する。このタングステンシリサイドを形
成するためのＬＰ−ＣＶＤ法では例えば原料ガスに六フ
ッ化タングステン（ＷＦ6 ）とモノシラン（ＳｉＨ4）
とを用い堆積温度を３８０℃に設定した。さらにＣＶＤ
法によって、酸化シリコン膜２３を例えば１５０ｎｍの
厚さに堆積する。この酸化シリコン膜２３を形成するた
めのＣＶＤ法では例えば原料ガスにモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）とを用い堆積温度を４２０℃に設定
した。その結果、いわゆるオフセット酸化膜付きのタン
グステンポリサイド配線層が形成された。
ＣＶＤ法によって、上記多結晶シリコン層２１上にタン
グステンシリサイドからなる導電層２２を例えば７０ｎ
ｍの厚さに形成する。このタングステンシリサイドを形
成するためのＬＰ−ＣＶＤ法では例えば原料ガスに六フ
ッ化タングステン（ＷＦ6 ）とモノシラン（ＳｉＨ4）
とを用い堆積温度を３８０℃に設定した。さらにＣＶＤ
法によって、酸化シリコン膜２３を例えば１５０ｎｍの
厚さに堆積する。この酸化シリコン膜２３を形成するた
めのＣＶＤ法では例えば原料ガスにモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）とを用い堆積温度を４２０℃に設定
した。その結果、いわゆるオフセット酸化膜付きのタン
グステンポリサイド配線層が形成された。
【００２３】その後、リソグラフィー技術によってレジ
スト膜をパターニングしてレジストマスク（図示省略）
を形成する。そして上記レジストマスクを用いた異方性
エッチングによって、上記酸化シリコン膜２３、導電層
２２、多結晶シリコン層２１、層間膜１７、第１シリコ
ン層１６からなるゲート電極パターン２４，２５を形成
する。上記異方性エッチングでは、酸化シリコンに対し
てはフロロカーボン系のガスを用い、タングステンシリ
サイドに対しては塩素（Ｃｌ2 ）と酸素（Ｏ2）との混
合ガスを用いた。
スト膜をパターニングしてレジストマスク（図示省略）
を形成する。そして上記レジストマスクを用いた異方性
エッチングによって、上記酸化シリコン膜２３、導電層
２２、多結晶シリコン層２１、層間膜１７、第１シリコ
ン層１６からなるゲート電極パターン２４，２５を形成
する。上記異方性エッチングでは、酸化シリコンに対し
てはフロロカーボン系のガスを用い、タングステンシリ
サイドに対しては塩素（Ｃｌ2 ）と酸素（Ｏ2）との混
合ガスを用いた。
【００２４】そして図２の（２）に示すように、リソグ
ラフィー技術によってパターニングを行ったＰＭＯＳＦ
ＥＴ領域を覆うレジストマスク（図示省略）およびゲー
ト電極パターン２４をマスクに用いて、ＮＭＯＳＦＥＴ
を形成する領域のシリコン基板１１にヒ素イオン（Ａｓ
+ ）をイオン注入する。このイオン注入条件としては、
例えば打ち込みエネルギーを２０ｋｅＶかつドーズ量を
５×１０13個／ｃｍ2に設定した。その結果、Ｎ型のＬ
ＤＤ（Lightly Doped Drain ）２６を形成する。
ラフィー技術によってパターニングを行ったＰＭＯＳＦ
ＥＴ領域を覆うレジストマスク（図示省略）およびゲー
ト電極パターン２４をマスクに用いて、ＮＭＯＳＦＥＴ
を形成する領域のシリコン基板１１にヒ素イオン（Ａｓ
+ ）をイオン注入する。このイオン注入条件としては、
例えば打ち込みエネルギーを２０ｋｅＶかつドーズ量を
５×１０13個／ｃｍ2に設定した。その結果、Ｎ型のＬ
ＤＤ（Lightly Doped Drain ）２６を形成する。
【００２５】上記レジストマスクを除去した後、同様に
リソグラフィー技術によってパターニングを行ったＮＭ
ＯＳＦＥＴ領域を覆うレジストマスク（図示省略）およ
びゲート電極パターン２５をマスクに用いて、ＰＭＯＳ
ＦＥＴを形成する領域のシリコン基板１１に二フッ化ホ
ウ素イオン（ＢＦ2 + ）をイオン注入する。このイオン
注入条件としては、例えば打ち込みエネルギーを２０ｋ
ｅＶかつドーズ量を５×１０13個／ｃｍ2 に設定した。
その結果、Ｐ型のＬＤＤ２７を形成する。その後上記レ
ジストマスクを除去する。
リソグラフィー技術によってパターニングを行ったＮＭ
ＯＳＦＥＴ領域を覆うレジストマスク（図示省略）およ
びゲート電極パターン２５をマスクに用いて、ＰＭＯＳ
ＦＥＴを形成する領域のシリコン基板１１に二フッ化ホ
ウ素イオン（ＢＦ2 + ）をイオン注入する。このイオン
注入条件としては、例えば打ち込みエネルギーを２０ｋ
ｅＶかつドーズ量を５×１０13個／ｃｍ2 に設定した。
その結果、Ｐ型のＬＤＤ２７を形成する。その後上記レ
ジストマスクを除去する。
【００２６】次いでＬＰ−ＣＶＤ法によって、上記ゲー
ト電極パターン２４，２５を覆う状態に酸化シリコン膜
を例えば１５０ｎｍの厚さに堆積する。その後、この酸
化シリコン膜を異方性エッチングすることによって、上
記ゲート電極パターン２４，２５の各側壁にサイドウォ
ール酸化膜２８，２９を形成する。続いてリソグラフィ
ー技術によってパターニングを行ったＰＭＯＳＦＥＴ領
域を覆うレジストマスク（図示省略）、ゲート電極パタ
ーン２４およびサイドウォール酸化膜２８をマスクに用
いて、ＮＭＯＳＦＥＴを形成する領域のシリコン基板１
１にヒ素イオン（Ａｓ+ ）をイオン注入する。このイオ
ン注入条件としては、例えば打ち込みエネルギーを２０
ｋｅＶかつドーズ量を５×１０15個／ｃｍ2に設定し
た。その結果、Ｎ型のソース・ドレイン３０を形成し
た。
ト電極パターン２４，２５を覆う状態に酸化シリコン膜
を例えば１５０ｎｍの厚さに堆積する。その後、この酸
化シリコン膜を異方性エッチングすることによって、上
記ゲート電極パターン２４，２５の各側壁にサイドウォ
ール酸化膜２８，２９を形成する。続いてリソグラフィ
ー技術によってパターニングを行ったＰＭＯＳＦＥＴ領
域を覆うレジストマスク（図示省略）、ゲート電極パタ
ーン２４およびサイドウォール酸化膜２８をマスクに用
いて、ＮＭＯＳＦＥＴを形成する領域のシリコン基板１
１にヒ素イオン（Ａｓ+ ）をイオン注入する。このイオ
ン注入条件としては、例えば打ち込みエネルギーを２０
ｋｅＶかつドーズ量を５×１０15個／ｃｍ2に設定し
た。その結果、Ｎ型のソース・ドレイン３０を形成し
た。
【００２７】上記レジストマスクを除去した後、同様に
リソグラフィー技術によってパターニングを行ったＮＭ
ＯＳＦＥＴ領域を覆うレジストマスク（図示省略）、ゲ
ート電極パターン２５およびサイドウォール酸化膜２９
をマスクに用いて、ＰＭＯＳＦＥＴを形成する領域のシ
リコン基板１１に二フッ化ホウ素イオン（ＢＦ2 + ）を
イオン注入する。このイオン注入条件としては、例えば
打ち込みエネルギーを２０ｋｅＶかつドーズ量を５×１
０15個／ｃｍ2 に設定した。その結果、Ｐ型のソース・
ドレイン３１を形成した。その後上記リソグラフィー技
術で形成したレジストマスクを除去する。
リソグラフィー技術によってパターニングを行ったＮＭ
ＯＳＦＥＴ領域を覆うレジストマスク（図示省略）、ゲ
ート電極パターン２５およびサイドウォール酸化膜２９
をマスクに用いて、ＰＭＯＳＦＥＴを形成する領域のシ
リコン基板１１に二フッ化ホウ素イオン（ＢＦ2 + ）を
イオン注入する。このイオン注入条件としては、例えば
打ち込みエネルギーを２０ｋｅＶかつドーズ量を５×１
０15個／ｃｍ2 に設定した。その結果、Ｐ型のソース・
ドレイン３１を形成した。その後上記リソグラフィー技
術で形成したレジストマスクを除去する。
【００２８】その後、ＲＴＡ（Rapid Thermal Annealin
g ）によって、１０００℃、１０秒間の条件でＰ型，Ｎ
型不純物の活性化を行う。上記のようにして、ＣＭＯＳ
ＦＥＴが完成する。
g ）によって、１０００℃、１０秒間の条件でＰ型，Ｎ
型不純物の活性化を行う。上記のようにして、ＣＭＯＳ
ＦＥＴが完成する。
【００２９】なお、シングルゲート構造を形成する場合
には、多結晶シリコン膜へのドーピングをＮ+ 型不純物
のみで行う。その形成方法としては、リン（Ｐ）または
ヒ素（Ａｓ）のイオン注入、三塩化酸化リン（ＰＯＣｌ
3 ）の拡散等がある。
には、多結晶シリコン膜へのドーピングをＮ+ 型不純物
のみで行う。その形成方法としては、リン（Ｐ）または
ヒ素（Ａｓ）のイオン注入、三塩化酸化リン（ＰＯＣｌ
3 ）の拡散等がある。
【００３０】上記第１実施形態では、第２シリコン層１
８を形成する前に、第１シリコン層１６の表面に薄い酸
化シリコン膜（膜厚が０．５ｎｍ〜３ｎｍ）からなる層
間膜１７を形成することから、第２シリコン層１８を結
晶化する際に、層間膜１７によって第１シリコン層１６
の結晶性の引き継ぎが断ち切られるため、第１シリコン
層１６の結晶性を引き継いで第２シリコン層１８が結晶
化されることがない。そのため、第２シリコン層１８を
大粒径の多結晶シリコン層に生成することが可能にな
る。また、低温長時間アニーリング（６５０℃、１０時
間）によって、非晶質シリコンからなる第２シリコン層
１８を結晶化する際には、核発生速度が遅い程、大粒径
の結晶を形成することができる。したがって、結晶性の
ある多結晶シリコンからなる第１シリコン層１６上に比
較して、薄い酸化膜からなる層間膜１７上では核がラン
ダムに発生してより大粒径な多結晶シリコンが生成され
る。
８を形成する前に、第１シリコン層１６の表面に薄い酸
化シリコン膜（膜厚が０．５ｎｍ〜３ｎｍ）からなる層
間膜１７を形成することから、第２シリコン層１８を結
晶化する際に、層間膜１７によって第１シリコン層１６
の結晶性の引き継ぎが断ち切られるため、第１シリコン
層１６の結晶性を引き継いで第２シリコン層１８が結晶
化されることがない。そのため、第２シリコン層１８を
大粒径の多結晶シリコン層に生成することが可能にな
る。また、低温長時間アニーリング（６５０℃、１０時
間）によって、非晶質シリコンからなる第２シリコン層
１８を結晶化する際には、核発生速度が遅い程、大粒径
の結晶を形成することができる。したがって、結晶性の
ある多結晶シリコンからなる第１シリコン層１６上に比
較して、薄い酸化膜からなる層間膜１７上では核がラン
ダムに発生してより大粒径な多結晶シリコンが生成され
る。
【００３１】しかも上記層間膜１７は第１，第２シリコ
ン層１６，１８中の電子がダイレクトトンネリングによ
って導通する膜厚であるため、第１シリコン層１６と第
２シリコン層１８との導通が確保され、電気的特性を損
なうことはない。
ン層１６，１８中の電子がダイレクトトンネリングによ
って導通する膜厚であるため、第１シリコン層１６と第
２シリコン層１８との導通が確保され、電気的特性を損
なうことはない。
【００３２】もし、上記層間膜１７が３ｎｍを超える膜
厚に形成された場合には電子のダイレクトトンネリング
は起きない。そのため、第１シリコン層１６と第２シリ
コン層１８との導通は取れなくなる。一方、上記層間膜
１７が０．５ｎｍよりも薄い膜厚に形成された場合に
は、第２シリコン層１８を結晶化する際に、第２シリコ
ン層は下地の第１シリコン層１６の結晶性を引き継いで
結晶化される。そのため、第２シリコン層１８は大粒径
の多結晶シリコンにならないことが起きる。
厚に形成された場合には電子のダイレクトトンネリング
は起きない。そのため、第１シリコン層１６と第２シリ
コン層１８との導通は取れなくなる。一方、上記層間膜
１７が０．５ｎｍよりも薄い膜厚に形成された場合に
は、第２シリコン層１８を結晶化する際に、第２シリコ
ン層は下地の第１シリコン層１６の結晶性を引き継いで
結晶化される。そのため、第２シリコン層１８は大粒径
の多結晶シリコンにならないことが起きる。
【００３３】また、第２シリコン層１８を大粒径化した
ことから、フッ素やホウ素が第１シリコン層１６に拡散
されるのが抑制されるため、上記構成のＭＯＳＦＥＴで
は、ホウ素がゲート酸化膜１２を突き抜けることによる
Ｖth変動が抑制される。
ことから、フッ素やホウ素が第１シリコン層１６に拡散
されるのが抑制されるため、上記構成のＭＯＳＦＥＴで
は、ホウ素がゲート酸化膜１２を突き抜けることによる
Ｖth変動が抑制される。
【００３４】さらに、Ｎ型不純物とＰ型不純物とが互い
に導電層２２を通して相互拡散することが、第２シリコ
ン層１８の大粒径化によって抑制される。そのため、上
記構成のＭＯＳＦＥＴではＶth変動が抑制される。
に導電層２２を通して相互拡散することが、第２シリコ
ン層１８の大粒径化によって抑制される。そのため、上
記構成のＭＯＳＦＥＴではＶth変動が抑制される。
【００３５】したがって、第１実施形態で説明したプロ
セスによって形成した、第１シリコン層１６、層間膜１
７、第２シリコン層１８および導電層２２を積層した構
造の配線層を用いることによって、配線層の電気的特性
を損なうことなく、Ｎ型不純物とＰ型不純物とが互いに
配線層中を拡散することによるＭＯＳＦＥＴ特性の変動
や、ホウ素の突き抜けによるＭＯＳＦＥＴ特性の変動が
抑制される。
セスによって形成した、第１シリコン層１６、層間膜１
７、第２シリコン層１８および導電層２２を積層した構
造の配線層を用いることによって、配線層の電気的特性
を損なうことなく、Ｎ型不純物とＰ型不純物とが互いに
配線層中を拡散することによるＭＯＳＦＥＴ特性の変動
や、ホウ素の突き抜けによるＭＯＳＦＥＴ特性の変動が
抑制される。
【００３６】また、酸化シリコン膜からなる層間膜１７
を過酸化水素と塩化水素との水溶液を用いた酸化によっ
て形成することから、酸化シリコン膜は膜厚の制御性が
よく形成される。したがって、膜厚が０．５ｎｍ〜３ｎ
ｍの酸化シリコン膜を形成することが可能になる。また
過酸化水素系の水溶液であれば、例えば、過酸化水素水
とフッ酸の混合液、過酸化水素水と硫酸の混合液、過酸
化水素水とアンモニアの混合液であっても、同様の上記
作用が得られる。また過酸化水素水を含む混合液による
酸化によって形成される酸化シリコン膜は、いわゆるポ
ーラス状（多孔質状）に形成される。このことからも、
第１シリコン層１６と第２シリコン層１８との間におけ
る電気的特性が損なわれることはない。
を過酸化水素と塩化水素との水溶液を用いた酸化によっ
て形成することから、酸化シリコン膜は膜厚の制御性が
よく形成される。したがって、膜厚が０．５ｎｍ〜３ｎ
ｍの酸化シリコン膜を形成することが可能になる。また
過酸化水素系の水溶液であれば、例えば、過酸化水素水
とフッ酸の混合液、過酸化水素水と硫酸の混合液、過酸
化水素水とアンモニアの混合液であっても、同様の上記
作用が得られる。また過酸化水素水を含む混合液による
酸化によって形成される酸化シリコン膜は、いわゆるポ
ーラス状（多孔質状）に形成される。このことからも、
第１シリコン層１６と第２シリコン層１８との間におけ
る電気的特性が損なわれることはない。
【００３７】次に第２実施形態として、酸化シリコンか
らなる層間膜１７を熱酸化法によって形成する製造方法
を、図３によって説明する。この第２実施形態は層間膜
１７の形成方法を除いて、前記第１実施形態で説明した
のと同様のプロセスによる。よって、ここでは、熱酸化
法のみを説明することにする。
らなる層間膜１７を熱酸化法によって形成する製造方法
を、図３によって説明する。この第２実施形態は層間膜
１７の形成方法を除いて、前記第１実施形態で説明した
のと同様のプロセスによる。よって、ここでは、熱酸化
法のみを説明することにする。
【００３８】図３に示すように、前記第１実施形態で説
明したのと同様のプロセスを経て第１シリコン層１６を
形成した後、酸化二窒素（Ｎ2 Ｏ）雰囲気中でＲＴＰ
（Rapid Thermal Process ）であるＲＴＯ（Rapid Ther
mal Oxidation ）を行って、上記第１シリコン層１６の
表面に酸化シリコンからなる層間膜１７を形成する。そ
の後、前記第１実施形態で説明したのと同様にして、第
２シリコン層１８を形成する工程以降を行う。
明したのと同様のプロセスを経て第１シリコン層１６を
形成した後、酸化二窒素（Ｎ2 Ｏ）雰囲気中でＲＴＰ
（Rapid Thermal Process ）であるＲＴＯ（Rapid Ther
mal Oxidation ）を行って、上記第１シリコン層１６の
表面に酸化シリコンからなる層間膜１７を形成する。そ
の後、前記第１実施形態で説明したのと同様にして、第
２シリコン層１８を形成する工程以降を行う。
【００３９】上記熱酸化では、酸素雰囲気中または酸素
と窒素との混合ガス雰囲気中でＲＴＯを行ってもよく、
または酸素と窒素との混合ガス雰囲気中でファーネス酸
化を行ってもよい。
と窒素との混合ガス雰囲気中でＲＴＯを行ってもよく、
または酸素と窒素との混合ガス雰囲気中でファーネス酸
化を行ってもよい。
【００４０】上記のように熱酸化によって層間膜１７を
形成した場合も、第１実施形態で説明したのと同様に、
膜厚制御性よく形成することができる。
形成した場合も、第１実施形態で説明したのと同様に、
膜厚制御性よく形成することができる。
【００４１】次に、層間膜１７を形成したゲートを用い
たＭＯＳＦＥＴの特性を、図４および図５によって説明
する。図４はＮＭＯＳＦＥＴのＶth変動を示し、図５は
ＰＭＯＳＦＥＴのＶth変動を示す。評価ＴＥＧはＭＯＳ
ＦＥＴのゲート電極に反導電型の拡散源を設けた構造で
ある。そして、Ｎ+ 型ゲート電極の場合には拡散源をＰ
+ 型領域とし、Ｐ+ 型ゲート電極の場合には拡散源をＮ
+ 型領域とした。各図では、縦軸にＶth変動量を示し、
横軸に拡散源とＭＯＳＦＥＴのゲートとの間隔を示す。
また各図中の○印は前記第１実施形態で説明したポリサ
イド構造、すなわちの通常粒径の多結晶シリコン層（厚
さ７０ｎｍ）上に層間膜（厚さ１ｎｍのＳｉＯ2 ）を形
成し、さらに大粒径多結晶シリコン層（７０ｎｍ）を形
成したポリサイド構造をゲートに用いたＭＯＳＦＥＴ１
の場合を表す。□印は通常粒径の多結晶シリコン層（厚
さ７０ｎｍ）上に大粒径多結晶シリコン（厚さ７０ｎ
ｍ）を積層したポリサイド構造をゲートに用いたＭＯＳ
ＦＥＴ２の場合を表す。△印は単層構造の大粒径多結晶
シリコン（厚さ１４０ｎｍ）のポリサイド構造をゲート
に用いたＭＯＳＦＥＴ３の場合を表す。
たＭＯＳＦＥＴの特性を、図４および図５によって説明
する。図４はＮＭＯＳＦＥＴのＶth変動を示し、図５は
ＰＭＯＳＦＥＴのＶth変動を示す。評価ＴＥＧはＭＯＳ
ＦＥＴのゲート電極に反導電型の拡散源を設けた構造で
ある。そして、Ｎ+ 型ゲート電極の場合には拡散源をＰ
+ 型領域とし、Ｐ+ 型ゲート電極の場合には拡散源をＮ
+ 型領域とした。各図では、縦軸にＶth変動量を示し、
横軸に拡散源とＭＯＳＦＥＴのゲートとの間隔を示す。
また各図中の○印は前記第１実施形態で説明したポリサ
イド構造、すなわちの通常粒径の多結晶シリコン層（厚
さ７０ｎｍ）上に層間膜（厚さ１ｎｍのＳｉＯ2 ）を形
成し、さらに大粒径多結晶シリコン層（７０ｎｍ）を形
成したポリサイド構造をゲートに用いたＭＯＳＦＥＴ１
の場合を表す。□印は通常粒径の多結晶シリコン層（厚
さ７０ｎｍ）上に大粒径多結晶シリコン（厚さ７０ｎ
ｍ）を積層したポリサイド構造をゲートに用いたＭＯＳ
ＦＥＴ２の場合を表す。△印は単層構造の大粒径多結晶
シリコン（厚さ１４０ｎｍ）のポリサイド構造をゲート
に用いたＭＯＳＦＥＴ３の場合を表す。
【００４２】図４および図５に示すように、層間膜１７
を形成した多結晶シリコン構造をゲートに用いたＭＯＳ
ＦＥＴのＶth変動幅が最も小さく、その変動幅の絶対値
は、ＮＭＯＳＦＥＴの場合、平均でおよそ４ｍＶ程度
（ただし拡散源との距離が０．３μｍ〜１０μｍの範囲
において）であり、最大でもおよそ１２ｍＶ程度であっ
た。またＰＭＯＳＦＥＴの場合は最大でおよそ１４ｍＶ
程度であった。
を形成した多結晶シリコン構造をゲートに用いたＭＯＳ
ＦＥＴのＶth変動幅が最も小さく、その変動幅の絶対値
は、ＮＭＯＳＦＥＴの場合、平均でおよそ４ｍＶ程度
（ただし拡散源との距離が０．３μｍ〜１０μｍの範囲
において）であり、最大でもおよそ１２ｍＶ程度であっ
た。またＰＭＯＳＦＥＴの場合は最大でおよそ１４ｍＶ
程度であった。
【００４３】一方、通常粒径の多結晶シリコン上に大粒
径多結晶シリコンを積層したポリサイド構造をゲートに
用いたＭＯＳＦＥＴのＶth変動（絶対値）は、ＮＭＯＳ
ＦＥＴの場合、平均でおよそ１６ｍＶ程度（ただし拡散
源との距離が０．３μｍ〜１０μｍの範囲において）で
あり、最大ではおよそ１８ｍＶ程度になった。またＰＭ
ＯＳＦＥＴの場合は最大でおよそ４０ｍＶ程度であっ
た。また単層構造の大粒径多結晶シリコンのポリサイド
構造をゲートに用いたＭＯＳＦＥＴのＶth変動では、通
常粒径の多結晶シリコン上に大粒径多結晶シリコンを積
層したポリサイド構造をゲートに用いたＭＯＳＦＥＴの
Ｖth変動と同程度もしくはそれ以上となった。このよう
に、層間膜１７を形成した多結晶シリコン構造をゲート
に用いたＭＯＳＦＥＴは、不純物相互拡散によるＶth変
動を十分に抑制できることがわかった。
径多結晶シリコンを積層したポリサイド構造をゲートに
用いたＭＯＳＦＥＴのＶth変動（絶対値）は、ＮＭＯＳ
ＦＥＴの場合、平均でおよそ１６ｍＶ程度（ただし拡散
源との距離が０．３μｍ〜１０μｍの範囲において）で
あり、最大ではおよそ１８ｍＶ程度になった。またＰＭ
ＯＳＦＥＴの場合は最大でおよそ４０ｍＶ程度であっ
た。また単層構造の大粒径多結晶シリコンのポリサイド
構造をゲートに用いたＭＯＳＦＥＴのＶth変動では、通
常粒径の多結晶シリコン上に大粒径多結晶シリコンを積
層したポリサイド構造をゲートに用いたＭＯＳＦＥＴの
Ｖth変動と同程度もしくはそれ以上となった。このよう
に、層間膜１７を形成した多結晶シリコン構造をゲート
に用いたＭＯＳＦＥＴは、不純物相互拡散によるＶth変
動を十分に抑制できることがわかった。
【００４４】よって、上記第１シリコン層と大粒径化し
た第２シリコン層とを用いたポリサイド構造のゲートを
用いて、ＣＭＯＳＦＥＴのゲートを形成した場合には、
ＣＭＯＳＦＥＴのゲート間の相互拡散が抑制され、Ｖth
変動を抑制することが可能になる。その結果、ＣＭＯＳ
ＦＥＴの特性の向上が図れる。
た第２シリコン層とを用いたポリサイド構造のゲートを
用いて、ＣＭＯＳＦＥＴのゲートを形成した場合には、
ＣＭＯＳＦＥＴのゲート間の相互拡散が抑制され、Ｖth
変動を抑制することが可能になる。その結果、ＣＭＯＳ
ＦＥＴの特性の向上が図れる。
【００４５】
【発明の効果】以上、説明したように本発明によれば、
第１シリコン層上に第１，第２シリコン層中の電子がダ
イレクトトンネリングによって導通する膜厚の範囲内で
かつ前記第２シリコン層を結晶化する際に前記第１シリ
コン層の結晶性の引き継ぎを断ち切る膜厚を有する層間
膜を形成し後、非晶質シリコンからなる第２シリコン層
を形成し、この第２シリコン層を結晶化してから金属シ
リサイドまたは金属からなる導電層を形成したので、第
１シリコン層と第２シリコン層間の電気的特性を損なう
ことなく、第２シリコン層を大粒径の多結晶シリコン化
することが可能になる。そして層間膜を０．５ｎｍ〜３
ｎｍの酸化シリコンで形成することで上記特性を得るこ
とができる。
第１シリコン層上に第１，第２シリコン層中の電子がダ
イレクトトンネリングによって導通する膜厚の範囲内で
かつ前記第２シリコン層を結晶化する際に前記第１シリ
コン層の結晶性の引き継ぎを断ち切る膜厚を有する層間
膜を形成し後、非晶質シリコンからなる第２シリコン層
を形成し、この第２シリコン層を結晶化してから金属シ
リサイドまたは金属からなる導電層を形成したので、第
１シリコン層と第２シリコン層間の電気的特性を損なう
ことなく、第２シリコン層を大粒径の多結晶シリコン化
することが可能になる。そして層間膜を０．５ｎｍ〜３
ｎｍの酸化シリコンで形成することで上記特性を得るこ
とができる。
【００４６】上記のように第２シリコン層を大粒径化で
きることによって、フッ素やホウ素が第１シリコン層に
拡散されるのを抑制することができる。さらにＮ型不純
物とＰ型不純物とがシリコン層中に分離して導入されて
いる構成では、第２シリコン層を大粒径化したことによ
って導電層を通しての不純物の相互拡散を抑制すること
ができる。したがって、第１シリコン層、層間膜、第２
シリコン層および導電層を積層した構成をＭＯＳトラン
ジスタのゲートに適用した場合には、ＭＯＳＦＥＴのＶ
th変動を抑制することができる。
きることによって、フッ素やホウ素が第１シリコン層に
拡散されるのを抑制することができる。さらにＮ型不純
物とＰ型不純物とがシリコン層中に分離して導入されて
いる構成では、第２シリコン層を大粒径化したことによ
って導電層を通しての不純物の相互拡散を抑制すること
ができる。したがって、第１シリコン層、層間膜、第２
シリコン層および導電層を積層した構成をＭＯＳトラン
ジスタのゲートに適用した場合には、ＭＯＳＦＥＴのＶ
th変動を抑制することができる。
【図１】本発明に係わる第１実施形態の製造工程図であ
る。
る。
【図２】本発明に係わる第１実施形態の製造工程図（続
き）である。
き）である。
【図３】第２実施形態の説明図である。
【図４】ＮＭＯＳＦＥＴのＶth変動の説明図である。
【図５】ＰＭＯＳＦＥＴのＶth変動の説明図である。
【図６】課題の説明図である。
１１ シリコン基板 １６ 第１シリコン層 １７
層間膜 １８ 第２シリコン層 ２２ 導電層
層間膜 １８ 第２シリコン層 ２２ 導電層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (8)
- 【請求項１】 基板上に第１シリコン層を形成する工程
と、 前記第１シリコン層上に非晶質シリコンからなる第２シ
リコン層を形成する工程と、 前記第２シリコン層を結晶化する工程と、 前記結晶化した第２シリコン層上に金属シリサイドもし
くは金属からなる導電層を形成する工程とを備えた半導
体装置の製造方法において、 前記第１シリコン層を形成した後で前記第２シリコン層
を形成する前に、該第１シリコン層の表面に、第１，第
２シリコン層中の電子がダイレクトトンネリングによっ
て電気的に導通する膜厚の範囲内でかつ前記第２シリコ
ン層を結晶化する際に前記第１シリコン層の結晶性の引
き継ぎを断ち切る膜厚を有する層間膜を形成する工程を
備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 基板上に第１シリコン層を形成する工程
と、 前記第１シリコン層上に非晶質シリコンからなる第２シ
リコン層を形成する工程と、 前記第２シリコン層の第１領域にｎ型不純物をドーピン
グし、かつ前記第２シリコン層の第２領域にｐ型不純物
をドーピングする工程と、 前記第２シリコン層を結晶化し、かつ前記第２シリコン
層にドーピングしたｎ型不純物およびｐ型不純物を前記
第１シリコン層に拡散する工程と、 前記結晶化した第２シリコン層上に金属シリサイドもし
くは金属からなる導電層を形成する工程とを備えた半導
体装置の製造方法において、 前記第１シリコン層を形成した後で前記第２シリコン層
を形成する前に、該第１シリコン層の表面に、第１，第
２シリコン層中の電子がダイレクトトンネリングによっ
て電気的に導通する膜厚の範囲内でかつ前記第２シリコ
ン層を結晶化する際に前記第１シリコン層の結晶性の引
き継ぎを断ち切る膜厚を有する層間膜を形成する工程を
備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記層間膜は、酸化シリコン膜からなり、０．５ｎｍ以
上３ｎｍ以下の膜厚を有することを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記層間膜は、酸化シリコン膜からなり、０．５ｎｍ以
上３ｎｍ以下の膜厚を有することを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、 前記酸化シリコン膜は、過酸化水素水とフッ酸の混合
液、過酸化水素水と硫酸の混合液、過酸化水素水とアン
モニアの混合液、または過酸化水素水と塩酸の混合液を
用いて、前記第１シリコン層の表面を酸化することによ
り形成されることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記酸化シリコン膜は、過酸化水素水とフッ酸の混合
液、過酸化水素水と硫酸の混合液、過酸化水素水とアン
モニアの混合液、または過酸化水素水と塩酸の混合液を
用いて、前記第１シリコン層の表面を酸化することによ
り形成されることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項３記載の半導体装置の製造方法に
おいて、 前記酸化シリコン膜は、酸化二窒素雰囲気中、酸素雰囲
気中、または酸素と窒素との混合ガス雰囲気中で、前記
第１シリコン層の表面を熱酸化することにより形成され
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項４記載の半導体装置の製造方法に
おいて、 前記酸化シリコン膜は、酸化二窒素雰囲気中、酸素雰囲
気中、または酸素と窒素との混合ガス雰囲気中で、前記
第１シリコン層の表面を熱酸化することにより形成され
ることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16296196A JP3440698B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体装置の製造方法 |
| US08/876,096 US5943592A (en) | 1996-06-24 | 1997-06-10 | Method of making a MIS transistor |
| KR1019970026405A KR100591344B1 (ko) | 1996-06-24 | 1997-06-23 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16296196A JP3440698B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012744A true JPH1012744A (ja) | 1998-01-16 |
| JP3440698B2 JP3440698B2 (ja) | 2003-08-25 |
Family
ID=15764579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16296196A Expired - Fee Related JP3440698B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943592A (ja) |
| JP (1) | JP3440698B2 (ja) |
| KR (1) | KR100591344B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057124A (ja) * | 2000-08-01 | 2002-02-22 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| KR20030048202A (ko) * | 2001-12-11 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
| JP2006054432A (ja) * | 2004-07-15 | 2006-02-23 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2014165381A (ja) * | 2013-02-26 | 2014-09-08 | Renesas Electronics Corp | 半導体装置、及びその製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665611A (en) * | 1996-01-31 | 1997-09-09 | Micron Technology, Inc. | Method of forming a thin film transistor using fluorine passivation |
| JPH1154746A (ja) * | 1997-07-31 | 1999-02-26 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JPH11238697A (ja) * | 1998-02-23 | 1999-08-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6524954B1 (en) * | 1998-11-09 | 2003-02-25 | Applied Materials, Inc. | Reduction of tungsten silicide resistivity by boron ion implantation |
| US6197672B1 (en) * | 1998-12-08 | 2001-03-06 | United Microelectronics Corp. | Method for forming polycide dual gate |
| TW396427B (en) * | 1998-12-16 | 2000-07-01 | United Microelectronics Corp | Method for fabricating double gates in semiconductor |
| KR20010045183A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체장치의 ｃｍｏｓ 듀얼 게이트전극 제조방법 |
| US6627501B2 (en) * | 2001-05-25 | 2003-09-30 | Macronix International Co., Ltd. | Method of forming tunnel oxide layer |
| TW557500B (en) * | 2002-01-23 | 2003-10-11 | Promos Technologies Inc | Method for producing semiconductor component |
| KR100460028B1 (ko) * | 2002-08-19 | 2004-12-03 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성방법 |
| JP2008227277A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292360A (ja) * | 1985-10-17 | 1987-04-27 | Toshiba Corp | 相補型半導体装置 |
| US5242858A (en) * | 1990-09-07 | 1993-09-07 | Canon Kabushiki Kaisha | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| JPH07297123A (ja) * | 1994-04-25 | 1995-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
-
1996
- 1996-06-24 JP JP16296196A patent/JP3440698B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-10 US US08/876,096 patent/US5943592A/en not_active Expired - Lifetime
- 1997-06-23 KR KR1019970026405A patent/KR100591344B1/ko not_active IP Right Cessation
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| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4560820B2 (ja) * | 2006-06-20 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8735230B2 (en) | 2006-06-20 | 2014-05-27 | Kanta Saino | Method for manufacturing a semiconductor device including an impurity-doped silicon film |
| JP2014165381A (ja) * | 2013-02-26 | 2014-09-08 | Renesas Electronics Corp | 半導体装置、及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3440698B2 (ja) | 2003-08-25 |
| KR980006263A (ko) | 1998-03-30 |
| US5943592A (en) | 1999-08-24 |
| KR100591344B1 (ko) | 2007-11-12 |
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