JPH1070186A - 半導体装置の素子分離膜形成方法 - Google Patents
半導体装置の素子分離膜形成方法Info
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- JPH1070186A JPH1070186A JP9196030A JP19603097A JPH1070186A JP H1070186 A JPH1070186 A JP H1070186A JP 9196030 A JP9196030 A JP 9196030A JP 19603097 A JP19603097 A JP 19603097A JP H1070186 A JPH1070186 A JP H1070186A
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Abstract
(57)【要約】
【課題】素子分離膜を形成するための熱酸化時における
シリコン基板と側壁との間のストレスの発生を減少させ
る。 【解決手段】活性領域とフィールド領域１７とを有する
半導体基板１１の、活性領域上に第１緩衝膜１３を形成
し、この第１緩衝膜１３上に酸化防止膜１５を形成する
工程と、フィールド領域１７の半導体基板１１上で第１
緩衝膜１３の両側に位置する部位に第２緩衝膜１９を形
成し、第１緩衝膜１３および前記酸化防止膜１５の側面
と、第２緩衝膜１９の上面とを覆う酸化防止用側壁２１
を形成する工程と、酸化工程を施してフィールド領域１
７に素子分離膜２３を形成する工程とを順次行なう。
シリコン基板と側壁との間のストレスの発生を減少させ
る。 【解決手段】活性領域とフィールド領域１７とを有する
半導体基板１１の、活性領域上に第１緩衝膜１３を形成
し、この第１緩衝膜１３上に酸化防止膜１５を形成する
工程と、フィールド領域１７の半導体基板１１上で第１
緩衝膜１３の両側に位置する部位に第２緩衝膜１９を形
成し、第１緩衝膜１３および前記酸化防止膜１５の側面
と、第２緩衝膜１９の上面とを覆う酸化防止用側壁２１
を形成する工程と、酸化工程を施してフィールド領域１
７に素子分離膜２３を形成する工程とを順次行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離膜形成方法に係り、特に凹んだ(recessed)素子分離膜
を有する半導体装置の素子分離膜形成方法に関する。
離膜形成方法に係り、特に凹んだ(recessed)素子分離膜
を有する半導体装置の素子分離膜形成方法に関する。
【０００２】
【従来の技術】半導体装置における単位素子間の分離
は、各単位素子の動作と集積回路の高集積化に大きな影
響を及ぼす。従来、半導体集積回路で単位素子間を分離
する素子分離膜の一般的な形成方法としては、選択酸化
方法によって素子分離膜である酸化膜を厚く形成するＬ
ＯＣＯＳ(Local Oxidation of Silicon)方法がある。
は、各単位素子の動作と集積回路の高集積化に大きな影
響を及ぼす。従来、半導体集積回路で単位素子間を分離
する素子分離膜の一般的な形成方法としては、選択酸化
方法によって素子分離膜である酸化膜を厚く形成するＬ
ＯＣＯＳ(Local Oxidation of Silicon)方法がある。
【０００３】しかし、このＬＯＣＯＳ方法では、素子の
形成される活性領域にも素子分離膜（酸化膜）がくい込
んで、バーズビーク(bird's beak) が形成されるので、
活性領域の大きさが減少して半導体素子の高集積化が難
しくなるという問題点があった。これに対し、バーズビ
ークの形成を抑制したり、生成されないようにする素子
分離膜の形成方法が提案されている。
形成される活性領域にも素子分離膜（酸化膜）がくい込
んで、バーズビーク(bird's beak) が形成されるので、
活性領域の大きさが減少して半導体素子の高集積化が難
しくなるという問題点があった。これに対し、バーズビ
ークの形成を抑制したり、生成されないようにする素子
分離膜の形成方法が提案されている。
【０００４】例えば、バーズビークを減少させながら素
子分離膜を形成する方法が米国特許第4,272,308 号に開
示されている。この技術は、シリコン（半導体）基板上
に緩衝酸化膜と第１窒化膜を形成した後、フォトリソグ
ラフィ方法によってシリコン基板の所定部分を露出させ
て、素子分離膜が形成されるフィールド領域と活性領域
とを限定する。そして、上述した構造の全表面に第２窒
化膜を蒸着した後、第１窒化膜の上面及び側面に蒸着さ
れたものを除いた第２窒化膜を反応性イオンエッチング
などの方法によって除去して、再びフィールド領域のシ
リコン基板を露出させる。そして、シリコン基板の露出
した部分を熱酸化させて素子分離膜を形成する。
子分離膜を形成する方法が米国特許第4,272,308 号に開
示されている。この技術は、シリコン（半導体）基板上
に緩衝酸化膜と第１窒化膜を形成した後、フォトリソグ
ラフィ方法によってシリコン基板の所定部分を露出させ
て、素子分離膜が形成されるフィールド領域と活性領域
とを限定する。そして、上述した構造の全表面に第２窒
化膜を蒸着した後、第１窒化膜の上面及び側面に蒸着さ
れたものを除いた第２窒化膜を反応性イオンエッチング
などの方法によって除去して、再びフィールド領域のシ
リコン基板を露出させる。そして、シリコン基板の露出
した部分を熱酸化させて素子分離膜を形成する。
【０００５】米国特許第4,292,156 号には、素子分離膜
を形成する他の方法が開示されている。この技術はシリ
コン基板上に酸化膜を形成し、この酸化膜をフォトリソ
グラフィ方法によってシリコン基板の所定厚さまで除去
して、フィールド領域と活性領域とを限定する。そし
て、酸化膜とシリコン基板の露出した側面に窒化膜から
なる側壁を形成した後、シリコン基板の露出した部分を
熱酸化させて素子分離膜を形成する。
を形成する他の方法が開示されている。この技術はシリ
コン基板上に酸化膜を形成し、この酸化膜をフォトリソ
グラフィ方法によってシリコン基板の所定厚さまで除去
して、フィールド領域と活性領域とを限定する。そし
て、酸化膜とシリコン基板の露出した側面に窒化膜から
なる側壁を形成した後、シリコン基板の露出した部分を
熱酸化させて素子分離膜を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た米国特許第4,272,308 号の方法は、シリコン基板と側
壁として用いられる第２窒化膜が接触するので、熱酸化
時にストレスが発生して素子の電気的特性が低下すると
いう問題点があった。また、素子分離膜の上部と活性領
域のシリコン基板との段差が大きいという問題点もあっ
た。
た米国特許第4,272,308 号の方法は、シリコン基板と側
壁として用いられる第２窒化膜が接触するので、熱酸化
時にストレスが発生して素子の電気的特性が低下すると
いう問題点があった。また、素子分離膜の上部と活性領
域のシリコン基板との段差が大きいという問題点もあっ
た。
【０００７】一方、米国特許第4,292,156 号の方法は、
素子分離膜の形成される部分のシリコン基板を予め所定
厚さだけ除去するので、素子分離膜の上部と活性領域の
シリコン基板との段差を減らすことができるものの、素
子分離膜を形成するための熱酸化時、酸化膜で覆われた
活性領域内のシリコン基板も酸化するという問題点があ
った。
素子分離膜の形成される部分のシリコン基板を予め所定
厚さだけ除去するので、素子分離膜の上部と活性領域の
シリコン基板との段差を減らすことができるものの、素
子分離膜を形成するための熱酸化時、酸化膜で覆われた
活性領域内のシリコン基板も酸化するという問題点があ
った。
【０００８】また、窒化膜の側面及び下面がシリコン基
板と接触するので、熱酸化時にストレスが発生するだけ
でなく、素子分離膜の角部分の形状が劣化して素子のし
きい値電圧が変化し、素子の電気的特性が低下するとい
う問題点もあった。従って、本発明の目的は、素子分離
膜を形成するための熱酸化時、ストレスの発生を抑制す
ることのできる半導体装置の素子分離膜形成方法を提供
することにある。
板と接触するので、熱酸化時にストレスが発生するだけ
でなく、素子分離膜の角部分の形状が劣化して素子のし
きい値電圧が変化し、素子の電気的特性が低下するとい
う問題点もあった。従って、本発明の目的は、素子分離
膜を形成するための熱酸化時、ストレスの発生を抑制す
ることのできる半導体装置の素子分離膜形成方法を提供
することにある。
【０００９】本発明の他の目的は、素子分離膜の表面と
活性領域の半導体基板の表面との間の段差を減らすこと
のできる半導体装置の素子分離膜形成方法を提供するこ
とにある。本発明の別の目的は、熱酸化時に活性領域内
の半導体基板が酸化するのを防止し得る半導体装置の素
子分離膜形成方法を提供することにある。
活性領域の半導体基板の表面との間の段差を減らすこと
のできる半導体装置の素子分離膜形成方法を提供するこ
とにある。本発明の別の目的は、熱酸化時に活性領域内
の半導体基板が酸化するのを防止し得る半導体装置の素
子分離膜形成方法を提供することにある。
【００１０】本発明のさらに別の目的は、素子分離膜の
角部分の形状が劣化して素子のしきい値電圧が変化する
のを防止し得る半導体装置の素子分離膜形成方法を提供
することにある。
角部分の形状が劣化して素子のしきい値電圧が変化する
のを防止し得る半導体装置の素子分離膜形成方法を提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に係る半導体装置の素子分離膜
形成方法は、活性領域とフィールド領域とを有する半導
体基板の、前記活性領域上に第１緩衝膜を形成し、該第
１緩衝膜上に酸化防止膜を形成する工程と、前記フィー
ルド領域の半導体基板上で前記第１緩衝膜の両側に位置
する部位に第２緩衝膜を形成し、前記第１緩衝膜および
前記酸化防止膜の側面と、前記第２緩衝膜の上面とを覆
う酸化防止用側壁を形成する工程と、酸化工程を施して
前記フィールド領域に素子分離膜を形成する工程とを備
え、素子分離膜を形成するための酸化工程において、シ
リコン基板と側壁が接触しないようにする。
めに、本発明の請求項１に係る半導体装置の素子分離膜
形成方法は、活性領域とフィールド領域とを有する半導
体基板の、前記活性領域上に第１緩衝膜を形成し、該第
１緩衝膜上に酸化防止膜を形成する工程と、前記フィー
ルド領域の半導体基板上で前記第１緩衝膜の両側に位置
する部位に第２緩衝膜を形成し、前記第１緩衝膜および
前記酸化防止膜の側面と、前記第２緩衝膜の上面とを覆
う酸化防止用側壁を形成する工程と、酸化工程を施して
前記フィールド領域に素子分離膜を形成する工程とを備
え、素子分離膜を形成するための酸化工程において、シ
リコン基板と側壁が接触しないようにする。
【００１２】前記第１緩衝膜及び第２緩衝膜は、請求項
２に係る発明のように、酸化膜で形成することができ
る。また、前記第２緩衝膜及び酸化防止用側壁を形成す
る工程は、請求項３に係る発明のように、酸化工程を行
って前記半導体基板のフィールド領域上に第２緩衝膜を
形成する段階と、前記酸化防止膜と第２緩衝膜の上に窒
化膜を蒸着する段階と、前記窒化膜と前記第２緩衝膜と
を異方性エッチングして、酸化防止用側壁を形成すると
共に前記フィールド領域の半導体基板を露出させる段階
とを備えることにより、容易に実施できる。
２に係る発明のように、酸化膜で形成することができ
る。また、前記第２緩衝膜及び酸化防止用側壁を形成す
る工程は、請求項３に係る発明のように、酸化工程を行
って前記半導体基板のフィールド領域上に第２緩衝膜を
形成する段階と、前記酸化防止膜と第２緩衝膜の上に窒
化膜を蒸着する段階と、前記窒化膜と前記第２緩衝膜と
を異方性エッチングして、酸化防止用側壁を形成すると
共に前記フィールド領域の半導体基板を露出させる段階
とを備えることにより、容易に実施できる。
【００１３】また、請求項４に係る発明では、前記第２
緩衝膜及び酸化防止用側壁を形成する工程と、前記素子
分離膜を形成する工程との間に、前記酸化防止膜と前記
酸化防止側壁とをエッチングマスクとして、前記半導体
基板のフィールド領域をエッチングしてトレンチを形成
する工程を備え、素子分離膜の表面と活性領域の半導体
基板の表面との間の段差を減らす。
緩衝膜及び酸化防止用側壁を形成する工程と、前記素子
分離膜を形成する工程との間に、前記酸化防止膜と前記
酸化防止側壁とをエッチングマスクとして、前記半導体
基板のフィールド領域をエッチングしてトレンチを形成
する工程を備え、素子分離膜の表面と活性領域の半導体
基板の表面との間の段差を減らす。
【００１４】前記半導体基板のフィールド領域のトレン
チは、形成される素子分離膜の厚さとのバランスから、
請求項５に係る発明のように、300 〜1000Åの深さに形
成することが好ましい。また、請求項６に係る発明で
は、前記素子分離膜を形成する工程の後に、前記酸化防
止膜、酸化防止側壁、第１緩衝膜及び第２緩衝膜を除去
し、前記素子分離膜を200 〜500 Åの厚さだけウェット
エッチングする工程をさらに備え、素子分離膜の角部分
の形状が劣化するのを防止する。
チは、形成される素子分離膜の厚さとのバランスから、
請求項５に係る発明のように、300 〜1000Åの深さに形
成することが好ましい。また、請求項６に係る発明で
は、前記素子分離膜を形成する工程の後に、前記酸化防
止膜、酸化防止側壁、第１緩衝膜及び第２緩衝膜を除去
し、前記素子分離膜を200 〜500 Åの厚さだけウェット
エッチングする工程をさらに備え、素子分離膜の角部分
の形状が劣化するのを防止する。
【００１５】また、前記酸化防止膜は、請求項７に係る
発明のように、窒化膜で形成するのが好ましい。
発明のように、窒化膜で形成するのが好ましい。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図１〜図５は本発明による半導体装
置の素子分離膜形成方法を示す製造工程図である。図１
を参照すると、シリコン基板１１の表面に厚さ100 〜20
0 Å程度の第１緩衝酸化膜１３と厚さ1500〜 2500 Å程
度の酸化防止膜として用いられる窒化膜１５とを順次形
成する。前記において、第１緩衝酸化膜１３を熱酸化方
法または化学気相蒸着法で形成し、窒化膜１５を化学気
相蒸着法で形成する。そして、フォトリソグラフィ方法
によって半導体素子の形成される活性領域を除いたシリ
コン基板１の所定フィールド領域１７を露出させる。
を詳細に説明する。図１〜図５は本発明による半導体装
置の素子分離膜形成方法を示す製造工程図である。図１
を参照すると、シリコン基板１１の表面に厚さ100 〜20
0 Å程度の第１緩衝酸化膜１３と厚さ1500〜 2500 Å程
度の酸化防止膜として用いられる窒化膜１５とを順次形
成する。前記において、第１緩衝酸化膜１３を熱酸化方
法または化学気相蒸着法で形成し、窒化膜１５を化学気
相蒸着法で形成する。そして、フォトリソグラフィ方法
によって半導体素子の形成される活性領域を除いたシリ
コン基板１の所定フィールド領域１７を露出させる。
【００１７】図２を参照すると、前記シリコン基板１１
が露出されたフィールド領域１７の表面に熱酸化方法に
よって厚さ50〜 100Å程度の第２緩衝酸化膜１９を形成
する。そして、前記窒化膜１５と第２緩衝酸化膜１９の
表面に化学気相蒸着法で厚さ100 〜600 Å程度の窒化膜
（酸化防止膜）を蒸着し、この窒化膜の、前記窒化膜１
５および第２緩衝酸化膜１９の上に蒸着された部分を、
反応性イオンエッチングして側壁２１を形成する。引き
続き、第２緩衝酸化膜１９の、側壁２１が形成されずに
露出した部分を、シリコン基板１１のフィールド領域１
７が露出されるように除去する。
が露出されたフィールド領域１７の表面に熱酸化方法に
よって厚さ50〜 100Å程度の第２緩衝酸化膜１９を形成
する。そして、前記窒化膜１５と第２緩衝酸化膜１９の
表面に化学気相蒸着法で厚さ100 〜600 Å程度の窒化膜
（酸化防止膜）を蒸着し、この窒化膜の、前記窒化膜１
５および第２緩衝酸化膜１９の上に蒸着された部分を、
反応性イオンエッチングして側壁２１を形成する。引き
続き、第２緩衝酸化膜１９の、側壁２１が形成されずに
露出した部分を、シリコン基板１１のフィールド領域１
７が露出されるように除去する。
【００１８】前記側壁２１を形成するための窒化膜を反
応性イオンエッチングする時、窒化膜１５もエッチング
されて厚さ1000〜2000Å程度となるようにする。図３を
参照すると、窒化膜１５と側壁２１をエッチングマスク
として、前記シリコン基板１１のフィールド領域１７を
深さ300 〜1000Å程度に異方性エッチングする。
応性イオンエッチングする時、窒化膜１５もエッチング
されて厚さ1000〜2000Å程度となるようにする。図３を
参照すると、窒化膜１５と側壁２１をエッチングマスク
として、前記シリコン基板１１のフィールド領域１７を
深さ300 〜1000Å程度に異方性エッチングする。
【００１９】図４を参照すると、前記シリコン基板１１
の露出したフィールド領域を酸化させて、厚さ3000〜50
00Å程度の素子分離膜２３を形成する。この際、前記第
２緩衝酸化膜１９はシリコン基板１１と側壁２１の互い
に異なる熱膨張係数によって発生するストレスを緩和さ
せる。そして、形成された素子分離膜２３をウェットエ
ッチングして200 〜500 Å程度の厚さだけ除去すること
により、この素子分離膜２３の角部分の形状が突出した
りするなどの劣化を防止する。上述したように、シリコ
ン基板１１はフィールド酸化する部分が予めエッチング
されており、素子分離膜２３を形成した後、さらに表面
をウェットエッチングするので、素子分離膜２３の上部
表面とシリコン基板１１の活性領域の表面との段差が小
さくなって平坦化が容易になる。
の露出したフィールド領域を酸化させて、厚さ3000〜50
00Å程度の素子分離膜２３を形成する。この際、前記第
２緩衝酸化膜１９はシリコン基板１１と側壁２１の互い
に異なる熱膨張係数によって発生するストレスを緩和さ
せる。そして、形成された素子分離膜２３をウェットエ
ッチングして200 〜500 Å程度の厚さだけ除去すること
により、この素子分離膜２３の角部分の形状が突出した
りするなどの劣化を防止する。上述したように、シリコ
ン基板１１はフィールド酸化する部分が予めエッチング
されており、素子分離膜２３を形成した後、さらに表面
をウェットエッチングするので、素子分離膜２３の上部
表面とシリコン基板１１の活性領域の表面との段差が小
さくなって平坦化が容易になる。
【００２０】図５を参照すると、前記窒化膜１５、側壁
２１、第１及び第２緩衝酸化膜１３，１９を除去して活
性領域のシリコン基板１１を露出させる。このように、
シリコン基板１１の露出したフィールド領域１７に第２
緩衝酸化膜１９を形成し、第１緩衝酸化膜１３と窒化膜
１５との側面に側壁２１を形成し、前記窒化膜１５と側
壁２１とをエッチングマスクとして、シリコン基板１１
のフィールド領域１７を異方性エッチングした後、この
シリコン基板１１の露出したフィールド領域を酸化させ
て素子分離膜２３を形成することができる。
２１、第１及び第２緩衝酸化膜１３，１９を除去して活
性領域のシリコン基板１１を露出させる。このように、
シリコン基板１１の露出したフィールド領域１７に第２
緩衝酸化膜１９を形成し、第１緩衝酸化膜１３と窒化膜
１５との側面に側壁２１を形成し、前記窒化膜１５と側
壁２１とをエッチングマスクとして、シリコン基板１１
のフィールド領域１７を異方性エッチングした後、この
シリコン基板１１の露出したフィールド領域を酸化させ
て素子分離膜２３を形成することができる。
【００２１】
【発明の効果】以上説明したように、本発明の半導体装
置の素子分離膜形成方法では、素子分離膜を形成するた
めの熱酸化時にシリコン基板と側壁が接触しないので、
ストレスの発生を減少させ、且つ素子分離膜の表面と活
性領域のシリコン基板の表面との間の段差を減らすこと
のできるという効果がある。
置の素子分離膜形成方法では、素子分離膜を形成するた
めの熱酸化時にシリコン基板と側壁が接触しないので、
ストレスの発生を減少させ、且つ素子分離膜の表面と活
性領域のシリコン基板の表面との間の段差を減らすこと
のできるという効果がある。
【００２２】また、第１緩衝酸化膜に蒸着された窒化膜
によって、素子分離膜を形成するための熱酸化時に活性
領域内のシリコン基板が酸化するのを防止することがで
き、素子分離膜の角部分の形状の劣化によって素子のし
きい値電圧が変化するのを防止し得るという効果があ
る。
によって、素子分離膜を形成するための熱酸化時に活性
領域内のシリコン基板が酸化するのを防止することがで
き、素子分離膜の角部分の形状の劣化によって素子のし
きい値電圧が変化するのを防止し得るという効果があ
る。
【図１】 本発明による半導体装置の素子分離膜形成方
法を示す工程図。
法を示す工程図。
【図２】 本発明による半導体装置の素子分離膜形成方
法を示す工程図。
法を示す工程図。
【図３】 本発明による半導体装置の素子分離膜形成方
法を示す工程図。
法を示す工程図。
【図４】 本発明による半導体装置の素子分離膜形成方
法を示す工程図。
法を示す工程図。
【図５】 本発明による半導体装置の素子分離膜形成方
法を示す工程図。
法を示す工程図。
１１ シリコン基板 １３ 第１緩衝酸化膜 １５ 窒化膜 １７ フィールド領域 １９ 第２緩衝酸化膜 ２１ 側壁 ２３ 素子分離膜
Claims (7)
- 【請求項１】活性領域とフィールド領域とを有する半導
体基板の、前記活性領域上に第１緩衝膜を形成し、該第
１緩衝膜上に酸化防止膜を形成する工程と、 前記フィールド領域の半導体基板上で前記第１緩衝膜の
両側に位置する部位に第２緩衝膜を形成し、前記第１緩
衝膜および前記酸化防止膜の側面と、前記第２緩衝膜の
上面とを覆う酸化防止用側壁を形成する工程と、 酸化工程を施して前記フィールド領域に素子分離膜を形
成する工程と、 を備える半導体装置の素子分離膜形成方法。 - 【請求項２】前記第１緩衝膜及び第２緩衝膜を酸化膜で
形成することを特徴とする請求項１記載の半導体装置の
素子分離膜形成方法。 - 【請求項３】前記第２緩衝膜及び酸化防止用側壁を形成
する工程は、 酸化工程を行って前記半導体基板のフィールド領域上に
第２緩衝膜を形成する段階と、 前記酸化防止膜と第２緩衝膜の上に窒化膜を蒸着する段
階と、 前記窒化膜と前記第２緩衝膜とを異方性エッチングし
て、酸化防止用側壁を形成すると共に前記フィールド領
域の半導体基板を露出させる段階と、 を備えることを特徴とする請求項１または請求項２に記
載の半導体装置の素子分離膜形成方法。 - 【請求項４】前記第２緩衝膜及び酸化防止用側壁を形成
する工程と、前記素子分離膜を形成する工程との間に、 前記酸化防止膜と前記酸化防止側壁とをエッチングマス
クとして、前記半導体基板のフィールド領域をエッチン
グしてトレンチを形成する工程を備えることを特徴とす
る請求項１〜請求項３のいずれか１つに記載の半導体装
置の素子分離膜形成方法。 - 【請求項５】前記半導体基板のフィールド領域のトレン
チを、300 〜1000Åの深さに形成することを特徴とする
請求項４記載の半導体装置の素子分離膜形成方法。 - 【請求項６】前記素子分離膜を形成する工程の後に、前
記酸化防止膜、酸化防止側壁、第１緩衝膜及び第２緩衝
膜を除去し、前記素子分離膜を200 〜500 Åの厚さだけ
ウェットエッチングする工程をさらに備えることを特徴
とする請求項１〜請求項５のいずれか１つに記載の半導
体装置の素子分離膜形成方法。 - 【請求項７】前記酸化防止膜を窒化膜で形成する請求項
１〜請求項６のいずれか１つに記載の半導体装置の素子
分離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR29531/1996 | 1996-07-22 | ||
| KR1019960029531A KR100189733B1 (ko) | 1996-07-22 | 1996-07-22 | 반도체장치의 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070186A true JPH1070186A (ja) | 1998-03-10 |
Family
ID=19466969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196030A Pending JPH1070186A (ja) | 1996-07-22 | 1997-07-22 | 半導体装置の素子分離膜形成方法 |
Country Status (3)
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|---|---|
| US (1) | US5930649A (ja) |
| JP (1) | JPH1070186A (ja) |
| KR (1) | KR100189733B1 (ja) |
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Citations (1)
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| US5679601A (en) * | 1996-12-10 | 1997-10-21 | Powerchip Semiconductor Corp. | LOCOS method using encapsulating polysilicon/silicon nitride spacer |
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- 1997-07-22 JP JP9196030A patent/JPH1070186A/ja active Pending
Patent Citations (1)
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Also Published As
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