JPH1069781A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置の高速化を図ることであ
る。 【解決手段】 入力バッファ回路において、２段目をＢ
ｉＮＭＯＳノンインバータ１０２およびＣＭＯＳインバ
ータ１０３で構成し、ドライバ回路をＢｉＮＭＯＳプッ
シュプル回路１０６，１０７で構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にＢｉＣＭＯＳ技術を用いた半導体集積回路装
置に関する。

【０００２】

【従来の技術】ＢｉＭＯＳは、バイポーラ素子およびＭ
ＯＳ素子が同一チップ上に混載された回路構成方式の一
種であり、アナログ処理を行なうバイポーラＩＣと、低
消費電力でデジタル処理を行なうＭＯＳ ＩＣとを同一
チップ上に混載するＬＳＩ技術である。

【０００３】バイポーラＩＣは、高精度なアナログ処理
を実行でき、電流駆動能力が大きいという特徴により、
高周波信号の処理および高速動作が可能であるという長
所を有する反面、入力インピーダンスが低く、消費電力
が大きいという欠点を有する。一方、ＭＯＳ ＩＣは、
集積度や入力インピーダンスが高いという長所を有する
反面、アナログ処理に不向きであるという欠点を有す
る。

【０００４】そこで、バイポーラＩＣおよびＭＯＳ Ｉ
Ｃの両方の利点を兼ね備えた半導体集積回路装置を実現
するために、ＢｉＭＯＳという回路構成方式が考え出さ
れた。バイポーラＩＣおよびＭＯＳ ＩＣの両方の長所
を生かすために、ＢｉＭＯＳ構成の半導体集積回路装置
では、たとえば、ＴＴＬレベルの信号を出力する回路部
はバイポーラ素子とＭＯＳ素子とにより構成される。

【０００５】明細書および図面において、Ｎ１〜Ｎ８０
はＮチャネルＭＯＳ電界効果トランジスタ（ＮＭＯＳト
ランジスタ）を示し、Ｐ１〜Ｐ３５，Ｐ６１〜Ｐ７４は
ＰチャネルＭＯＳ電界効果トランジスタ（ＰＭＯＳトラ
ンジスタ）を示す。また、Ｂ１〜Ｂ２２はＮＰＮ型バイ
ポーラトランジスタを示す。

【０００６】（１） 従来のＳＲＡＭの全体の概略構成
（図４５） 図４５は、ＢｉＭＯＳ技術を用いた従来の一般的なＳＲ
ＡＭ（Static RandomAccess Memory ）の概略的な構成
を示すブロック図である。

【０００７】メモリセルアレイ５１には、複数のワード
線および複数のビット線対が互いに交差するように配置
され、それらの交点にメモリセルが設けられる。

【０００８】ロウアドレスバッファ５２は、外部から与
えられるロウアドレス信号Ｘ０〜Ｘ７をロウデコーダ５
３に与える。ロウデコーダ５３は、ロウアドレス信号に
応答してメモリセルアレイ５１内の１つのワード線を選
択する。カラムアドレスバッファ５５は、外部から与え
られるカラムアドレス信号Ｙ０〜Ｙ６をカラムデコーダ
５６に与える。カラムデコーダ５６は、カラムアドレス
信号に応答してメモリセルアレイ５１内の１つのビット
線対を選択する。それにより、選択されたワード線と選
択されたビット線対との交点に設けられたメモリセルが
選択される。選択されたメモリセルにデータが書込ま
れ、あるいは、そのメモリセルに記憶されたデータが読
出される。

【０００９】Ｒ／Ｗ制御回路６２に外部から与えられる
ライトイネーブル信号／ＷＥおよびチップセレクト信号
／ＣＳがともに“Ｌ”になると、データの書込動作が行
なわれる。このとき、書込まれるべき入力データは入力
ピンＤＱに与えられる。この入力データが、データ入出
力バッファ５９およびＲ／Ｗ制御回路６２を介して書込
ドライバ６１に与えられ、メモリセルアレイ５１内の選
択されたメモリセルに書込まれる。書込動作が終了する
と、ビット線負荷回路６０によりメモリセルアレイ５１
内のビット線対が所定の電位に充電される。

【００１０】ライトイネーブル／ＷＥが“Ｈ”になる
と、データの読出動作が行なわれる。メモリセルアレイ
５１内の選択されたメモリセルに記憶されたデータが、
センスアンプ５８により検出および増幅され、データ入
出力バッファ５９を介して入出力ピンＤＱに出力され
る。

【００１１】図４５のＳＲＡＭでは、入力ピンおよび出
力ピンが共通になっている。また、歩留を向上させるた
めに、ロウリダンダンシ回路（ロウ救済回路）５４およ
びカラムリダンダンシ回路（カラム救済回路）５７のよ
うな冗長回路が設けられる。

【００１２】（２） 従来のＳＲＡＭの各部分の詳細な
構成 （ａ） 入力バッファ回路（図４６） 図４６は、図４５に示されるロウアドレスバッファ５
２、カラムアドレスバッファ５５およびＲ／Ｗ制御回路
６２に用いられるＴＴＬインタフェースの入力バッファ
回路を示す回路図である。

【００１３】高電位側電源端子（以下、電源端子と呼
ぶ）には電源電位Ｖｃｃが与えられ、低電位側電源端子
（以下、接地端子と呼ぶ）には接地電位ＧＮＤが与えら
れる。ＴＴＬインタフェースの半導体集積回路装置にお
いては、電源電位Ｖｃｃは５Ｖ、接地電位ＧＮＤは０Ｖ
に設定される。

【００１４】図４６において、入力端子Ｉ１とノードｎ
１との間に、トランジスタＰ１，Ｐ２，Ｎ１からなるＣ
ＭＯＳインバータ１０１が接続される。ノードｎ１と出
力ノードＯ２との間には、トランジスタＰ６１，Ｎ６１
からなるＣＭＯＳインバータ１２１およびトランジスタ
Ｐ６３，Ｎ６３からなるＣＭＯＳインバータ１２３が接
続される。ノードｎ１と出力ノードＯ１との間には、ト
ランジスタＰ６２，Ｎ６２からなるＣＭＯＳインバータ
１２２、トランジスタＰ６４，Ｎ６４からなるＣＭＯＳ
インバータ１２４およびトランジスタＰ６５，Ｎ６５か
らなるＣＭＯＳインバータ１２５が接続される。

【００１５】ＴＴＬインタフェースの場合、入力端子Ｉ
１に与えられる入力信号Ａの“Ｈ”レベルは２．２Ｖで
あり、“Ｌ”レベルは０．８Ｖである。したがって、入
力信号Ａの振幅はＣＭＯＳレベル（“Ｈ”＝５Ｖ，
“Ｌ”＝０Ｖ）と比べて小さく、かつ“Ｈ”電位が低
い。

【００１６】そのため、ＣＭＯＳインバータ１０１によ
り、次段の論理しきい値が１．５Ｖになるように調整が
行なわれる。１．５Ｖは２．２Ｖと０．８Ｖとの中間電
位である。

【００１７】具体的には、トランジスタＮ１のサイズが
大きくされる。また、ＣＭＯＳインバータ１２１，１２
２の次段の論理しきい値が５Ｖと０Ｖとの中間電位であ
る２．５Ｖになるように、トランジスタＮ６１，Ｎ６２
のサイズが大きくされる。

【００１８】ＣＭＯＳインバータ１２３，１２４，１２
５はドライバ回路として働き、次段に接続されるデコー
ダ回路を高速動作させる。

【００１９】図４６に示すように、ＣＭＯＳ回路で相補
な出力信号Ｂ，／Ｂを得るためには、１段のＣＭＯＳイ
ンバータ１２５が余分に必要となる。

【００２０】（ｂ） ＷＥバッファ回路（ライトイネー
ブルバッファ回路）（図４７，図４８） 図４７は、図４５に示されるＲ／Ｗ制御回路６２に含ま
れるＷＥバッファおよびその関連部分を示すブロック図
である。また、図４８は、ＷＥバッファの動作を説明す
るための波形図である。

【００２１】図４７および図４８を参照しながら、図４
５のＳＲＡＭの動作を説明する。ここでは、アドレス信
号と外部ライトイネーブル信号／ＷＥとが同じタイミン
グで切換わる（すなわちセットアップタイム＝０ｎｓ、
ホールドタイム＝０ｎｓとなる）最も厳しいタイミング
の場合の動作を考える。

【００２２】（サイクルＣＹ１の期間）サイクルＣＹ１
においてはライトイネーブル信号／ＷＥが“Ｌ”となる
ので、ＳＲＡＭは書込状態となる。書込状態のとき、内
部ライトイネーブル信号／ＩＷＥの立下がりは、ワード
線の切換わりよりも遅くする必要がある。なぜならば、
ワード線の切換わり前に内部ライトイネーブル信号／Ｉ
ＷＥが立下がると、アドレス信号Ａｎ−１で選択される
メモリセルにデータが書込まれる（誤書込み）ためであ
る。

【００２３】（サイクルＣＹ２の期間）サイクルＣＹ２
においてはライトイネーブル信号／ＷＥが“Ｈ”となる
ため、ＳＲＡＭは読出状態になる。読出状態のとき、内
部ライトイネーブル信号／ＩＷＥの立上がりは、ワード
線の切換わりより早くする必要がある。

【００２４】なぜならば、ワード線の切換わり前に内部
ライトイネーブル信号／ＩＷＥが立上がると、アドレス
信号Ａｎ＋１で選択されるメモリセルにデータが誤書込
みされる可能性があるからである。また、ビット線の
“Ｌ”レベルの電位が読出状態の電源電位Ｖｃｃに近い
電位まで回復する時間が、ワード線の切換わりの時間よ
りも遅れるので、読出時間すなわちアクセスタイムが長
くなるからである。

【００２５】したがって、内部ライトイネーブル信号／
ＩＷＥは、書込状態に入るアドレス変化には遅く応答
し、かつ読出状態に入るアドレス変化には速く応答する
ことが要求される。

【００２６】一方、出力バッファ回路を制御する内部ア
ウトプットイネーブル信号／ＩＯＥには、次に示すよう
に、全く逆の特性が要求される。

【００２７】（サイクルＣＹ１の期間）入力ピンと出力
ピンとが共通である場合には、入出力ピンＤＱは書込動
作時には入力ピンとして使用される。したがって、内部
アウトプットイネーブル信号／ＩＯＥを立上げることに
より出力バッファ回路をできるだけ速くディスエイブル
状態にしてハイインピーダンスにする必要がある。

【００２８】（サイクルＣＹ２の期間）一方、読出動作
時においては、内部アウトプットイネーブル信号／ＩＯ
Ｅを立下げることにより速く出力バッファ回路をイネー
ブル状態にすると、前のデータが一旦読出され、その後
真のデータが読出される。それにより、アクセスタイム
が長くなるという問題がある。

【００２９】したがって、内部アウトプットイネーブル
信号／ＩＯＥは、書込状態に入るアドレス変化には速く
応答し、かつ読出状態に入るアドレス変化には遅く応答
することが要求される。

【００３０】図４８に示されるように、ライトイネーブ
ル信号／ＷＥの立下がり時点ｔ１０から内部ライトイネ
ーブル信号／ＩＷＥの立下がり時点までの時間Ｔ１１は
長く設定し、ライトイネーブル信号／ＷＥの立上がり時
点ｔ１１から内部ライトイネーブル信号／ＩＷＥの立上
がり時点までの時間Ｔ１２は短く設定される。

【００３１】また、ライトイネーブル信号／ＷＥの立下
がり時点ｔ１０から内部アウトプットイネーブル信号／
ＩＯＥの立上がり時点までの時間Ｔ１３は短く設定さ
れ、ライトイネーブル信号／ＷＥの立上がり時点ｔ１１
から内部アウトプットイネーブル信号／ＩＯＥの立下が
り時点までの時間Ｔ１４は長く設定される。

【００３２】図４７に示されるように、ＷＥバッファ１
８ａはライトイネーブル信号／ＷＥを受け、それをＷＥ
波形整形回路１９ａおよびＯＥ波形整形回路２３ａに与
える。ＷＥ波形整形回路１９ａにより内部ライトイネー
ブル信号／ＩＷＥが得られ、ＯＥ波形整形回路２３ａに
より内部アウトプットイネーブル信号／ＩＯＥが得られ
る。ＷＥバッファ１８ａには、図４６に示される入力バ
ッファ回路が用いられる。

【００３３】（ｃ） ゲート回路（図４９〜図５１） 図４９はＣＭＯＳインバータ回路を示す回路図であり、
図５０はＢｉＣＭＯＳゲート回路を示す回路図である。

【００３４】図４９に示されるＣＭＯＳインバータ回路
は、ＰＭＯＳトランジスタＰ６６およびＮＭＯＳトラン
ジスタＮ６６を含む。トランジスタＰ６６は電源端子と
出力端子Ｏ２１との間に接続され、トランジスタＮ６６
は出力端子Ｏ２１と接地端子との間に接続される。トラ
ンジスタＰ６６，Ｎ６６のゲートは入力端子Ｉ２１に接
続される。

【００３５】図５０に示されるＢｉＣＭＯＳゲート回路
は、ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジス
タＮ１７，Ｎ１８，Ｎ１９およびバイポーラトランジス
タＢ７，Ｂ８を含む。

【００３６】トランジスタＰ１３は電源端子とノードｎ
２１との間に接続され、ノードｎ２１と接地端子との間
に接続される。トランジスタＮ１８は出力端子Ｏ２１と
ノードｎ２２との間に接続され、トランジスタＮ１７は
トランジスタＮ１９はノードｎ２２と接地端子との間に
接続される。トランジスタＰ１３，Ｎ１７，Ｎ１８のゲ
ートは入力端子Ｉ２１に接続され、トランジスタＮ１９
のゲートはノードｎ２１に接続される。

【００３７】トランジスタＢ７は電源端子と出力端子Ｏ
２１との間に接続され、トランジスタＢ８は出力端子Ｏ
２１と接地端子との間に接続される。トランジスタＢ７
のベースはノードｎ２１に接続され、トランジスタＢ８
のゲートはノードｎ２２に接続される。

【００３８】ＭＯＳＬＳＩでは、ＴＴＬとの互換性を考
慮して、電源電圧として５Ｖを使用している。また、電
源ノイズマージンを大きくし、ＭＯＳＦＥＴの性能を落
としたくない等の理由で、０．８μｍよりも大きいデザ
インルールを用いたＬＳＩでは、電源電圧として５Ｖを
使用している。

【００３９】ＭＯＳＦＥＴが微細化されると、ドレイン
近傍の電界が高くなり、チャネル中のキャリアが高電界
で加速される。それにより、そのキャリアが大きなエネ
ルギを得る。このようなキャリアは非常に高いエネルギ
を有するので、ホットキャリアと呼ばれている。

【００４０】このときに、インパクトイオン化が起こ
り、電子・正孔対が発生する。これらのホットキャリア
が酸化膜中にトラップされたり、表面準位を作ることに
より、トランジスタの特性が劣化する。これを、ホット
キャリアによるデバイス劣化と呼ぶ。

【００４１】ＮＭＯＳトランジスタの方がＰＭＯＳトラ
ンジスタよりもインパクトイオン化率が大きく、ソース
およびドレインの不純物プロファイルが急峻であり、ド
レイン近傍の電界が高い。そのため、ホットキャリアに
よるデバイス劣化は、ＮＭＯＳトランジスタの方が著し
い。

【００４２】したがって、高速化のために０．８μｍよ
りも小さいデザインルールを使用する場合には、ホット
キャリアによるデバイス劣化に対して何らかの対策をと
る必要がある。

【００４３】図５１は、ホットキャリアによるＭＯＳト
ランジスタの劣化を示し、（ａ）はＧｍの劣化率を示
し、（ｂ）はしきい値のシフト量を示す。図５１の
（ａ）および（ｂ）は、菅野卓雄監修，飯塚哲哉編，
「ＣＭＯＳ超ＬＳＩの設計」，培風館に示されている。

【００４４】図５１の（ａ）および（ｂ）から、ドレイ
ン電圧Ｖ_DSが大きくなるに従ってデバイスの劣化が大き
くなることがわかる。

【００４５】（ｄ） デコーダ回路（図５２） 図５２は、図４５に示されるロウデコーダ５３およびカ
ラムデコーダ５６に用いられるデコーダ回路の構成を示
す回路図である。

【００４６】図５２のデコーダ回路は、４つのＢｉＮＭ
ＯＳ・３ＮＡＮＤ回路２１１〜２１４および４つのＢｉ
ＣＭＯＳインバータ２４１〜２４４を含む。ＢｉＮＭＯ
Ｓ・３ＮＡＮＤ回路２１１〜２１４の各々はＰＭＯＳト
ランジスタＰ１４〜Ｐ１６、ＮＭＯＳトランジスタＮ２
０〜Ｎ２５およびバイポーラトランジスタＢ２３を含
む。ＢｉＣＭＯＳインバータ２４１〜２４４の各々の構
成は、図５０に示されるＢｉＣＭＯＳゲート回路の構成
と同様である。

【００４７】各ＢｉＮＭＯＳ・３ＮＡＮＤ回路の出力端
子Ｏ３１に、対応するＢｉＣＭＯＳインバータの入力端
子が接続される。ＢｉＮＭＯＳ・３ＮＡＮＤ回路２１１
〜２１４のノードｎ３１およびＢｉＣＭＯＳインバータ
２４１〜２４４のトランジスタＮ１３のソースは接地端
子に接続される。

【００４８】上述のようにデザインルールが厳しくなっ
た場合、図５２のデコーダ回路においても、ホットキャ
リアに対する何らかの対策をとる必要がある。

【００４９】（ｅ） 出力バッファ回路（図５３〜図５
８） 図５３は、ＴＴＬレベルの信号を出力するＢｉＣＭＯＳ
構成の半導体集積回路装置の一般的な構成を示す図であ
る。

【００５０】この半導体集積回路装置は、１チップ上に
データ発生回路３４０、出力制御回路３５０および出力
バッファ回路３００を含む。データ発生回路３４０は、
外部信号に応答して、互いに相補な２つのデータ信号を
データバスＤＢ１，ＳＢ２を介して出力制御回路３５０
に与える。出力制御回路３５０は、アウトプットイネー
ブル信号／ＯＥおよびデータ信号に応答して、出力バッ
ファ回路３００の入力端子Ｉ４１，Ｉ４２にプルアップ
制御信号ＣＴＬＨおよびプルダウン制御信号ＣＴＬＬを
与える。

【００５１】出力バッファ回路３００は、プルアップ回
路３０１およびプルダウン回路３０２を含む。プルアッ
プ回路３０１は電源端子と出力端子Ｏ４１との間に接続
されたバイポーラトランジスタＢ９を含む。プルダウン
回路３０２は出力端子Ｏ４１と接地端子との間に接続さ
れたＮＭＯＳトランジスタＮ６７を含む。トランジスタ
Ｂ９のベースは入力端子Ｉ４１に接続され、トランジス
タＮ６７のゲートは入力端子Ｉ４２に接続される。

【００５２】制御信号ＣＴＬＨが“Ｈ”になると、トラ
ンジスタＢ９のベース・エミッタ間電圧が上昇する。そ
れにより、トランジスタＢ９がオン状態となり、出力端
子Ｏ４１が電源端子に電気的に接続される。したがっ
て、出力端子Ｏ４１の電位は“Ｈ”に立上がる。

【００５３】逆に、制御信号ＣＴＬＬが“Ｈ”となる
と、トランジスタＮ６７がオン状態となる。それによ
り、出力端子Ｏ４１が接地端子に電気的に接続される。
したがって、出力端子Ｏ４１の電位は“Ｌ”に立下が
る。

【００５４】図５４に、プルアップ回路３０１の他の例
を示す。図５４の（ａ）のプルアップ回路３０１は、電
源端子と出力端子Ｏ４１との間に直列に接続されるバイ
ポーラトランジスタＢ９およびダイオードＤ６を含む。
トランジスタＢ９のベースには制御信号ＣＴＬＨが与え
られる。

【００５５】図５４の（ｂ）のプルアップ回路３０１
は、電源端子と出力端子Ｏ４１との間に接続されるＮＭ
ＯＳトランジスタＮ６８を含む。トランジスタＮ６８の
ゲートには制御信号ＣＴＬＨが与えられる。

【００５６】図５４の（ｃ）のプルアップ回路３０１
は、電源端子と出力端子Ｏ４１との間に接続されるＰＭ
ＯＳトランジスタＰ６７を含む。トランジスタＰ６７の
ゲートには制御信号ＣＴＬＨが与えられる。

【００５７】図５４の（ａ），（ｂ）のプルアップ回路
３０１においては、制御信号ＣＴＬＨが“Ｈ”になれ
ば、トランジスタＢ９，Ｎ６８およびダイオードＤ６が
オンとなり、出力端子Ｏ４１の電位が“Ｈ”に立上が
る。また、図５４の（ｃ）のプルアップ回路３０１にお
いては、制御信号ＣＴＬＨが“Ｌ”となれば、トランジ
スタＰ６７がオンとなり、出力端子Ｏ４１の電位が
“Ｈ”に立上がる。

【００５８】図５５に、プルダウン回路３０２の他の例
を示す。図５５の（ａ）のプルダウン回路３０２は、出
力端子Ｏ４１と接地端子との間に直列に接続されるＮＭ
ＯＳトランジスタＮ３１，Ｎ６９、およびこれらのトラ
ンジスタＮ３１，Ｎ６９に並列に接続されるバイポーラ
トランジスタＢ１０を含む。

【００５９】トランジスタＮ３１のゲートには制御信号
ＣＴＬＬが与えられ、トランジスタＮ６９のゲートは出
力端子Ｏ４１に接続される。トランジスタＢ１０のベー
スには、トランジスタＮ３１，Ｎ６９の接続点の電位が
与えられる。

【００６０】出力端子Ｏ４１の電位が“Ｈ”であるとき
には、トランジスタＮ６９がオンする。それにより、ト
ランジスタＢ１０のベース電位が“Ｌ”となり、出力端
子Ｏ４１はプルアップ回路により充電される。

【００６１】このとき、制御信号ＣＴＬＬが“Ｈ”とな
ると、トランジスタＮ３１がオンし、出力端子Ｏ４１の
電荷がトランジスタＢ１０のベースに供給される。その
結果、トランジスタＢ１０がオンし、出力端子Ｏ４１が
接地端子に電気的に接続される。したがって、出力端子
Ｏ４１の電位は“Ｌ”となる。

【００６２】図５５の（ｂ）のプルダウン回路３０２に
おいては、図５５の（ａ）に示されるトランジスタＮ６
９の代わりに抵抗Ｒ２が接続される。このプルダウン回
路３０２においても、制御信号ＣＴＬＬが“Ｈ”になる
と、出力端子Ｏ４１の電位が“Ｌ”となる。

【００６３】図５５の（ａ）のプルダウン回路３０２に
おいて、出力端子Ｏ４１の電位が“Ｈ”のときには、ト
ランジスタＮ６９がオン状態となって、トランジスタＢ
１０のベースが接地端子に電気的に接続される。そのた
め、このような期間にオフ状態であるべきトランジスタ
Ｎ３１から何らかの原因でトランジスタＢ１０のベース
に電流がリークした場合でも、このリーク電流はトラン
ジスタＮ６９を介して放電される。

【００６４】したがって、このようなリーク電流により
トランジスタＢ１０がわずかにオン状態となって、電源
端子からプルアップ回路およびトランジスタＢ１０を介
して接地端子に慣通電流が流れるという現象は回避され
る。

【００６５】同様に、図５５の（ｂ）のプルダウン回路
３０２においては、抵抗Ｒ２により、トランジスタＮ３
１のリーク電流がトランジスタＢ１０のベースに供給さ
れることが防止される。したがって、出力端子Ｏ４１の
電位が“Ｈ”である期間における慣通電流の発生が回避
される。

【００６６】図５６および図５７に出力制御回路３５０
の例を示す。図５６の（ａ）の出力制御回路３５０は、
反転入力型の２入力ＡＮＤゲート３５１，３５２を含
む。アウトプットイネーブル信号／ＯＥが“Ｌ”であれ
ば、制御信号ＣＴＬＨ，ＣＴＬＬのレベルは、それぞれ
データバスＤＢ１，ＤＢ２の電位により決定される。

【００６７】データバスＤＢ１，ＤＢ２の電位がそれぞ
れ“Ｌ”および“Ｈ”であれば、制御信号ＣＴＬＨ，Ｃ
ＴＬＬはそれぞれ“Ｈ”および“Ｌ”となる。逆に、デ
ータバスＤＢ１，ＤＢ２の電位がそれぞれ“Ｈ”および
“Ｌ”であれば、制御信号ＣＴＬＨ，ＣＴＬＬはそれぞ
れ“Ｌ”および“Ｈ”となる。

【００６８】したがって、データ発生回路により論理値
“０”に対応する“Ｌ”のデータ信号がデータバスＤＢ
２に与えられると、出力端子Ｏ４１の電位は“Ｌ”とな
る。逆に、データ発生回路により論理値“１”に対応す
る“Ｈ”のデータ信号がデータバスＤＢ２に与えられる
と、出力端子Ｏ４１の電位は“Ｈ”となる。すなわち、
出力端子Ｏ４１には、データ発生回路からデータバスＤ
Ｂ２に与えられたデータ信号が出力される。

【００６９】図５６の（ｂ）の出力制御回路３５０は、
入力反転型の２入力ＡＮＤゲート３５１，３５２および
インバータ３５３を含む。この出力制御回路３５０は、
単一のデータバスＤＢに接続される。アウトプットイネ
ーブル信号／ＯＥが“Ｌ”である期間、データバスＤＢ
にデータ発生回路から与えられるデータ信号が出力端子
Ｏ４１に出力される。

【００７０】図５７の出力制御回路３５０は、２入力Ｎ
ＡＮＤゲート３５４、入力反転型の２入力ＡＮＤゲート
３５２およびインバータ３５５を含む。アウトプットイ
ネーブル信号／ＯＥが“Ｌ”であると、制御信号ＣＴＬ
Ｈ，ＣＴＬＬの電位はともにデータバスＤＢの電位によ
って決定される。

【００７１】データバスＤＢの電位が“Ｈ”であれば、
制御信号ＣＴＬＨ，ＣＴＬＬはともに“Ｌ”となる。逆
に、データバスＤＢの電位が“Ｌ”であれば、制御信号
ＣＴＬＨ，ＣＴＬＬはともに“Ｈ”となる。

【００７２】したがって、データ発生回路からデータバ
スＤＢに“Ｈ”のデータ信号が与えられると、出力バッ
ファ回路３００のトランジスタＰ６７がオンし、トラン
ジスタＮ６７がオフする。その結果、出力端子Ｏ４１に
は“Ｈ”のデータ信号が出力される。同様に、データ発
生回路からデータバスＤＢに“Ｌ”のデータ信号が与え
られると、出力バッファ回路３００のトランジスタＰ６
７がオフし、トランジスタＮ６７がオンする。それによ
り、出力端子Ｏ４１には“Ｌ”のデータ信号が出力され
る。

【００７３】アウトプットイネーブル信号／ＯＥはデー
タ発生回路により発生されたデータ信号を外部に出力す
るか否かを指示する信号である。図５６の（ａ），
（ｂ）の出力制御回路３５０においては、アウトプット
イネーブル信号／ＯＥが“Ｈ”であると、制御信号ＣＴ
ＬＨ，ＣＴＬＬがともに“Ｌ”となる。そのため、出力
バッファ回路３００のトランジスタＢ９，Ｎ６７がオフ
し、出力端子Ｏ４１の出力インピーダンスが高くなる。

【００７４】図５７の出力制御回路３５０においてアウ
トプットイネーブル信号／ＯＥが“Ｈ”であると、制御
信号ＣＴＬＨが“Ｈ”となり、制御信号ＣＴＬＬが
“Ｌ”となる。そのため、出力バッファ回路３００のト
ランジスタＰ６７，Ｎ６７がオフし、出力端子Ｏ４１の
出力インピーダンスが高くなる。

【００７５】図５８は、図４５に示されるデータ入出力
バッファ５９に用いられる出力バッファ回路の構成を示
す回路図である。

【００７６】この出力バッファ回路は、トランジスタＰ
６８，Ｎ７０からなるＣＭＯＳインバータ３６０、トラ
ンジスタＰ６９，Ｐ７０，Ｎ７１，Ｎ７２からなるＣＭ
ＯＳ・２ＮＯＲ回路３７０、トランジスタＰ７１，Ｐ７
２，Ｎ７３，Ｎ７４からなるＣＭＯＳ・２ＮＯＲ回路３
８０およびトランジスタＢ９，Ｎ６７からなるＢｉＮＭ
ＯＳドライバ回路３００を含む。

【００７７】入力端子Ｉ５０には入力信号／ＳＡが与え
られる。この出力バッファ回路は、チップセレクト信号
ＣＳが“Ｌ”のときに出力イネーブル状態（読出状態）
となり、チップセレクト信号ＣＳが“Ｈ”のときに出力
ディスエイブル状態（書込状態）またはチップ非選択状
態となる。出力ディスエイブル状態またはチップ非選択
状態のときには、出力端子Ｏ５０は高インピーダンス状
態となる。この出力バッファ回路においては、バイポー
ラトランジスタＢ９により、出力信号の立上がりが高速
化されている。

【００７８】（ｆ） ビット線負荷回路（図５９〜図６
３） 図５９は、図４５に示されるメモリセルアレイ５１およ
びその周辺の構成を示す図である。

【００７９】複数のワード線ＷＬおよび複数のビット線
対ＢＬ，／ＢＬが互いに交差するように配置されてお
り、それらの交点にメモリセルＭＣが設けられている。

【００８０】各メモリセルＭＣは、たとえば図６０の
（ａ）または（ｂ）に示される構成を有する。図６０の
（ａ）のメモリセルは、ＮＭＯＳトランジスタＮ７５〜
Ｎ７８および負荷抵抗Ｒ６，Ｒ７を含む。図６０の
（ｂ）のメモリセルは、ＰＭＯＳトランジスタＰ７３，
Ｐ７４およびＮＭＯＳトランジスタＮ７５〜Ｎ７８を含
む。

【００８１】図５９において、各ビット線対ＢＬ，／Ｂ
Ｌにはビット線負荷回路４７０およびカラム選択回路４
８０が接続される。ビット線負荷回路４７０はライトデ
ータバスＷＢａ，ＷＢｂに接続される。カラム選択回路
４８０は、リードデータバスＲＢａ，ＲＢｂに接続され
る。ライトデータバスＷＢａ，ＷＢｂには書込ドライバ
４９０が接続され、リードデータバスＲＢａ，ＲＢｂに
はセンスアンプ４２０が接続される。

【００８２】ビット線負荷回路４７０は、カラム選択信
号Ｙｉ（ｉ＝１〜ｎ）とライトイネーブル信号ＷＥとの
論理積により得られる信号によって制御される。カラム
選択回路４８０は、カラム選択信号Ｙｉにより制御され
る。カラム選択回路４８０は、ビット線ＢＬ，／ＢＬ間
に生じた電位差をリードデータバスＲＢａ，ＲＢｂに伝
達する。センスアンプ４２０は、リードデータバスＲＢ
ａ，ＲＢｂの信号を増幅し、出力回路に与える。

【００８３】図６１は、外部ライトイネーブル信号／Ｗ
Ｅが“Ｌ”から“Ｈ”へと変化することによりＳＲＡＭ
が書込状態から読出状態へと変化する場合のビット線電
位の波形を示す。

【００８４】図６１においては、ライトイネーブル信号
／ＷＥと外部アドレス信号とが同時に変化する場合が示
される。ここでは、カラムアドレス信号が固定されてお
り、ロウアドレス信号のみが変化すると仮定する。

【００８５】書込動作時には、ビット線対ＢＬ，／ＢＬ
の一方の電位が書込レベルまで下げられる。ライトイネ
ーブル信号／ＷＥが立上がることにより書込動作が終了
すると、ビット線負荷回路４７０によりビット線が充電
される。

【００８６】図６１において、実線Ｌ５はビット線が急
速に充電され、正常な動作が行なわれる場合のビット線
電位を示す。書込動作終了後のビット線の充電がワード
線の切換わりに対して遅れると、図６１に破線Ｌ６で示
されるようにビット線電位の交差が遅れてアクセスの遅
延につながったり、一点鎖線Ｌ７で示すように、誤書込
みが発生する。

【００８７】図６２および図６３に、ビット線負荷回路
の詳細な回路構成を示す。図６２のビット線負荷回路
は、イコライズトランジスタＰ２８、プルアップトラン
ジスタＰ２９，Ｐ３０およびライトデータバスＷＢａ，
ＷＢｂの信号をビット線対ＢＬ，／ＢＬに伝達するトラ
ンスファーゲートトランジスタＮ４７，Ｎ４８を含む。

【００８８】入力端子Ｉ６１には、カラム選択信号とラ
イトイネーブル信号との論理積により得られる信号Ｙｉ
・ＷＥが与えられる。

【００８９】読出動作時には、信号Ｙｉ・ＷＥは“Ｌ”
となっている。そのため、トランジスタＰ２８〜Ｐ３０
はオンし、トランジスタＮ４７，Ｎ４８はオフしてい
る。選択されたメモリセルのセル電流がトランジスタＰ
２８〜Ｐ３０に流れることにより、ビット線ＢＬ，／Ｂ
Ｌ間に電位差が生じる。この電位差が図５９のカラム選
択回路４８０を介してリードデータバスＲＢａ，ＲＢｂ
に伝達される。イコライズトランジスタＰ２８は、ビッ
ト線電位の振幅を制限するために働いている。

【００９０】書込動作時には、信号Ｙｉ・ＷＥは“Ｈ”
となっている。そのため、トランジスタＰ２８〜Ｐ３０
はオフし、トランジスタＮ４７，Ｎ４８はオンしてい
る。ライトデータバスＷＢａ，ＷＢｂのいずれか一方の
電位が“Ｌ”となり、トランジスタＮ４７またはＮ４８
を介してそのライトデータバスのデータがビット線ＢＬ
または／ＢＬに伝達される。このとき、トランジスタＰ
２８〜Ｐ３０はオフしているので、ビット線負荷回路に
は書込電流が流れない。

【００９１】書込動作が終了すると、ライトデータバス
ＷＢａ，ＷＢｂの電位はいずれも“Ｈ”となる。“Ｌ”
となったビット線はトランジスタＮ４７またはＮ４８を
介して図５９の書込ドライバ４９０により充電される。
また、書込動作の終了により、信号Ｙｉ・ＷＥは“Ｌ”
に変化する。それにより、トランジスタＰ２８〜Ｐ３０
はオンし、これらのトランジスタＰ２８〜Ｐ３０によっ
てもビット線が充電される。

【００９２】図６３のビット線負荷回路においては、図
６２に示されるプルアップトランジスタＰ２９，Ｐ３０
の代わりに、プルアップトランジスタＮ７９，Ｎ８０が
設けられている。

【００９３】読出動作時には、信号Ｙｉ・ＷＥは“Ｌ”
となっている。そのため、トランジスタＰ２８はオン
し、トランジスタＮ４７，Ｎ４８はオフしている。選択
されたメモリセルのセル電流が、トランジスタＰ２８，
Ｎ７９，Ｎ８０に流れることにより、ビット線ＢＬ，／
ＢＬ間に電位差が生じる。この電位差が、図５９のカラ
ム選択回路４８０を介してリードデータバスＲＢａ，Ｒ
Ｂｂに伝達される。

【００９４】書込動作時には、信号Ｙｉ・ＷＥは“Ｈ”
となっている。そのため、トランジスタＰ２８はオフ
し、トランジスタＮ４７，Ｎ４８はオンしている。ライ
トデータバスＷＢａ，ＷＢｂのいずれか一方の電位が
“Ｌ”となり、トランジスタＮ４７またはＮ４８を介し
てそのライトデータバスのデータがビット線ＢＬまたは
／ＢＬに伝達される。このとき、トランジスタＰ２８は
オフしているが、トランジスタＮ７９，Ｎ８０はオンし
ている。したがって、ビット線負荷回路に書込電流が流
れる。

【００９５】書込動作が終了すると、ライトデータバス
ＷＢａ，ＷＢｂの電位がいずれも“Ｈ”となる。“Ｌ”
となったビット線は、トランジスタＮ７９またはＮ８０
およびトランジスタＮ４７またはＮ４８を介して図５９
の書込ドライバ４９０により充電される。また、書込動
作の終了により、信号Ｙｉ・ＷＥは“Ｌ”に変化する。
したがって、そのビット線は、トランジスタＰ２８によ
っても充電される。

【００９６】（ｇ） チップレイアウト（図６４〜図６
６） 図６４および図６５は、３２ＫＸ８ ＴＴＬ ＳＲＡＭ
のピン配置図を示す。図６４はコーナーパワーピンの例
を示し、図６５はデュアルセンターパワーピンの例を示
す。

【００９７】図６４のコーナーパワーピンでは、パッケ
ージのコーナーの１４番ピンおよび２８番ピンにそれぞ
れＧＮＤピンおよびＶＣＣピンが割当てられている。図
６５のデュアルセンターパワーピンでは、９番ピンおよ
び２５番ピンにＧＮＤピンが割当てられ、８番ピンおよ
び２４番ピンにＶＣＣピンが割当てられている。

【００９８】図６４および図６５のＳＲＡＭは、ピン配
置が異なるだけで動作は全く同じである。

【００９９】従来は、汎用のＳＲＡＭにおいては、図６
４に示されるようなコーナーパワーピンが多く使用され
てきた。しかし、センターパワーピンでは、ＧＮＤピン
およびＶＣＣピンのような電源ピンがパッケージの中央
に配置されているので、パッケージのフレームの配線お
よびチップ内の配線を含めて、電源配線の長さが短く、
電源配線のインピーダンス成分が小さい。そのため、セ
ンターパワーピンは、電源配線の電圧降下および出力ノ
イズを抑えることができるという特徴を有する。

【０１００】よって、近年、２５６Ｋビット以上の大容
量の多ビットの高速ＳＲＡＭを中心として、図６５に示
すようなセンターパワーピンの使用が増加している。

【０１０１】図６６は、センターパワーピンを使用した
ＳＲＡＭのチップ全体のレイアウトを示す図である。

【０１０２】図６６のＳＲＡＭは、４つの出力回路２９
１ａ〜２９４ａを含むＸ４構成のＳＲＡＭである。チッ
プＣＨ上にメモリセルアレイ１ａ，１ｂが配置され、分
割ワード線構成のグローバルロウデコーダ４がチップＣ
Ｈの中央部に配置されている。

【０１０３】ビット線負荷回路４７１，４７２はメモリ
セルアレイ１ａの一方の側部に配置され、カラム選択回
路４８１，４８２およびセンスアンプ４２１，４２２が
メモリセルアレイ１ａ，１ｂの他方の側部に配置されて
いる。

【０１０４】センターパワーピンでは、出力ピンが電源
ピンの両側に配置されているので、出力回路２９１ａ，
２９２ａはメモリセルアレイ１ａ，１ｂの一方の側部に
配置され、出力回路２９３ａ，２９４ａはメモリセルア
レイ１ａ，１ｂの他方の側部に配置される。

【０１０５】リードデータバスＲＢ１〜ＲＢ４はチップ
ＣＨ上の一方の側部に配置されている。メモリセルアレ
イ１ａ，１ｂから読出されたデータはセンスアンプ４２
１，４２２で増幅され、リードデータバスＲＢ１〜ＲＢ
４を介して出力回路２９１ａ〜２９４ａに伝達される。

【０１０６】（ｈ） シフトリダンダンシ回路（図６７
〜図６９） 冗長回路（リダンダンシ回路）は、不良ビットを予備の
ビットと置換することにより歩留の低下を防ぐために用
いられている。ＲＡＭの大容量化に従って、どのような
リダンダンシ方式を採用するかが重要な問題となってき
ている。

【０１０７】図６７に、シフトリダンダンシ方式の概念
図を示す。シフトリダンダンシ方式は、デコード経路の
途中に配置されたスイッチを切換えることにより、不良
ビットを順次隣接するビットと置換する方式である。

【０１０８】通常はカラムデコーダ４５０の出力Ｄ１〜
Ｄ４が、カラムリダンダンシ制御回路ＳＷ０のスイッチ
Ｓ１〜Ｓ４によりそれぞれカラムＣ１〜Ｃ４に接続され
る。各カラムは１組のビット線対およびそれに接続され
る複数のメモリセルを含む。もし、図６７に示すよう
に、左から２番目のカラムＣ２に不良ビットが存在する
ならば、スイッチＳ２〜Ｓ４を切換えることによって出
力Ｄ２〜Ｄ４がそれぞれカラムＣ３，Ｃ４および冗長カ
ラムＲＣ１に接続される。

【０１０９】図６８は、図６７のシフトリダンダンシ方
式の詳細な構成を示す回路図である。

【０１１０】ヒューズＦ１〜Ｆ３，ＦＥが接続状態であ
れば、トランジスタＮ６０はオフしている。したがっ
て、デコーダ出力Ｄ１，Ｄ２，Ｄ３はそれぞれカラムＣ
１，Ｃ２，Ｃ３に接続されている。ヒューズＦ２，ＦＥ
のみを切断すれば、デコーダ出力Ｄ１はカラムＣ１に接
続され、デコーダ出力Ｄ２，Ｄ３はそれぞれカラムＣ
３，Ｃ４に接続される。

【０１１１】このように、シフトリダンダンシ方式は次
の２つの特徴を有する。１つはリダンダンシ回路のプロ
グラム回路が非常に簡単であることである。もう１つ
は、選択される経路が変わらないので、不良ビットの置
換を行なっても、アクセスの遅延が全くないことであ
る。

【０１１２】図６９は、シフトリダンダンシ回路を含む
グローバルロウデコーダの一例を示す図である。

【０１１３】図６６に示すようにチップＣＨの中央部に
グローバルロウデコーダ４が配置されると、グローバル
ロウデコーダ４の左右にグローバルワード線が存在す
る。

【０１１４】図６９において、ロウリダンダンシ制御回
路５０はスイッチＳ１１〜Ｓ１３からなるスイッチ回路
ＳＷ１０を含む。グローバルロウデコーダ４の出力は、
スイッチＳ１１〜Ｓ１３を介して左のグローバルワード
線ＷＬ１〜ＷＬ３および右のグローバルワード線ＷＲ１
〜ＷＲ３にそれぞれ接続される。

【０１１５】たとえば、左の３番目のグローバルワード
線ＷＬ３に不良が存在するならば、スイッチＳ１３が冗
長グローバルワード線ＲＥＬ，ＲＥＲの側に切換えられ
る。それにより、３番目のグローバルワード線ＷＬ３，
ＷＲ３が冗長グローバルワード線ＲＥＬ，ＲＥＲで置換
される。

【０１１６】（３） 先行技術文献の引用 （ａ） 入力バッファ回路 特開昭６０−１４２６１８号、特開昭６２−２３０２２
１号および特開平２−２３７３１３号は、非反転信号と
反転信号との間の遅延時間の差をほぼなくすことにより
高速化が図られた入力バッファ回路を開示している。

【０１１７】（ｂ） 出力バッファ回路 特開昭６０−６８７１８号は、本出願の図５８に示され
る出力バッファ回路を開示している。

【０１１８】特開昭６１−１２５２２２号は、複数の出
力トランジスタを時間遅延をもってオンする技術を開示
している。

【０１１９】特開昭６２−４８８０６号は、第１の回路
および第２の回路の各トランジスタのターンオフのタイ
ミングが同時であり、ターンオンのタイミングをわずか
にずらすように異なった遅延量を有する出力バッファ回
路を開示している。

【０１２０】（ｃ） ビット線負荷回路 R.A. Kertis et al., “A 12-ns ECL I/O 256KX1-bit S
RAM Using a 1-μm BiCMOS Technology ”，IEEE J. So
lid-State Circuits, vol.23, No.5, pp.1048-1053,Oc
t.1988 は、ビット線負荷にバイポーラを用いて高速に
書込ビット線の充電を行なうことを開示している。

【０１２１】（ｄ） 半導体集積回路装置のアーキテク
チャ 特開昭６１−２８３１６２号および特開平２−２６６８
号（ＵＳＰ４，９８２，３７２号）は、メモリアレイブ
ロックの両側に複数のデコーダを配置し、一方側のデコ
ーダを１つおきの選択線に接続し、他方側のデコーダを
残りの１つおきの選択線に接続することを開示してい
る。

【０１２２】（ｅ） リダンダンシ回路 特公昭６１−３５６３６号、特開昭６１−６１３００号
および特願平１−１４２４５０号（対応のアメリカ出願
連続番号５００，９６５号）は、シフトリダンダンシを
開示している。

【０１２３】特開昭６２−２５０６００号は、デコーダ
の左右にリダンダンシ制御回路を配置することを開示し
ている。

【０１２４】A. Ohba et al., “A 7-ns 1-Mb BiCMOS E
CL SRAM with shift Redundancy ”，IEEE J.Solid-Sta
te Circuits, vol. 26, No.4, pp.507-512, Apr.1991
は、シフトリダンダンシを使用したＳＲＡＭを開示して
いる。

【０１２５】（ｆ） 特開昭６０−１７００９０号は、
ＢｉＣＭＯＳ ＳＲＡＭを開示している。

【０１２６】

【発明が解決しようとする課題】

（ａ） 入力バッファ回路 図４６に示す入力バッファ回路においては、出力信号Ｂ
が出力信号／ＢよりもＣＭＯＳインバータの１段分遅れ
るので、同じ速度の相補出力を得ることができない。

【０１２７】それにより、次段のデコーダ回路において
マルチセレクションを起こしやすいという問題がある。
このようなマルチセレクションによって非選択のメモリ
セルに誤書込みが行なわれ、あるいは、非選択のメモリ
セルから誤読出しが行なわれる可能性がある。

【０１２８】（ｂ） ＷＥバッファ回路 図４７に示される構成では、図４８に示されるタイミン
グの内部ライトイネーブル信号／ＩＷＥおよび内部アウ
トプットイネーブル信号／ＩＯＥを得るために、ＷＥバ
ッファ１８ａの出力信号をＷＥ波形整形回路１９ａおよ
びＯＥ波形整形回路２３ａで別々に波形整形する必要が
ある。

【０１２９】もし、ＷＥバッファにより、書込状態に入
るアドレス変化に遅く応答しかつ読出状態に入るアドレ
ス変化に速く応答する内部ライトイネーブル信号と、書
込状態に入るアドレス変化に速く応答しかつ読出状態に
入るアドレス変化に遅く応答する内部アウトプットイネ
ーブル信号を同時に実現することができると、動作速度
を高速化することが可能となる。

【０１３０】（ｃ） ゲート回路 図５０に示されるＢｉＣＭＯＳゲート回路またはＢｉＮ
ＭＯＳゲート回路において、高速化のためにデザインル
ールが厳しくなった場合には、ホットキャリアに対する
何らかの対策をとらなければならない。

【０１３１】（ｄ） デコーダ回路 図５２に示されるデコーダ回路において、高速化のため
にデザインルールが厳しくなった場合には、ホットキャ
リアに対する何らかの対策をとらなければならない。

【０１３２】（ｅ） 出力バッファ回路 図５３〜図５８に示される出力バッファ回路３００にお
いて、出力端子Ｏ４１の出力信号の立下がりを速くする
ためには、プルダウン回路３０２のトランジスタの電流
駆動能力を大きくする必要がある。

【０１３３】図５３、図５６の（ａ），（ｂ）、図５７
および図５８に示される出力バッファ回路では、ＮＭＯ
ＳトランジスタＮ６７のサイズを大きくすれば、電流駆
動能力が大きくなる。また、図５５の（ａ），（ｂ）に
示されるプルダウン回路３０２では、ＮＭＯＳトランジ
スタＮ３１のサイズを大きくして、バイポーラトランジ
スタＢ１０のコレクタ電流を大きくすれば電流駆動能力
が大きくなる。

【０１３４】しかしながら、プルダウン回路３０２のト
ランジスタの電流駆動能力を大きくすると、出力端子Ｏ
４１の電位が急速に変化し、出力端子Ｏ４１または接地
端子の電位が接地電位（約０Ｖ）を中心に振動するいわ
ゆるリンギングが生じる。このようなリンギングによ
り、常に接地電位を受けるべき他の回路が誤動作する可
能性がある。

【０１３５】また、出力端子Ｏ４１の電位が接地電位に
安定するまでの時間が長くなるので、半導体集積回路装
置に対するアクセス時間が長くなる。

【０１３６】さらに、ＮＭＯＳトランジスタのサイズを
大きくすると、このトランジスタのゲート電位の変化時
にこのトランジスタに流れる充放電電流が増大する。そ
の結果、ＮＭＯＳトランジスタの信号伝達時間が長くな
る。

【０１３７】バイポーラトランジスタの電流駆動能力は
ＭＯＳトランジスタの電流駆動能力よりも大きいので、
図５５の（ａ），（ｂ）に示されるプルダウン回路３０
２によれば、ＮＭＯＳトランジスタＮ３１のサイズをそ
れほど大きくしなくとも、出力信号の立下がり速度を向
上することができる。したがって、ＮＭＯＳトランジス
タの充放電電流の増大による動作速度の劣化は抑制され
る。

【０１３８】しかしながら、図５５の（ａ），（ｂ）の
プルダウン回路３０２においては、出力端子Ｏ４１の電
位が“Ｌ”となっているときに、ＮＭＯＳトランジスタ
Ｎ３１はオンしている。それにより、バイポーラトラン
ジスタＢ１０のベースとコレクタとが電気的に接続され
る。したがって、出力端子Ｏ４１と接地端子との間に
は、等価的にＰＮダイオードが接続されることになる。

【０１３９】このため、出力端子Ｏ４１から接地端子に
バイポーラトランジスタＢ１０を介して流れる電流の大
きさに依存して、出力端子Ｏ４１の電位が０Ｖよりも高
くなる。たとえば、バイポーラトランジスタＢ１０に８
ｍＡの電流が流れると、バイポーラトランジスタＢ１０
のベース・エミッタ間電圧は０．８Ｖとなる。したがっ
て、出力端子Ｏ４１の電位は０．８Ｖとなる。

【０１４０】入出力信号がＴＴＬレベルのＳＲＡＭで
は、８ｍＡの出力電流を駆動する出力バッファ回路の出
力電位は０．４Ｖ以下でなければならない。したがっ
て、図５５の（ａ），（ｂ）のプルダウン回路３０２が
用いられたＴＴＬ ＳＲＡＭによれば、データを高速に
出力することが可能となるが、このような規格を満たす
ことができない。

【０１４１】（ｆ） ビット線負荷回路 図６２に示されるビット線負荷回路では、書込動作時に
プルアップトランジスタＰ２９，Ｐ３０がオフするの
で、書込電流が流れない。しかしながら、書込動作終了
後に信号Ｙｉ・ＷＥにより制御されるプルアップトラン
ジスタＰ２９，Ｐ３０を介してビット線の充電を行なう
ので、ビット線の充電速度は遅い。

【０１４２】図６３に示されるビット線負荷回路では、
プルアップトランジスタＮ７９，Ｎ８０が書込動作時に
オフしないので、書込動作終了後のビット線の充電速度
が速い。しかしながら、書込動作時に大きな書込電流が
流れる。

【０１４３】（ｇ） チップレイアウト 図６６に示されるチップレイアウトでは、メモリセルア
レイ１ａ，１ｂの他方側に配置されたリードデータバス
ＲＢ１，ＲＢ２をメモリセルアレイ１ａ，１ｂの一方側
に設けられた出力回路２９１ａ，２９２ａに接続する必
要がある。そのため、リードデータバスＲＢ１，ＲＢ２
は、リードデータバスＲＢ３，ＲＢ４よりも、メモリセ
ルアレイ１ａ，１ｂのビット線方向の長さだけ長くな
る。その結果、アクセスに遅延が生じる。

【０１４４】（ｈ） シフトリダンダンシ回路 図６７に示されるシフトリダンダンシ回路では、連続し
た２ビットの不良を救済することができない。連続した
２ビットの不良は、２つのメモリセルにまたがって欠陥
が生じた場合に発生する。このような欠陥は比較的多く
生じるので、２ビット不良が救済できるか否かで、救済
率は大きく左右される。

【０１４５】図６９に示されるシフトリダンダンシ回路
では、たとえば、左の第３番目のグローバルワード線Ｗ
Ｌ３および右の第２番目のグローバルワード線ＷＲ２に
不良が生じた場合には、それらの不良の両方を救済する
ことができない。

【０１４６】冗長グローバルワード線の数を増やさず
に、左のグローバルワード線および右のグローバルワー
ド線の不良を別々に救済できるリダンダンシ方式が望ま
れる。

【０１４７】この発明の目的は、高速動作が可能な半導
体集積回路装置を得ることである。この発明の他の目的
は、同じ速度の相補出力が得られ、高速動作が可能な入
力バッファ回路を得ることである。

【０１４８】この発明の他の目的は、入力信号の第１の
論理レベルから第２の論理レベルへの変化に遅く応答し
かつ入力信号の第２の論理レベルから第１の論理レベル
への変化に速く応答する第１の出力信号および入力信号
の第１の論理レベルから第２の論理レベルへの変化に速
く応答しかつ入力信号の第２の論理レベルから第１の論
理レベルへの変化に遅く応答する第２の出力信号が得ら
れ、高速動作が可能な入力バッファ回路を得ることであ
る。

【０１４９】この発明の他の目的は、ホットキャリア耐
性が高く、かつ高速動作が可能なゲート回路を得ること
である。

【０１５０】この発明の他の目的は、ホットキャリア耐
性が高く、レイアウト面積が小さく、かつ高速動作が可
能なデコーダ回路を得ることである。

【０１５１】この発明の他の目的は、リンギングを発生
することなく、出力信号が所定の規格から外れることな
く、消費電力が低く、かつ高速動作が可能な出力バッフ
ァ回路を得ることである。

【０１５２】この発明の他の目的は、リンギングを発生
することなく、出力信号が所定の規格から外れることな
く、消費電力が低く、かつ出力信号の立上がりおよび立
下がりが速い出力バッファ回路を得ることである。

【０１５３】この発明の他の目的は、書込電流が流れ
ず、かつ書込終了後にビット線を高速に充電することが
できるビット線負荷回路を得ることである。

【０１５４】この発明の他の目的は、配線を短くするこ
とができ、高速動作が可能な半導体集積回路装置のアー
キテクチャを得ることである。

【０１５５】この発明の他の目的は、連続する２ビット
不良を救済することができ、かつ高速動作が可能なシフ
トリダンダンシ回路を得ることである。

【０１５６】この発明の他の目的は、第１および第２の
ブロック間に選択手段が配置された構成において、第１
および第２のブロックの各々で別々の不良を救済するこ
とができ、かつ高速動作が可能なシフトリダンダンシ回
路を得ることである。

【０１５７】

【課題を解決するための手段】

（１） 第１の発明に係る半導体集積回路装置は、入力
信号を受ける入力端子、第１および第２の出力端子、非
反転手段、反転手段、第１のプッシュプル手段、および
第２のプッシュプル手段を含む。

【０１５８】非反転手段は、バイポーラトランジスタお
よび電界効果トランジスタを含み、入力端子の入力信号
に応答する。反転手段は、電界効果トランジスタを含
み、入力端子の入力信号に応答する。第１のプッシュプ
ル手段は、バイポーラトランジスタを含み、非反転手段
の出力に応答して第１の出力信号を第１の出力端子に与
える。第２のプッシュプル手段は、バイポーラトランジ
スタを含み、反転手段の出力に応答して第１の出力信号
と相補な第２の出力信号を第２の出力端子に与える。

【０１５９】（２） 第２の発明に係る半導体集積回路
装置は、第１または第２の論理レベルの入力信号を受け
る入力端子、第１および第２の出力端子、非反転手段、
第１の反転手段、第２の反転手段、第１のプッシュプル
手段および第２のプッシュプル手段を含む。

【０１６０】非反転手段は、バイポーラトランジスタお
よび電界効果トランジスタを含み、入力端子の入力信号
に応答する。第１の反転手段は、電界効果トランジスタ
を含み、入力端子の入力信号に応答する。第２の反転手
段は、電界効果トランジスタを含み、入力端子の入力信
号に応答する。第１のプッシュプル手段は、バイポーラ
トランジスタを含み、非反転手段の出力および第１の反
転手段の出力に応答して第１の出力信号を第１の出力端
子に与える。第２のプッシュプル手段は、バイポーラト
ランジスタを含み、第２の反転手段の出力に応答して第
２の出力信号を第２の出力端子に与える。

【０１６１】第１の出力信号が入力信号の第１の論理レ
ベルから第２の論理レベルへの変化に遅く応答しかつ入
力信号の第２の論理レベルから第１の論理レベルへの変
化に速く応答し、第２の出力信号が入力信号の第１の論
理レベルから第２の論理レベルへの変化に速く応答しか
つ入力信号の第２の論理レベルから第１の論理レベルへ
の変化に遅く応答するように、非反転手段、第１の反転
手段および第２の反転手段の電界効果トランジスタの論
理しきい値が設定される。

【０１６２】（３） 第３の発明に係る半導体集積回路
装置は、入力信号を受ける入力端子、出力端子、論理手
段、プッシュプル手段、および電圧設定手段を含む。

【０１６３】論理手段は、第１導電チャネル型電界効果
トランジスタおよび第２導電チャネル型電界効果トラン
ジスタを含み、入力端子の入力信号に応答する。プッシ
ュプル手段は、論理手段の出力に応答するバイポーラト
ランジスタを含み、出力信号を出力端子に与える。電圧
設定手段は、論理手段の第１導電チャネル型電界効果ト
ランジスタのドレイン電圧を低く設定する。

【０１６４】（４） 第４の発明に係る半導体集積回路
装置は、入力信号をそれぞれ受ける複数の入力端子、複
数の論理ゲート手段、複数の論理ゲート手段に対応して
設けられた複数の出力端子、複数の論理ゲート手段に対
応して設けられた複数のプッシュプル手段、および電圧
設定手段を含む。

【０１６５】複数の論理ゲート手段の各々は、第１導電
チャネル型電界効果トランジスタおよび第２導電チャネ
ル型電界効果トランジスタを含み、予め定められた入力
信号に応答する。複数のプッシュプル手段の各々は、対
応する論理ゲート手段の出力に応答するバイポーラトラ
ンジスタを含み、対応する出力端子に出力信号を与え
る。電圧設定手段は、複数の論理ゲート手段に共通に設
けられ、複数の論理ゲート手段の各々の第１の導電チャ
ネル型電界効果トランジスタのドレイン電圧を低く設定
する。

【０１６６】（５） 第５の発明に係る半導体集積回路
装置は、第１または第２の論理レベルの入力信号を受け
る入力端子、出力端子、プッシュプル手段、および電界
効果トランジスタを含む。

【０１６７】プッシュプル手段は、入力端子の入力信号
の第２の論理レベルから第１の論理レベルへの切換わり
に応答して出力端子から所定の電位源に一定時間電流を
流すバイポーラトランジスタを含む。電界効果トランジ
スタは、バイポーラトランジスタの動作開始から一定時
間経過後に出力端子から所定の電位源に電流を流すよう
に動作する。

【０１６８】（６） 第６の発明に係る半導体集積回路
装置は、第１または第２の論理レベルの入力信号を受け
る入力端子、出力端子、第１および第２の電位源、プッ
シュプル手段、電界効果トランジスタ、および第３のバ
イポーラトランジスタを含む。

【０１６９】プッシュプル手段は、入力端子の入力信号
の第２の論理レベルから第１の論理レベルへの切換わり
に応答して出力端子から第２の電位源に電流を流す第１
のバイポーラトランジスタおよび入力端子の入力信号の
第１の論理レベルから第２の論理レベルへの切換わりに
応答して第１の電位源から出力端子に電流を流す第２の
バイポーラトランジスタを含む。電界効果トランジスタ
は、第１のバイポーラトランジスタの動作開始から一定
時間経過後に出力端子から第２の電位源に電流を流すよ
うに動作する。第３のバイポーラトランジスタは、第２
のバイポーラトランジスタの動作開始から一定時間経過
後に第１の電位源から出力端子に電流を流すように動作
する。

【０１７０】（７） 第７の発明に係る半導体集積回路
装置は、複数のビット線対、書込データを受ける書込デ
ータ線対、選択信号発生手段、複数のビット線負荷手
段、および書込信号発生手段を含む。

【０１７１】選択信号発生手段は、複数のビット線対を
それぞれ選択する複数の選択信号を発生する。複数のビ
ット線負荷手段は、複数のビット線対にそれぞれ設けら
れる。書込信号発生手段は、書込動作を指定する書込信
号を発生する。

【０１７２】複数のビット線負荷手段の各々は、第１の
充電手段、転送手段および第２の充電手段を含む。第１
の充電手段は、書込信号および対応する選択信号により
制御され、対応するビット線対を所定の電位に充電す
る。転送手段は、書込信号および対応する選択信号によ
り制御され、書込データ線対の書込データを対応するビ
ット線対に転送する。第２の充電手段は、書込データ線
対の電位により制御され、対応するビット線対を所定の
電位に充電する。

【０１７３】（８） 第８の発明に係る半導体集積回路
装置は、複数のビット線対、複数のビット線対の一方の
端部側に配置された複数の第１ビット線制御手段、およ
び複数のビット線対の他方の端部側に配置された複数の
第２のビット線制御手段を含む。

【０１７４】複数の第１のビット線制御手段の各々は、
ビット線対を所定の電位に充電する充電手段、ビット線
対に書込データを転送する第１の転送手段、およびビッ
ト線対の読出データを転送する第２の転送手段を含む。
複数の第２のビット線制御手段の各々は、ビット線対を
所定の電位に充電する充電手段、ビット線対に書込デー
タを転送する第１の転送手段、およびビット線対の読出
データを転送する第２の転送手段を含む。複数のビット
線対は、交互に第１のビット線制御手段および第２のビ
ット線制御手段に接続される。

【０１７５】（９） 第９の発明に係る半導体集積回路
装置は、複数の選択線、複数の選択線に隣接するように
配置される予備選択線、第１の選択手段、第２の選択手
段、第１の不良救済手段、および第２の不良救済手段を
含む。

【０１７６】第１の選択手段は、複数の選択線の一方の
端部側に配置され、複数の選択線のいずれかを選択す
る。第２の選択手段は、複数の選択線の他方の端部側に
配置され、複数の選択線のいずれかを選択する。複数の
選択線は、交互に第１および第２の選択手段に結合され
る。

【０１７７】第１の不良救済手段は、第１の選択手段に
結合される複数の選択線のいずれかに不良がある場合
に、第１の選択手段を順次隣接する選択線または予備選
択線に結合する。第２の不良救済手段は、第２の選択手
段に結合される複数の選択線のいずれかに不良がある場
合に、第２の選択手段を順次隣接する選択線または予備
選択線に結合する。

【０１７８】（１０） 第１０の発明に係る半導体集積
回路装置は、複数の選択線および予備選択線を含む第１
のブロック、複数の選択線および予備選択線を含む第２
のブロック、選択手段、第１の不良救済手段および第２
の不良救済手段を含む。

【０１７９】選択手段は、第１のブロックと第２のブロ
ックとの間に配置され、第１のブロック内の各選択線お
よび第２のブロック内の各選択線に選択信号を与える。

【０１８０】第１の不良救済手段は、第１のブロック内
の複数の選択線のいずれかに不良がある場合に、選択手
段の各選択信号を順次隣接する選択線または予備選択線
に与える。第２の不良救済手段は、第２のブロック内の
複数の選択線のいずれかに不良がある場合に、選択手段
の各選択信号を順次隣接する選択線または予備選択線に
与える。

【０１８１】

【作用】

（１） 第１の発明に係る半導体集積回路装置において
は、入力端子から第１の出力端子までの段数および入力
端子から第２の出力端子までの段数が同じになる。

【０１８２】また、第１および第２のプッシュプル手段
が高駆動力を有するバイポーラトランジスタを含む。

【０１８３】したがって、同じ速度の相補出力が得ら
れ、かつ高速動作が可能となる。 （２） 第２の発明に係る半導体集積回路装置において
は、非反転手段、第１および第２の反転手段、および第
１および第２のプッシュプル手段に含まれる電界効果ト
ランジスタの論理しきい値を調整することにより、入力
信号の第１の論理レベルから第２の論理レベルへの変化
に遅く応答しかつ入力信号の第２の論理レベルから第１
の論理レベルへの変化に速く応答する第１の出力信号、
および入力信号の第１の論理レベルから第２の論理レベ
ルへの変化に速く応答しかつ入力信号の第２の論理レベ
ルから第１の論理レベルへの変化に遅く応答する第２の
出力信号を同時に得ることができる。

【０１８４】また、第１および第２のプッシュプル手段
が、高駆動力のバイポーラトランジスタを含む。したが
って、高速動作が可能となる。

【０１８５】（３） 第３の発明に係る半導体集積回路
装置においては、電圧設定手段により、第１導電チャネ
ル型電界効果トランジスタのドレイン電圧が低減され
る。したがって、ホットキャリア耐性が向上し、信頼性
が高くなる。

【０１８６】また、プッシュプル手段が、高駆動力のバ
イポーラトランジスタを含む。したがって、高速動作が
可能となる。

【０１８７】（４） 第４の発明に係る半導体集積回路
装置においては、電圧設定手段により、各論理ゲート手
段の第１導電チャネル型電界効果トランジスタのドレイ
ン電圧が低減される。したがって、ホットキャリア耐性
が向上し、信頼性が高くなる。

【０１８８】また、電圧設定手段が、複数の論理ゲート
手段に共通に設けられている。したがって、レイアウト
面積の増加が抑えられる。

【０１８９】さらに、複数のプッシュプル手段が、高駆
動力のバイポーラトランジスタを含む。したがって、高
速動作が可能となる。

【０１９０】（５） 第５の発明に係る半導体集積回路
装置においては、入力信号の第２の論理レベルから第１
の論理レベルへの切換わりに応答してバイポーラトラン
ジスタが出力端子から所定の電位源に一定時間電流を流
し、バイポーラトランジスタの動作開始から一定時間経
過後に、電界効果トランジスタが出力端子から所定の電
位源に電流を流す。そのため、初めは、バイポーラトラ
ンジスタにより大きい電流が流れ、その後、電界効果ト
ランジスタにより小さい電流が流れる。

【０１９１】したがって、出力端子の電位は初めは急速
に変化し、その後緩やかに変化する。その結果、出力信
号に生じるリンギングが抑制され、かつ消費電力が低減
される。

【０１９２】また、電界効果トランジスタが設けられて
いるので、出力信号のレベルを所定の規格を満たすよう
に容易に設定することができる。

【０１９３】さらに、プッシュプル手段が、高駆動力の
バイポーラトランジスタを含むので、高速動作が可能と
なる。

【０１９４】（６） 第６の発明に係る半導体集積回路
装置においては、入力信号の第２の論理レベルから第１
の論理レベルへの切換わりに応答して第１のバイポーラ
トランジスタが出力端子から第２の電位源に電流を流
し、一定時間経過後に、電界効果トランジスタが出力端
子から第２の電位源に電流を流す。 また、入力信号の
第１の論理レベルから第２の論理レベルへの切換わりに
応答して第２のバイポーラトランジスタが第１の電位源
から出力端子に電流を流し、一定時間経過後に、第３の
バイポーラトランジスタが第１の電位源から出力端子に
電流を流す。したがって、出力端子の電位は初め急速に
変化し、その後、緩やかに変化する。

【０１９５】そのため、電流の時間的変化の割合が小さ
くなる。その結果、出力信号の立上がり時および立下が
り時に生じるリンギングが抑制され、消費電力が低減さ
れる。

【０１９６】また、電界効果トランジスタが設けられて
いるので、出力信号のレベルを所定の規格を満足するよ
うに容易に設定することができる。

【０１９７】さらに、プッシュプル手段が、高駆動力の
第１および第２のバイポーラトランジスタを含む。した
がって、出力信号の立上がり時および立下がり時に高速
動作が可能となる。

【０１９８】（７） 第７の発明に係る半導体集積回路
装置においては、各ビット線負荷手段に含まれる第１の
充電手段が書込信号および対応する選択信号により制御
されるので、書込電流が流れない。

【０１９９】また、各ビット線負荷手段に含まれる第２
の充電手段が書込データ線対の電位により制御されるの
で、書込終了後にビット線対を高速に充電することがで
きる。

【０２００】（８） 第８の発明に係る半導体集積回路
装置においては、複数のビット線対の一方の端部側に複
数の第１のビット線制御手段が配置され、複数のビット
線対の他方の端部側に複数の第２のビット線制御手段が
配置され、複数のビット線対が交互に第１のビット線制
御手段および第２のビット線制御手段に接続される。し
たがって、配線の長さが短くなり、アクセス速度が向上
する。

【０２０１】（９） 第９の発明に係る半導体集積回路
装置においては、第１の選択手段が複数の選択線の一方
の端部側に配置され、第２の選択手段が複数の選択線の
他方の端部側に配置され、複数の選択線が交互に第１お
よび第２の選択手段に結合される。また、第１および第
２の不良救済手段により第１および第２の選択手段と複
数の選択線および予備選択線との結合をシフトさせるこ
とができる。したがって、連続する２ビット不良をも救
済することができる。

【０２０２】ビット不良を救済した場合でも、アクセス
経路の長さが変わらないので、アクセスに遅延が生じな
い。その結果、高速動作が可能となる。

【０２０３】（１０） 第１０の発明に係る半導体集積
回路装置においては、第１のブロックと第２のブロック
との間に選択手段が配置され、第１および第２の不良救
済手段により選択手段の各選択信号と第１のブロック内
の各選択線または予備選択線との間の結合および選択手
段の各選択信号と第２のブロック内の各選択線または予
備選択線との間の結合をそれぞれ独立にシフトさせるこ
とが可能となる。したがって、第１および第２のブロッ
クの各々で独立に不良を救済することができる。

【０２０４】また、不良を救済したときにアクセス経路
の長さが変わらないので、アクセスに遅延が生じない。
したがって、高速動作が可能となる。

【０２０５】

【実施例】

（１） 実施例のＳＲＡＭの全体の概略構成（図１，図
２） 図１は、この発明の一実施例によるＳＲＡＭの全体の概
略構成を示すブロック図である。図２は、図１のＳＲＡ
Ｍの主要部の構成を詳細に示す図である。

【０２０６】メモリセルアレイ１は２５６列および１２
８行に配列された複数のメモリセルを含む。このメモリ
セルアレイ１は１６ブロックに分割されており、各ブロ
ックは２５６列および８行に配列されたメモリセルを含
む。

【０２０７】このＳＲＡＭには分割ワード線構成が用い
られている。メモリセルアレイ１には６４本のグローバ
ルワード線が配置されており、各グローバルワード線に
対応して複数のローカルワード線が配置されている。

【０２０８】ロウアドレスバッファ２は、ロウアドレス
信号Ｘ２〜Ｘ７を受け、それをロウプリデコーダ３に与
える。ロウプリデコーダ３は、そのロウアドレス信号を
プリデコードし、プリデコードされた信号をグローバル
ロウデコーダ４に与える。グローバルロウデコーダ４
は、プリデコードされた信号に応答して、メモリセルア
レイ１内の複数のグローバルワード線のいずれかを選択
する。

【０２０９】グローバルロウデコーダ４には、ロウリダ
ンダンシ回路（ロウ救済回路）５が接続されている。ロ
ーカルロウデコーダ６は、選択されたグローバルワード
線に対応する複数のローカルワード線のうちいずれかを
選択する。

【０２１０】ロウアドレスバッファ７は、ロウアドレス
信号Ｘ０，Ｘ１を受け、それをロウプリデコーダ８に与
える。ロウプリデコーダ８は、そのロウアドレス信号を
プリデコードし、それをブロック＆ロウデコーダ９に与
える。

【０２１１】カラムアドレスバッファ１０は、カラムア
ドレス信号Ｙ０〜Ｙ２を受け、それをカラムプリデコー
ダ１１に与える。カラムプリデコーダ１１は、そのカラ
ムアドレス信号をプリデコードし、プリデコードされた
信号をブロック＆カラムデコーダ１２に与える。

【０２１２】カラムアドレスバッファ１３は、カラムア
ドレス信号Ｙ３〜Ｙ６を受け、それをカラムプリデコー
ダ１４に与える。カラムプリデコーダ１４は、そのカラ
ムアドレス信号をプリデコードし、プリデコードされた
信号をブロック＆ロウデコーダ９およびブロックデコー
ダ１５に与える。

【０２１３】ブロック＆ロウデコーダ９の出力信号はロ
ーカルロウデコーダ６に与えられる。ブロックデコーダ
１５は、プリデコードされた信号をデコードし、デコー
ドされた信号をブロック＆カラムデコーダ１２、ブロッ
ク＆ＷＥデコーダ１６、ブロック＆データデコーダ１７
およびローカルセンスアンプ２７に与える。

【０２１４】ＷＥバッファ１８は、ライトイネーブル信
号／ＷＥを受け、それをＷＥ波形整形回路１９およびＯ
Ｅ波形整形回路２３に与える。ＣＳバッファ２０は、チ
ップセレクト信号／ＣＳを受け、それをＷＥ波形整形回
路１９およびＯＥ波形整形回路２３に与える。Ｄｉｎバ
ッファ２２は、入力データＤｉｎを受け、それを書込デ
ータ波形整形回路２１に与える。ＷＥ波形整形回路１９
の出力信号はブロック＆ＷＥデコーダ１６および書込デ
ータ波形整形回路２１に与えられる。書込データ波形整
形回路２１の出力信号はブロック＆データデコーダ１７
に与えられる。

【０２１５】ブロック＆ＷＥデコーダ１６の出力信号お
よびブロック＆データデコーダ１７の出力信号はビット
線負荷回路＆書込ドライバ２４に与えられる。ブロック
＆カラムデコーダ１２の出力信号は、カラムリダンダン
シ回路（カラム救済回路）２６を介してカラム選択回路
２５に与えられる。ローカルセンスアンプ２７は、メイ
ンセンスアンプ２８を介して出力回路２９に接続されて
いる。ＯＥ波形整形回路２３の出力信号は出力回路２９
に与えられる。出力回路２９からは出力データＤｏｕｔ
が得られる。

【０２１６】上記の各回路１〜２９は半導体チップＣＨ
上に形成されている。メモリセルアレイ１内のグローバ
ルワード線の選択はロウアドレス信号Ｘ２〜Ｘ７により
行なわれる。メモリセルアレイ１内のブロックの選択
は、カラムアドレス信号Ｙ３〜Ｙ６により行なわれる。
メモリセルアレイ１内の各ブロックの列の選択は、カラ
ムアドレス信号Ｙ０〜Ｙ２から作られるカラム選択信号
とブロック選択信号との論理積により行なわれる。メモ
リセルアレイ１内の各ブロック内のローカルワード線の
選択は、ブロック選択信号とロウアドレス信号Ｘ０，Ｘ
１とにより得られる信号と、グローバルワード線の選択
信号との論理積により行なわれる。

【０２１７】ライトデータバスおよびリードデータバス
の各々はグローバルデータバスＧＷＤ，ＧＲＤおよびロ
ーカルデータバスＬＷＤ，ＬＲＤに分離されている。各
ローカルデータバスＬＷＤ，ＬＲＤはメモリセルアレイ
１の各ブロックに対応して設けられる。ブロック選択信
号により選択されたブロックに対応するローカルデータ
バスＬＷＤ，ＬＲＤのみが活性化される。

【０２１８】図２を参照すると、読出動作時には、選択
されたカラム（列）に対応するカラム選択回路＆カラム
リダンダンシ回路２５，２６内のトランジスタ２５１，
２５２がオンし、トランジスタ２５３，２５４がオフす
る。それにより、ビット線対ＢＬ，／ＢＬの電圧振幅が
トランジスタ２５５，２５６のベースに伝達され、トラ
ンジスタ２５５，２５６によりローカルリードデータバ
スＬＲＤが駆動される。その結果、ローカル＆メインセ
ンスアンプ２７，２８によりビット線の電圧振幅が増幅
される。

【０２１９】選択されないカラムに対応するカラム選択
回路＆カラムリダンダンシ回路２５，２６内のトランジ
スタ２５１，２５２はオフし、トランジスタ２５３，２
５４はオンする。それにより、トランジスタ２５５，２
５６のベースは、選択されたカラムにおけるトランジス
タ２５５，２５６のベースの電位よりも低い電位に設定
される。

【０２２０】（２） 実施例のＳＲＡＭの各部分の詳細
な構成 （ａ） 入力バッファ回路（図３，図４） 図３および図４に示される入力バッファ回路は、図１の
ロウアドレスバッファ２，７、カラムアドレスバッファ
１０，１３、ＣＳバッファ２０およびＤｉｎバッファ２
２に用いられる。

【０２２１】まず、図３の入力バッファ回路を説明す
る。入力端子Ｉ１は入力信号Ａを受ける。入力端子Ｉ１
とノードｎ１との間には、トランジスタＰ１，Ｐ２，Ｎ
１からなるＣＭＯＳインバータが接続される。ノードｎ
１とノードｎ２との間には、トランジスタＢ１，Ｎ１か
らなるＢｉＮＭＯＳノンインバータ１０２が接続され、
ノードｎ１とノードｎ３との間には、トランジスタＰ
３，Ｎ３からなるＣＭＯＳインバータ１０３が接続され
る。

【０２２２】ノードｎ２とノードｎ４との間にはトラン
ジスタＰ４，Ｎ４からなるＣＭＯＳインバータ１０４が
接続され、ノードｎ３とノードｎ５との間には、トラン
ジスタＰ５，Ｎ５からなるＣＭＯＳインバータ１０５が
接続される。ノードｎ４と出力端子Ｏ１との間にはトラ
ンジスタＢ２，Ｎ６からなるＢｉＮＭＯＳプッシュプル
回路１０６が接続され、ノードｎ５と出力端子Ｏ２との
間には、トランジスタＢ３，Ｎ７からなるＢｉＮＭＯＳ
プッシュプル回路１０７が接続される。

【０２２３】トランジスタＢ２のベースおよびトランジ
スタＮ７のゲートはノードｎ４に接続され、トランジス
タＮ６のゲートおよびトランジスタＢ３のベースはノー
ドｎ５に接続される。

【０２２４】電源端子は電源電位Ｖｃｃを受け、接地端
子は接地電位ＧＮＤを受ける。ＴＴＬインタフェースの
半導体集積回路装置においては、電源電位Ｖｃｃは５
Ｖ、接地電位ＧＮＤは０Ｖに設定される。

【０２２５】ＣＭＯＳインバータ１０１においては、ト
ランジスタＮ１のサイズを大きくすることにより、論理
しきい値が調整される。

【０２２６】ＢｉＮＭＯＳノンインバータ１０２はＣＭ
ＯＳインバータ１０１の出力をそのまま伝達する。ＣＭ
ＯＳインバータ１０３はＣＭＯＳインバータ１０１の出
力を反転して伝達する。ＢｉＮＭＯＳプッシュプル回路
１０６，１０７はドライバ回路として働く。

【０２２７】入力信号Ａが“Ｈ”のとき、トランジスタ
Ｐ２がオフし、トランジスタＮ１，Ｎ２がオンする。そ
れにより、ノードｎ１の電位が“Ｌ”となる。したがっ
て、ノードｎ２の電位が“Ｌ”となり、ノードｎ３の電
位が“Ｈ”となる。それにより、ノードｎ４の電位が
“Ｈ”となり、ノードｎ５の電位が“Ｌ”となる。その
結果、出力端子Ｏ１の出力信号Ｂが“Ｈ”となり、出力
端子Ｏ２の出力信号／Ｂが“Ｌ”となる。

【０２２８】入力信号Ａが“Ｌ”のとき、トランジスタ
Ｐ２がオンし、トランジスタＮ１，Ｎ２がオフする。そ
れにより、ノードｎ１の電位が“Ｈ”となる。したがっ
て、ノードｎ２の電位が“Ｈ”となり、ノードｎ３の電
位が“Ｌ”となる。それにより、ノードｎ４の電位が
“Ｌ”となり、ノードｎ５の電位が“Ｈ”となる。その
結果、出力端子Ｏ１の出力信号Ｂが“Ｌ”となり、出力
端子Ｏ２の出力信号／Ｂが“Ｈ”となる。

【０２２９】図３の入力バッファ回路では、入力端子Ａ
から出力端子Ｏ１までの段数および入力端子Ａから出力
端子Ｏ２までの段数がともに４段となっているので、同
じ速度の相補出力が得られる。

【０２３０】また、入力バッファ回路の最終段がＢｉＮ
ＭＯＳプッシュプル回路１０６，１０７により構成され
るので、バイポーラトランジスタの高駆動力により高速
動作が達成される。

【０２３１】次に、図４の入力バッファ回路を説明す
る。図４の入力バッファ回路では、図３の入力バッファ
回路におけるＣＭＯＳインバータ１０４，１０５が削除
されており、代わりにトランジスタＰ６が接続されてい
る。

【０２３２】トランジスタＰ６がなければ、トランジス
タＢ３のベース電位の“Ｈ”レベルがＶｃｃ−ＶＢＥに
なる。ここで、ＶＢＥはバイポーラトランジスタのベー
ス・エミッタ間電圧である。トランジスタＰ６を設ける
ことにより、トランジスタＢ３のベース電位の“Ｈ”レ
ベルがＶｃｃに設定される。図４の入力バッファ回路の
動作は、図３の入力バッファ回路の動作と同様である。

【０２３３】（ｂ） ＷＥバッファ回路（図５〜図９） 図５および図９に示されるＷＥバッファ回路は、図１の
ＷＥバッファ１８に用いられる。

【０２３４】まず、図５のＷＥバッファ回路を説明す
る。入力端子Ｉ１１はライトイネーブル信号／ＷＥを受
ける。入力端子Ｉ１１とノードｎ１１との間には、トラ
ンジスタＰ７，Ｐ８，Ｎ８からなるＣＭＯＳインバータ
１０１が接続される。

【０２３５】ノードｎ１１とノードｎ１２との間には、
トランジスタＢ４，Ｎ１０からなるＢｉＮＭＯＳノンイ
ンバータ１０２が接続され、ノードｎ１１とノードｎ１
２との間には、トランジスタＰ９，Ｎ１２からなるＣＭ
ＯＳインバータ１１０が接続され、ノードｎ１１とノー
ドｎ１４との間には、トランジスタＰ１０，Ｎ１３から
なるＣＭＯＳインバータ１１１が接続される。

【０２３６】ノードｎ１１と接地端子との間にはトラン
ジスタＮ９が接続され、ノードｎ１２と接地端子との間
にはトランジスタＮ１１が接続される。トランジスタＰ
７，Ｎ９，Ｎ１１のゲートには信号ｎｃｓａが与えられ
る。

【０２３７】ノードｎ１２と出力端子Ｏ１１との間に
は、トランジスタＢ５，Ｎ１１からなるＢｉＮＭＯＳプ
ッシュプル回路１１２が接続され、ノードｎ１４と出力
端子Ｏ１２との間には、トランジスタＰ１２，Ｎ１５，
Ｂ６，Ｎ１６からなるＢｉＣＭＯＳプッシュプル回路１
１３が接続される。ノードｎ１２と電源端子との間には
トランジスタＰ１１が接続される。トランジスタＰ１１
のゲートおよびトランジスタＮ１４のゲートはノードｎ
１３に接続される。

【０２３８】出力端子Ｏ１１から出力信号ＷＥＡ１が得
られ、出力信号Ｏ１２から出力信号ＷＥＡ２が得られ
る。

【０２３９】ＣＭＯＳインバータ１１０のトランジスタ
Ｐ９のサイズを大きくし（駆動力を大きくする）、トラ
ンジスタＮ１２のサイズを小さくする（駆動力を小さく
する）ことにより、出力信号ＷＥＡ１の立上がり時点を
遅くし、かつ立下時点を速くする。

【０２４０】たとえば、トランジスタＰ９のゲート幅を
４０μｍに設定し、トランジスタＮ１２のゲート幅を５
μｍに設定する。

【０２４１】また、ＣＭＯＳインバータ１１１のトラン
ジスタＰ１０のサイズを小さくし（駆動力を小さくす
る）、トランジスタＮ１３のサイズを大きくし（駆動力
を大きくする）、さらにＢｉＣＭＯＳプッシュプル回路
１１３のトランジスタＰ１２のサイズを大きくし（駆動
力を大きくする）、トランジスタＮ１５，Ｎ１６のサイ
ズを小さくする（駆動力を小さくする）ことにより、出
力信号ＷＥＡ２の立上がり時点を速くし、かつ立下がり
時点を遅らせる。

【０２４２】たとえば、トランジスタＰ１０のゲート幅
を５μｍに設定し、トランジスタＮ１３のゲート幅を２
５μｍに設定し、トランジスタＰ１２のゲート幅を４０
μｍに設定し、トランジスタＮ１５，Ｎ１６のゲート幅
をそれぞれ５μｍおよび１０μｍに設定する。

【０２４３】図６に、上記のようにトランジスタのサイ
ズを設定した場合のライトイネーブル信号／ＷＥ、ノー
ドｎ１１，ｎ１２，ｎ１３，ｎ１４および出力信号ＷＥ
Ａ１，ＷＥＡ２の波形を示す。

【０２４４】図６に示すように、ライトイネーブル信号
／ＷＥの立下がり時点から出力信号ＷＥＡ１の立上がり
時点までの時間は１．５ｎｓとなり、ライトイネーブル
／ＷＥの立下がり時点から出力信号ＷＥＡ２の立上がり
時点までの時間は１ｎｓとなる。また、ライトイネーブ
ル／ＷＥの立上がり時点から出力信号ＷＥＡ１の立下が
り時点までの時間は０．７ｎｓとなり、ライトイネーブ
ル信号／ＷＥの立上がり時点から出力信号ＷＥＡ２の立
下がり時点までの時間は２．２ｎｓとなる。

【０２４５】図５のＷＥバッファ回路によると、図７に
示すように、ライトイネーブル信号／ＷＥの立下がり時
点ｔ０から出力信号ＷＥＡ１の立上がり時点までの時間
Ｔ１は長くなり、ライトイネーブル信号／ＷＥの立上が
り時点ｔ１から出力信号ＷＥＡ１の立下がり時点までの
時間Ｔ２は短くなる。また、ライトイネーブル信号／Ｗ
Ｅの立下がり時点ｔ０から出力信号ＷＥＡ２の立上がり
時点までの時間Ｔ３は短くなり、ライトイネーブル信号
／ＷＥの立上がり時点ｔ１から出力信号ＷＥＡ２の立下
がり時点までの時間Ｔ４は長くなる。

【０２４６】図５のＷＥバッファ回路は、チップセレク
ト信号／ＣＳに応答して制御される。チップセレクト信
号／ＣＳが“Ｌ”のときには、信号ｎｃｓａは“Ｌ”と
なり、ＷＥバッファ回路は入力バッファ回路として動作
する。

【０２４７】すなわち、ライトイネーブル信号／ＷＥが
立下がると、出力信号ＷＥＡ１および出力信号ＷＥＡ２
が立上がる。ライトイネーブル信号／ＷＥが立上がる
と、出力信号ＷＥＡ１および出力信号ＷＥＡ２が立下が
る。出力信号ＷＥＡ１，ＷＥＡ２の立上がりおよび立下
がりのタイミングは図７に示すとおりである。

【０２４８】チップセレクト信号／ＣＳが“Ｈ”のとき
には、信号ｎｃｓａは“Ｈ”となる。それにより、出力
信号ＷＥＡ１，ＷＥＡ２はともに“Ｌ”となる。この場
合、ＷＥバッファ回路は非選択状態となる。

【０２４９】図８に、図５のＷＥバッファ回路を用いた
ＷＥバッファ１８、ＷＥ波形整形回路１９およびＯＥ波
形整形回路２３を示す。

【０２５０】図８の構成においては、ＷＥバッファ１８
により図７に示されるタイミングの出力信号ＷＥＡ１，
ＷＥＡ２が得られ、出力信号ＷＥＡ１がＷＥ波形整形回
路１９に与えられ、出力信号ＷＥＡ２がＯＥ波形整形回
路２３に与えられる。波形整形回路１９の出力信号は内
部ライトイネーブル信号／ＩＷＥとしてブロック＆ＷＥ
デコーダ１６（図１）に与えられ、ＯＥ波形整形回路２
３の出力信号は内部アウトプットイネーブル信号／ＩＯ
Ｅとして出力回路２９（図１）に与えられる。

【０２５１】このように図５のＷＥバッファ回路を用い
ると、ＷＥバッファ１８において図７に示される出力信
号ＷＥＡ１，ＷＥＡ２が得られるので、誤書込みを防止
しつつアクセスタイムを短くすることが可能となる。

【０２５２】次に、図９のＷＥバッファ回路を説明す
る。図９のＷＥバッファ回路では、図５のＷＥバッファ
回路におけるトランジスタＰ１２，Ｎ１５が削除され、
トランジスタＢ６のベースがノードｎ１４に接続され、
かつトランジスタＮ１６のゲートがノードｎ１２に接続
されている。出力端子Ｏ１２からは出力信号ＷＥＡ２の
論理を反転させることにより得られる出力信号／ＷＥＡ
２が得られる。

【０２５３】図９のＷＥバッファ回路においても、ＣＭ
ＯＳインバータ１１１のＰＭＯＳトランジスタのサイズ
を小さくし（駆動力を小さくする）、ＮＭＯＳトランジ
スタのサイズを大きくする（駆動力を大きくする）こと
により、図７に示されるタイミングの出力信号／ＷＥＡ
２が得られる。

【０２５４】図９のＷＥバッファ回路において、信号ｎ
ｃｓａが“Ｈ”になると、出力信号ＷＥＡ１は“Ｌ”と
なり、出力信号／ＷＥＡ２は“Ｈ”となる。この場合、
ＷＥバッファ回路は非選択状態となる。

【０２５５】（ｃ） ゲート回路（図１０〜図１７） 図１０〜図１２に示されるＢｉＣＭＯＳゲート回路およ
び図１３〜図１５に示されるＢｉＮＭＯＳゲート回路
は、図１のデコーダ３，４，６，８，９，１１，１２，
１４〜１７および波形整形回路１９，２１，２３に用い
られる。

【０２５６】図１０のＢｉＣＭＯＳゲート回路が図５０
のＢｉＣＭＯＳゲート回路と異なるのは、ＣＭＯＳロジ
ックを構成するＮＭＯＳトランジスタＮ１７のソースと
接地端子との間にダイオードＤ１が接続される点であ
る。

【０２５７】図１１のＢｉＣＭＯＳゲート回路では、ノ
ードｎ２１とＮＭＯＳトランジスタＮ１７のドレインと
の間にダイオードＤ２が接続されている。

【０２５８】図１２のＢｉＣＭＯＳゲート回路では、Ｎ
ＭＯＳトランジスタＮ１７のソースと接地端子との間に
抵抗Ｒ１が接続されている。

【０２５９】図１０〜図１２のＢｉＣＭＯＳゲート回路
においては、トランジスタＮ１７のドレイン電圧が低減
されるので、ホットキャリア耐性を向上することができ
る。

【０２６０】なお、トランジスタＮ１７のソース電位が
ダイオードＤ１またはＤ２の順方向電圧Ｖｆだけ高くな
るので、トランジスタＮ１７の性能が若干落ちる。しか
しながら、このトランジスタＮ１７の役割はトランジス
タＢ７のベース電流を引抜く作用のみであるので、Ｂｉ
ＣＭＯＳゲートの速度性能は劣化しない。

【０２６１】図１０〜図１２のＢｉＣＭＯＳゲート回路
の動作原理は、図５０のＢｉＣＭＯＳゲート回路の動作
原理と全く同様である。

【０２６２】図１３〜図１５のＢｉＮＭＯＳゲート回路
では、図１０〜図１２のＢｉＣＭＯＳゲート回路におけ
るトランジスタＮ１９，Ｂ８が削除されている。

【０２６３】図１３のＢｉＮＭＯＳゲート回路では、ト
ランジスタＮ１７のソースと接地端子との間にダイオー
ドＤ１が接続されている。

【０２６４】図１４のＢｉＮＭＯＳゲート回路では、ノ
ードｎ２１とトランジスタＮ１７のドレインとの間にダ
イオードＤ２が接続されている。

【０２６５】図１５のＢｉＮＭＯＳゲート回路では、ト
ランジスタＮ１７のソースと接地端子との間に抵抗Ｒ１
が接続されている。

【０２６６】図１３〜図１５のＢｉＮＭＯＳゲート回路
の動作原理、作用および効果は、図１０〜図１２のＢｉ
ＣＭＯＳゲート回路の動作原理、作用および効果と全く
同様である。

【０２６７】図１０〜図１５のゲート回路はインバータ
であるが、同様の構成をＮＯＲ回路およびＮＡＮＤ回路
にも適用することができ、同様の効果が得られる。

【０２６８】（ｄ） デコーダ回路（図１６，図１７） 図１６および図１７に示されるデコーダ回路は、図１の
デコーダ３，４，６，８，９，１１，１２，１４〜１７
に用いられる。

【０２６９】図１６のデコーダ回路は、ＣＭＯＳ・３Ｎ
ＡＮＤ回路２１１〜２１４およびＢｉＣＭＯＳゲート回
路２０１〜２０４を含む。図１６のデコーダ回路が図５
２のデコーダ回路と異なるのは、ＣＭＯＳ・３ＮＡＮＤ
回路２１１〜２１４のノードｎ３１およびＢｉＣＭＯＳ
ゲート回路２０１〜２０４のノードｎ２３が共通のダイ
オードＤ１を介して接地端子に接続されている点であ
る。

【０２７０】図１６のデコーダ回路の動作原理は、図５
２のデコーダ回路の動作原理と全く同様である。たとえ
ば、ＣＭＯＳ・３ＮＡＮＤ回路２１１に与えられる３つ
の入力信号Ｖ１，Ｚ０，Ｚ４がすべて“Ｈ”になると、
ＢｉＣＭＯＳゲート回路２０１の出力信号ｗ１が“Ｈ”
となり、残りのＢｉＣＭＯＳゲート回路２１２〜２１４
の出力信号ｗ２，ｗ３，ｗ４は“Ｌ”となる。

【０２７１】図１６のデコーダ回路では、トランジスタ
Ｎ２２，Ｎ１７のドレイン電圧が低減されるので、ホッ
トキャリア耐性を向上することができる。

【０２７２】また、ダイオードＤ１が４組のＣＭＯＳ・
３ＮＡＮＤ回路２１１〜２１４および４組のＢｉＣＭＯ
Ｓゲート回路２０１〜２０４に共通に設けられているの
で、レイアウト面積の増大を抑えることができる。

【０２７３】また、ＢｉＣＭＯＳゲート回路２０１〜２
０４のバイポーラトランジスタＢ７，Ｂ８の高駆動力に
より、高速動作が達成される。

【０２７４】図１７のデコーダ回路は、ＢｉＣＭＯＳ・
２ＮＯＲ回路２２１〜２２４を含む。ＢｉＣＭＯＳ・２
ＮＯＲ回路２２１〜２２４の各々は、トランジスタＰ１
７，Ｐ１８，Ｎ２６〜Ｎ３０，Ｂ７，Ｂ８を含む。

【０２７５】図１７のデコーダ回路においても、ＢｉＣ
ＭＯＳ・２ＮＯＲ回路２２１〜２２４のノードｎ３２が
共通のダイオードＤ３を介して接地端子に接続されてい
るので、ＮＭＯＳトランジスタＮ２６，Ｎ２７のドレイ
ン電圧が低減される。したがって、ホットキャリア耐性
を向上させることが可能となる。

【０２７６】また、共通のダイオードＤ３が用いられる
ので、レイアウト面積の増大を抑えることができる。さ
らに、バイポーラトランジスタＢ７，Ｂ８の高駆動力に
より、高速動作が達成される。

【０２７７】（ｅ） 出力バッファ回路（図１８〜図２
４） 図１８〜図２４に示される出力バッファ回路は、図１の
出力回路２９に用いられる。

【０２７８】図１８〜図２２の出力バッファ回路３００
は、プルアップ回路３０１およびプルダウン回路３０２
を含む。プルアップ回路３０１の構成および動作は、図
５３に示されるプルアップ回路３０１の構成および動作
と同様である。

【０２７９】図１８の出力バッファ回路において、プル
ダウン回路３０２は、ＮＭＯＳトランジスタＮ３１，Ｎ
３２、バイポーラトランジスタＢ１０および遅延回路Ｄ
１を含む。出力端子Ｏ４１と接地端子との間にトランジ
スタＢ１０が接続される。出力端子Ｏ４１とトランジス
タＢ１０のベースとの間にトランジスタＮ３１が接続さ
れ、トランジスタＢ１０のベースと接地端子との間にト
ランジスタＮ３２が接続される。トランジスタＮ３１の
ゲートには制御信号ＣＴＬＬが与えられ、トランジスタ
Ｎ３２のゲートには遅延回路Ｄ１を介して制御信号ＣＴ
ＬＬが与えられる。

【０２８０】制御信号ＣＴＬＨが“Ｈ”であり、かつ制
御信号ＣＴＬＬが“Ｌ”であるときには、プルアップ回
路３０１により電源端子から出力端子Ｏ４１に電荷が供
給される。制御信号ＣＴＬＨが“Ｈ”から“Ｌ”に変化
し、制御信号ＣＴＬＬが“Ｌ”から“Ｈ”に変化する
と、まずトランジスタＮ３１がオンする。それにより、
出力端子Ｏ４１からトランジスタＢ１０のベースに電荷
が供給される。

【０２８１】制御信号ＣＴＬＬの立上がりから遅延回路
ＤＬ１における遅延時間が経過するまでの期間において
は、トランジスタＮ３２はオフ状態に保持される。この
ような期間においては、出力端子Ｏ４１からトランジス
タＮ３１に流れ込む電流はすべてトランジスタＢ１０の
ベースに供給される。そのため、トランジスタＢ１０は
制御信号ＣＴＬＬの立上がり時に即座にオンする。その
結果、出力端子Ｏ４１からトランジスタＢ１０を介して
接地端子に急速に電流が流れ、出力端子Ｏ４１の電位は
急速に低下する。

【０２８２】それにより、トランジスタＢ１０のベース
電位が低下し、トランジスタＢ１０のベース・エミッタ
間電圧が低下する。このベース・エミッタ間電圧の低下
によって、トランジスタＢ１０は次第にオフ状態にな
る。

【０２８３】一方、制御信号ＣＴＬＬの立上がりから遅
延回路ＤＬ１における遅延時間が経過すると、トランジ
スタＮ３２のゲート電位が“Ｈ”となる。それにより、
トランジスタＮ３２がオンする。ここで、遅延回路ＤＬ
１における遅延時間は、トランジスタＢ１０がオンする
ことにより出力端子Ｏ４１の電位がある程度低下するの
に要する時間に設定される。

【０２８４】その結果、出力端子Ｏ４１の電荷が、トラ
ンジスタＢ１０の代わりにトランジスタＮ３１，Ｎ３２
を介して接地端子に供給される。

【０２８５】ＭＯＳトランジスタの電流駆動能力はバイ
ポーラトランジスタの電流駆動能力よりも低いので、ト
ランジスタＢ１０がオフした後の期間においてトランジ
スタＮ３１，Ｎ３２を介して出力端子Ｏ４１から接地端
子に放電される電荷量は、オン状態のトランジスタＢ１
０を介して出力端子Ｏ４１から接地端子に放電される電
荷量よりも少ない。

【０２８６】したがって、制御信号ＣＴＬＬの立上がり
から遅延回路ＤＬ１における遅延時間が経過すると、出
力端子Ｏ４１から接地端子に放電される電荷量が減少
し、出力端子Ｏ４１の電位はそれまでよりも緩やかに低
下する。

【０２８７】次に、制御信号ＣＴＬＨが“Ｌ”から
“Ｈ”に変化し、かつ制御信号ＣＴＬＬが“Ｈ”から
“Ｌ”に変化する。それにより、トランジスタＮ３１は
即座にオフする。遅延回路ＤＬ１の出力はしばらく
“Ｈ”のままであるので、トランジスタＮ３２はオン状
態のままである。その結果、出力端子Ｏ４１と接地端子
との間の電流経路が即座に遮断され、出力端子Ｏ４１の
電位はプルアップ回路３０１によって迅速に“Ｈ”に立
上がる。

【０２８８】上記のように、図１８の出力バッファ回路
３００においては、制御信号ＣＴＬＬの立上がりに応答
して、初めは、電流駆動能力の大きいバイポーラトラン
ジスタＢ１０を介して出力端子Ｏ４１が放電される。し
たがって、出力端子Ｏ４１の電位の立下がりは急峻とな
る。その後、出力端子Ｏ４１の電位がある程度接地電位
に近づくと、電流駆動能力の小さいＮＭＯＳトランジス
タＮ３１，Ｎ３２を介して出力端子Ｏ４１が放電され
る。したがって、出力端子Ｏ４１の電位変化は緩やかと
なる。

【０２８９】そのため、出力端子Ｏ４１の電位が急速に
大きく変化することにより出力端子Ｏ４１または接地端
子に生じるリンギングが抑制される。

【０２９０】また、出力端子が最終的にＮＭＯＳトラン
ジスタＮ３１，Ｎ３２を介して接地端子に電気的に接続
されるので、出力端子Ｏ４１の電位は０Ｖに十分近い電
位に保持される。

【０２９１】飽和状態のバイポーラトランジスタに流れ
る電流と同じ大きさの８ｍＡの電流がＮＭＯＳトランジ
スタＮ３１，Ｎ３２を介して出力端子Ｏ４１から接地端
子に流れている場合の出力端子Ｏ４１の電位は、ＴＴＬ
ＳＲＡＭの規格で定められた範囲（０．４Ｖ以下）に
適合する。この特性は、電流駆動能力が小さく導通時の
ドレイン電位とソース電位との差が小さいというＭＯＳ
トランジスタの性質により得られる。

【０２９２】なお、出力バッファ回路３００を制御する
出力制御回路３５０（図５３参照）に与えられるアウト
プットイネーブル信号／ＯＥが“Ｈ”となり、制御信号
ＣＴＬＨ，ＣＴＬＬがともに“Ｌ”である期間には、図
５３の出力バッファ回路と同様に、出力端子Ｏ４１が電
源端子および接地端子から電気的に切断される。したが
って、半導体集積回路装置内で発生されたデータ信号は
出力端子Ｏ４１から出力されない。

【０２９３】図１９の出力バッファ回路３００において
は、トランジスタＢ１０と接地端子との間に抵抗Ｒ２が
接続される。抵抗Ｒ２の抵抗値は比較的大きい値に設定
される。その他の部分の構成は、図１８の出力バッファ
回路３００の構成と同様である。

【０２９４】図１８の出力バッファ回路３００において
は、制御信号ＣＴＬＨが“Ｈ”でありかつ制御信号ＣＴ
ＬＬが“Ｌ”である期間に、トランジスタＮ３１のドレ
インからトランジスタＢ１０のベースにリーク電流が供
給されると、トランジスタＢ１０が浅いオン状態とな
る。それにより、電源端子からトランジスタＢ９，Ｂ１
０を介して接地端子に慣通電流が流れる。このような慣
通電流により、出力バッファ回路３００の消費電力が増
大する。

【０２９５】図１９の出力バッファ回路３００では、制
御信号ＣＴＬＬが“Ｈ”に立上がってトランジスタＮ３
１がオンすると、出力端子Ｏ４１の電荷の一部がトラン
ジスタＮ３１および抵抗Ｒ２を介して接地端子に供給さ
れる。しかしながら、その電荷の量は極めて少ない。し
たがって、トランジスタＮ３１に流れる電流のほとんど
はトランジスタＢ１０のベースに供給される。その結
果、トランジスタＢ１０はオン状態となる。

【０２９６】図１９の出力バッファ回路３００において
も、以後、図１８の出力バッファ回路３００と同様に、
トランジスタＢ１０，Ｎ３１，Ｎ３２が動作することに
より、出力端子Ｏ４１の電位が初めは急速に低下し、そ
の後はゆっくりと低下する。

【０２９７】トランジスタＮ３１，Ｎ３２がともにオフ
状態であるべきときに、何らかの原因でトランジスタＢ
１０のベースに電荷が供給されても、この電荷は抵抗Ｒ
２を介して接地端子に徐々に放電される。したがって、
制御信号ＣＴＬＬが“Ｌ”である期間にトランジスタＮ
３１から電流がリークしても、トランジスタＢ１０はオ
ンしない。そのため、出力バッファ回路３００において
電源端子から接地端子に慣通電流は流れない。

【０２９８】図２０の出力バッファ回路３００において
は、制御信号ＣＴＬＨが遅延回路ＤＬ１およびインバー
タＧ１を介してトランジスタＮ３２のゲートに与えられ
る。それにより、トランジスタＮ３２は制御信号ＣＴＬ
Ｈにより制御される。その他の部分の構成は、図１８の
出力バッファ回路３００の構成と同様である。

【０２９９】制御信号ＣＴＬＨと制御信号ＣＴＬＬとは
互いに相補な信号である。そのため、インバータＧ１の
出力は、図１８の出力バッファ回路３００における遅延
回路ＤＬ１の出力と同一となる。したがって、図２０の
出力バッファ回路３００は、図１８の出力バッファ回路
３００と同様の動作を行ない、同様の効果が得られる。

【０３００】図２１および図２２の出力バッファ回路３
００においては、制御信号ＣＴＬＨ，ＣＴＬＬがともに
“Ｈ”から“Ｌ”に変化すると、出力端子Ｏ４１の電位
は“Ｈ”から“Ｌ”に変化する。また、制御信号ＣＴＬ
Ｈ，ＣＴＬＬがともに“Ｌ”から“Ｈ”に変化すると、
出力端子Ｏ４１の電位は“Ｌ”から“Ｈ”に変化する。

【０３０１】図２１の出力バッファ回路３００におい
て、プルダウン回路３０２はＰＭＯＳトランジスタＰ１
９、ＮＭＯＳトランジスタＮ３２，Ｎ３３、バイポーラ
トランジスタＢ１０、遅延回路ＤＬ１およびインバータ
Ｇ１を含む。

【０３０２】トランジスタＢ１０は出力端子Ｏ４１と接
地端子との間に接続される。トランジスタＰ１９は出力
端子Ｏ４１とトランジスタＢ１０のベースとの間に接続
され、トランジスタＮ３３はトランジスタＢ１０のベー
スと接地端子との間に接続される。トランジスタＮ３２
は出力端子Ｏ４１と接地端子との間に接続される。トラ
ンジスタＰ１９，Ｎ３３のゲートには制御信号ＣＴＬＬ
が与えられ、トランジスタＮ３２のゲートには遅延回路
ＤＬ１およびインバータＧ１を介して制御信号ＣＴＬＬ
が与えられる。

【０３０３】制御信号ＣＴＬＨ，ＣＴＬＬがともに
“Ｈ”から“Ｌ”に変化すると、トランジスタＰ１９が
オンし、トランジスタＮ３３がオフする。それにより、
出力端子Ｏ４１からトランジスタＰ１９を介してトラン
ジスタＢ１０のベースに電流が流れ込む。その結果、ト
ランジスタＢ１０がオン状態となり、出力端子Ｏ４１の
電荷が接地端子に供給される。したがって、出力端子Ｏ
４１の電位は急激に低下する。

【０３０４】制御信号ＣＴＬＬの立下がり直後には、イ
ンバータＧ１の出力は“Ｌ”であるので、トランジスタ
Ｎ３２はオフ状態のままである。制御信号ＣＴＬＬの立
下がりから遅延回路ＤＬ１における遅延時間が経過する
と、インバータＧ１の出力が“Ｈ”に立上がり、トラン
ジスタＮ３２がオンする。

【０３０５】遅延回路ＤＬ１およびインバータＧ１にお
ける信号遅延時間の和は、トランジスタＢ１０がオン状
態となることにより出力端子Ｏ４１の電位がある程度低
下するのに要する時間程度に設定される。

【０３０６】出力端子Ｏ４１の電位がある程度低下する
と、トランジスタＰ１９に流れる電流が減少し、トラン
ジスタＢ１０は、ベース電流の減少によって徐々にオフ
状態に近づく。トランジスタＰ１９のソース・ゲート間
電圧がトランジスタＰ１９のしきい値電圧以下になる
と、トランジスタＰ１９はオフする。それにより、トラ
ンジスタＢ１０はベース電流の消滅により完全にオフす
る。トランジスタＢ１０がオフすると、代わりにトラン
ジスタＮ３２がオンする。したがって、その後、出力端
子Ｏ４１の電位は、トランジスタＮ３２を介して接地端
子に供給される。その結果、出力端子Ｏ４１の電位はゆ
っくりと０．４Ｖ以下まで低下する。

【０３０７】制御信号ＣＴＬＨ，ＣＴＬＬがともに
“Ｌ”から“Ｈ”に変化すると、トランジスタＰ１９は
オフし、トランジスタＮ３３はオンする。それにより、
トランジスタＢ２にベース電流が供給されず、トランジ
スタＢ２はオフ状態になる。

【０３０８】制御信号ＣＴＬＬの立上がり直後には、イ
ンバータＧ１の出力はまだ“Ｈ”であるので、出力端子
Ｏ４１から接地端子にトランジスタＮ３２を介して若干
電流が流れる。しかし、プルアップ回路３１は、バイポ
ーラトランジスタＢ９によりトランジスタＮ３２に流れ
る電流よりも十分に大きい電流を電源端子から出力端子
Ｏ４１に供給する。

【０３０９】したがって、出力端子Ｏ４１の電位は、オ
ン状態のトランジスタＮ３２の影響をほとんど受けず
に、迅速に“Ｈ”に立上がる。

【０３１０】制御信号ＣＴＬＨが“Ｌ”となり、制御信
号ＣＴＬＬが“Ｈ”となると、トランジスタＮ３３がオ
ンし、トランジスタＢ９，Ｎ３２，Ｐ１９がオフする。
それにより、トランジスタＢ１０のベースに電流が供給
されず、トランジスタＢ１０もオフ状態にある。したが
って、出力端子Ｏ４１からデータ信号の出力が禁止され
る。

【０３１１】上記のように、図２１の出力バッファ回路
３００においては、出力端子Ｏ４１の電位が、ある程度
接地電位に近づくまでは急速に低下し、その後は、０．
４Ｖ以下までゆるやかに低下する。その結果、リンギン
グの発生が防止され、ＴＴＬＳＲＡＭの規格が満たされ
る。

【０３１２】図２２の出力バッファ回路３００におい
て、プルダウン回路３０２は、ＰＭＯＳトランジスタＰ
１９、ＮＭＯＳトランジスタＮ３２，Ｎ３４、バイポー
ラトランジスタＢ１０、抵抗Ｒ３、遅延回路ＤＬ１およ
びインバータＧ１を含む。

【０３１３】トランジスタＢ１０は出力端子Ｏ４１と接
地端子との間に接続される。トランジスタＮ３４は出力
端子Ｏ４１とトランジスタＢ１０のベースとの間に接続
され、抵抗Ｒ３はトランジスタＢ１０のベースと接地端
子との間に接続される。トランジスタＰ１９は出力端子
Ｏ４１とトランジスタＢ１０のベースとの間に接続さ
れ、トランジスタＮ３２はトランジスタＢ１０のベース
と出力端子との間に接続される。

【０３１４】トランジスタＰ１９のゲートには制御信号
ＣＴＬＬが与えられ、トランジスタＮ３２，Ｎ３４のゲ
ートには遅延回路ＤＬ１およびインバータＧ１を介して
制御信号ＣＴＬＬが与えられる。

【０３１５】図２２の出力バッファ回路３００において
も、制御信号ＣＴＬＨ，ＣＴＬＬがともに“Ｈ”から
“Ｌ”に変化すると、出力端子Ｏ４１の電位が“Ｈ”か
ら“Ｌ”に変化する。また、制御信号ＣＴＬＨ，ＣＴＬ
Ｌがともに“Ｌ”から“Ｈ”に変化すると、出力端子Ｏ
４１の電位が“Ｌ”から“Ｈ”に変化する。また、制御
信号ＣＴＬＨが“Ｌ”となり、制御信号ＣＴＬＬが
“Ｈ”となると、出力端子Ｏ４１からはデータ信号が出
力されない。

【０３１６】制御信号ＣＴＬＬが“Ｈ”から“Ｌ”に変
化すると、トランジスタＰ１９がオンし、出力端子Ｏ４
１からトランジスタＢ１０のベースおよび抵抗Ｒ３に電
流が流れる。抵抗Ｒ３の抵抗値は大きいので、抵抗Ｒ３
を介して接地端子に流れる電流は小さく、トランジスタ
Ｐ１９が出力端子Ｏ４１から引抜く電流のほとんどはト
ランジスタＢ１０のベースに供給される。

【０３１７】それにより、トランジスタＢ１０がオン
し、出力端子Ｏ４１の電荷が接地端子に急速に供給され
る。その結果、出力端子Ｏ４１の電位が急速に立下が
る。出力端子Ｏ４１の電位がある程度低い値になると、
トランジスタＰ１９のソース・ゲート間電圧の低下によ
り、トランジスタＢ１０のベースに供給される電流が減
少する。そのため、トランジスタＢ１０により出力端子
Ｏ４１から接地端子に供給される電荷量も減少する。

【０３１８】トランジスタＰ１９のソース・ゲート間電
圧がそのしきい値電圧以下になると、トランジスタＰ１
９がオフし、トランジスタＢ１０のベースに電流が供給
されなくなる。したがって、トランジスタＢ１０もオフ
する。

【０３１９】制御信号ＣＴＬＬの立下がり直後には、遅
延回路ＤＬ１の動作により、トランジスタＮ３２，Ｎ３
４はともにオフ状態となっている。しかし、その後、遅
延回路ＤＬ１およびインバータＧ１における信号遅延時
間の和に相当する時間が経過すると、インバータＧ１の
出力が“Ｈ”となり、トランジスタＮ３２，Ｎ３４がと
もにオンする。

【０３２０】遅延回路ＤＬ１およびインバータＧ１にお
ける信号遅延時間の和は、出力端子Ｏ４１の電位がある
程度低下してトランジスタＰ１９，Ｂ１０がオフするの
に要する時間程度に設定される。そのため、トランジス
タＢ１０がオフすると、代わりに流は小さく、トランジ
スタＰ１９が出力端子Ｏ４１から引抜く電流のほとんど
はトランジスタＢ１０のベースに供給される。

【０３２１】それにより、トランジスタＢ１０がオン
し、出力端子Ｏ４１の電荷が接地端子に急速に供給され
る。その結果、出力端子Ｏ４１の電位が急速に立下が
る。出力端子Ｏ４１の電位がある程度低い値になると、
トランジスタＰ１９のソース・ゲート間電圧の低下によ
り、トランジスタＢ１０のベースに供給される電流が減
少する。そのため、トランジスタＢ１０により出力端子
Ｏ４１から接地端子に供給される電荷量も減少する。

【０３２２】トランジスタＰ１９のソース・ゲート間電
圧がそのしきい値電圧以下になると、トランジスタＰ１
９がオフし、トランジスタＢ１０のベースに電流が供給
されなくなる。したがって、トランジスタＢ１０もオフ
する。

【０３２３】制御信号ＣＴＬＬの立下がり直後には、遅
延回路ＤＬ１の動作により、トランジスタＮ３２，Ｎ３
４はともにオフ状態となっている。しかし、その後、遅
延回路ＤＬ１およびインバータＧ１における信号遅延時
間の和に相当する時間が経過すると、インバータＧ１の
出力が“Ｈ”となり、トランジスタＮ３２，Ｎ３４がと
もにオンする。

【０３２４】遅延回路ＤＬ１およびインバータＧ１にお
ける信号遅延時間の和は、出力端子Ｏ４１の電位がある
程度低下してトランジスタＰ１９，Ｂ１０がオフするの
に要する時間程度に設定される。そのため、トランジス
タＢ１０がオフすると、代わりにトランジスタＮ３２，
Ｎ３４がオンする。

【０３２５】それにより、出力端子Ｏ４１の電荷は、そ
の後トランジスタＮ３２，Ｎ３４を介して接地端子にゆ
っくりと供給される。その結果、出力端子Ｏ４１の電位
は緩やかに低下し、０．４Ｖ以下になる。

【０３２６】制御信号ＣＴＬＬが“Ｌ”から“Ｈ”に変
化すると、トランジスタＰ１９がオフする。それによ
り、トランジスタＢ１０のベースには電流が供給されな
い。

【０３２７】制御信号ＣＴＬＬの立上がり直後には、イ
ンバータＧ１の出力がまだ“Ｈ”のままであるので、ト
ランジスタＮ３４はオン状態に保持される。しかし、ト
ランジスタＮ３４がオン状態である期間には、トランジ
スタＮ３２もオン状態であるので、出力端子Ｏ４１から
トランジスタＮ３４により引抜かれた電流は、トランジ
スタＮ３２を介してほとんど接地端子に流れ、トランジ
スタＢ１０のベースには供給されない。そのため、トラ
ンジスタＢ１０はオン状態にならない。

【０３２８】制御信号ＣＴＬＬの立上がりから遅延回路
ＤＬ１およびインバータＧ１における信号遅延時間の和
に相当する時間が経過すると、インバータＧ１の出力が
“Ｌ”となる。それにより、トランジスタＮ３２，Ｎ３
４がともにオンし、トランジスタＢ１０のベースと出力
端子Ｏ４１との間の電流経路が完全に遮断される。

【０３２９】したがって、出力端子Ｏ４１の電位は、制
御信号ＣＴＬＨの立上がりに応答して迅速に“Ｈ”に立
上がる。

【０３３０】図２２の出力バッファ回路３００では、制
御信号ＣＴＬＨ，ＣＴＬＬがともに“Ｈ”である期間
に、トランジスタＰ１９，Ｎ３４から電流がリークして
も、このリーク電流は抵抗Ｒ３を介して接地端子に流れ
る。そのため、リーク電流によりトランジスタＢ１０が
わずかにオン状態となることが防止される。

【０３３１】図２０〜図２２の出力バッファ回路３００
において、インバータＧ１の信号遅延時間が、トランジ
スタＢ１０により出力端子Ｏ４１の電位が“Ｈ”からあ
る程度低い電位まで低下されるのに要する時間程度であ
れば、遅延回路Ｄ１は除去されてもよい。

【０３３２】図１８〜図２２の出力バッファ回路３００
のプルアップ回路３０１の構成は、制御信号ＣＴＬＨに
より出力端子Ｏ４１の電位の立上げが指示されたとき
に、出力端子Ｏ４１を電源端子と電気的に接続すること
ができるような構成であれば他の構成でもよい。また、
図５３に示される出力制御回路３５０の構成も、プルア
ップ回路３０１およびプルダウン回路３０２の構成に応
じて適宜選択することができる。

【０３３３】図２３の出力バッファ回路は、レベル変換
回路３２０、出力制御回路３３０および出力ドライバ回
路３１０を含む。レベル変換回路３２０は、ＣＭＯＳカ
レントミラー回路３２１，３２２、およびＢｉＮＭＯＳ
ドライバ３２３，３２４およびＮＭＯＳトランジスタＮ
４０，Ｎ４１を含む。出力制御回路３３０は、ＢｉＮＭ
ＯＳ・２ＮＯＲ回路３３１，３３２、ＮＭＯＳトランジ
スタＮ４２，Ｎ４３およびＰＭＯＳ直列回路３３３，３
３４を含む。出力ドライバ回路３１０は、バイポーラプ
ルアップ回路３１１、ＢｉＮＭＯＳプルダウン回路３１
２およびＮＭＯＳトランジスタＮ４４を含む。

【０３３４】入力端子Ｉ５１，Ｉ５２は入力信号／Ｓ
Ａ，ＳＡをそれぞれ受ける。ＣＭＯＳカレントミラー回
路３２１はトランジスタＰ２０，Ｐ２１，Ｎ３４，Ｎ３
５を含み、ＣＭＯＳカレントミラー回路３２２はトラン
ジスタＰ２２，Ｐ２３，Ｎ３６，Ｎ３７を含む。ＣＭＯ
Ｓカレントミラー回路３２１，３２２は、小振幅（０．
８Ｖ〜１．２Ｖ程度）の入力信号（センスアンプ出力）
／ＳＡ，ＳＡをＭＯＳレベル（０〜５Ｖ）の信号にレベ
ル変換し、それをノードｎ５１，ｎ５２に出力する。

【０３３５】ＢｉＮＭＯＳドライバ３２３はトランジス
タＢ１１，Ｎ３８を含み、ＢｉＮＭＯＳドライバ３２４
はトランジスタＢ１２およびＮ３９を含む。ＢｉＮＭＯ
Ｓドライバ３２３，３２４は、次段のＢｉＮＭＯＳ・２
ＮＯＲ回路３３１，３３２を高速動作させるためのドラ
イバとして働く。

【０３３６】トランジスタＮ４０，Ｎ４１，Ｎ４２，Ｎ
４３は、アウトプットイネーブル信号／ＯＥが“Ｈ”の
とき（出力ディスエイブル状態）オンし、ＣＭＯＳカレ
ントミラー回路３２１，３２２およびＢｉＮＭＯＳドラ
イバ３２３，３２４の出力をともに“Ｌ”にする。

【０３３７】ＢｉＮＭＯＳ・２ＮＯＲ回路３３１，３３
２は、次段の出力ドライバ回路３１０を高速動作させる
ために、ＢｉＮＭＯＳゲートにより構成される。また、
それらは、アウトプットイネーブル信号／ＯＥにより出
力をイネーブルおよびディスエイブル状態にするため
に、２入力ＮＯＲ構成を有する。

【０３３８】なお、ＢｉＮＭＯＳ・２ＮＯＲ回路３３
１，３３２の代わりに、ＣＭＯＳ・２ＮＯＲ回路または
ＢｉＣＭＯＳ・２ＮＯＲ回路を用いてもよい。

【０３３９】ＰＭＯＳ直列回路３３３はトランジスタＰ
２４，Ｐ２５を含み、ＰＭＯＳ直列回路３３４はトラン
ジスタＰ２６，Ｐ２７を含む。ＰＭＯＳ直列回路３３
３，３３４は、ノードｎ５５，ｎ５６の“Ｈ”の電位を
電源電位Ｖｃｃまで上げるために設けられている。

【０３４０】“Ｈ”の電位を電源電位Ｖｃｃまで上げる
のは、出力端子Ｏ５１の出力信号の“Ｈ”の電位
（Ｖ_OH）を２．４Ｖ以上にするためである。もしＰＭＯ
Ｓ直列回路３３３，３３４がないと、Ｖｃｃ＝４．５Ｖ
のとき、Ｖ_OH＝Ｖｃｃ−３Ｖ_BE＝４．５−３・０．８＝
２．１［Ｖ］となる。そのため、Ｖ_OHが２．４Ｖ以上で
あるという規格を満たさない。

【０３４１】プルアップ回路３１１はトランジスタＢ１
３，Ｂ１４およびダイオードＤ４を含み、プルダウン回
路３１２はトランジスタＮ４５，Ｎ４６，Ｂ１５を含
む。

【０３４２】プルアップ側バイポーラトランジスタＢ１
４はノードｎ５４の出力信号を受けてオンまたはオフす
る。プルアップ側バイポーラトランジスタＢ１３は、ノ
ードｎ５５の出力信号を受けてオンまたはオフする。し
たがって、トランジスタＢ１４の方がトランジスタＢ１
３よりも早くオンし、それらのトランジスタＢ１３，Ｂ
１４がオンするタイミングが互いにずれる。

【０３４３】その結果、電流の時間変化ｄｉ／ｄｔを小
さくすることができる。ノイズ電圧Ｖは、Ｖ＝Ｌ・ｄｉ
／ｄｔで表わされるので、ノイズ電圧Ｖを小さくするこ
とができる。ここで、Ｌはインダクタンスを表わす。

【０３４４】ダイオードＤ４は、出力端子Ｏ５１の
“Ｈ”の電位Ｖ_OHを１Ｖ_BE（０．８Ｖ）だけ小さくする
ために用いられる。出力振幅が小さくなると、出力信号
の“Ｈ”から“Ｌ”への切換わりが速くなる。

【０３４５】プルダウン側ＮＭＯＳトランジスタＮ４５
はノードｎ５３の電位を受けてオンまたはオフし、プル
ダウン側バイポーラトランジスタＢ１５はノードｎ５７
の電位を受けてオンまたはオフする。トランジスタＮ４
６は、トランジスタＢ１５のベース電流を引抜くために
用いられる。

【０３４６】トランジスタＮ４４はノードｎ５６の電位
を受けてオンまたはオフする。したがって、トランジス
タＢ１５は、トランジスタＮ４４よりも早くオンし、ト
ランジスタＢ１５とトランジスタＮ４４がオンするタイ
ミングがずれる。したがって、ｄｉ／ｄｔが小さくな
り、ノイズ電圧が低減される。

【０３４７】トランジスタＮ４４は、出力端子Ｏ５１の
“Ｌ”の電位Ｖ_OLを０．４Ｖ以下にするために用いられ
る。もし、トランジスタＮ４４がないと、“Ｌ”の電位
Ｖ_OLはトランジスタＢ１５のベース・エミッタ間電圧Ｖ
_BE（０．８Ｖ）だけ高くなる。したがって、“Ｌ”の電
位Ｖ_OLが０．４Ｖよりも大きくなり、規格を満たさなく
なる。

【０３４８】以上の構成により、高速動作が可能でかつ
出力ノイズの発生が抑制された出力バッファ回路が得ら
れる。

【０３４９】図２４の出力バッファ回路においては、図
２３の出力バッファ回路におけるプルアップ側バイポー
ラトランジスタＢ１４が削除され、かつトランジスタＮ
４６がＣＭＯＳインバータ３１５により制御される。図
２４の出力バッファ回路の動作および各回路の役割は、
図２３の出力バッファ回路と同様である。

【０３５０】（ｆ） ビット線負荷回路（図２５〜図３
３） 図２５〜図３２のビット線負荷回路は、図１に示される
ビット線負荷回路＆書込ドライバ２４に用いられる。

【０３５１】図２５のビット線負荷回路は、イコライズ
トランジスタＰ２８、プルアップトランジスタＰ２９，
Ｐ３０，Ｎ４９，Ｎ５０、トランスファーゲートトラン
ジスタＮ４７，Ｎ４８を含む。

【０３５２】トランジスタＰ２８はビット線ＢＬ，／Ｂ
Ｌ間に接続され、トランジスタＰ２９は電源端子とノー
ドｎ６１との間に接続され、トランジスタＰ３０は電源
端子ノードｎ６２との間に接続される。トランジスタＮ
４７はノードｎ６１とライトデータバスＷＢａとの間に
接続され、トランジスタＮ４８はノードｎ６２とライト
データバスＷＢｂとの間に接続される。トランジスタＮ
４９は電源端子とノードｎ６１との間に接続され、トラ
ンジスタＮ５０は電源端子とノードｎ６２との間に接続
される。

【０３５３】トランジスタＰ２８〜Ｐ３０，Ｎ４７，Ｎ
４８のゲートは入力端子Ｉ６１に接続される。トランジ
スタＮ４９のゲートはライトデータバスＷＢａに接続さ
れ、トランジスタＮ５０のゲートはライトデータバスＷ
Ｂｂに接続される。

【０３５４】読出動作時には、信号Ｙｉ・ＷＥは“Ｌ”
となる。それにより、トランジスタＰ２８〜Ｐ３０がオ
ンし、トランジスタＮ４７，Ｎ４８がオフする。このと
き、ライトデータバスＷＢａ，ＷＢｂはともに“Ｈ”で
あるので、トランジスタＮ４９，Ｎ５０のゲート電位は
電源電位Ｖｃｃとなっている。

【０３５５】しかし、ビット線ＢＬ，／ＢＬがトランジ
スタＰ２８〜Ｐ３０により電源電位Ｖｃｃ近くまで充電
されているので、ダイオード接続されるトランジスタＮ
４９，Ｎ５０のソース・ドレイン間電圧がＶ_TH以下とな
り、トランジスタＮ４９，Ｎ５０はオフしている。ここ
で、Ｖ_THはトランジスタＮ４９，Ｎ５０のしきい値電圧
である。

【０３５６】選択されたメモリセルのセル電流がトラン
ジスタＰ２８〜Ｐ３０に流れると、ビット線ＢＬ，／Ｂ
Ｌ間に電位差が生じ、この電位差が図１のカラム選択回
路２５を介してリードデータバスに伝達される。イコラ
イズトランジスタＰ２８はビット線ＢＬ，／ＢＬ間の電
圧振幅を制限するために働く。

【０３５７】書込動作時には、信号Ｙｉ・ＷＥは“Ｈ”
となる。それにより、トランジスタＰ２８〜Ｐ３０がオ
フし、トランジスタＮ４７，Ｎ４８がオンする。書込動
作時には、ライトデータバスＷＢａ，ＷＢｂのいずれか
一方の電位が“Ｌ”となり、それがトランジスタＮ４７
またはＮ４８を介してビット線ＢＬまたは／ＢＬに伝達
される。このとき、トランジスタＰ２８〜Ｐ３０がオフ
しており、かつ“Ｌ”となるべきビット線に接続された
トランジスタＮ４９またはＮ５０がオフしているので、
ビット線負荷回路には書込電流が流れない。

【０３５８】書込動作が終了すると、ライトデータバス
ＷＢａ，ＷＢｂはともに“Ｈ”となる。それにより、
“Ｌ”となったビット線がトランジスタＮ４７またはＮ
４８を介して書込ドライバにより充電される。

【０３５９】また、トランジスタＮ４９，Ｎ５０のゲー
ト電位が“Ｈ”となるので、トランジスタＮ４９または
Ｎ５０を介してもビット線が充電される。

【０３６０】さらに、書込動作の終了により信号Ｙｉ・
ＷＥは“Ｌ”に変化し、トランジスタＰ２８〜Ｐ３０が
オンする。したがって、トランジスタＰ２８〜Ｐ３０に
よっても、ビット線が充電される。

【０３６１】このビット線負荷回路のＮＭＯＳトランジ
スタのしきい値電圧Ｖ_THを周辺回路と同じしきい値電圧
に設定しても、上記の効果は得られるが、ＮＭＯＳトラ
ンジスタのしきい値電圧Ｖ_THを周辺回路よりも低く設定
した方が、ビット線ＢＬ，／ＢＬを急速に充電すること
ができる。

【０３６２】ここで示されたＮＭＯＳトランジスタがオ
フするときには、そのソース電位が電源電位Ｖｃｃ近く
まで上がっているので、しきい値電圧Ｖ_THが低くても、
リーク電流が発生するおそれはない。

【０３６３】図２５のビット線負荷回路を、図６２およ
び図６３のビット線負荷回路と比較すると、書込動作終
了後のビット線ＢＬ，／ＢＬの充電がトランジスタＮ４
９，Ｎ５０により行なわれるので、高速にビット線Ｂ
Ｌ，／ＢＬを充電することができる。また、“Ｌ”とな
るライトデータバスに接続されるトランジスタＮ４９ま
たはＮ５０が書込動作時にオフするので、書込電流が流
れない。

【０３６４】図２６のビット線負荷回路では、トランジ
スタＢ１６および抵抗Ｒ４がさらに設けられている。ト
ランジスタＰ２９，Ｐ３０のソースは、ダイオード接続
されたトランジスタＢ１６と抵抗Ｒ４との接続点に接続
される。それにより、トランジスタＰ２９，Ｐ３０のソ
ース電位が、トランジスタＢ１６のベース・エミッタ間
電圧Ｖ_BEだけ電源電位Ｖｃｃよりも低下する。その結
果、ビット線ＢＬ，／ＢＬの電位がＶｃｃ−Ｖ_BEとな
る。

【０３６５】したがって、ビット線ＢＬ，／ＢＬをトラ
ンジスタＰ２８〜Ｐ３０のみで充電する期間が短くな
り、ビット線ＢＬ，／ＢＬの充電を高速に行なうことが
できる。

【０３６６】トランジスタＢ１６をダイオード接続され
たＮＭＯＳトランジスタに置換えてもよい。また、トラ
ンジスタＢ１６をコレクタ・ベース間接合を利用したダ
イオードに置換えてもよい。

【０３６７】抵抗Ｒ４は、すべてのメモリセルに接続さ
れるワード線の電位が“Ｌ”となってセル電流が流れな
い場合にも、トランジスタＢ１６のベース・エミッタ間
電圧Ｖ_BEを一定に保つために設けられている。したがっ
て、常に一定のセル電流がトランジスタＢ１６に流れる
ような構成においては、抵抗Ｒ４がなくても同様の効果
が得られる。抵抗Ｒ４をトランジスタのオン抵抗により
形成してもよい。

【０３６８】図２５のビット線負荷回路では、トランジ
スタＮ４７，Ｎ４８，Ｎ４９，Ｎ５０によりビット線Ｂ
Ｌ，／ＢＬを電位Ｖｃｃ−Ｖ_THまで充電し、トランジス
タＰ２８，Ｐ２９，Ｐ３０によりビット線ＢＬ，／ＢＬ
をそれ以上の電位へ充電する。そのため、ややビット線
ＢＬ，／ＢＬの充電が遅れるという欠点がある。

【０３６９】図２７のビット線負荷回路においては、図
２５のビット線負荷回路におけるＮＭＯＳトランジスタ
Ｎ４９，Ｎ５０がバイポーラトランジスタＢ１７，Ｂ１
８で置換えられている。書込動作後のビット線ＢＬ，／
ＢＬの充電がバイポーラトランジスタＢ１７，Ｂ１８で
行なわれるので、ビット線ＢＬ，／ＢＬを非常に高速に
電位Ｖｃｃ−Ｖ_BEまで充電することができる。

【０３７０】図２８のビット線負荷回路では、図２６の
ビット線負荷回路におけるＮＭＯＳトランジスタＮ４
９，Ｎ５０がバイポーラトランジスタＢ１７，Ｂ１８で
置換えられている。それにより、ビット線ＢＬ，／ＢＬ
の電位がＶｃｃ−Ｖ_BEに設定される。そのため、トラン
ジスタＰ２８〜Ｐ３０によりビット線ＢＬ，／ＢＬを電
位Ｖｃｃ−Ｖ_BE以上に充電する必要がなく、さらに高速
にビット線ＢＬ，／ＢＬを充電することができる。

【０３７１】図２９のビット線負荷回路は、イコライズ
トランジスタＰ２８、プルアップトランジスタＢ１９，
Ｂ２０、トランスファーゲートトランジスタＮ４７，Ｎ
４８、およびトランジスタＢ１９，Ｂ２０を制御する制
御トランジスタＰ２９，Ｐ３０，Ｎ４９，Ｎ５０を含
む。

【０３７２】プルアップトランジスタＢ１９は電源端子
とノードｎ６４との間に接続され、そのベースはノード
ｎ６１に接続される。プルアップトランジスタＢ２０は
電源端子とノードｎ６５との間に接続され、そのベース
はノードｎ６２に接続される。

【０３７３】読出動作時には、信号Ｙ・ＷＥは“Ｌ”に
なる。それにより、トランジスタＰ２８〜Ｐ３０はオン
し、トランジスタＮ４７〜Ｎ５０はオフする。トランジ
スタＰ２９，Ｐ３０がオンしかつトランジスタＮ４９，
Ｎ５０がオフしているので、トランジスタＢ１９，Ｂ２
０のベース電位はコレクタ電位と同じ電源電位Ｖｃｃま
で引上げられる。そのため、トランジスタＢ１９，Ｂ２
０はダイオードとして動作する。

【０３７４】選択されたメモリセルのセル電流がトラン
ジスタＰ２８およびダイオード接続されたトランジスタ
Ｂ１９，Ｂ２０に流れると、ビット線ＢＬ，／ＢＬ間に
電位差が生じ、この電位差がカラム選択回路２５（図
１）を介してリードデータバスに伝達される。イコライ
ズトランジスタＰ２８は、ビット線ＢＬ，／ＢＬ間の電
圧振幅を制限するために働いている。

【０３７５】書込動作時には、信号Ｙｉ・ＷＥは“Ｈ”
になる。それにより、トランジスタＰ２８〜Ｐ３０はオ
フし、トランジスタＮ４７〜Ｎ５０がオンする。書込動
作時にはライトデータバスＷＢａ，ＷＢｂの一方の電位
が“Ｌ”となり、トランジスタＮ４７，Ｎ４８を介して
ライトデータバスＷＢａ，ＷＢｂのデータがビット線Ｂ
Ｌ，／ＢＬに伝達される。また、トランジスタＮ４９，
Ｎ５０を介してライトデータバスＷＢａ，ＷＢｂの電位
がトランジスタＢ１９，Ｂ２０のベースに伝達される。

【０３７６】そのため、“Ｌ”となるべきビット線ＢＬ
または／ＢＬに接続されるトランジスタＢ１９またはＢ
２０のベース電位が“Ｌ”となり、そのトランジスタは
オフする。また、トランジスタＰ２８もオフしているの
で、ビット線負荷回路には書込電流が流れない。

【０３７７】書込動作が終了すると、ライトデータバス
ＷＢａ，ＷＢｂはともに“Ｈ”となる。それにより、
“Ｌ”となったビット線ＢＬまたは／ＢＬは、トランジ
スタＮ４７またはＮ４８を介して書込ドライバにより充
電される。

【０３７８】また、オフしていたトランジスタＢ１９ま
たはＢ２０のベースがトランジスタＮ４９またはＮ５０
により充電されるので、トランジスタＢ１９，Ｂ２０は
オンする。したがって、ビット線ＢＬ，／ＢＬは、トラ
ンジスタＢ１９，Ｂ２０によっても充電される。

【０３７９】さらに、書込動作の終了により、信号Ｙ・
ＷＥが“Ｌ”に変化する。それにより、トランジスタＰ
２８〜Ｐ３０がオンし、トランジスタＢ１９，Ｂ２０の
ベース電位がトランジスタＰ２９，Ｐ３０を介して電源
電位Ｖｃｃまで充電される。

【０３８０】図３０のビット線負荷回路では、図２９の
ビット線負荷回路にトランジスタＢ１９，Ｂ２０を制御
するトランジスタＰ３１，Ｐ３２がさらに付加されてい
る。

【０３８１】図３３に書込動作時のビット線電位の変化
を示す。Ｌ１は図２９のビット線負荷回路におけるビッ
ト線電位を示し、Ｌ２は図３０のビット線負荷回路にお
けるビット線の電位を示している。

【０３８２】図２９のビット線負荷回路において、ライ
トデータバスＷＢａ，ＷＢｂの電位はトランジスタＮ４
７，Ｎ４８を介してビット線ＢＬ，／ＢＬに伝達される
ので、ビット線の“Ｈ”の電位は、ライトデータバスの
“Ｈ”の電位よりもトランジスタＮ４７，Ｎ４８のしき
い値電圧Ｖ_TH分下がった電位となる。

【０３８３】このため、書込動作終了後に、“Ｌ”のビ
ット線をトランジスタＢ１９またはＢ２０により充電す
ると、“Ｌ”のビット線電位が“Ｈ”のビット線電位よ
りも高くなる現象が起こりやすい。高い感度のセンスア
ンプを有するＢｉＣＭＯＳＳＲＡＭにおいては、この現
象により逆のデータが読出され、アクセスの遅延も生じ
る。

【０３８４】これに対して、図３０のビット線負荷回路
では、ライトデータバスＷＢａ，ＷＢｂに接続されたゲ
ートを有するトランジスタＰ３１，Ｐ３２によりトラン
ジスタＢ１９，Ｂ２０のベース電位を制御することによ
り、書込動作時の“Ｈ”のビット線電位を図３３のＬ２
で示すように、読出動作時の“Ｈ”のビット線電位と等
しくすることができる。これにより、“Ｌ”のビット線
電位が“Ｈ”のビット線電位よりも高くなる現象が防止
される。

【０３８５】図３１のビット線負荷回路では、図２９の
ビット線負荷回路に、トランジスタＢ１６および抵抗Ｒ
４がさらに付加されている。それにより、ビット線Ｂ
Ｌ，／ＢＬの読出電位がＶｃｃ−２Ｖ_BEに設定される。

【０３８６】その結果、書込動作時のビット線負荷の電
圧振幅が小さくなり、ビット線ＢＬ，／ＢＬを高速に充
電することができる。

【０３８７】トランジスタＢ１６を、ダイオード接続さ
れたＮＭＯＳトランジスタに置換えてもよい。また、ト
ランジスタＢ１６をコレクタ・ベース間接合を利用した
ダイオードに置換えてもよい。

【０３８８】抵抗Ｒ４は、すべてのメモリセルに接続さ
れるワード線の電位が“Ｌ”となってセル電流が流れな
い場合にもトランジスタＢ１６のベース・エミッタ間電
圧Ｖ _BEを一定に保つために設けられている。したがっ
て、常に一定のセル電流が流れるような構成において
は、抵抗Ｒ４がなくても同様の効果が得られる。また、
抵抗Ｒ４をトランジスタのオン抵抗で形成してもよい。

【０３８９】図３２のビット線負荷回路では、図３０の
ビット線負荷回路にトランジスタＢ１６および抵抗Ｒ４
がさらに付加されている。それにより、図３１のビット
線負荷回路と同様に、ビット線ＢＬ，／ＢＬの読出電位
が、Ｖｃｃ−２Ｖ_BEに設定される。

【０３９０】図２５〜図３０のビット線負荷回路によれ
ば、書込電流が流れず、かつ書込動作後のビット線の充
電を高速に行なうことができる。

【０３９１】（ｇ） ビット線負荷交互配置（図３４〜
図３６） 図３４〜図３５に示されるビット線負荷交互配置は、図
１のＳＲＡＭに用いられる。

【０３９２】図３４に、ビット線負荷交互配置の概念図
を示す。メモリセルアレイ１内の複数のカラムＣ１〜Ｃ
４の一方の端部側に、ビット線負荷回路＆カラム選択回
路４１１，４１３、センスアンプ４２１およびリードデ
ータバスＲＢａ，ＲＢｂが配置され、他方の端部側に、
ビット線負荷回路＆カラム選択回路４１２，４１４、セ
ンスアンプ４２２およびリードデータバスＲＢａ，ＲＢ
ｂが配置される。

【０３９３】カラムＣ１はビット線負荷回路＆カラム選
択回路４１１に接続され、カラムＣ３はビット線負荷回
路＆カラム選択回路４１３に接続される。カラムＣ２は
ビット線負荷回路＆カラム選択回路４１２に接続され、
カラムＣ４はビット線負荷回路＆カラム選択回路４１４
に接続される。

【０３９４】カラムＣ１，Ｃ３のビット線対ＢＬ，／Ｂ
Ｌのデータは、ビット線負荷回路＆カラム選択回路４１
１，４１３を介してセンスアンプ４２１に与えられ、さ
らにリードデータバスＲＢａ，ＲＢｂに与えられる。カ
ラムＣ２，Ｃ４のビット線対ＢＬ，／ＢＬのデータは、
ビット線負荷回路＆カラム選択回路４１２，４１４を介
してセンスアンプ４２２に与えられ、さらにリードデー
タバスＲＢａ，ＲＢｂに与えられる。

【０３９５】図３５は、ビット線負荷交互配置を用いた
ＳＲＡＭのチップＣＨ全体のレイアウトを示す図であ
る。このＳＲＡＭでは、センターパワーピンが採用され
る。

【０３９６】メモリセルアレイ１ａの一方の側にはビッ
ト線負荷回路＆カラム選択回路４３１およびセンスアン
プ４２１が配置され、他方の側にはビット線負荷回路＆
カラム選択回路４３３およびセンスアンプ４２３が配置
される。メモリセルアレイ１ｂの一方の側には、ビット
線負荷回路＆カラム選択回路４３２およびセンスアンプ
４２２が配置され、他方の側にはビット線負荷回路＆カ
ラム選択回路４３４およびセンスアンプ４２４が配置さ
れる。

【０３９７】メモリセルアレイ１ａ，１ｂ間にはグロー
バルロウデコーダ４が配置される。メモリセルアレイ１
ａ，１ｂの一方の側にはリードデータバスＲＢ１，ＲＢ
２および出力回路２９１，２９２が配置され、他方の側
にはリードデータバスＲＢ３，ＲＢ４および出力回路２
９３，２９４が配置される。

【０３９８】ビット線負荷回路＆カラム選択回路４３
１，４３２およびセンスアンプ４２１，４２２から出力
されるデータは、リードデータバスＲＢ１，ＲＢ２を介
して出力回路２９１，２９２に与えられる。ビット線負
荷回路＆カラム選択回路４３３，４３４およびセンスア
ンプ４２３，４２４から出力されるデータは、リードデ
ータバスＲＢ３，ＲＢ４を介して出力回路２９３，２９
４に与えられる。

【０３９９】図３５のレイアウトを、図６６のレイアウ
トと比較すると、出力回路２９１，２９２に接続される
リードデータバスＲＢ１，ＲＢ２の長さが、出力回路２
９３，２９４に接続されるリードデータバスＲＢ３，Ｒ
Ｂ４の長さと同じになるので、アクセス時間が短くな
る。

【０４００】図３６のレイアウトでは、リードデータバ
スＲＢ１〜ＲＢ４が、左のメモリセルアレイ１ａに対応
するデータバスＲＢ１Ｌ〜ＲＢ４Ｌおよび右のメモリセ
ルアレイ１ｂに対応するデータバスＲＢ１Ｒ〜ＲＢ４Ｒ
にそれぞれ分割される。出力回路２９１〜２９４の各々
に接続された左右のデータバスのデータに関しては論理
和演算が行なわれ、出力される。

【０４０１】図３６のレイアウトによると、各データバ
スの容量が半分となるので、さらに高速動作が可能とな
る。

【０４０２】ビット線負荷交互配置によると、次の利点
が得られる。 （１） ビット線負荷回路＆カラム選択回路の各々を、
２カラム分のピッチを用いてレイアウトすることができ
る。

【０４０３】（２） センターパワーピンの配置を用い
ても、データバスの長さを短くすることができる。

【０４０４】（３） シフトリダンダンシ回路と組合わ
せることにより、連続した２カラムの不良を容易に救済
することができる。

【０４０５】（１）の利点は、ビット線負荷回路＆カラ
ム選択回路として図２に示されるような多くの素子を含
む回路を実際に使用する際に非常に有効である。

【０４０６】（ｈ） シフトリダンダンシ回路（図３７
〜図４１） 図３７は、ビット線負荷交互配置とシフトリダンダンシ
回路とを組合わせた場合の概念図を示す。

【０４０７】カラムデコーダ４５１とビット線負荷回路
＆カラム選択回路との間にカラムリダンダンシ制御回路
ＳＷ１が配置され、カラムデコーダ４５２とビット線負
荷回路＆カラム選択回路との間にカラムリダンダンシ制
御回路ＳＷ２が配置される。カラムリダンダンシ制御回
路ＳＷ１はスイッチＳ１〜Ｓ４を含み、カラムリダンダ
ンシ制御回路ＳＷ２はスイッチＳ５〜Ｓ８を含む。この
カラムリダンダンシ制御回路ＳＷ１，ＳＷ２は図１のカ
ラムリダンダンシ回路２６に用いられる。全てのカラム
に不良が存在しない場合には、スイッチＳ１〜Ｓ４がそ
れぞれカラムＣ２，Ｃ４，Ｃ６，Ｃ８に接続され、スイ
ッチＳ５〜Ｓ８がそれぞれカラムＣ１，Ｃ３，Ｃ５，Ｃ
７に接続される。カラムＣ２，Ｃ３に不良が存在する場
合には、スイッチＳ１〜Ｓ４がそれぞれカラムＣ４，Ｃ
６，Ｃ８，冗長カラムＲＣ２に接続され、スイッチＳ５
〜Ｓ８がそれぞれカラムＣ１，Ｃ５，Ｃ７，冗長カラム
ＲＣ１に接続される。このようにして、連続した２カラ
ムの不良を容易に救済することができる。

【０４０８】カラムリダンダンシ制御回路ＳＷ１，ＳＷ
２は、図６８に示される構成を有する。

【０４０９】ここでは、ビット線負荷回路を交互に配置
した場合を説明したが、ワード線ドライバを交互に配置
した場合にも、同様に、連続した２ロウの不良を容易に
救済することができる。

【０４１０】図３８は、ロウリダンダンシ回路を示す概
念図である。このロウリダンダンシ回路は、図１に示さ
れるロウリダンダンシ回路５に用いられる。

【０４１１】図３６に示すようにグローバルロウデコー
ダ４がチップＣＨの中央に配置された場合、グローバル
ロウデコーダ４の左右にグローバルワード線ＷＬ１〜Ｗ
Ｌ３およびグローバルワード線ＷＲ１〜ＷＲ３が存在す
る。また、グローバルロウデコーダ４の左右に冗長グロ
ーバルワード線ＲＥＬおよび冗長グローバルワード線Ｒ
ＥＲが設けられる。

【０４１２】図３８に示すように、グローバルロウデコ
ーダ４の両側に、ロウリダンダンシ制御回路５ａ，５ｂ
をそれぞれ配置する。ロウリダンダンシ制御回路５ａは
スイッチＳ１１〜Ｓ１３からなるスイッチ回路ＳＷ３を
含み、ロウリダンダンシ制御回路５ｂはスイッチＳ１４
〜Ｓ１６からなるスイッチ回路ＳＷ４を含む。

【０４１３】グローバルワード線に不良が存在しない場
合には、スイッチＳ１１〜Ｓ１３はグローバルワード線
ＷＬ１〜ＷＬ３にそれぞれ接続され、スイッチＳ１４〜
Ｓ１６はグローバルワード線ＷＲ１〜ＷＲ３にそれぞれ
接続される。

【０４１４】たとえば、グローバルワード線ＷＬ３およ
びグローバルワード線ＷＲ２に不良が存在するときに
は、スイッチＳ１１〜Ｓ１３がそれぞれグローバルワー
ド線ＷＲ１，ＷＬ２および冗長グローバルワード線ＲＥ
Ｌに接続され、スイッチＳ１４〜Ｓ１６がそれぞれグロ
ーバルワード線ＷＲ１，ＷＲ３および冗長グローバルワ
ード線ＲＥＲに接続される。それにより、左右のグロー
バルワード線についてそれぞれ独立に不良のグローバル
ワード線を置換することができる。

【０４１５】図６９のシフトリダンダンシ回路と比較す
ると、冗長グローバルワード線の本数は全く同じである
が、図６９のシフトリダンダンシ回路では救済できなか
った不良を、図３８のシフトリダンダンシ回路では救済
することができ、救済率が向上する。

【０４１６】ここでは、シフトリダンダンシ回路をグロ
ーバルワード線に適用した場合を説明したが、このシフ
トリダンダンシ回路はローカルワード線にも適用するこ
とができ、同様の効果が得られる。

【０４１７】図３９に、図３８のロウリダンダンシ回路
の詳細な構成を示す。ロウリダンダンシ制御回路５ａ
は、ＢｉＣＭＯＳゲート回路２４１〜２４４およびスイ
ッチＳ１１〜Ｓ１３を含む。ロウリダンダンシ制御回路
５ｂは、ＢｉＣＭＯＳゲート回路２４５〜２４８および
スイッチＳ１４〜Ｓ１６を含む。

【０４１８】ＢｉＣＭＯＳゲート回路２４１〜２４８の
各々の構成は、図１０に示される構成と同様である。ス
イッチＳ１１〜Ｓ１８の各々の構成は、図６８に示され
るスイッチＳ１〜Ｓ３の各々の構成と同様である。

【０４１９】グローバルロウデコーダ４は、ＢｉＣＭＯ
Ｓ・３ＮＡＮＤ回路２３１〜２３３を含む。ＮＡＮＤ回
路２３１〜２３３の各々は、トランジスタＰ３３〜Ｐ３
５，Ｎ５１〜Ｎ５７，Ｂ２１，Ｂ２２を含む。

【０４２０】図４０は、図３８のシフトリダンダンシ回
路のチップＣＨ上のレイアウトの例を示す図である。メ
モリセルアレイ１ａとグローバルロウデコーダ４との間
にロウリダンダンシ制御回路５ａが配置され、メモリセ
ルアレイ１ｂとグローバルロウデコーダ４との間にロウ
リダンダンシ制御回路５ｂが配置されている。

【０４２１】図４１は、図３７のシフトリダンダンシ回
路と図３８のシフトリダンダンシ回路とを組合わせた場
合のチップＣＨ上のレイアウトの例を示す図である。

【０４２２】ビット線対制御回路４６１ａとカラムデコ
ーダ４５１ａとの間にカラムリダンダンシ制御回路ＳＷ
１ａが配置され、ビット線対制御回路４６２ａとカラム
デコーダ４５２ａとの間にカラムリダンダンシ制御回路
ＳＷ２ａが配置される。ビット線対制御回路４６１ｂと
カラムデコーダ４５１ｂとの間にカラムリダンダンシ制
御回路ＳＷ１ｂが配置され、ビット線対制御回路４６２
ｂとカラムデコーダ４５２ｂとの間にカラムリダンダン
シ制御回路ＳＷ２ｂが配置される。

【０４２３】ビット線対制御回路４６１ａ，４６２ａ，
４６１ｂ，４６２ｂの各々は、ビット線負荷回路および
カラム選択回路を含む。

【０４２４】図４０および図４１のレイアウトでは、メ
モリセルアレイが２つのブロックに分割された例を示し
ているが、メモリセルアレイがさらに多くの数のブロッ
クに分割された場合にも、図３７および図３８のシフト
リダンダンシ回路を適用することができる。

【０４２５】（３） 各部分の組合わせによる利点 （ａ） 入力バッファ回路＋デコーダ回路；ＷＥバッフ
ァ回路＋デコーダ回路 図４２に、ＣＭＯＳインバータ、ＢｉＮＭＯＳインバー
タおよびＢｉＣＭＯＳインバータの負荷容量と遅延時間
との関係を示す。図４２により、負荷容量０．４ｐＦ以
下の領域では、ＣＭＯＳインバータの遅延時間が最も小
さく、負荷容量１．４ｐＦ以上の領域ではＢｉＣＭＯＳ
インバータの遅延時間が最も小さく、０．４ｐＦ＜負荷
容量＜１．４ｐＦの領域ではＢｉＮＭＯＳインバータの
遅延時間が最も小さいことがわかる。

【０４２６】図１において、ロウアドレスバッファ２，
７とロウプリデコーダ３，８、カラムアドレスバッファ
１０，１３とカラムプリデコーダ１１，１４、ＷＥバッ
ファ１８とＷＥ波形整形回路１９、Ｄｉｎバッファ２２
と書込データ波形整形回路２１とは、それぞれ互いに比
較的近い位置に配置される。そのため、配線容量が小さ
くなる。

【０４２７】また、プリデコーダでは、共通に接続され
るゲートの数も少ない。そのため、トータルのゲート容
量が小さくなり、入力バッファ回路の負荷容量が小さく
なる。したがって、入力バッファ回路およびＷＥバッフ
ァ回路の負荷容量は、０．４ｐＦ〜１．４ｐＦ間の値と
なる。

【０４２８】図３および図４の入力バッファ回路および
図５および図９のＷＥバッファ回路の出力部分は、Ｂｉ
ＮＭＯＳプッシュプル回路により構成されるので、上記
の組合わせでは、遅延時間が最小となる。したがって、
上記の組合わせを採用することにより、さらに超高速の
アクセスタイムを得ることができる。

【０４２９】（ｂ） デコーダ回路＋シフトリダンダン
シ回路 上記実施例のデコーダ回路においては、高速化および面
積低減のためＭＯＳトランジスタのデザインルールが細
くされ、ホットキャリア対策のために共有化されたダイ
オードが用いられる。また、上記実施例のロウリダンダ
ンシ回路では、高速化のためにシフトリダンダンシ回路
が用いられ、歩留を向上するためシフトリダンダンシ回
路がデコーダ回路の左右に配置され、左右の不良が独立
に救済される。

【０４３０】したがって、上記実施例のデコーダ回路と
ロウリダンダンシ回路とを組合わせることにより、高速
性を維持しつつ高歩留の半導体集積回路装置が得られ
る。

【０４３１】（ｃ） ＷＥバッファ回路＋デコーダ回路
＋ビット線負荷回路 図４３に、ワード線選択経路７００およびライトリカバ
リー経路８００を示す。また、図４４に、上記実施例と
従来例とのライトリカバリー時間の比較を示す。

【０４３２】図４４のワード線選択時間３ｎｓは、図４
３のワード線選択経路７００においてロウアドレスバッ
ファ２、デコーダ３，４，６等をすべて上記実施例の回
路で構成した場合の値である。

【０４３３】一方、ライトリカバリー時間２．７ｎｓ
は、図４３のライトリカバリー経路８００において、Ｗ
Ｅバッファ１８、デコーダ１６等をすべて上記実施例の
回路により構成した場合の値である。ライトリカバリー
時間４．５ｎｓは、上記回路をすべて従来例で構成した
場合の値である。

【０４３４】上記の結果より、上記の組合せにより図４
４に示される最も厳しいタイミングにおいても、ライト
リカバリー時間がワード線選択時間よりも短いので、高
速のアクセスが任意のタイミングで得られることがわか
る。

【０４３５】（ｄ） ビット線負荷交互配置＋カラムリ
ダンダンシ回路 ビット線負荷交互配置は高速化のためにセンターパワー
ピンに採用され、カラムリダンダンシ回路は高速化のた
めにシフトリダンダンシ回路で構成される。これらを組
合わせることにより、さらに高速化が可能となり、かつ
従来のシフトリダンダンシでは救済することができなか
った連続する２カラムの不良を救済することができる。
したがって、高速性を維持しつつ歩留を向上することが
可能となる。

【０４３６】（ｅ） ビット線負荷交互配置＋ビット線
負荷回路 図３４に示されるように、上記実施例のアーキテクチャ
によると、実際のレイアウトにおいて２カラムピッチ分
の領域にビット線負荷回路を配置することができる。し
たがって、ビット線負荷回路のサイズを２倍にすること
が可能となる。その結果、さらなる高速化が可能とな
る。

【０４３７】（ｆ） ＷＥバッファ回路＋出力バッファ
回路 図２３および図２４に示すように、上記実施例の出力バ
ッファ回路のＮＯＲ回路３３１，３３２は、高速化のた
めにＢｉＮＭＯＳ回路（ＢｉＣＭＯＳ回路でもよい）で
構成されている。これに対して、従来の出力バッファ回
路では、ＮＯＲ回路がＣＭＯＳ回路で構成されている。

【０４３８】したがって、上記実施例の出力バッファ回
路を上記実施例のＷＥバッファ回路と組合わせることに
より、特に出力ディスエイブル時間がさらに短くなる。
出力ディスエイブル時間とは、ライトイネーブル信号／
ＷＥが“Ｈ”から“Ｌ”に変化してから、あるいは、チ
ップセレクト信号／ＣＳが“Ｌ”から“Ｈ”に変化して
から出力がハイインピーダンス状態になるまでの時間で
ある。

【０４３９】（４） 他の半導体集積回路装置への適用
可能性 上記実施例の各回路は、図１に示されるＳＲＡＭに限ら
ず、他の種々の半導体集積回路装置へも適用することが
できる。

【０４４０】

【発明の効果】第１〜第１０の発明によれば、高速動作
が可能な半導体集積回路装置が得られる。

【０４４１】第１の発明によれば、同じ速度の相補出力
が得られ、かつ高速動作が可能な入力バッファ回路が得
られる。

【０４４２】第２の発明によれば、誤書込みが起こら
ず、読出時間が短く、かつ高速動作が可能なライトイネ
ーブルバッファ回路が得られる。

【０４４３】第３の発明によれば、ホットキャリア耐性
が向上し、信頼性が高く、かつ高速動作が可能なゲート
回路が得られる。

【０４４４】第４の発明によれば、レイアウト面積の増
加を抑えつつホットキャリア耐性が向上され、かつ高速
動作が可能なデコーダ回路が得られる。

【０４４５】第５の発明によれば、ＴＴＬ半導体集積回
路装置の規格を満足する出力が得らるとともに、リンギ
ングの発生が抑制され、かつ高速動作が可能な低消費電
力の出力バッファ回路が得られる。

【０４４６】第６の発明によれば、ＴＴＬ半導体集積回
路装置の規格を満足する出力が得られるとともに、リン
ギングの発生が抑制され、かつ出力信号の立上がりおよ
び立下がりにおいて高速動作が可能な出力バッファ回路
が得られる。

【０４４７】第７の発明によれば、書込電流が流れず、
書込動作終了後にビット線を高速に充電することができ
るビット線負荷回路が得られる。

【０４４８】第８の発明によれば、配線の長さが短くな
り、高速動作が可能な半導体集積回路装置のアーキテク
チャが得られる。

【０４４９】第９の発明によれば、連続する２ビット不
良を救済することができ、かつ高速動作が可能なシフト
リダンダンシ回路が得られる。

【０４５０】第１０の発明によれば、第１および第２の
ブロック間に選択手段が配置された構成において、冗長
選択線の数を増やすことなく、第１および第２のブロッ
クの各々において独立に不良を救済することができ、か
つ高速動作が可能なシフトリダンダンシ回路が得られ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例によるＳＲＡＭの全体の
概略構成を示す図である。

【図２】 図１のＳＲＡＭの主要部の構成を示す図であ
る。

【図３】 入力バッファ回路の一例を示す図である。

【図４】 入力バッファ回路の他の例を示す図である。

【図５】 ＷＥバッファ回路の一例を示す図である。

【図６】 ＷＥバッファ回路の各部の電圧波形を示す図
である。

【図７】 ＷＥバッファ回路の出力信号のタイミングを
説明するための図である。

【図８】 内部ライトイネーブル信号および内部アウト
プットイネーブル信号の発生方法を説明するための図で
ある。

【図９】 ＷＥバッファ回路の他の例を示す図である。

【図１０】 ＢｉＣＭＯＳゲート回路の一例を示す図で
ある。

【図１１】 ＢｉＣＭＯＳゲート回路の他の例を示す図
である。

【図１２】 ＢｉＣＭＯＳゲート回路の他の例を示す図
である。

【図１３】 ＢｉＮＭＯＳゲート回路の一例を示す図で
ある。

【図１４】 ＢｉＮＭＯＳゲート回路の他の例を示す図
である。

【図１５】 ＢｉＮＭＯＳゲート回路の他の例を示す図
である。

【図１６】 デコーダ回路の一例を示す図である。

【図１７】 デコーダ回路の他の例を示す図である。

【図１８】 出力バッファ回路の一例を示す図である。

【図１９】 出力バッファ回路の他の例を示す図であ
る。

【図２０】 出力バッファ回路の他の例を示す図であ
る。

【図２１】 出力バッファ回路の他の例を示す図であ
る。

【図２２】 出力バッファ回路の他の例を示す図であ
る。

【図２３】 出力バッファ回路の他の例を示す図であ
る。

【図２４】 出力バッファ回路の他の例を示す図であ
る。

【図２５】 ビット線負荷回路の一例を示す図である。

【図２６】 ビット線負荷回路の他の例を示す図であ
る。

【図２７】 ビット線負荷回路の他の例を示す図であ
る。

【図２８】 ビット線負荷回路の他の例を示す図であ
る。

【図２９】 ビット線負荷回路の他の例を示す図であ
る。

【図３０】 ビット線負荷回路の他の例を示す図であ
る。

【図３１】 ビット線負荷回路の他の例を示す図であ
る。

【図３２】 ビット線負荷回路の他の例を示す図であ
る。

【図３３】 ビット線負荷回路の特性を説明するための
図である。

【図３４】 ビット線負荷交互配置の概念を示す図であ
る。

【図３５】 ビット線負荷交互配置を用いたチップのレ
イアウトを示す図である。

【図３６】 ビット線負荷交互配置を用いたチップのレ
イアウトを示す図である。

【図３７】 ビット線負荷交互配置を用いたカラムリダ
ンダンシ回路の概念を示す図である。

【図３８】 ロウリダンダンシ回路の概念を示す図であ
る。

【図３９】 図３８のロウリダンダンシ回路の詳細な構
成を示す図である。

【図４０】 ロウリダンダンシ回路を用いたチップのレ
イアウトを示す図である。

【図４１】 ロウリダンダンシ回路およびカラムリダン
ダンシ回路を用いたチップのレイアウトを示す図であ
る。

【図４２】 実施例の回路の組合わせによる利点を説明
するための図である。

【図４３】 実施例の回路の組合わせによる利点を説明
するための図である。

【図４４】 実施例と従来例とのライトリカバリー時間
の比較を説明するための図である。

【図４５】 従来の一般的なＳＲＡＭの構成を示すブロ
ック図である。

【図４６】 従来の入力バッファ回路を示す図である。

【図４７】 従来の内部ライトイネーブル信号および内
部アウトプットイネーブル信号の発生方法を説明するた
めの図である。

【図４８】 内部ライトイネーブル信号および内部アウ
トプットイネーブル信号のタイミングを説明するための
図である。

【図４９】 従来のＣＭＯＳインバータ回路を示す図で
ある。

【図５０】 従来のＢｉＣＭＯＳゲート回路を示す図で
ある。

【図５１】 ホットキャリアによるＭＯＳトランジスタ
の劣化を説明するための図である。

【図５２】 従来のデコーダ回路を示す図である。

【図５３】 従来の出力バッファ回路を示す図である。

【図５４】 プルアップ回路の他の例を示す図である。

【図５５】 プルダウン回路の他の例を示す図である。

【図５６】 出力制御回路の他の例を示す図である。

【図５７】 出力制御回路および出力バッファ回路の他
の例を示す図である。

【図５８】 従来の出力バッファ回路の他の例を示す図
である。

【図５９】 メモリセルアレイおよびその周辺の構成を
示す図である。

【図６０】 メモリセルの構成を示す図である。

【図６１】 ビット線の電位の変化を示す図である。

【図６２】 従来のビット線負荷回路の一例を示す図で
ある。

【図６３】 従来のビット線負荷回路の他の例を示す図
である。

【図６４】 コーナーパワーピンのピン配置を示す図で
ある。

【図６５】 デュアルセンターパワーピンのピン配置を
示す図である。

【図６６】 従来のＳＲＡＭのチップ全体のレイアウト
を示す図である。

【図６７】 従来のシフトリダンダンシ回路の概念を示
す図である。

【図６８】 リダンダンシ制御回路の詳細な構成を示す
図である。

【図６９】 従来のロウリダンダンシ回路の概念を示す
図である。

【符号の説明】

１ メモリセルアレイ、２，７ ロウアドレスバッフ
ァ、３，８ ロウプリデコーダ、４ グローバルロウデ
コーダ、５ ロウリダンダンシ回路、６ ローカルロウ
デコーダ、９ ブロック＆ロウデコーダ、１０，１３
カラムアドレスバッファ、１１，１４ カラムプリデコ
ーダ、１２ ブロック＆カラムデコーダ、１５ ブロッ
クデコーダ、１６ ブロック＆ＷＥデコーダ、１７ ブ
ロック＆データデコーダ、１８ ＷＥバッファ、１９
ＷＥ波形整形回路、２０ ＣＳバッファ、２１ 書込デ
ータ波形整形回路、２２ Ｄｉｎバッファ、２３ ＯＥ
波形整形回路、２４ ビット線負荷回路＆書込ドライ
バ、２５ カラム選択回路、２６ カラムリダンダンシ
回路、２９ 出力回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の選択線、 前記複数の選択線に隣接するように配置される予備選択
   線、 前記複数の選択線の一方の端部側に配置され、前記複数
   の選択線のいずれかを選択する第１の選択手段、および
   前記複数の選択線の他方の端部側に配置され、前記複数
   の選択線のいずれかを選択する第２の選択手段を含み、 前記複数の選択線は、交互に前記第１および第２の選択
   手段に結合され、 前記第１の選択手段に結合される複数の選択線のいずれ
   かに不良がある場合に、前記第１の選択手段を順次隣接
   する選択線または予備選択線に結合する第１の不良救済
   手段、および前記第２の選択手段に結合される複数の選
   択線のいずれかに不良がある場合に、前記第２の選択手
   段を順次隣接する選択線または予備選択線に結合する第
   ２の不良救済手段をさらに含む、半導体集積回路装置。
2. 【請求項２】 複数の選択線および予備選択線を含む第
   １のブロック、 複数の選択線および予備選択線を含む第２のブロック、 前記第１のブロックと前記第２のブロックとの間に配置
   され、前記第１のブロック内の各選択線および前記第２
   のブロック内の各選択線に選択信号を与える選択手段、 前記第１のブロック内の前記複数の選択線のいずれかに
   不良がある場合に、前記選択手段の各選択信号を順次隣
   接する選択線または予備選択線に与える第１の不良救済
   手段、および前記第２のブロック内の前記複数の選択線
   のいずれかに不良がある場合に、前記選択手段の各選択
   信号を順次隣接する選択線または予備選択線に与える第
   ２の不良救済手段を含む、半導体集積回路装置。