JP2002261254A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 センスアンプ増幅時のノイズ成分の１つであ
るトランジスタしきい値ばらつきの影響を小さくして、
メモリセルから読み出した微小信号をセンスアンプにお
いて正確に感知・増幅することができる半導体装置を提
供する。 【解決手段】 ＤＲＡＭチップＣｈｉｐにおいて、セン
スアンプクロスカップル部分ＣＣにチャネル中の不純物
濃度の低いＰ+ポリシリコンゲートのＰ+ゲートＰＭＯＳ
Ｑｐ０，Ｑｐ１とＮ+ポリシリコンゲートのＮ+ゲートＮ
ＭＯＳＱｎ０，Ｑｎ１を用い、さらにＰＭＯＳの基板電
圧を高く、ＮＭＯＳの基板電圧を低くする。これによ
り、チャネルインプラによるしきい値ばらつきを低減
し、低電圧メモリアレーで読み出し時にデータ線上に発
生する微小信号をセンスアンプにおいて正確に感知・増
幅する。さらに、基板バイアス効果により、しきい値が
上昇し、センスアンプデータ保持状態でのリーク電流を
低減する。
るトランジスタしきい値ばらつきの影響を小さくして、
メモリセルから読み出した微小信号をセンスアンプにお
いて正確に感知・増幅することができる半導体装置を提
供する。 【解決手段】 ＤＲＡＭチップＣｈｉｐにおいて、セン
スアンプクロスカップル部分ＣＣにチャネル中の不純物
濃度の低いＰ+ポリシリコンゲートのＰ+ゲートＰＭＯＳ
Ｑｐ０，Ｑｐ１とＮ+ポリシリコンゲートのＮ+ゲートＮ
ＭＯＳＱｎ０，Ｑｎ１を用い、さらにＰＭＯＳの基板電
圧を高く、ＮＭＯＳの基板電圧を低くする。これによ
り、チャネルインプラによるしきい値ばらつきを低減
し、低電圧メモリアレーで読み出し時にデータ線上に発
生する微小信号をセンスアンプにおいて正確に感知・増
幅する。さらに、基板バイアス効果により、しきい値が
上昇し、センスアンプデータ保持状態でのリーク電流を
低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にその半導体装置のセンスアンプ部分や差動増幅
回路部分の構成に適用して有効な技術に関する。
し、特にその半導体装置のセンスアンプ部分や差動増幅
回路部分の構成に適用して有効な技術に関する。
【０００２】
【従来の技術】本発明において参照される文献のリスト
は以下のとおりであり、文献の参照は文献番号をもって
することとする。 （１）［文献１］：超ＬＳＩメモリ 伊藤清男著、培風
館、１９９４年１１月５日初版発行 （２）［文献２］：Ｆｕｎｄａｍｅｎｔａｌ ｏｆ Ｍ
ｏｄｅｒｎ ＶＬＳＩＤｅｖｉｃｅｓ、Ｃａｍｂｒｉｄ
ｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ １９９８ （３）［文献３］：特開平８−１６７６６１号公報 （４）［文献４］：特開２０００−１９６０１７号公報 本発明者が検討した技術として、半導体装置のセンスア
ンプ部分の構成については、以下のような技術が考えら
れる。以下は、公知とされた技術ではないが、本発明の
前提として本発明者によって検討された技術であり、そ
の概要を図面を用いて説明する。図１６は、本発明者に
よって検討された、ＤＲＡＭチップ内のトランジスタチ
ャネル領域とセンスアンプのレイアウト図（ａ）、及び
センスアンプの主要部分であるセンスアンプクロスカッ
プル部分のレイアウト図（ｂ）と断面図（ｃ）の概略を
示す。また、図１７にはセンスアンプクロスカップル部
分とコモンソース線の一部の回路図を示す。
は以下のとおりであり、文献の参照は文献番号をもって
することとする。 （１）［文献１］：超ＬＳＩメモリ 伊藤清男著、培風
館、１９９４年１１月５日初版発行 （２）［文献２］：Ｆｕｎｄａｍｅｎｔａｌ ｏｆ Ｍ
ｏｄｅｒｎ ＶＬＳＩＤｅｖｉｃｅｓ、Ｃａｍｂｒｉｄ
ｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ １９９８ （３）［文献３］：特開平８−１６７６６１号公報 （４）［文献４］：特開２０００−１９６０１７号公報 本発明者が検討した技術として、半導体装置のセンスア
ンプ部分の構成については、以下のような技術が考えら
れる。以下は、公知とされた技術ではないが、本発明の
前提として本発明者によって検討された技術であり、そ
の概要を図面を用いて説明する。図１６は、本発明者に
よって検討された、ＤＲＡＭチップ内のトランジスタチ
ャネル領域とセンスアンプのレイアウト図（ａ）、及び
センスアンプの主要部分であるセンスアンプクロスカッ
プル部分のレイアウト図（ｂ）と断面図（ｃ）の概略を
示す。また、図１７にはセンスアンプクロスカップル部
分とコモンソース線の一部の回路図を示す。
【０００３】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、コスト低減、プ
ロセス簡易化のために、ＰＭＯＳ、ＮＭＯＳトランジス
タのゲート材料としてＮ+ポリシリコンを用いていた。
ＤＲＡＭでは、メモリアレーＭＡ内にあるセンスアンプ
ブロックＳＡＢのＮＭＯＳトランジスタのチャネル領域
ＰＩＮＰ（ＳＡ）の不純物濃度は、濃度ｐ（ＳＡ）で一
定である。同様にメモリアレーＭＡ内にあるセンスアン
プブロックＳＡＢのＰＭＯＳトランジスタのチャネル領
域ＮＩＮＰ（ＳＡ）の不純物濃度はｎ（ＳＡ）で一定で
ある。これらの濃度は、周辺回路ｐｅｒｉのＮＭＯＳト
ランジスタのチャネル領域であるＰＩＮＰ（ｐｅｒｉ）
の不純物濃度ｐ（ｐｅｒｉ）と、ＰＭＯＳトランジスタ
のチャネル領域であるＮＩＮＰ（ｐｅｒｉ）の不純物濃
度ｐ（ｐｅｒｉ）にそれぞれ等しい。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、コスト低減、プ
ロセス簡易化のために、ＰＭＯＳ、ＮＭＯＳトランジス
タのゲート材料としてＮ+ポリシリコンを用いていた。
ＤＲＡＭでは、メモリアレーＭＡ内にあるセンスアンプ
ブロックＳＡＢのＮＭＯＳトランジスタのチャネル領域
ＰＩＮＰ（ＳＡ）の不純物濃度は、濃度ｐ（ＳＡ）で一
定である。同様にメモリアレーＭＡ内にあるセンスアン
プブロックＳＡＢのＰＭＯＳトランジスタのチャネル領
域ＮＩＮＰ（ＳＡ）の不純物濃度はｎ（ＳＡ）で一定で
ある。これらの濃度は、周辺回路ｐｅｒｉのＮＭＯＳト
ランジスタのチャネル領域であるＰＩＮＰ（ｐｅｒｉ）
の不純物濃度ｐ（ｐｅｒｉ）と、ＰＭＯＳトランジスタ
のチャネル領域であるＮＩＮＰ（ｐｅｒｉ）の不純物濃
度ｐ（ｐｅｒｉ）にそれぞれ等しい。
【０００４】さらに、センスアンプクロスカップル部分
ＣＣのトランジスタは、図１６（ｂ），（ｃ）及び図１
７のようなＮ+ポリシリコンをゲートとするＮ+ポリシリ
コンゲートＮ+ｐｏｌｙのＰＭＯＳ（以下Ｎ+ゲートＰＭ
ＯＳ）であるＱｐ０’，Ｑｐ１’とＮ+ポリシリコンを
ゲートとするＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮＭ
ＯＳ（以下Ｎ+ゲートＮＭＯＳ）であるＱｎ０，Ｑｎ１
からなる。Ｎ+ゲートＰＭＯＳＱｐ０’，Ｑｐ１’のト
ランジスタは、埋め込みチャネル構成で、しきい値電圧
のばらつきが大きくなる問題がある。センスアンプにお
けるペアトランジスタしきい値ばらつきの影響は、［文
献１］に詳細が記されている。しきい値ばらつきによる
ペアＭＯＳ間のしきい値差は、センスアンプ動作におい
て実効信号量を減少させるため、読み間違えの原因とな
る。このトランジスタのしきい値ばらつきは、プロセス
工程でのばらつき起因、レイアウト起因などにより生じ
る。これまでの構成において、このしきい値ばらつきを
低減するために、比較的ゲート長の大きなトランジスタ
を用いたり、レイアウトではばらつきの少ないパターン
を採用して、しきい値ばらつきを低減している。
ＣＣのトランジスタは、図１６（ｂ），（ｃ）及び図１
７のようなＮ+ポリシリコンをゲートとするＮ+ポリシリ
コンゲートＮ+ｐｏｌｙのＰＭＯＳ（以下Ｎ+ゲートＰＭ
ＯＳ）であるＱｐ０’，Ｑｐ１’とＮ+ポリシリコンを
ゲートとするＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮＭ
ＯＳ（以下Ｎ+ゲートＮＭＯＳ）であるＱｎ０，Ｑｎ１
からなる。Ｎ+ゲートＰＭＯＳＱｐ０’，Ｑｐ１’のト
ランジスタは、埋め込みチャネル構成で、しきい値電圧
のばらつきが大きくなる問題がある。センスアンプにお
けるペアトランジスタしきい値ばらつきの影響は、［文
献１］に詳細が記されている。しきい値ばらつきによる
ペアＭＯＳ間のしきい値差は、センスアンプ動作におい
て実効信号量を減少させるため、読み間違えの原因とな
る。このトランジスタのしきい値ばらつきは、プロセス
工程でのばらつき起因、レイアウト起因などにより生じ
る。これまでの構成において、このしきい値ばらつきを
低減するために、比較的ゲート長の大きなトランジスタ
を用いたり、レイアウトではばらつきの少ないパターン
を採用して、しきい値ばらつきを低減している。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
な半導体装置の技術について、本発明者が検討した結
果、以下のようなことが明らかとなった。たとえば、半
導体装置の微細加工が進むにつれ、上記手法だけでは、
十分なしきい値ばらつき低減効果が得られなくなってき
た。前述した図１７において、Ｎ+ゲートＰＭＯＳＱｐ
０’，Ｑｐ１’では、チャネル構成が埋め込みチャネル
であり、しきい値ばらつきが大きくなる。また、Ｎ+ゲ
ートＮＭＯＳＱｎ０，Ｑｎ１はＮ+ポリシリコンをゲー
トとしており、表面チャネルとなるため、Ｎ+ゲートＰ
ＭＯＳに比べてしきい値ばらつきは小さい。しかし、表
面チャネルのトランジスタでも、微細加工による、メモ
リアレーの縮小とともに、センスアンプのレイアウトを
縮小することが必要とされており、小面積でばらつきの
少ないレイアウトを実現することが難しくなってきてい
る。
な半導体装置の技術について、本発明者が検討した結
果、以下のようなことが明らかとなった。たとえば、半
導体装置の微細加工が進むにつれ、上記手法だけでは、
十分なしきい値ばらつき低減効果が得られなくなってき
た。前述した図１７において、Ｎ+ゲートＰＭＯＳＱｐ
０’，Ｑｐ１’では、チャネル構成が埋め込みチャネル
であり、しきい値ばらつきが大きくなる。また、Ｎ+ゲ
ートＮＭＯＳＱｎ０，Ｑｎ１はＮ+ポリシリコンをゲー
トとしており、表面チャネルとなるため、Ｎ+ゲートＰ
ＭＯＳに比べてしきい値ばらつきは小さい。しかし、表
面チャネルのトランジスタでも、微細加工による、メモ
リアレーの縮小とともに、センスアンプのレイアウトを
縮小することが必要とされており、小面積でばらつきの
少ないレイアウトを実現することが難しくなってきてい
る。
【０００６】また、トランジスタのしきい値調節用チャ
ネル不純物打ち込み（以下チャネルインプラと呼ぶ）工
程を起因としたしきい値ばらつきがあり、ばらつき量全
体では約数十ｍＶ〜百数十ｍＶ以上となっている。これ
によって、センスアンプが実際に感知する実効的な信号
が減少し、センスアンプにおいて読み誤る可能性が大き
くなり、不良ビットが増加することになる。さらに、高
集積・大容量ＤＲＡＭでは、データ線振幅電圧の低電圧
化や、構造的にメモリセル容量が少なくなっていくた
め、メモリセル読み出し信号量自体が減少する。そのた
め、安定した動作のためには、しきい値ばらつきを低減
することが必須となる。
ネル不純物打ち込み（以下チャネルインプラと呼ぶ）工
程を起因としたしきい値ばらつきがあり、ばらつき量全
体では約数十ｍＶ〜百数十ｍＶ以上となっている。これ
によって、センスアンプが実際に感知する実効的な信号
が減少し、センスアンプにおいて読み誤る可能性が大き
くなり、不良ビットが増加することになる。さらに、高
集積・大容量ＤＲＡＭでは、データ線振幅電圧の低電圧
化や、構造的にメモリセル容量が少なくなっていくた
め、メモリセル読み出し信号量自体が減少する。そのた
め、安定した動作のためには、しきい値ばらつきを低減
することが必須となる。
【０００７】そこで、本発明では、信号量を減少させる
センスアンプトランジスタのしきい値差を低減すること
を目的とし、センスアンプ増幅時のノイズ成分の１つで
あるトランジスタしきい値ばらつきの影響を小さくし
て、メモリセルから読み出した微小信号をセンスアンプ
において正確に感知・増幅することができる半導体装置
を提供するものである。
センスアンプトランジスタのしきい値差を低減すること
を目的とし、センスアンプ増幅時のノイズ成分の１つで
あるトランジスタしきい値ばらつきの影響を小さくし
て、メモリセルから読み出した微小信号をセンスアンプ
において正確に感知・増幅することができる半導体装置
を提供するものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明では、しきい値調整用のチャネル不
純物導入量（以下チャネルインプラ量）によるしきい値
ばらつきを減少させるために、トランジスタ作製工程に
おけるチャネルインプラ量を減らし、しきい値ばらつき
を低減し、しきい値差の小さいセンスアンプを実現す
る。さらに、リーク電流が問題となるしきい値であれ
ば、基板バイアスを利用してしきい値低下分を補償し
て、低消費電力でしきい値ばらつきの小さいセンスアン
プを実現するものである。
純物導入量（以下チャネルインプラ量）によるしきい値
ばらつきを減少させるために、トランジスタ作製工程に
おけるチャネルインプラ量を減らし、しきい値ばらつき
を低減し、しきい値差の小さいセンスアンプを実現す
る。さらに、リーク電流が問題となるしきい値であれ
ば、基板バイアスを利用してしきい値低下分を補償し
て、低消費電力でしきい値ばらつきの小さいセンスアン
プを実現するものである。
【００１１】すなわち、本発明による半導体装置は、複
数のワード線と複数のデータ線との交点に設けられた複
数のメモリセルと、前記複数のデータ線のそれぞれに対
応して設けられ、交差結合されたＰ型ポリシリコンをゲ
ート電極とする第１導電形の第１ＭＩＳＦＥＴ対を含む
複数のセンスアンプと、Ｐ型ポリシリコンをゲート電極
とする前記第１導電形の第２ＭＩＳＦＥＴを含み、前記
メモリセルのいずれかを選択するためのデコーダ回路と
を有する半導体装置に適用され、前記第１ＭＩＳＦＥＴ
対のチャネル不純物濃度が、前記第２ＭＩＳＦＥＴのチ
ャネル不純物濃度よりも低いことを特徴とするものであ
る。
数のワード線と複数のデータ線との交点に設けられた複
数のメモリセルと、前記複数のデータ線のそれぞれに対
応して設けられ、交差結合されたＰ型ポリシリコンをゲ
ート電極とする第１導電形の第１ＭＩＳＦＥＴ対を含む
複数のセンスアンプと、Ｐ型ポリシリコンをゲート電極
とする前記第１導電形の第２ＭＩＳＦＥＴを含み、前記
メモリセルのいずれかを選択するためのデコーダ回路と
を有する半導体装置に適用され、前記第１ＭＩＳＦＥＴ
対のチャネル不純物濃度が、前記第２ＭＩＳＦＥＴのチ
ャネル不純物濃度よりも低いことを特徴とするものであ
る。
【００１２】また、本発明による他の半導体装置は、第
１電位を基板電位とし、Ｐ型ポリシリコンをゲート電極
とする第１導電形の第１ＭＩＳＦＥＴと、基板電位が第
２電位でＮ型ポリシリコンをゲート電極とする第２導電
形の第２ＭＩＳＦＥＴとを含む回路と、ゲートがいずれ
かのドレイン端子に接続され、ソース端子が共通である
Ｐ型ポリシリコンをゲート電極とする前記第１導電形の
第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴと、ゲートに第１
信号が入力され、ドレイン端子が前記第３ＭＩＳＦＥＴ
のドレイン端子に接続されるＮ型ポリシリコンをゲート
電極とする前記第２導電形の第５ＭＩＳＦＥＴと、ゲー
トに第２信号が入力され、ドレイン端子が前記第４ＭＩ
ＳＦＥＴのドレイン端子に接続され、ソース端子が前記
第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリシリ
コンをゲート電極とする前記第２導電形の第６ＭＩＳＦ
ＥＴとを有する半導体装置に適用され、前記第５ＭＩＳ
ＦＥＴ及び前記第６ＭＩＳＦＥＴのチャネル不純物濃度
が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低
く、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴの
基板電位が前記第２電位よりも低いことを特徴とするも
のである。
１電位を基板電位とし、Ｐ型ポリシリコンをゲート電極
とする第１導電形の第１ＭＩＳＦＥＴと、基板電位が第
２電位でＮ型ポリシリコンをゲート電極とする第２導電
形の第２ＭＩＳＦＥＴとを含む回路と、ゲートがいずれ
かのドレイン端子に接続され、ソース端子が共通である
Ｐ型ポリシリコンをゲート電極とする前記第１導電形の
第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴと、ゲートに第１
信号が入力され、ドレイン端子が前記第３ＭＩＳＦＥＴ
のドレイン端子に接続されるＮ型ポリシリコンをゲート
電極とする前記第２導電形の第５ＭＩＳＦＥＴと、ゲー
トに第２信号が入力され、ドレイン端子が前記第４ＭＩ
ＳＦＥＴのドレイン端子に接続され、ソース端子が前記
第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリシリ
コンをゲート電極とする前記第２導電形の第６ＭＩＳＦ
ＥＴとを有する半導体装置に適用され、前記第５ＭＩＳ
ＦＥＴ及び前記第６ＭＩＳＦＥＴのチャネル不純物濃度
が前記第１ＭＩＳＦＥＴのチャネル不純物濃度よりも低
く、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴの
基板電位が前記第２電位よりも低いことを特徴とするも
のである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１４】本実施の形態の半導体装置において、各ブ
ロックを構成する回路素子は、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）の回路記号は矢印をつけないものはＮ型Ｍ
ＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたものはＰ
型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳ
ＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにす
る。また、回路記号を丸印で囲んだＮＭＯＳ及びＰＭＯ
Ｓは、しきい値調節用のチャネル不純物導入量（以下チ
ャネルインプラ量）の少ないトランジスタを示すものと
する。さらに、ゲート材料については、図中、文中に特
に示さない限り、ＮＭＯＳではＮ +ポリシリコン、ＰＭ
ＯＳではＰ+ポリシリコンとする。さらに、本発明では
ＭＯＳＦＥＴを具体例としているが、絶縁ゲートトラン
ジスタＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）も含んでいる。また、本
願発明は、メモリアレーの構成として、開放型データ線
構成でも折り返し型データ線構成でも同様の効果があ
り、データ線構成に限定されるものではない。以下、本
発明を折り返し型データ線構成において説明する。
ロックを構成する回路素子は、公知のＣＭＯＳ（相補型
ＭＯＳトランジスタ）等の集積回路技術によって、単結
晶シリコンのような１個の半導体基板上に形成される。
ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）の回路記号は矢印をつけないものはＮ型Ｍ
ＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたものはＰ
型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳ
ＦＥＴを呼ぶために簡略化してＭＯＳと呼ぶことにす
る。また、回路記号を丸印で囲んだＮＭＯＳ及びＰＭＯ
Ｓは、しきい値調節用のチャネル不純物導入量（以下チ
ャネルインプラ量）の少ないトランジスタを示すものと
する。さらに、ゲート材料については、図中、文中に特
に示さない限り、ＮＭＯＳではＮ +ポリシリコン、ＰＭ
ＯＳではＰ+ポリシリコンとする。さらに、本発明では
ＭＯＳＦＥＴを具体例としているが、絶縁ゲートトラン
ジスタＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅ
ｃｔ Ｔｒａｎｓｉｓｔｏｒ）も含んでいる。また、本
願発明は、メモリアレーの構成として、開放型データ線
構成でも折り返し型データ線構成でも同様の効果があ
り、データ線構成に限定されるものではない。以下、本
発明を折り返し型データ線構成において説明する。
【００１５】（実施の形態１）本発明の第１の実施の形
態１を図１〜図９を用いて説明する。図１は本発明を適
用したＤＲＡＭのトランジスタチャネル領域とセンスア
ンプを示すレイアウト図、及びセンスアンプクロスカッ
プル部分を示すレイアウト図と断面図、図２はセンスア
ンプクロスカップル部分のＰＭＯＳとセンスドライバの
ＰＭＯＳを示す断面図、及びＰＭＯＳに関する基板深さ
方向に対するチャネル不純物分布と、ＰＭＯＳに関する
チャネル中の不純物濃度としきい値及びしきい値ばらつ
きの関係を示す図、図３はセンスアンプ、メモリアレ
ー、サブワードドライバの部分を示す断面図、図４は第
１の実施の形態１のセンスアンプの部分を示す回路図、
図５は第１の実施の形態１の動作を示す波形図、図６は
ＰＭＯＳ先行を行った場合の動作を示す波形図、図７は
本発明を適用したＳＤＲＡＭの全体構成を示すブロック
図、図８はデコーダ回路、及びインバータとナンド回路
を示す回路図、図９はメモリアレー内のサブメモリアレ
ーの分割を示す図である。
態１を図１〜図９を用いて説明する。図１は本発明を適
用したＤＲＡＭのトランジスタチャネル領域とセンスア
ンプを示すレイアウト図、及びセンスアンプクロスカッ
プル部分を示すレイアウト図と断面図、図２はセンスア
ンプクロスカップル部分のＰＭＯＳとセンスドライバの
ＰＭＯＳを示す断面図、及びＰＭＯＳに関する基板深さ
方向に対するチャネル不純物分布と、ＰＭＯＳに関する
チャネル中の不純物濃度としきい値及びしきい値ばらつ
きの関係を示す図、図３はセンスアンプ、メモリアレ
ー、サブワードドライバの部分を示す断面図、図４は第
１の実施の形態１のセンスアンプの部分を示す回路図、
図５は第１の実施の形態１の動作を示す波形図、図６は
ＰＭＯＳ先行を行った場合の動作を示す波形図、図７は
本発明を適用したＳＤＲＡＭの全体構成を示すブロック
図、図８はデコーダ回路、及びインバータとナンド回路
を示す回路図、図９はメモリアレー内のサブメモリアレ
ーの分割を示す図である。
【００１６】図１（ａ）により、ＤＲＡＭチップＣｈｉ
ｐの内部のメモリアレーＭＡと周辺回路ｐｅｒｉの一部
分をトランジスタのチャネルインプラ量で領域分けした
一例を説明する。サブメモリアレーＳＭＡのメモリセル
トランジスタチャネル領域ＰＩＮＰ（ＳＭＡ）の不純物
濃度はｐ（ＳＭＡ）である。また、サブワードドライバ
ブロックＳＷＤＢのＮＭＯＳトランジスタチャネル領域
ＰＩＮＰ（ＳＷＤ）の不純物濃度はｐ（ＳＷＤ）で、Ｐ
ＭＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＷＤ）の
不純物濃度はｎ（ＳＷＤ）である。センスアンプブロッ
クＳＡＢには、クロスカップル部分ＣＣのトランジスタ
のＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ＳＡ
１）及びそれ以外のＮＭＯＳトランジスタチャネル領域
ＰＩＮＰ（ＳＡ２）があり、それぞれ不純物濃度はｐ
（ＳＡ１）及び、ｐ（ＳＡ２）である。同様に、クロス
カップル部分ＣＣのトランジスタのＰＭＯＳトランジス
タチャネル領域ＮＩＮＰ（ＳＡ１）及びそれ以外のＰＭ
ＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＡ２）があ
り、それぞれ不純物濃度はｎ（ＳＡ１）及び、ｎ（ＳＡ
２）である。周辺回路ｐｅｒｉのＮＭＯＳトランジスタ
チャネル領域ＰＩＮＰ（ｐｅｒｉ）はデコーダ回路など
の周辺回路用のＮＭＯＳトランジスタチャネル領域で不
純物濃度がｐ（ｐｅｒｉ）である。同様に、ＰＭＯＳト
ランジスタチャネル領域ＮＩＮＰ（ｐｅｒｉ）はデコー
ダ回路などの周辺回路用のＰＭＯＳトランジスタチャネ
ル領域でチャネル不純物濃度がｎ（ｐｅｒｉ）である。
ｐの内部のメモリアレーＭＡと周辺回路ｐｅｒｉの一部
分をトランジスタのチャネルインプラ量で領域分けした
一例を説明する。サブメモリアレーＳＭＡのメモリセル
トランジスタチャネル領域ＰＩＮＰ（ＳＭＡ）の不純物
濃度はｐ（ＳＭＡ）である。また、サブワードドライバ
ブロックＳＷＤＢのＮＭＯＳトランジスタチャネル領域
ＰＩＮＰ（ＳＷＤ）の不純物濃度はｐ（ＳＷＤ）で、Ｐ
ＭＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＷＤ）の
不純物濃度はｎ（ＳＷＤ）である。センスアンプブロッ
クＳＡＢには、クロスカップル部分ＣＣのトランジスタ
のＮＭＯＳトランジスタチャネル領域ＰＩＮＰ（ＳＡ
１）及びそれ以外のＮＭＯＳトランジスタチャネル領域
ＰＩＮＰ（ＳＡ２）があり、それぞれ不純物濃度はｐ
（ＳＡ１）及び、ｐ（ＳＡ２）である。同様に、クロス
カップル部分ＣＣのトランジスタのＰＭＯＳトランジス
タチャネル領域ＮＩＮＰ（ＳＡ１）及びそれ以外のＰＭ
ＯＳトランジスタチャネル領域ＮＩＮＰ（ＳＡ２）があ
り、それぞれ不純物濃度はｎ（ＳＡ１）及び、ｎ（ＳＡ
２）である。周辺回路ｐｅｒｉのＮＭＯＳトランジスタ
チャネル領域ＰＩＮＰ（ｐｅｒｉ）はデコーダ回路など
の周辺回路用のＮＭＯＳトランジスタチャネル領域で不
純物濃度がｐ（ｐｅｒｉ）である。同様に、ＰＭＯＳト
ランジスタチャネル領域ＮＩＮＰ（ｐｅｒｉ）はデコー
ダ回路などの周辺回路用のＰＭＯＳトランジスタチャネ
ル領域でチャネル不純物濃度がｎ（ｐｅｒｉ）である。
【００１７】図１（ｂ），（ｃ）により、クロスカップ
ル部分ＣＣのレイアウトの一例とレイアウト図中Ａ−
Ａ’間の断面図の一例を説明する。センスアンプブロッ
クＳＡＢ、サブワードドライバＳＷＤ、サブメモリアレ
ーＳＭＡ部分の詳細な断面構成については、後で図３を
用いて説明する。本発明のセンスアンプでは、クロスカ
ップル部分ＣＣを構成するＰ+ゲートＰＭＯＳＱｐ０，
Ｑｐ１とＮ+ゲートＮＭＯＳＱｎ０，Ｑｎ１に、それぞ
れ周辺回路ｐｅｒｉのトランジスタに比べて、ゲート酸
化膜厚は等しいが、チャネルインプラ量、つまりトラン
ジスタチャネル領域のチャネル不純物濃度の少ないトラ
ンジスタを用いることを特徴としている。つまり、クロ
スカップル部分ＣＣと周辺回路ｐｅｒｉのチャネル不純
物濃度の大小関係は、ｐ（ＳＡ１）＜ｐ（ｐｅｒｉ）、
ｎ（ＳＡ１）＜ｎ（ｐｅｒｉ）となっている。さらに、
これらのクロスカップル部分ＣＣに隣接するトランジス
タとのチャネル不純物濃度の大小関係はｐ（ＳＡ１）＜
ｐ（ＳＡ２）、ｎ（ＳＡ１）＜ｎ（ＳＡ２）となってい
る。
ル部分ＣＣのレイアウトの一例とレイアウト図中Ａ−
Ａ’間の断面図の一例を説明する。センスアンプブロッ
クＳＡＢ、サブワードドライバＳＷＤ、サブメモリアレ
ーＳＭＡ部分の詳細な断面構成については、後で図３を
用いて説明する。本発明のセンスアンプでは、クロスカ
ップル部分ＣＣを構成するＰ+ゲートＰＭＯＳＱｐ０，
Ｑｐ１とＮ+ゲートＮＭＯＳＱｎ０，Ｑｎ１に、それぞ
れ周辺回路ｐｅｒｉのトランジスタに比べて、ゲート酸
化膜厚は等しいが、チャネルインプラ量、つまりトラン
ジスタチャネル領域のチャネル不純物濃度の少ないトラ
ンジスタを用いることを特徴としている。つまり、クロ
スカップル部分ＣＣと周辺回路ｐｅｒｉのチャネル不純
物濃度の大小関係は、ｐ（ＳＡ１）＜ｐ（ｐｅｒｉ）、
ｎ（ＳＡ１）＜ｎ（ｐｅｒｉ）となっている。さらに、
これらのクロスカップル部分ＣＣに隣接するトランジス
タとのチャネル不純物濃度の大小関係はｐ（ＳＡ１）＜
ｐ（ＳＡ２）、ｎ（ＳＡ１）＜ｎ（ＳＡ２）となってい
る。
【００１８】次に、本発明で用いているＰ+ゲートＰＭ
ＯＳ、Ｎ+ゲートＮＭＯＳで少チャネルインプラのトラ
ンジスタについて説明する。まず、トランジスタのゲー
ト材料について述べる。図１（ｂ），（ｃ）に示したよ
うな、Ｐ+ポリシリコンゲートＰ+ｐｏｌｙのＰ+ゲート
ＰＭＯＳとＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮ+ゲ
ートＮＭＯＳのように、ゲート極性とチャネル中のキャ
リアの極性を同極性とすると、チャネルがシリコン基板
中のゲート直下に形成される、いわゆる表面チャネルと
なる。従来のＤＲＡＭで用いられていたような、ゲート
材料の極性とチャネル材料を異なるものでは、埋め込み
チャネルとなる。表面チャネルのトランジスタは、埋め
込みチャネルのトランジスタに比べて、電流駆動力が大
きく、短チャネル特性も良好である。
ＯＳ、Ｎ+ゲートＮＭＯＳで少チャネルインプラのトラ
ンジスタについて説明する。まず、トランジスタのゲー
ト材料について述べる。図１（ｂ），（ｃ）に示したよ
うな、Ｐ+ポリシリコンゲートＰ+ｐｏｌｙのＰ+ゲート
ＰＭＯＳとＮ+ポリシリコンゲートＮ+ｐｏｌｙのＮ+ゲ
ートＮＭＯＳのように、ゲート極性とチャネル中のキャ
リアの極性を同極性とすると、チャネルがシリコン基板
中のゲート直下に形成される、いわゆる表面チャネルと
なる。従来のＤＲＡＭで用いられていたような、ゲート
材料の極性とチャネル材料を異なるものでは、埋め込み
チャネルとなる。表面チャネルのトランジスタは、埋め
込みチャネルのトランジスタに比べて、電流駆動力が大
きく、短チャネル特性も良好である。
【００１９】次に、図２を用いてチャネルインプラの一
例について述べる。図２には、本発明のクロスカップル
部分ＣＣのＰＭＯＳＱｐ０（チャネル領域はＮＩＮＰ
（ＳＡ１））とセンスドライバのＰＭＯＳＱｐ２（チャ
ネル領域はＮＩＮＰ（ＳＡ２））の断面図の一例
（ａ）、ＰＭＯＳに関する基板深さ方向（Ｄｅｐｔｈ）
に対するチャネル不純物分布（ｎ）の関係の一例（ｂ）
と、ＰＭＯＳに関するチャネル中の不純物濃度（ｎ）と
しきい値（Ｖｔｈ：グラフのＹ軸）及びしきい値ばらつ
き（ＤＶｔｈ：グラフ中のエラーバーの長さとして示
す）の関係の一例（ｃ）を簡単に示したものである。
例について述べる。図２には、本発明のクロスカップル
部分ＣＣのＰＭＯＳＱｐ０（チャネル領域はＮＩＮＰ
（ＳＡ１））とセンスドライバのＰＭＯＳＱｐ２（チャ
ネル領域はＮＩＮＰ（ＳＡ２））の断面図の一例
（ａ）、ＰＭＯＳに関する基板深さ方向（Ｄｅｐｔｈ）
に対するチャネル不純物分布（ｎ）の関係の一例（ｂ）
と、ＰＭＯＳに関するチャネル中の不純物濃度（ｎ）と
しきい値（Ｖｔｈ：グラフのＹ軸）及びしきい値ばらつ
き（ＤＶｔｈ：グラフ中のエラーバーの長さとして示
す）の関係の一例（ｃ）を簡単に示したものである。
【００２０】図２（ａ）でゲートはＰ+ポリシリコンゲ
ートＰ+Ｐｏｌｙであり、その上にゲート配線低抵抗化
を目的として金属であるタングステンＷが積層されてい
る。また、Ｌ（Ｐ）はＰＭＯＳトランジスタ拡散層のＰ
型半導体領域で、トランジスタのソース・ドレイン領域
となっている。ｎ（ＳＡ１）、ｎ（ＳＡ２）は図１と同
様に、ＰＭＯＳのチャネル不純物濃度を示している。図
２（ｂ）にあるようにチャネルインプラ量及びインプラ
方法により、図２（ａ）に示したトランジスタチャネル
の基板深さ方向（Ｄｅｐｔｈ）に分布する不純物の濃度
とそのピーク値が決まる。これがチャネル不純物濃度で
あり、トランジスタ特性を示すしきい値電圧を決めるパ
ラメータである。図２（ｂ）でチャネル不純物濃度は、
チャネル不純物分布のピークの値であるｎ（ＳＡ１）及
びｎ（ＳＡ２）である。
ートＰ+Ｐｏｌｙであり、その上にゲート配線低抵抗化
を目的として金属であるタングステンＷが積層されてい
る。また、Ｌ（Ｐ）はＰＭＯＳトランジスタ拡散層のＰ
型半導体領域で、トランジスタのソース・ドレイン領域
となっている。ｎ（ＳＡ１）、ｎ（ＳＡ２）は図１と同
様に、ＰＭＯＳのチャネル不純物濃度を示している。図
２（ｂ）にあるようにチャネルインプラ量及びインプラ
方法により、図２（ａ）に示したトランジスタチャネル
の基板深さ方向（Ｄｅｐｔｈ）に分布する不純物の濃度
とそのピーク値が決まる。これがチャネル不純物濃度で
あり、トランジスタ特性を示すしきい値電圧を決めるパ
ラメータである。図２（ｂ）でチャネル不純物濃度は、
チャネル不純物分布のピークの値であるｎ（ＳＡ１）及
びｎ（ＳＡ２）である。
【００２１】また、不純物濃度としきい値の関係は、図
２（ｃ）に示したように、不純物濃度が低いつまり、チ
ャネルインプラ量の少ないトランジスタほどしきい値電
圧が低い。例えば、Ｐ+ゲートＰＭＯＳにおいて砒素
（Ａｓ）或いは、燐（Ｐ）を不純物としてチャネルに導
入すると、チャネル不純物濃度が約１×１０18ｃｍ-3で
は、しきい値が約０．２Ｖ程度であるが、チャネルイン
プラ量を減らすと−０．１Ｖとなる（ＰＭＯＳであるた
め、実際のしきい値と符号を反転している）。さらに、
図２（ｃ）に示しているように、チャネル不純物濃度を
低くすると、しきい値のばらつき量ＤＶｔｈも低減す
る。このチャネル中の不純物濃度としきい値ばらつきの
関係については、［文献２］の（４．６４）式に記され
ており、チャネルインプラ量を減らすことにより、チャ
ネルインプラ起因のトランジスタのしきい値ばらつきを
低減できる。
２（ｃ）に示したように、不純物濃度が低いつまり、チ
ャネルインプラ量の少ないトランジスタほどしきい値電
圧が低い。例えば、Ｐ+ゲートＰＭＯＳにおいて砒素
（Ａｓ）或いは、燐（Ｐ）を不純物としてチャネルに導
入すると、チャネル不純物濃度が約１×１０18ｃｍ-3で
は、しきい値が約０．２Ｖ程度であるが、チャネルイン
プラ量を減らすと−０．１Ｖとなる（ＰＭＯＳであるた
め、実際のしきい値と符号を反転している）。さらに、
図２（ｃ）に示しているように、チャネル不純物濃度を
低くすると、しきい値のばらつき量ＤＶｔｈも低減す
る。このチャネル中の不純物濃度としきい値ばらつきの
関係については、［文献２］の（４．６４）式に記され
ており、チャネルインプラ量を減らすことにより、チャ
ネルインプラ起因のトランジスタのしきい値ばらつきを
低減できる。
【００２２】このようにＮ+ゲートＮＭＯＳ、Ｐ+ゲート
ＰＭＯＳでは、チャネルインプラ、つまりチャネル不純
物濃度を低くすることにより、しきい値を低減できる。
すなわち、低しきい値化としきい値ばらつきの低減を両
立可能である。一方、従来のＮ+ゲートＰＭＯＳでは、
図２（ｃ）にあるようにチャネル不純物濃度を低くする
としきい値が高くなる。すなわち、低電圧動作に必要な
低しきい値トランジスタを実現するには、チャネル不純
物濃度を下げることができないため、しきい値ばらつき
を低減することができない。
ＰＭＯＳでは、チャネルインプラ、つまりチャネル不純
物濃度を低くすることにより、しきい値を低減できる。
すなわち、低しきい値化としきい値ばらつきの低減を両
立可能である。一方、従来のＮ+ゲートＰＭＯＳでは、
図２（ｃ）にあるようにチャネル不純物濃度を低くする
としきい値が高くなる。すなわち、低電圧動作に必要な
低しきい値トランジスタを実現するには、チャネル不純
物濃度を下げることができないため、しきい値ばらつき
を低減することができない。
【００２３】ここで、チャネル不純物濃度を低くしたＰ
+ゲートＰＭＯＳ、Ｎ+ゲートＮＭＯＳを用いると、しき
い値が低くなりすぎて、トランジスタのオフ電流が増加
し、サブスレッショルドリーク電流によりスタンバイ電
流が増加する場合がある。この場合は、クロスカップル
部分ＣＣのＰＭＯＳＱｐ０，Ｑｐ１の基板電圧ＶＢＰを
データ線振幅電圧ＶＤＬよりも高く設定して、基板バイ
アス効果によりしきい値を補償することができる。同様
に、クロスカップ部分ＣＣのＮＭＯＳＱｎ０，Ｑｎ１の
基板電圧ＶＢＮを接地電位ＶＳＳより低く設定すること
で、基板バイアス効果によりしきい値を補償できる。こ
れによって、リーク電流が低減できることも特徴であ
る。また、リーク電流が問題とならない場合には、高速
動作のために基板電圧が印加されないような構成にした
ほうがよい。基板電圧は、図３に示したサブメモリアレ
ーＳＭＡ周辺の断面構成により制限される。
+ゲートＰＭＯＳ、Ｎ+ゲートＮＭＯＳを用いると、しき
い値が低くなりすぎて、トランジスタのオフ電流が増加
し、サブスレッショルドリーク電流によりスタンバイ電
流が増加する場合がある。この場合は、クロスカップル
部分ＣＣのＰＭＯＳＱｐ０，Ｑｐ１の基板電圧ＶＢＰを
データ線振幅電圧ＶＤＬよりも高く設定して、基板バイ
アス効果によりしきい値を補償することができる。同様
に、クロスカップ部分ＣＣのＮＭＯＳＱｎ０，Ｑｎ１の
基板電圧ＶＢＮを接地電位ＶＳＳより低く設定すること
で、基板バイアス効果によりしきい値を補償できる。こ
れによって、リーク電流が低減できることも特徴であ
る。また、リーク電流が問題とならない場合には、高速
動作のために基板電圧が印加されないような構成にした
ほうがよい。基板電圧は、図３に示したサブメモリアレ
ーＳＭＡ周辺の断面構成により制限される。
【００２４】次に、図３を用いて、本発明に適用される
サブワードドライバＳＷＤとセンスアンプブロックＳＡ
ＢとサブメモリアレーＳＭＡを含む断面構造の一例につ
いて説明する。メモリセルＭＣのトランジスタはＮＭＯ
Ｓで構成されている。ＮＭＯＳはゲート電極にＮ+ポリ
シリコンの層を含んでいるＮ+ポリシリコンゲートＮ+Ｐ
ｏｌｙである。また、本例では、ゲート配線抵抗低減を
目的に、その上層に金属層、例えばタングステンＷを配
置している。ＰＭＯＳでは、ゲート電極にＰ+ポリシリ
コンの層を含んでいるＰ+ポリシリコンゲートＰ+Ｐｏｌ
ｙである。ＮＭＯＳと同様に、その上層には、タングス
テンＷの金属層が配置されている。ＳＧＩは素子分離領
域で、拡散層間を絶縁するための酸化膜である。
サブワードドライバＳＷＤとセンスアンプブロックＳＡ
ＢとサブメモリアレーＳＭＡを含む断面構造の一例につ
いて説明する。メモリセルＭＣのトランジスタはＮＭＯ
Ｓで構成されている。ＮＭＯＳはゲート電極にＮ+ポリ
シリコンの層を含んでいるＮ+ポリシリコンゲートＮ+Ｐ
ｏｌｙである。また、本例では、ゲート配線抵抗低減を
目的に、その上層に金属層、例えばタングステンＷを配
置している。ＰＭＯＳでは、ゲート電極にＰ+ポリシリ
コンの層を含んでいるＰ+ポリシリコンゲートＰ+Ｐｏｌ
ｙである。ＮＭＯＳと同様に、その上層には、タングス
テンＷの金属層が配置されている。ＳＧＩは素子分離領
域で、拡散層間を絶縁するための酸化膜である。
【００２５】本発明に最も好ましい構成である図３
（ａ）の構成では、サブメモリアレーＳＭＡのメモリセ
ルトランジスタの基板領域であるＰ型半導体領域ＰＷＥ
ＬＬ（ＳＭＡ）と、センスアンプブロックＳＡＢのＮＭ
ＯＳの基板領域であるＰ型半導体領域ＰＷＥＬＬ（Ｓ
Ａ）が電気的に接続され、１つの領域を構成している。
サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセン
スアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）の間を電
気的に分離していないため、分離領域の分だけ面積低減
が可能である。これにより、センスアンプＮＭＯＳ基板
領域ＰＷＥＬＬ（ＳＡ）はサブメモリアレー基板領域Ｐ
ＷＥＬＬ（ＳＭＡ）と等しい電圧、例えばＶＢＢに設定
される。サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭ
Ａ）の基板深くにはディープＮ型半導体領域ＤＷＥＬＬ
が配置される。これにより、サブワードドライバＳＷＤ
のＰＭＯＳの基板領域であるＮ型半導体領域ＮＷＥＬＬ
（ＳＷＤ）とセンスアンプブロックＳＡＢのＰＭＯＳの
基板領域であるＮ型半導体領域ＮＷＥＬＬ（ＳＡ）が電
気的に接続される。サブワードドライバＳＷＤではＰＭ
ＯＳの基板電圧をワード線昇圧電圧ＶＰＰ以上にする必
要があるため、センスアンプＰＭＯＳ基板領域ＮＷＥＬ
Ｌ（ＳＡ）の電圧もサブワードドライバＰＭＯＳ基板領
域ＮＷＥＬＬ（ＳＷＤ）と等しくＶＰＰ以上に設定され
る。つまり、本構成では、センスアンプのＮＭＯＳの基
板電圧ＶＢＮはメモリセルと等しいＶＢＢに、ＰＭＯＳ
の基板電圧ＶＢＰはＶＰＰ以上にそれぞれ設定される。
（ａ）の構成では、サブメモリアレーＳＭＡのメモリセ
ルトランジスタの基板領域であるＰ型半導体領域ＰＷＥ
ＬＬ（ＳＭＡ）と、センスアンプブロックＳＡＢのＮＭ
ＯＳの基板領域であるＰ型半導体領域ＰＷＥＬＬ（Ｓ
Ａ）が電気的に接続され、１つの領域を構成している。
サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセン
スアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）の間を電
気的に分離していないため、分離領域の分だけ面積低減
が可能である。これにより、センスアンプＮＭＯＳ基板
領域ＰＷＥＬＬ（ＳＡ）はサブメモリアレー基板領域Ｐ
ＷＥＬＬ（ＳＭＡ）と等しい電圧、例えばＶＢＢに設定
される。サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭ
Ａ）の基板深くにはディープＮ型半導体領域ＤＷＥＬＬ
が配置される。これにより、サブワードドライバＳＷＤ
のＰＭＯＳの基板領域であるＮ型半導体領域ＮＷＥＬＬ
（ＳＷＤ）とセンスアンプブロックＳＡＢのＰＭＯＳの
基板領域であるＮ型半導体領域ＮＷＥＬＬ（ＳＡ）が電
気的に接続される。サブワードドライバＳＷＤではＰＭ
ＯＳの基板電圧をワード線昇圧電圧ＶＰＰ以上にする必
要があるため、センスアンプＰＭＯＳ基板領域ＮＷＥＬ
Ｌ（ＳＡ）の電圧もサブワードドライバＰＭＯＳ基板領
域ＮＷＥＬＬ（ＳＷＤ）と等しくＶＰＰ以上に設定され
る。つまり、本構成では、センスアンプのＮＭＯＳの基
板電圧ＶＢＮはメモリセルと等しいＶＢＢに、ＰＭＯＳ
の基板電圧ＶＢＰはＶＰＰ以上にそれぞれ設定される。
【００２６】図４により、本発明を実施したセンスアン
プの回路構成の一例を説明する。左右のサブメモリアレ
ーＳＭＡに接続されているデータ線対Ｄ１ｔとＤ１ｂ、
・・・、ＤｎｔとＤｎｂはセンスアンプブロックＳＡＢ
内において、それぞれクロスカップル部分ＣＣのトラン
ジスタに接続される。
プの回路構成の一例を説明する。左右のサブメモリアレ
ーＳＭＡに接続されているデータ線対Ｄ１ｔとＤ１ｂ、
・・・、ＤｎｔとＤｎｂはセンスアンプブロックＳＡＢ
内において、それぞれクロスカップル部分ＣＣのトラン
ジスタに接続される。
【００２７】まず、センスアンプブロックＳＡＢ内の回
路構成について説明する。プリチャージ回路ＰＣはスタ
ンバイ状態においてプリチャージ制御信号ＰＣＳにより
データ線対をプリチャージレベル、通常はデータ線振幅
の１／２であるプリチャージ電位ＶＢＬＲに設定するた
めの回路であり、例えば、図に示したようなデータ線間
を短絡するＭＯＳとデータ線とＶＢＬＲを接続するスイ
ッチとで構成される。入出力ゲート回路ＩＯＧはデータ
線とメモリアレー外部へのデータの入出力を行う部分で
ある。例えば、図のようなデータ線と入出力線ＩＯＴ，
ＩＯＢとの間のカラム選択線ＹＳ１，・・・，ＹＳｎで
制御されるＮＭＯＳで構成される。センスアンプの両側
に配置されるシェアゲート回路ＳＨＲは、シェアゲート
制御信号ＳＨＲＬ及びＳＨＲＲにより、センスアンプ両
側にあるサブメモリアレーＳＭＡのいずれかを、クロス
カップル部分ＣＣのトランジスタに接続するための選択
スイッチである。例えば図のようなＮＭＯＳのトランス
ファー型スイッチで構成される。
路構成について説明する。プリチャージ回路ＰＣはスタ
ンバイ状態においてプリチャージ制御信号ＰＣＳにより
データ線対をプリチャージレベル、通常はデータ線振幅
の１／２であるプリチャージ電位ＶＢＬＲに設定するた
めの回路であり、例えば、図に示したようなデータ線間
を短絡するＭＯＳとデータ線とＶＢＬＲを接続するスイ
ッチとで構成される。入出力ゲート回路ＩＯＧはデータ
線とメモリアレー外部へのデータの入出力を行う部分で
ある。例えば、図のようなデータ線と入出力線ＩＯＴ，
ＩＯＢとの間のカラム選択線ＹＳ１，・・・，ＹＳｎで
制御されるＮＭＯＳで構成される。センスアンプの両側
に配置されるシェアゲート回路ＳＨＲは、シェアゲート
制御信号ＳＨＲＬ及びＳＨＲＲにより、センスアンプ両
側にあるサブメモリアレーＳＭＡのいずれかを、クロス
カップル部分ＣＣのトランジスタに接続するための選択
スイッチである。例えば図のようなＮＭＯＳのトランス
ファー型スイッチで構成される。
【００２８】センスアンプクロスカップル部分ＣＣはメ
モリセルＭＣから読み出した微小信号をデータ線振幅ま
で増幅するための回路で、図４に示すような互いに交差
結合したそれぞれ２つのＮＭＯＳＱｎ０，Ｑｎ１、ＰＭ
ＯＳＱｐ０，Ｑｐ１がよく用いられる。クロスカップル
部分ＣＣはＰＭＯＳ側コモンソース線ＣＳＰとＮＭＯＳ
側コモンソース線ＣＳＮにより駆動される。それぞれの
コモンソース線ＣＳＰ，ＣＳＮはセンスアンプ内に複数
分散配置されたセンスドライバＳＡＤＰ，ＳＡＤＮによ
り駆動される。また、これらのセンスドライバＳＡＤ
Ｐ，ＳＡＤＮはクロスエリアＸＡにそれぞれ１つだけ配
置する構成も可能である。ＰＭＯＳのＱｐ２及びＮＭＯ
ＳのＱｎ２はそれぞれセンスアンプ活性化信号ＳＰ，Ｓ
Ｎにより活性化されコモンソース線を駆動する。また、
コモンソース線ＣＳＰ，ＣＳＮはスタンバイ状態におい
てデータ線プリチャージ制御信号ＰＣＳにより制御さ
れ、サブワードドライバブロックＳＷＤＢとセンスアン
プブロックＳＡＢの交差領域であるクロスエリアＸＡに
配置されたコモンソース線プリチャージ回路ＣＳＰＣに
よりＶＢＬＲにプリチャージされる。
モリセルＭＣから読み出した微小信号をデータ線振幅ま
で増幅するための回路で、図４に示すような互いに交差
結合したそれぞれ２つのＮＭＯＳＱｎ０，Ｑｎ１、ＰＭ
ＯＳＱｐ０，Ｑｐ１がよく用いられる。クロスカップル
部分ＣＣはＰＭＯＳ側コモンソース線ＣＳＰとＮＭＯＳ
側コモンソース線ＣＳＮにより駆動される。それぞれの
コモンソース線ＣＳＰ，ＣＳＮはセンスアンプ内に複数
分散配置されたセンスドライバＳＡＤＰ，ＳＡＤＮによ
り駆動される。また、これらのセンスドライバＳＡＤ
Ｐ，ＳＡＤＮはクロスエリアＸＡにそれぞれ１つだけ配
置する構成も可能である。ＰＭＯＳのＱｐ２及びＮＭＯ
ＳのＱｎ２はそれぞれセンスアンプ活性化信号ＳＰ，Ｓ
Ｎにより活性化されコモンソース線を駆動する。また、
コモンソース線ＣＳＰ，ＣＳＮはスタンバイ状態におい
てデータ線プリチャージ制御信号ＰＣＳにより制御さ
れ、サブワードドライバブロックＳＷＤＢとセンスアン
プブロックＳＡＢの交差領域であるクロスエリアＸＡに
配置されたコモンソース線プリチャージ回路ＣＳＰＣに
よりＶＢＬＲにプリチャージされる。
【００２９】以上、プリチャージ回路ＰＣ、入出力ゲー
ト回路ＩＯＧ、シェアゲート回路ＳＨＲ、センスドライ
バＳＡＤＮのＮＭＯＳトランジスタのチャネル領域はＰ
ＩＮＰ（ＳＡ２）、クロスカップル部分ＣＣのＮＭＯＳ
トランジスタのチャネル領域はＰＩＮＰ（ＳＡ１）であ
る。また、センスドライバＳＡＤＰのＰＭＯＳトランジ
スタのチャネル領域はＮＩＮＰ（ＳＡ２）、クロスカッ
プル部分ＣＣのＰＭＯＳトランジスタのチャネル領域は
ＮＩＮＰ（ＳＡ１）である。
ト回路ＩＯＧ、シェアゲート回路ＳＨＲ、センスドライ
バＳＡＤＮのＮＭＯＳトランジスタのチャネル領域はＰ
ＩＮＰ（ＳＡ２）、クロスカップル部分ＣＣのＮＭＯＳ
トランジスタのチャネル領域はＰＩＮＰ（ＳＡ１）であ
る。また、センスドライバＳＡＤＰのＰＭＯＳトランジ
スタのチャネル領域はＮＩＮＰ（ＳＡ２）、クロスカッ
プル部分ＣＣのＰＭＯＳトランジスタのチャネル領域は
ＮＩＮＰ（ＳＡ１）である。
【００３０】次に、図５を用いて、本回路構成の動作の
一例について説明する。バンクアクティブ信号からデー
タ線対のプリチャージを制御しているプリチャージ制御
信号ＰＣＳがＶＰＰあるいは、ＶＤＬ以上の電位からＶ
ＳＳに遷移する。これとほぼ同時に、読み出すサブメモ
リアレーＳＭＡを選択する信号、ここでは、左側のサブ
メモリアレーＳＭＡを選択するものとすると、シェアゲ
ート制御信号ＳＨＲＲの信号がＶＰＰからＶＳＳに遷移
し、右側のサブメモリアレーＳＭＡがセンスアンプブロ
ックＳＡＢから切り離される。その後、外部より入力さ
れたアドレス（Ａ０，・・・，Ａｎ）、もしくは、内部
で発生させたアドレスが後述する図８に示されるような
デコーダ回路によりプリデコードされ、さらに、そのプ
リデコード信号がさらにメインワードドライバ（ＭＷ
Ｄ）、サブワードドライバ（ＳＷＤ）などでデコードさ
れることによってワード線ＷＬが選択され、メモリセル
ＭＣに保持されていたデータがデータ線Ｄ１ｔ，Ｄ１
ｂ，・・・に現れる。この際にデータ線間に発生する微
小信号が読み出し信号量ΔＶである。
一例について説明する。バンクアクティブ信号からデー
タ線対のプリチャージを制御しているプリチャージ制御
信号ＰＣＳがＶＰＰあるいは、ＶＤＬ以上の電位からＶ
ＳＳに遷移する。これとほぼ同時に、読み出すサブメモ
リアレーＳＭＡを選択する信号、ここでは、左側のサブ
メモリアレーＳＭＡを選択するものとすると、シェアゲ
ート制御信号ＳＨＲＲの信号がＶＰＰからＶＳＳに遷移
し、右側のサブメモリアレーＳＭＡがセンスアンプブロ
ックＳＡＢから切り離される。その後、外部より入力さ
れたアドレス（Ａ０，・・・，Ａｎ）、もしくは、内部
で発生させたアドレスが後述する図８に示されるような
デコーダ回路によりプリデコードされ、さらに、そのプ
リデコード信号がさらにメインワードドライバ（ＭＷ
Ｄ）、サブワードドライバ（ＳＷＤ）などでデコードさ
れることによってワード線ＷＬが選択され、メモリセル
ＭＣに保持されていたデータがデータ線Ｄ１ｔ，Ｄ１
ｂ，・・・に現れる。この際にデータ線間に発生する微
小信号が読み出し信号量ΔＶである。
【００３１】さらに、十分にデータが読み出された後、
ＮＭＯＳ側センスアンプ活性化信号ＳＮがＶＳＳからＶ
ＤＬ或いは、それ以上の電圧に遷移し、それとほぼ同時
に、ＰＭＯＳ側センスアンプ活性化信号ＳＰがＶＤＬ或
いは、それ以上の電圧からＶＳＳに遷移する。これによ
って、センスアンプコモンソース線ＣＳＮ，ＣＳＰはそ
れぞれＶＳＳ，ＶＤＬに接続され、データ線Ｄ１ｔ，Ｄ
１ｂ，・・・は、読み出し信号量ΔＶをもとにそれぞれ
のデータ線振幅電圧ＶＤＬ（高電位側）とＶＳＳ（低電
位側）に設定される。このとき、読み出し信号量ΔＶに
対して、センスアンプクロスカップ部分ＣＣのトランジ
スタのしきい値差をΔＶｔｈとすると、センスアンプが
実際に感知する実効的な信号量はΔＶ−ΔＶｔｈとな
る。本発明によりトランジスタのしきい値ばらつきが低
減されることで、クロスカップル部分ＣＣのペアＭＯＳ
間のしきい値差ΔＶｔｈが小さくなる。これによって、
実効信号量が増加する。増幅終了後、センスアンプデー
タ保持、あるいは、データ読み出し、書き込みなどの動
作をする。
ＮＭＯＳ側センスアンプ活性化信号ＳＮがＶＳＳからＶ
ＤＬ或いは、それ以上の電圧に遷移し、それとほぼ同時
に、ＰＭＯＳ側センスアンプ活性化信号ＳＰがＶＤＬ或
いは、それ以上の電圧からＶＳＳに遷移する。これによ
って、センスアンプコモンソース線ＣＳＮ，ＣＳＰはそ
れぞれＶＳＳ，ＶＤＬに接続され、データ線Ｄ１ｔ，Ｄ
１ｂ，・・・は、読み出し信号量ΔＶをもとにそれぞれ
のデータ線振幅電圧ＶＤＬ（高電位側）とＶＳＳ（低電
位側）に設定される。このとき、読み出し信号量ΔＶに
対して、センスアンプクロスカップ部分ＣＣのトランジ
スタのしきい値差をΔＶｔｈとすると、センスアンプが
実際に感知する実効的な信号量はΔＶ−ΔＶｔｈとな
る。本発明によりトランジスタのしきい値ばらつきが低
減されることで、クロスカップル部分ＣＣのペアＭＯＳ
間のしきい値差ΔＶｔｈが小さくなる。これによって、
実効信号量が増加する。増幅終了後、センスアンプデー
タ保持、あるいは、データ読み出し、書き込みなどの動
作をする。
【００３２】次に、プリチャージ動作の一例を説明す
る。プリチャージ動作では、まずワード線ＷＬがＶＳＳ
に設定され、その後、センスアンプ活性化信号ＳＰ，Ｓ
ＮがそれぞれＶＤＬ以上、ＶＳＳに設定される。そし
て、プリチャージ制御信号ＰＣＳによりデータ線がプリ
チャージレベルＶＢＬＲにプリチャージされる。それと
ほぼ同時に、メモリアレー選択のシェアゲート制御信号
ＳＨＲＲが立ち上がり、センスアンプと右側サブメモリ
アレーＳＭＡが接続され、スタンバイ状態となる。
る。プリチャージ動作では、まずワード線ＷＬがＶＳＳ
に設定され、その後、センスアンプ活性化信号ＳＰ，Ｓ
ＮがそれぞれＶＤＬ以上、ＶＳＳに設定される。そし
て、プリチャージ制御信号ＰＣＳによりデータ線がプリ
チャージレベルＶＢＬＲにプリチャージされる。それと
ほぼ同時に、メモリアレー選択のシェアゲート制御信号
ＳＨＲＲが立ち上がり、センスアンプと右側サブメモリ
アレーＳＭＡが接続され、スタンバイ状態となる。
【００３３】この際に、１本のワード線から読み出され
るデータパターンを考慮したときに、センスアンプの増
幅時間が最も長くなるワーストケースは、注目するセン
スアンプが“Ｌ”データを読み、他の全部のセンスアン
プが“Ｈ”データを読む場合である。センスアンプの活
性化信号ＳＰ，ＳＮの駆動タイミングが同じ場合、駆動
力の高いＮＭＯＳが先に増幅を開始し、ＮＭＯＳにとっ
てゲート−ソース間電圧が大きい“Ｈ”データのセンス
アンプのほうが“Ｌ”データのセンスアンプよりも先に
増幅される。すると先に動作している大多数のセンスア
ンプの電流でコモンソースの電位が変動し、“Ｌ”デー
タが出ている注目センスアンプに印加される電圧が減少
し、増幅が遅れてしまう。
るデータパターンを考慮したときに、センスアンプの増
幅時間が最も長くなるワーストケースは、注目するセン
スアンプが“Ｌ”データを読み、他の全部のセンスアン
プが“Ｈ”データを読む場合である。センスアンプの活
性化信号ＳＰ，ＳＮの駆動タイミングが同じ場合、駆動
力の高いＮＭＯＳが先に増幅を開始し、ＮＭＯＳにとっ
てゲート−ソース間電圧が大きい“Ｈ”データのセンス
アンプのほうが“Ｌ”データのセンスアンプよりも先に
増幅される。すると先に動作している大多数のセンスア
ンプの電流でコモンソースの電位が変動し、“Ｌ”デー
タが出ている注目センスアンプに印加される電圧が減少
し、増幅が遅れてしまう。
【００３４】このような場合には、図６に一例を示すよ
うに、センスアンプの活性化信号ＳＰ，ＳＮの駆動タイ
ミングをＳＰによりＰＭＯＳ側を先に活性化（ＰＭＯＳ
先行駆動）すると、注目センスアンプの“Ｌ”データの
増幅時間が短縮できる。これは駆動力の低いＰＭＯＳ側
を先に駆動することで、ＰＭＯＳにとってゲート−ソー
ス間電圧が大きい“Ｌ”データの増幅速度を速め、
“Ｈ”データと“Ｌ”データの増幅時間の差を低減する
ことができるからである。しかし、この場合、センスア
ンプにおける感知動作はＰＭＯＳによって行われるた
め、クロスカップル部分ＣＣのＰＭＯＳのペアＭＯＳの
しきい値ばらつきが影響する。つまり、従来の構成では
ＰＭＯＳペアのしきい値ばらつきが大きいために、ＰＭ
ＯＳ先行駆動を行うと実効信号量が減少し、誤動作する
恐れがあった。しかし、本発明を用いることにより、ク
ロスカップル部分ＣＣのＰＭＯＳのしきい値ばらつきが
低減されるため、ＰＭＯＳ先行を行っても誤動作の可能
性が小さくなる上にセンス動作の高速化が可能となる。
うに、センスアンプの活性化信号ＳＰ，ＳＮの駆動タイ
ミングをＳＰによりＰＭＯＳ側を先に活性化（ＰＭＯＳ
先行駆動）すると、注目センスアンプの“Ｌ”データの
増幅時間が短縮できる。これは駆動力の低いＰＭＯＳ側
を先に駆動することで、ＰＭＯＳにとってゲート−ソー
ス間電圧が大きい“Ｌ”データの増幅速度を速め、
“Ｈ”データと“Ｌ”データの増幅時間の差を低減する
ことができるからである。しかし、この場合、センスア
ンプにおける感知動作はＰＭＯＳによって行われるた
め、クロスカップル部分ＣＣのＰＭＯＳのペアＭＯＳの
しきい値ばらつきが影響する。つまり、従来の構成では
ＰＭＯＳペアのしきい値ばらつきが大きいために、ＰＭ
ＯＳ先行駆動を行うと実効信号量が減少し、誤動作する
恐れがあった。しかし、本発明を用いることにより、ク
ロスカップル部分ＣＣのＰＭＯＳのしきい値ばらつきが
低減されるため、ＰＭＯＳ先行を行っても誤動作の可能
性が小さくなる上にセンス動作の高速化が可能となる。
【００３５】次に、図７により、本発明を適用したシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）の一例について説明す
る。各回路ブロックは、制御信号が入力されるタイミン
グ信号生成回路ＴＧで形成される内部制御信号のタイミ
ングで動作する。ＴＧに入力される制御信号には、クロ
ック信号ＣＬＫのタイミングで入力される、チップ選択
信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳ、ライトイネーブ
ル信号／ＷＥがある。これらの制御信号とアドレス信号
との組合せはコマンドと呼ばれる。クロックイネーブル
信号ＣＫＥは、クロック信号の有効無効を決定する。ま
た、入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，・
・・，ＤＱｎから入出力されるデータをマスクするため
にデータ入出力バッファＩ／ＯＢを制御するための信号
である。ＶＧはＳＤＲＡＭの電圧発生回路であり、ワー
ド線昇圧電圧ＶＰＰ、メモリアレー用の基板電圧ＶＢ
Ｂ、メモリアレー電圧ＶＤＬ、周辺回路電圧ＶＣＬなど
の各種電位を供給する。
クロナスＤＲＡＭ（ＳＤＲＡＭ）の一例について説明す
る。各回路ブロックは、制御信号が入力されるタイミン
グ信号生成回路ＴＧで形成される内部制御信号のタイミ
ングで動作する。ＴＧに入力される制御信号には、クロ
ック信号ＣＬＫのタイミングで入力される、チップ選択
信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳ、ライトイネーブ
ル信号／ＷＥがある。これらの制御信号とアドレス信号
との組合せはコマンドと呼ばれる。クロックイネーブル
信号ＣＫＥは、クロック信号の有効無効を決定する。ま
た、入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，・
・・，ＤＱｎから入出力されるデータをマスクするため
にデータ入出力バッファＩ／ＯＢを制御するための信号
である。ＶＧはＳＤＲＡＭの電圧発生回路であり、ワー
ド線昇圧電圧ＶＰＰ、メモリアレー用の基板電圧ＶＢ
Ｂ、メモリアレー電圧ＶＤＬ、周辺回路電圧ＶＣＬなど
の各種電位を供給する。
【００３６】ＳＤＲＡＭでは、アドレス入力端子Ａ０，
Ａ１，・・・，Ａｎからロウアドレスやカラムアドレス
が時分割に入力されるアドレスマルチ方式が採られる。
アドレス入力端子からロウアドレスバッファＸＡＢに入
力されたロウアドレスは、図１（ａ）の周辺回路ｐｅｒ
ｉに配置され、例えば図８（ａ）に一例を示すような、
図８（ｂ）に示されるインバータＩＮＶ０，ＩＮＶ１，
ＩＮＶ００，・・・や図８（ｃ）に示されるナンド回路
ＮＡＮＤを用いたデコーダ回路により、入力ロウアドレ
スＡｉとＡｉ＋１がロウアドレスデコーダＸ−ＤＥＣで
解読され、プリデコード信号ＲＦ００，ＲＦ０１，ＲＦ
０２，ＲＦ０３が生成される。図８に示されるデコーダ
部分の回路では、トランジスタのしきい値が基板バイア
ス効果により上昇するのを避けるために、基板電圧は、
ＮＭＯＳ、ＰＭＯＳともにソース電位と同じである。つ
まりＮＭＯＳでは、ＶＳＳ（０Ｖ）、ＰＭＯＳではＶＣ
Ｌである。同様な方式で他のアドレスから生成される他
のプリデコード信号を利用して、１つのメモリアレーＭ
Ａ中の特定ワード線が選択される。それに応じて１ワー
ド分のメモリセルが選択状態となる。引き続き、カラム
アドレスがカラムアドレスバッファＹＡＢに入力される
と図１の周辺回路ｐｅｒｉに配置されているカラムアド
レスデコーダＹ−ＤＥＣにより、読み出し又は書き込み
を行うメモリセルが更に選択される。尚、ＳＤＲＡＭは
通常バンクアドレスで指定される複数のメモリアレー
（又はメモリバンク）を持つが、この図では１つのメモ
リアレーＭＡ（ＢＡＮＫ０）だけを代表的に示した。
Ａ１，・・・，Ａｎからロウアドレスやカラムアドレス
が時分割に入力されるアドレスマルチ方式が採られる。
アドレス入力端子からロウアドレスバッファＸＡＢに入
力されたロウアドレスは、図１（ａ）の周辺回路ｐｅｒ
ｉに配置され、例えば図８（ａ）に一例を示すような、
図８（ｂ）に示されるインバータＩＮＶ０，ＩＮＶ１，
ＩＮＶ００，・・・や図８（ｃ）に示されるナンド回路
ＮＡＮＤを用いたデコーダ回路により、入力ロウアドレ
スＡｉとＡｉ＋１がロウアドレスデコーダＸ−ＤＥＣで
解読され、プリデコード信号ＲＦ００，ＲＦ０１，ＲＦ
０２，ＲＦ０３が生成される。図８に示されるデコーダ
部分の回路では、トランジスタのしきい値が基板バイア
ス効果により上昇するのを避けるために、基板電圧は、
ＮＭＯＳ、ＰＭＯＳともにソース電位と同じである。つ
まりＮＭＯＳでは、ＶＳＳ（０Ｖ）、ＰＭＯＳではＶＣ
Ｌである。同様な方式で他のアドレスから生成される他
のプリデコード信号を利用して、１つのメモリアレーＭ
Ａ中の特定ワード線が選択される。それに応じて１ワー
ド分のメモリセルが選択状態となる。引き続き、カラム
アドレスがカラムアドレスバッファＹＡＢに入力される
と図１の周辺回路ｐｅｒｉに配置されているカラムアド
レスデコーダＹ−ＤＥＣにより、読み出し又は書き込み
を行うメモリセルが更に選択される。尚、ＳＤＲＡＭは
通常バンクアドレスで指定される複数のメモリアレー
（又はメモリバンク）を持つが、この図では１つのメモ
リアレーＭＡ（ＢＡＮＫ０）だけを代表的に示した。
【００３７】図９に一例を示すように、本発明が適用さ
れＤＲＡＭの１つのバンクでは、ロウアドレスからワー
ド線を選択するロウアドレスデコーダＸ−ＤＥＣとカラ
ムアドレスからデータ線を選択するカラムアドレスデコ
ーダＹ−ＤＥＣで囲われた複数のメモリ領域からなり、
そのメモリ領域はマトリクス状に配置された複数のサブ
メモリアレーＳＭＡを含む。特に制限されないがこのメ
モリアレーは、階層ワード線方式を採り、メモリアレー
ＭＡの一辺にはメインワードドライバ列ＭＷＤが配置さ
れる。メインワードドライバ列ＭＷＤに接続されるメイ
ンワード線は複数のサブメモリアレーＳＭＡに渡ってま
たがるように上層の金属配線層に設けられる。また、カ
ラム方向の選択は、カラムアドレスデコーダＹ−ＤＥＣ
から出力される複数のカラム選択線ＹＳが複数のサブメ
モリアレーＳＭＡに渡ってまたがるように設けられる共
通Ｙデコーダ方式が採られる。ここで、サブメモリアレ
ーＳＭＡとは複数のサブワードドライバＳＷＤからなる
サブワードドライバブロックＳＷＤＢと複数のセンスア
ンプ回路からなるセンスアンプブロックＳＡＢとで囲わ
れた最小メモリアレーブロックを示している。
れＤＲＡＭの１つのバンクでは、ロウアドレスからワー
ド線を選択するロウアドレスデコーダＸ−ＤＥＣとカラ
ムアドレスからデータ線を選択するカラムアドレスデコ
ーダＹ−ＤＥＣで囲われた複数のメモリ領域からなり、
そのメモリ領域はマトリクス状に配置された複数のサブ
メモリアレーＳＭＡを含む。特に制限されないがこのメ
モリアレーは、階層ワード線方式を採り、メモリアレー
ＭＡの一辺にはメインワードドライバ列ＭＷＤが配置さ
れる。メインワードドライバ列ＭＷＤに接続されるメイ
ンワード線は複数のサブメモリアレーＳＭＡに渡ってま
たがるように上層の金属配線層に設けられる。また、カ
ラム方向の選択は、カラムアドレスデコーダＹ−ＤＥＣ
から出力される複数のカラム選択線ＹＳが複数のサブメ
モリアレーＳＭＡに渡ってまたがるように設けられる共
通Ｙデコーダ方式が採られる。ここで、サブメモリアレ
ーＳＭＡとは複数のサブワードドライバＳＷＤからなる
サブワードドライバブロックＳＷＤＢと複数のセンスア
ンプ回路からなるセンスアンプブロックＳＡＢとで囲わ
れた最小メモリアレーブロックを示している。
【００３８】以上、本実施の形態１の構成における利点
は、以下のとおりである。（１）少チャネルインプラト
ランジスタをクロスカップル部分ＣＣのトランジスタと
して用いることによりしきい値ばらつきが低減され、ペ
アＭＯＳ間のしきい値差が小さくなり実効信号量が増加
し、安定したデータの感知・増幅動作ができる。（２）
メモリセルキャパシタ容量の小さいビットや、メモリセ
ルトランジスタにおけるリーク電流の多いビットなど、
読み出し信号量が少ないビットが選択されたときの小信
号量を正確に読むことが可能となり、不良ビットを減ら
すことができ、歩留まり向上につながる。（３）基板バ
イアスを印加することにより、しきい値電圧が上昇し、
センスアンプデータ保持状態でのリーク電流を抑制でき
る。また、センスドライバのＰ+ゲートＰＭＯＳＱｐ
２、Ｎ+ゲートＮＭＯＳＱｎ２には通常チャネルインプ
ラ量のトランジスタを用いることでスタンバイ状態での
リーク電流が低減でき、消費電力を低減できる。（４）
図３（ａ）の構成を用いることでセンスアンプブロック
ＳＡＢのＮＭＯＳの基板領域をサブメモリアレーＳＭＡ
の基板領域と共通にすることにより、分離領域が不要と
なりレイアウト面積を小さくできチップ面積を削減でき
る。
は、以下のとおりである。（１）少チャネルインプラト
ランジスタをクロスカップル部分ＣＣのトランジスタと
して用いることによりしきい値ばらつきが低減され、ペ
アＭＯＳ間のしきい値差が小さくなり実効信号量が増加
し、安定したデータの感知・増幅動作ができる。（２）
メモリセルキャパシタ容量の小さいビットや、メモリセ
ルトランジスタにおけるリーク電流の多いビットなど、
読み出し信号量が少ないビットが選択されたときの小信
号量を正確に読むことが可能となり、不良ビットを減ら
すことができ、歩留まり向上につながる。（３）基板バ
イアスを印加することにより、しきい値電圧が上昇し、
センスアンプデータ保持状態でのリーク電流を抑制でき
る。また、センスドライバのＰ+ゲートＰＭＯＳＱｐ
２、Ｎ+ゲートＮＭＯＳＱｎ２には通常チャネルインプ
ラ量のトランジスタを用いることでスタンバイ状態での
リーク電流が低減でき、消費電力を低減できる。（４）
図３（ａ）の構成を用いることでセンスアンプブロック
ＳＡＢのＮＭＯＳの基板領域をサブメモリアレーＳＭＡ
の基板領域と共通にすることにより、分離領域が不要と
なりレイアウト面積を小さくできチップ面積を削減でき
る。
【００３９】なお、［文献３］、［文献４］には、Ｎ+
ゲートＮＭＯＳとＰ+ゲートＰＭＯＳを用いた２種ゲー
トセンスアンプの記載はあるが、チャネルインプラ量と
しきい値電圧の関係に着目し、このチャネルインプラ量
を考慮した記述はない。
ゲートＮＭＯＳとＰ+ゲートＰＭＯＳを用いた２種ゲー
トセンスアンプの記載はあるが、チャネルインプラ量と
しきい値電圧の関係に着目し、このチャネルインプラ量
を考慮した記述はない。
【００４０】（実施の形態１の変形例）さらに、第１の
実施の形態１の変形例について前述した図３を用いて説
明する。
実施の形態１の変形例について前述した図３を用いて説
明する。
【００４１】第１の実施の形態１の断面構造として、図
３（ａ）に代えて図３（ｂ）とすることもできる。図３
（ｂ）の断面図では、（ａ）の構成と比べてレイアウト
面積は大きくなるが、サブメモリアレー基板領域ＰＷＥ
ＬＬ（ＳＭＡ）とセンスアンプＮＭＯＳ基板領域ＰＷＥ
ＬＬ（ＳＡ）が分離されており、電位を独立に設定でき
るのが特徴である。本構成における効果は、第１の実施
の形態１の効果（１），（２），（３）に加えて、セン
スアンプのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとするこ
とで基板バイアス効果によるしきい値上昇を抑制し、高
速動作が実現できる点である。
３（ａ）に代えて図３（ｂ）とすることもできる。図３
（ｂ）の断面図では、（ａ）の構成と比べてレイアウト
面積は大きくなるが、サブメモリアレー基板領域ＰＷＥ
ＬＬ（ＳＭＡ）とセンスアンプＮＭＯＳ基板領域ＰＷＥ
ＬＬ（ＳＡ）が分離されており、電位を独立に設定でき
るのが特徴である。本構成における効果は、第１の実施
の形態１の効果（１），（２），（３）に加えて、セン
スアンプのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとするこ
とで基板バイアス効果によるしきい値上昇を抑制し、高
速動作が実現できる点である。
【００４２】他の第１の実施の形態１の変形例として、
第１の実施の形態１の断面構造として図３（ｃ）とする
こともできる。図３（ｃ）の構成では、サブワードドラ
イバＳＷＤにＰＭＯＳを用いていない構成である。その
ため、ＤＷＥＬＬ分離をすることなく、センスアンプＰ
ＭＯＳ基板領域ＮＷＥＬＬ（ＳＡ）の電位をデータ線振
幅電圧（ＶＤＬ）以上の任意の電圧にすることができ
る。本構成における効果は、第１の実施の形態１の効果
（１），（２），（３）に加えて、センスアンプのＰＭ
ＯＳの基板電圧ＶＢＰをＶＤＬとすることで基板バイア
ス効果によるしきい値上昇を抑制し、高速動作が実現で
きる点である。
第１の実施の形態１の断面構造として図３（ｃ）とする
こともできる。図３（ｃ）の構成では、サブワードドラ
イバＳＷＤにＰＭＯＳを用いていない構成である。その
ため、ＤＷＥＬＬ分離をすることなく、センスアンプＰ
ＭＯＳ基板領域ＮＷＥＬＬ（ＳＡ）の電位をデータ線振
幅電圧（ＶＤＬ）以上の任意の電圧にすることができ
る。本構成における効果は、第１の実施の形態１の効果
（１），（２），（３）に加えて、センスアンプのＰＭ
ＯＳの基板電圧ＶＢＰをＶＤＬとすることで基板バイア
ス効果によるしきい値上昇を抑制し、高速動作が実現で
きる点である。
【００４３】さらに、他の第１の実施の形態１の変形例
として、断面構造を図３（ｄ）とすることもできる。図
３（ｄ）の構成は、図３（ｂ）と図３（ｃ）の組み合わ
せで、サブワードドライバＳＷＤにＰＭＯＳを用いず、
サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセン
スアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）が分離さ
れているのが特徴である。そのため、センスアンプのＮ
ＭＯＳの基板電圧ＶＢＮとＰＭＯＳ基板電圧ＶＢＰの両
方を任意の電圧に設定できる。本構成における効果は、
第１の実施の形態１の効果（１），（２），（３）と、
センスアンプのＮＭＯＳの基板電圧ＶＢＮとＰＭＯＳの
基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとして高速動
作が可能となる点である。
として、断面構造を図３（ｄ）とすることもできる。図
３（ｄ）の構成は、図３（ｂ）と図３（ｃ）の組み合わ
せで、サブワードドライバＳＷＤにＰＭＯＳを用いず、
サブメモリアレー基板領域ＰＷＥＬＬ（ＳＭＡ）とセン
スアンプＮＭＯＳ基板領域ＰＷＥＬＬ（ＳＡ）が分離さ
れているのが特徴である。そのため、センスアンプのＮ
ＭＯＳの基板電圧ＶＢＮとＰＭＯＳ基板電圧ＶＢＰの両
方を任意の電圧に設定できる。本構成における効果は、
第１の実施の形態１の効果（１），（２），（３）と、
センスアンプのＮＭＯＳの基板電圧ＶＢＮとＰＭＯＳの
基板電圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとして高速動
作が可能となる点である。
【００４４】また、センスアンプ部分の変形例として、
センスドライバＳＡＤＰをＮＭＯＳで構成することも可
能である。この場合、センスアンプ活性化信号ＳＰの論
理を反転する必要がある。
センスドライバＳＡＤＰをＮＭＯＳで構成することも可
能である。この場合、センスアンプ活性化信号ＳＰの論
理を反転する必要がある。
【００４５】（実施の形態２）次に、第２の実施の形態
２について図１０を用いて説明する。図１０は本発明を
適用した第２の実施の形態２のセンスアンプの部分を示
す回路図である。
２について図１０を用いて説明する。図１０は本発明を
適用した第２の実施の形態２のセンスアンプの部分を示
す回路図である。
【００４６】第２の実施の形態２においては、図１０の
クロスカップル部分の一例の回路構成に示すように、前
述した図４のクロスカップル部分ＣＣだけを図１０と置
き換えるものとする。その他の回路構成については前記
第１の実施の形態１と同様の構成である。第１の実施の
形態１では、ＮＭＯＳ、ＰＭＯＳともに、チャネルイン
プラ量の少ないトランジスタを用いていた。本構成で
は、ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ０’，Ｑｎ１’
については、通常チャネルインプラ量のトランジスタを
用い、ＰＭＯＳのＮ+ゲートＰＭＯＳＱｐ０，Ｑｐ１だ
けに、チャネルインプラの少ないトランジスタを用いて
いる。これは、ＮＭＯＳに比べてＰＭＯＳのしきい値ば
らつきが大きいため、ＰＭＯＳのしきい値ばらつきだけ
を低減するすることを目的としている。第１の実施の形
態１に比べて、ＮＭＯＳのトランジスタの種類が減るた
め、プロセス工程が簡略化される利点がある。同動作の
波形図については、前記図４と同様である。また、第１
の実施の形態１と同様に、センスドライバＳＡＤＰをＮ
ＭＯＳで構成することもできる。その場合には、動作波
形図の図５においてセンスアンプ活性化信号ＳＰの論理
を反転する必要がある。
クロスカップル部分の一例の回路構成に示すように、前
述した図４のクロスカップル部分ＣＣだけを図１０と置
き換えるものとする。その他の回路構成については前記
第１の実施の形態１と同様の構成である。第１の実施の
形態１では、ＮＭＯＳ、ＰＭＯＳともに、チャネルイン
プラ量の少ないトランジスタを用いていた。本構成で
は、ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ０’，Ｑｎ１’
については、通常チャネルインプラ量のトランジスタを
用い、ＰＭＯＳのＮ+ゲートＰＭＯＳＱｐ０，Ｑｐ１だ
けに、チャネルインプラの少ないトランジスタを用いて
いる。これは、ＮＭＯＳに比べてＰＭＯＳのしきい値ば
らつきが大きいため、ＰＭＯＳのしきい値ばらつきだけ
を低減するすることを目的としている。第１の実施の形
態１に比べて、ＮＭＯＳのトランジスタの種類が減るた
め、プロセス工程が簡略化される利点がある。同動作の
波形図については、前記図４と同様である。また、第１
の実施の形態１と同様に、センスドライバＳＡＤＰをＮ
ＭＯＳで構成することもできる。その場合には、動作波
形図の図５においてセンスアンプ活性化信号ＳＰの論理
を反転する必要がある。
【００４７】本構成の断面構成について述べる。前記第
１の実施の形態１と同様の図３（ａ）の構成において、
ＰＭＯＳ（Ｑｐ０とＱｐ１）の基板電圧ＶＢＰをそれぞ
れＶＰＰ（＞ＶＤＬ）としきい値が上昇するように印加
できる。一方、ＮＭＯＳについては、ＮＭＯＳ（Ｑｎ
０’，Ｑｎ１’）の基板電圧ＶＢＮがＶＢＢ（＜ＶＳ
Ｓ）となるため、動作速度が遅くなるが、データ保持状
態のリーク電流を低減できる。
１の実施の形態１と同様の図３（ａ）の構成において、
ＰＭＯＳ（Ｑｐ０とＱｐ１）の基板電圧ＶＢＰをそれぞ
れＶＰＰ（＞ＶＤＬ）としきい値が上昇するように印加
できる。一方、ＮＭＯＳについては、ＮＭＯＳ（Ｑｎ
０’，Ｑｎ１’）の基板電圧ＶＢＮがＶＢＢ（＜ＶＳ
Ｓ）となるため、動作速度が遅くなるが、データ保持状
態のリーク電流を低減できる。
【００４８】本実施の形態２の構成の利点は以下のとお
りである。（１）ＮＭＯＳとＰＭＯＳを比較してしきい
値ばらつきの大きいＰＭＯＳについて少チャネルインプ
ラＰＭＯＳを適用することにより、ＰＭＯＳのしきい値
ばらつきを抑制でき、ＰＭＯＳペア間のしきい値差を小
さくでき、安定した感知・増幅動作が可能となる。
（２）ＮＭＯＳについて、前記第１の実施の形態１に比
べてトランジスタの種類が少ないためプロセス工程が簡
略化される点がある。その他の効果については前記第１
の実施の形態１と同じである。
りである。（１）ＮＭＯＳとＰＭＯＳを比較してしきい
値ばらつきの大きいＰＭＯＳについて少チャネルインプ
ラＰＭＯＳを適用することにより、ＰＭＯＳのしきい値
ばらつきを抑制でき、ＰＭＯＳペア間のしきい値差を小
さくでき、安定した感知・増幅動作が可能となる。
（２）ＮＭＯＳについて、前記第１の実施の形態１に比
べてトランジスタの種類が少ないためプロセス工程が簡
略化される点がある。その他の効果については前記第１
の実施の形態１と同じである。
【００４９】（実施の形態２の変形例）さらに、第２の
実施の形態２の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。第２の実施の形
態２ではＮＭＯＳ（Ｑｎ０’，Ｑｎ１’）に関しては、
通常チャネルインプラトランジスタのため、比較的しき
い値が高いので、基板電圧ＶＢＮをＶＳＳとすること
で、基板バイアス効果によるしきい値上昇を防ぎ、高速
動作が可能である。
実施の形態２の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。第２の実施の形
態２ではＮＭＯＳ（Ｑｎ０’，Ｑｎ１’）に関しては、
通常チャネルインプラトランジスタのため、比較的しき
い値が高いので、基板電圧ＶＢＮをＶＳＳとすること
で、基板バイアス効果によるしきい値上昇を防ぎ、高速
動作が可能である。
【００５０】他の第２の実施の形態２の変形例として、
断面構造を図３（ｃ）とすることもできる。図３（ｃ）
では、本構成の利点は第１の実施の形態１の利点
（２）、第２の実施の形態２の利点（１），（２）に加
え、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＬ
とすることで高速動作が可能となる点である。
断面構造を図３（ｃ）とすることもできる。図３（ｃ）
では、本構成の利点は第１の実施の形態１の利点
（２）、第２の実施の形態２の利点（１），（２）に加
え、センスアンプのＰＭＯＳの基板電圧ＶＢＰをＶＤＬ
とすることで高速動作が可能となる点である。
【００５１】さらに、他の第２の実施の形態２の変形例
として、断面構造を図３（ｄ）とすることもできる。本
構成の利点は第１の実施の形態１の利点（２）、第２の
実施の形態２の利点（１），（２）に加え、センスアン
プのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電
圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとすることで高速動
作が可能となる点である。
として、断面構造を図３（ｄ）とすることもできる。本
構成の利点は第１の実施の形態１の利点（２）、第２の
実施の形態２の利点（１），（２）に加え、センスアン
プのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電
圧ＶＢＰをそれぞれＶＳＳ、ＶＤＬとすることで高速動
作が可能となる点である。
【００５２】（実施の形態３）次に、第３の実施の形態
３について図１１〜図１３を用いて説明する。図１１は
本発明を適用した第３の実施の形態３のセンスアンプの
部分を示す回路図、図１２は第３の実施の形態３の動作
を示す波形図、図１３は第３の実施の形態３の変形例の
センスアンプの部分を示す回路図である。
３について図１１〜図１３を用いて説明する。図１１は
本発明を適用した第３の実施の形態３のセンスアンプの
部分を示す回路図、図１２は第３の実施の形態３の動作
を示す波形図、図１３は第３の実施の形態３の変形例の
センスアンプの部分を示す回路図である。
【００５３】図１１には、センスアンプクロスカップル
部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例につ
いてのみ示している。その他の部分については、前述し
た図４と同様である。本構成は、前記第１の実施の形態
１のセンスアンプ構成に対して、センス動作の一定期
間、データ線振幅電圧ＶＤＬよりも高いオーバードライ
ブ電圧ＶＤＤでセンスアンプを駆動するオーバードライ
ブ方式に適用した例である。第１の実施の形態１に比べ
て、センスアンプを高電圧で駆動することにより、高速
に増幅することができる。また、第１の実施の形態１と
同様に、クロスカップル部分ＣＣのトランジスタのしき
い値ばらつきを低減でき、ペアＭＯＳ間のしきい値差Δ
Ｖｔｈが小さくなるため、高速かつ、安定した感知・増
幅動作が可能となる。
部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例につ
いてのみ示している。その他の部分については、前述し
た図４と同様である。本構成は、前記第１の実施の形態
１のセンスアンプ構成に対して、センス動作の一定期
間、データ線振幅電圧ＶＤＬよりも高いオーバードライ
ブ電圧ＶＤＤでセンスアンプを駆動するオーバードライ
ブ方式に適用した例である。第１の実施の形態１に比べ
て、センスアンプを高電圧で駆動することにより、高速
に増幅することができる。また、第１の実施の形態１と
同様に、クロスカップル部分ＣＣのトランジスタのしき
い値ばらつきを低減でき、ペアＭＯＳ間のしきい値差Δ
Ｖｔｈが小さくなるため、高速かつ、安定した感知・増
幅動作が可能となる。
【００５４】図１１の動作について図１２を用いて一例
を説明する。データ線プリチャージが終了してからワー
ド線ＷＬ選択、メモリセルＭＣデータ読み出しまでは前
記第１の実施の形態１、及び２と同様である。読み出し
データを感知・増幅する際には、センスアンプ活性化信
号ＳＮをＶＳＳからＶＤＬ（或いはＶＰＰ）に遷移する
ことで、センスドライバＳＡＤＮのＮ+ゲートＮＭＯＳ
Ｑｎ２からコモンソース線ＣＳＮにＶＳＳが供給され
る。これとほぼ同時に、センスアンプ活性化信号ＳＰ１
をＶＳＳからオーバードライブ電圧ＶＤＤよりＮ+ゲー
トＮＭＯＳＱｎ３のしきい値分以上高い電圧、例えば、
ＶＰＰに遷移することで、オーバードライバＳＡＤＮＰ
１のＱｎ３からコモンソース線ＣＳＰにオーバードライ
ブ電圧ＶＤＤが供給される。データ線高電位側がデータ
線振幅電圧ＶＤＬを超えない時間Δｔｐで活性化信号Ｓ
Ｐ１はＶＳＳとなり、入れ違いに活性化信号ＳＰ２がＶ
ＰＰに遷移する。これにより、コモンソース線ＣＳＰに
はリストアドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱ
ｎ４から、データ線振幅電圧ＶＤＬが供給される。プリ
チャージ動作は、前記第１の実施の形態１のセンスアン
プ活性化信号ＳＰを反転したものをＳＰ２とすること
で、同様に考えられる。
を説明する。データ線プリチャージが終了してからワー
ド線ＷＬ選択、メモリセルＭＣデータ読み出しまでは前
記第１の実施の形態１、及び２と同様である。読み出し
データを感知・増幅する際には、センスアンプ活性化信
号ＳＮをＶＳＳからＶＤＬ（或いはＶＰＰ）に遷移する
ことで、センスドライバＳＡＤＮのＮ+ゲートＮＭＯＳ
Ｑｎ２からコモンソース線ＣＳＮにＶＳＳが供給され
る。これとほぼ同時に、センスアンプ活性化信号ＳＰ１
をＶＳＳからオーバードライブ電圧ＶＤＤよりＮ+ゲー
トＮＭＯＳＱｎ３のしきい値分以上高い電圧、例えば、
ＶＰＰに遷移することで、オーバードライバＳＡＤＮＰ
１のＱｎ３からコモンソース線ＣＳＰにオーバードライ
ブ電圧ＶＤＤが供給される。データ線高電位側がデータ
線振幅電圧ＶＤＬを超えない時間Δｔｐで活性化信号Ｓ
Ｐ１はＶＳＳとなり、入れ違いに活性化信号ＳＰ２がＶ
ＰＰに遷移する。これにより、コモンソース線ＣＳＰに
はリストアドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱ
ｎ４から、データ線振幅電圧ＶＤＬが供給される。プリ
チャージ動作は、前記第１の実施の形態１のセンスアン
プ活性化信号ＳＰを反転したものをＳＰ２とすること
で、同様に考えられる。
【００５５】図１１ではセンスドライバのオーバードラ
イバＳＡＤＰ１及びリストアドライバＳＡＤＰ２はＮＭ
ＯＳで構成されているため、それぞれのセンスアンプ活
性化信号ＳＰ１，ＳＰ２は活性化する際の論理が前記第
１の実施の形態１の活性化信号ＳＰと反転している。ま
た、このＮＭＯＳは、チャネルインプラ量の少ないＮＭ
ＯＳでもよいし、通常チャネルインプラ量のＮＭＯＳで
もよい。チャネルインプラ量の少ないＮＭＯＳとすると
しきい値が低くなり、特にＳＡＤＰ１においては、オー
バードライブの効果がより現れ高速動作が可能となる利
点がある。少チャネルインプラトランジスタを用いて
も、スタンバイ状態では、ゲート・ソース間電圧が負電
圧となるため、リーク電流は抑制され、消費電流につい
ては問題とならない。一方、ＳＡＤＮのＱｎ２について
は、スタンバイ状態でゲート・ソース間電圧が０Ｖなの
で、サブスレッショルドリーク電流を低減するために通
常チャネルインプラ量のトランジスタを用いるのがよ
い。
イバＳＡＤＰ１及びリストアドライバＳＡＤＰ２はＮＭ
ＯＳで構成されているため、それぞれのセンスアンプ活
性化信号ＳＰ１，ＳＰ２は活性化する際の論理が前記第
１の実施の形態１の活性化信号ＳＰと反転している。ま
た、このＮＭＯＳは、チャネルインプラ量の少ないＮＭ
ＯＳでもよいし、通常チャネルインプラ量のＮＭＯＳで
もよい。チャネルインプラ量の少ないＮＭＯＳとすると
しきい値が低くなり、特にＳＡＤＰ１においては、オー
バードライブの効果がより現れ高速動作が可能となる利
点がある。少チャネルインプラトランジスタを用いて
も、スタンバイ状態では、ゲート・ソース間電圧が負電
圧となるため、リーク電流は抑制され、消費電流につい
ては問題とならない。一方、ＳＡＤＮのＱｎ２について
は、スタンバイ状態でゲート・ソース間電圧が０Ｖなの
で、サブスレッショルドリーク電流を低減するために通
常チャネルインプラ量のトランジスタを用いるのがよ
い。
【００５６】また、本構成の変形例として、図１３に一
例を示すように、オーバードライバＳＡＤＰ１をＰＭＯ
ＳのＰ+ゲートＰＭＯＳＱｐ３で構成する方式がある。
この場合には、センスアンプ活性化信号ＳＰ１を図１２
とは反転した第１の実施の形態１と同様にする必要があ
る。また、Ｑｐ３にはスタンバイ状態でのリーク電流を
低減するために通常チャネルインプラ量のトランジスタ
を用いるのが望ましい。さらに、これと同様に、リスト
アドライバＳＡＤＰ２をＰＭＯＳで構成する方式もあ
る。その場合には、センスアンプ活性化信号ＳＰ２に
は、図１２とは反転した信号とすることが必要で、トラ
ンジスタにはスタンバイ状態でのリーク電流を低減する
ため通常チャネルインプラ量のトランジスタを用いた方
がよい。
例を示すように、オーバードライバＳＡＤＰ１をＰＭＯ
ＳのＰ+ゲートＰＭＯＳＱｐ３で構成する方式がある。
この場合には、センスアンプ活性化信号ＳＰ１を図１２
とは反転した第１の実施の形態１と同様にする必要があ
る。また、Ｑｐ３にはスタンバイ状態でのリーク電流を
低減するために通常チャネルインプラ量のトランジスタ
を用いるのが望ましい。さらに、これと同様に、リスト
アドライバＳＡＤＰ２をＰＭＯＳで構成する方式もあ
る。その場合には、センスアンプ活性化信号ＳＰ２に
は、図１２とは反転した信号とすることが必要で、トラ
ンジスタにはスタンバイ状態でのリーク電流を低減する
ため通常チャネルインプラ量のトランジスタを用いた方
がよい。
【００５７】本構成の断面構成について述べる。前記第
１の実施の形態１と同様の図３（ａ）の構成において、
オーバードライブを行っているため、センスアンプのＰ
ＭＯＳの基板電圧ＶＢＰはオーバードライブ電圧ＶＤＤ
以上にすることが必要である。図３（ａ）では、ＮＭＯ
Ｓの基板電圧はメモリセルトランジスタと等しいＶＢＢ
に、ＰＭＯＳの基板電圧はＶＰＰとなるため、ともに基
板電圧が印加される構成となる。そのため、ＰＭＯＳ、
ＮＭＯＳともにしきい値電圧が上昇し、センスアンプデ
ータ保持状態でのリーク電流が低減できる利点がある。
１の実施の形態１と同様の図３（ａ）の構成において、
オーバードライブを行っているため、センスアンプのＰ
ＭＯＳの基板電圧ＶＢＰはオーバードライブ電圧ＶＤＤ
以上にすることが必要である。図３（ａ）では、ＮＭＯ
Ｓの基板電圧はメモリセルトランジスタと等しいＶＢＢ
に、ＰＭＯＳの基板電圧はＶＰＰとなるため、ともに基
板電圧が印加される構成となる。そのため、ＰＭＯＳ、
ＮＭＯＳともにしきい値電圧が上昇し、センスアンプデ
ータ保持状態でのリーク電流が低減できる利点がある。
【００５８】以上、本実施の形態３の構成の利点は、以
下のとおりである。（１）オーバードライブにより、高
速に増幅が可能である。（２）クロスカップル部分ＣＣ
のトランジスタに少チャネルインプラトランジスタを用
いることで、しきい値ばらつきが低減でき、安定した感
知・増幅動作が実現できる。特に、高電圧で急激に活性
化されるＰＭＯＳのしきい値ばらつきが低減できる。
（３）メモリセルキャパシタ容量の小さいビットや、メ
モリセルトランジスタにおけるリーク電流の多いビット
など、読み出し信号量が少ないビットが選択されたとき
の小信号量を正確に読むことが可能となり、不良ビット
を減らすことができ、歩留まり向上につながる。（４）
オーバードライブ用ドライバにＮＭＯＳあるいは、通常
チャネルインプラ量のＰＭＯＳを用いることでスタンバ
イ状態でのリーク電流を低減できる。（５）センスアン
プのトランジスタに基板バイアスを印加することによ
り、しきい値電圧が上昇し、センスアンプデータ保持状
態でのリーク電流を抑制できる。
下のとおりである。（１）オーバードライブにより、高
速に増幅が可能である。（２）クロスカップル部分ＣＣ
のトランジスタに少チャネルインプラトランジスタを用
いることで、しきい値ばらつきが低減でき、安定した感
知・増幅動作が実現できる。特に、高電圧で急激に活性
化されるＰＭＯＳのしきい値ばらつきが低減できる。
（３）メモリセルキャパシタ容量の小さいビットや、メ
モリセルトランジスタにおけるリーク電流の多いビット
など、読み出し信号量が少ないビットが選択されたとき
の小信号量を正確に読むことが可能となり、不良ビット
を減らすことができ、歩留まり向上につながる。（４）
オーバードライブ用ドライバにＮＭＯＳあるいは、通常
チャネルインプラ量のＰＭＯＳを用いることでスタンバ
イ状態でのリーク電流を低減できる。（５）センスアン
プのトランジスタに基板バイアスを印加することによ
り、しきい値電圧が上昇し、センスアンプデータ保持状
態でのリーク電流を抑制できる。
【００５９】（実施の形態３の変形例）さらに、第３の
実施の形態３の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。図３（ｂ）で
は、センスアンプのＮＭＯＳの基板電圧ＶＢＮが任意の
値にできる。本構成の利点は第３の実施の形態３の利点
（１），（２），（３），（４）に加えて、センスアン
プのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとすることで高
速動作が可能となる点である。
実施の形態３の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。図３（ｂ）で
は、センスアンプのＮＭＯＳの基板電圧ＶＢＮが任意の
値にできる。本構成の利点は第３の実施の形態３の利点
（１），（２），（３），（４）に加えて、センスアン
プのＮＭＯＳの基板電圧ＶＢＮをＶＳＳとすることで高
速動作が可能となる点である。
【００６０】他の第３の実施の形態３の変形例として、
断面構造を図３（ｃ）とすることもできる。この場合、
ＰＭＯＳの基板電圧ＶＤＤ以上の電圧ならば任意とな
る。本構成の利点は第３の実施の形態３の利点（１），
（２），（３），（４）に加えて、センスアンプのＰＭ
ＯＳの基板電圧ＶＢＰをＶＤＤとすることで高速動作が
可能となる点である。
断面構造を図３（ｃ）とすることもできる。この場合、
ＰＭＯＳの基板電圧ＶＤＤ以上の電圧ならば任意とな
る。本構成の利点は第３の実施の形態３の利点（１），
（２），（３），（４）に加えて、センスアンプのＰＭ
ＯＳの基板電圧ＶＢＰをＶＤＤとすることで高速動作が
可能となる点である。
【００６１】さらに、他の第３の実施の形態３の変形例
として、断面構造を図３（ｄ）とすることもできる。本
構成の利点は第３の実施の形態３の利点（１），
（２），（３），（４）に加えて、センスアンプのＮＭ
ＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電圧ＶＢＰ
をそれぞれＶＳＳ、ＶＤＤとすることで高速動作が可能
となる点である。
として、断面構造を図３（ｄ）とすることもできる。本
構成の利点は第３の実施の形態３の利点（１），
（２），（３），（４）に加えて、センスアンプのＮＭ
ＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電圧ＶＢＰ
をそれぞれＶＳＳ、ＶＤＤとすることで高速動作が可能
となる点である。
【００６２】（実施の形態４）次に、第４の実施の形態
４について図１４を用いて説明する。図１４は本発明を
適用した第４の実施の形態４のセンスアンプの部分を示
す回路図である。
４について図１４を用いて説明する。図１４は本発明を
適用した第４の実施の形態４のセンスアンプの部分を示
す回路図である。
【００６３】図１４には、センスアンプクロスカップル
部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例につ
いてのみ示している。その他の部分については、前述し
た図４と同様である。本構成は、前記第２の実施の形態
２のセンスアンプ構成に対して、センス初期の一定期間
Δｔｐ、データ線振幅電圧ＶＤＬよりも高いオーバード
ライブ電圧ＶＤＤでセンスアンプを駆動するオーバード
ライブ方式に適用した例である。第３の実施の形態３と
の相違点は、センスアンプ内にオーバードライバＳＡＤ
Ｐ１が配置され、オーバードライバＳＡＤＰ１は、セン
スアンプと同じ通常チャネルインプラのＮ+ゲートＮＭ
ＯＳＱｎ３で構成されている。また、コモンソース線の
一端にリストアドライバＳＡＤＰ２が配置され、リスト
アドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱｎ４も、
センスアンプと同じ通常チャネルインプラのＮＭＯＳで
構成されている。第３の実施の形態３と同様に、第２の
実施の形態２に比べて、センスアンプをオーバードライ
バＳＡＤＰ１のＱｎ３により高電圧で駆動することによ
り、高速に増幅することができる。
部分ＣＣと、コモンソース線ＣＳＰ，ＣＳＮの一例につ
いてのみ示している。その他の部分については、前述し
た図４と同様である。本構成は、前記第２の実施の形態
２のセンスアンプ構成に対して、センス初期の一定期間
Δｔｐ、データ線振幅電圧ＶＤＬよりも高いオーバード
ライブ電圧ＶＤＤでセンスアンプを駆動するオーバード
ライブ方式に適用した例である。第３の実施の形態３と
の相違点は、センスアンプ内にオーバードライバＳＡＤ
Ｐ１が配置され、オーバードライバＳＡＤＰ１は、セン
スアンプと同じ通常チャネルインプラのＮ+ゲートＮＭ
ＯＳＱｎ３で構成されている。また、コモンソース線の
一端にリストアドライバＳＡＤＰ２が配置され、リスト
アドライバＳＡＤＰ２のＮ+ゲートＮＭＯＳＱｎ４も、
センスアンプと同じ通常チャネルインプラのＮＭＯＳで
構成されている。第３の実施の形態３と同様に、第２の
実施の形態２に比べて、センスアンプをオーバードライ
バＳＡＤＰ１のＱｎ３により高電圧で駆動することによ
り、高速に増幅することができる。
【００６４】さらに、第２の実施の形態２と同様に、Ｐ
ＭＯＳのＱｐ０，Ｑｐ１にだけ、少チャネルインプラ量
のトランジスタを適用することで、ＮＭＯＳと比較して
しきい値ばらつきが大きいＰＭＯＳのばらつきを低減で
き、クロスカップル部分ＣＣのペアＰＭＯＳ（Ｑｐ０と
Ｑｐ１）の間のしきい値差ΔＶｔｈが低減できる。特
に、オーバードライブによりＰＭＯＳが急激に活性化さ
れるため、本発明は効果的である。また、第２の実施の
形態２と同様に、第１及び第３の実施の形態と比べて、
ＮＭＯＳに関してトランジスタ種類が少なくなるため、
トランジスタ作製工程が簡略化できる利点もある。
ＭＯＳのＱｐ０，Ｑｐ１にだけ、少チャネルインプラ量
のトランジスタを適用することで、ＮＭＯＳと比較して
しきい値ばらつきが大きいＰＭＯＳのばらつきを低減で
き、クロスカップル部分ＣＣのペアＰＭＯＳ（Ｑｐ０と
Ｑｐ１）の間のしきい値差ΔＶｔｈが低減できる。特
に、オーバードライブによりＰＭＯＳが急激に活性化さ
れるため、本発明は効果的である。また、第２の実施の
形態２と同様に、第１及び第３の実施の形態と比べて、
ＮＭＯＳに関してトランジスタ種類が少なくなるため、
トランジスタ作製工程が簡略化できる利点もある。
【００６５】また、図１４では、オーバードライバＳＡ
ＤＰ１とリストアドライバＳＡＤＰ２がともにＮＭＯＳ
（Ｑｎ３，Ｑｎ４）で構成されている。変形例として、
オーバードライバＳＡＤＰ１とリストアドライバＳＡＤ
Ｐ２のいずれか一方、或いは両方をＰＭＯＳとした構成
でも同様の効果がある。例えば、オーバードライバをＰ
ＭＯＳとした場合には、センスアンプ活性化信号ＳＰ１
の論理を前記図１２と反転させる必要がある。その際の
ＰＭＯＳには、スタンバイ状態でのリーク電流を低減す
るために、通常チャネルインプラ量のトランジスタを用
いたほうが望ましい。リストアドライバＳＡＤＰ２をＰ
ＭＯＳで構成した場合も同様である。動作波形図は前記
第３の実施の形態３の図１２と同様である。
ＤＰ１とリストアドライバＳＡＤＰ２がともにＮＭＯＳ
（Ｑｎ３，Ｑｎ４）で構成されている。変形例として、
オーバードライバＳＡＤＰ１とリストアドライバＳＡＤ
Ｐ２のいずれか一方、或いは両方をＰＭＯＳとした構成
でも同様の効果がある。例えば、オーバードライバをＰ
ＭＯＳとした場合には、センスアンプ活性化信号ＳＰ１
の論理を前記図１２と反転させる必要がある。その際の
ＰＭＯＳには、スタンバイ状態でのリーク電流を低減す
るために、通常チャネルインプラ量のトランジスタを用
いたほうが望ましい。リストアドライバＳＡＤＰ２をＰ
ＭＯＳで構成した場合も同様である。動作波形図は前記
第３の実施の形態３の図１２と同様である。
【００６６】また、オーバードライブを行っているた
め、センスアンプのＰＭＯＳの基板電圧ＶＢＰはオーバ
ードライブ電圧ＶＤＤ以上にすることが必要である。前
記第１の実施の形態１と同様の図３（ａ）の断面構成に
おいてはＮＭＯＳの基板電圧はメモリセルトランジスタ
と等しいＶＢＢに、ＰＭＯＳの基板電圧はＶＰＰとなる
ため、ともに基板電圧が印加される構成となる。そのた
め、ＮＭＯＳは通常チャネルインプラのトランジスタの
ため、比較的しきい値が高い上に、基板バイアスが印加
されるので動作速度が遅くなるが、ＰＭＯＳも基板バイ
アス効果でしきい値電圧が上昇し、センスアンプデータ
保持状態でのリーク電流が低減できる利点がある。
め、センスアンプのＰＭＯＳの基板電圧ＶＢＰはオーバ
ードライブ電圧ＶＤＤ以上にすることが必要である。前
記第１の実施の形態１と同様の図３（ａ）の断面構成に
おいてはＮＭＯＳの基板電圧はメモリセルトランジスタ
と等しいＶＢＢに、ＰＭＯＳの基板電圧はＶＰＰとなる
ため、ともに基板電圧が印加される構成となる。そのた
め、ＮＭＯＳは通常チャネルインプラのトランジスタの
ため、比較的しきい値が高い上に、基板バイアスが印加
されるので動作速度が遅くなるが、ＰＭＯＳも基板バイ
アス効果でしきい値電圧が上昇し、センスアンプデータ
保持状態でのリーク電流が低減できる利点がある。
【００６７】以上、本実施の形態４の構成の利点は、以
下のとおりである。（１）オーバードライブにより、高
速に増幅が可能である。（２）クロスカップル部分ＣＣ
のトランジスタに少チャネルインプラトランジスタを用
いることで、しきい値ばらつきが低減でき、安定した感
知・増幅動作が実現できる。特に、高電圧で急激に活性
化されるＰＭＯＳのしきい値ばらつきが低減できる。
（３）メモリセルキャパシタ容量の小さいビットや、メ
モリセルトランジスタにおけるリーク電流の多いビット
など、読み出し信号量が少ないビットが選択されたとき
の小信号量を正確に読むことが可能となり、不良ビット
を減らすことができ、歩留まり向上につながる。（４）
オーバードライブ用ドライバにＮＭＯＳあるいは、通常
チャネルインプラ量のＰＭＯＳを用いることでスタンバ
イ状態でのリーク電流を低減できる。（５）センスアン
プのトランジスタに基板バイアスを印加することによ
り、しきい値電圧が上昇し、センスアンプデータ保持状
態でのリーク電流を抑制できる。（６）ＮＭＯＳについ
てチャネルインプラ用のマスクが不要であり、前記第１
の実施の形態１に比べてプロセス工程が簡略化される点
がある。その他の効果については前記第１の実施の形態
１と同じである。
下のとおりである。（１）オーバードライブにより、高
速に増幅が可能である。（２）クロスカップル部分ＣＣ
のトランジスタに少チャネルインプラトランジスタを用
いることで、しきい値ばらつきが低減でき、安定した感
知・増幅動作が実現できる。特に、高電圧で急激に活性
化されるＰＭＯＳのしきい値ばらつきが低減できる。
（３）メモリセルキャパシタ容量の小さいビットや、メ
モリセルトランジスタにおけるリーク電流の多いビット
など、読み出し信号量が少ないビットが選択されたとき
の小信号量を正確に読むことが可能となり、不良ビット
を減らすことができ、歩留まり向上につながる。（４）
オーバードライブ用ドライバにＮＭＯＳあるいは、通常
チャネルインプラ量のＰＭＯＳを用いることでスタンバ
イ状態でのリーク電流を低減できる。（５）センスアン
プのトランジスタに基板バイアスを印加することによ
り、しきい値電圧が上昇し、センスアンプデータ保持状
態でのリーク電流を抑制できる。（６）ＮＭＯＳについ
てチャネルインプラ用のマスクが不要であり、前記第１
の実施の形態１に比べてプロセス工程が簡略化される点
がある。その他の効果については前記第１の実施の形態
１と同じである。
【００６８】（実施の形態４の変形例）さらに、第４の
実施の形態４の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。クロスカップル
部分ＣＣのＮＭＯＳは通常チャネルインプラのトランジ
スタのため、比較的高しきい値であるが、ＮＭＯＳの基
板電圧ＶＢＮが任意の値にできるため、ＶＳＳとするこ
とで、基板バイアス効果によるしきい値上昇が避けられ
るため、高速動作が可能となる。本構成の利点は第４の
実施の形態４の利点（１），（２），（３），（４），
（６）に加えて、センスアンプのＮＭＯＳの基板電圧Ｖ
ＢＮをＶＳＳとすることで高速動作が可能となる点であ
る。
実施の形態４の変形例として、断面構造を図３（ａ）に
代えて図３（ｂ）とすることもできる。クロスカップル
部分ＣＣのＮＭＯＳは通常チャネルインプラのトランジ
スタのため、比較的高しきい値であるが、ＮＭＯＳの基
板電圧ＶＢＮが任意の値にできるため、ＶＳＳとするこ
とで、基板バイアス効果によるしきい値上昇が避けられ
るため、高速動作が可能となる。本構成の利点は第４の
実施の形態４の利点（１），（２），（３），（４），
（６）に加えて、センスアンプのＮＭＯＳの基板電圧Ｖ
ＢＮをＶＳＳとすることで高速動作が可能となる点であ
る。
【００６９】他の第４の実施の形態４の変形例として、
断面構造を図３（ｃ）とすることもできる。本例ではＰ
ＭＯＳの基板電圧は任意であるが、ＰＭＯＳの基板電圧
ＶＢＰをＶＤＤとすることで高速動作が実現できる一
方、データ保持状態でも、基板バイアスが印加されるの
でリーク電流を低減できる。以上、本構成の利点は第４
の実施の形態４の利点（１），（２），（３），
（４），（６）に加えて、センスアンプのＰＭＯＳの基
板電圧ＶＢＰをＶＤＤとすることで高速動作が可能とな
る点である。
断面構造を図３（ｃ）とすることもできる。本例ではＰ
ＭＯＳの基板電圧は任意であるが、ＰＭＯＳの基板電圧
ＶＢＰをＶＤＤとすることで高速動作が実現できる一
方、データ保持状態でも、基板バイアスが印加されるの
でリーク電流を低減できる。以上、本構成の利点は第４
の実施の形態４の利点（１），（２），（３），
（４），（６）に加えて、センスアンプのＰＭＯＳの基
板電圧ＶＢＰをＶＤＤとすることで高速動作が可能とな
る点である。
【００７０】さらに、他の第４の実施の形態４の変形例
として、断面構成を図３（ｄ）とすることもできる。本
構成の利点は第４の実施の形態４の利点（１），
（２），（３），（４），（６）に加えて、センスアン
プのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電
圧ＶＢＰをそれぞれＶＳＳ、ＶＤＤとすることで高速動
作が可能となる点である。
として、断面構成を図３（ｄ）とすることもできる。本
構成の利点は第４の実施の形態４の利点（１），
（２），（３），（４），（６）に加えて、センスアン
プのＮＭＯＳの基板電圧ＶＢＮ及び、ＰＭＯＳの基板電
圧ＶＢＰをそれぞれＶＳＳ、ＶＤＤとすることで高速動
作が可能となる点である。
【００７１】以上の第１、第２、第３及び第４の実施の
形態における電圧値の一例を以下に示す。データ線高電
位側電圧ＶＤＬが１．５Ｖ以下となると、データ線に読
み出される信号量が１００ｍＶ〜２００ｍＶ程度、さら
にメモリアレー構成によっては１００ｍＶ以下となるた
め、本発明は動作の安定化の点で効果がある。さらにＶ
ＤＬ＝１．２Ｖといった低消費電力化のデータ線低振幅
メモリアレーでは、さらに読み出し信号量が減少するた
め、より大きな効果が現れる。ワード線昇圧レベルＶＰ
Ｐはデータ線高電位側電圧ＶＤＬにメモリセルＭＣのト
ランジスタしきい値及び、電流駆動電圧を加えた程度が
適当であり、約ＶＤＬ＋１．７Ｖである。また、オーバ
ードライブ電圧ＶＤＤについては、外部電圧ＶＣＣと直
結することで、データ線振幅が１．５Ｖ以下の低電圧に
おいても高速なセンスアンプ動作が可能となる。
形態における電圧値の一例を以下に示す。データ線高電
位側電圧ＶＤＬが１．５Ｖ以下となると、データ線に読
み出される信号量が１００ｍＶ〜２００ｍＶ程度、さら
にメモリアレー構成によっては１００ｍＶ以下となるた
め、本発明は動作の安定化の点で効果がある。さらにＶ
ＤＬ＝１．２Ｖといった低消費電力化のデータ線低振幅
メモリアレーでは、さらに読み出し信号量が減少するた
め、より大きな効果が現れる。ワード線昇圧レベルＶＰ
Ｐはデータ線高電位側電圧ＶＤＬにメモリセルＭＣのト
ランジスタしきい値及び、電流駆動電圧を加えた程度が
適当であり、約ＶＤＬ＋１．７Ｖである。また、オーバ
ードライブ電圧ＶＤＤについては、外部電圧ＶＣＣと直
結することで、データ線振幅が１．５Ｖ以下の低電圧に
おいても高速なセンスアンプ動作が可能となる。
【００７２】本発明が特に効果のあるプロセス領域は、
データ線ピッチ或いはワード線ピッチのうち、小さい方
の１／２（ここでは最小加工寸法Ｆと呼ぶ）に対して、
加工ばらつきが起きやすい、最小加工寸法Ｆに近いゲー
ト長Ｌｇをクロスカップル部分ＣＣに使っている場合
や、ゲート加工ばらつきが比較的大きくなる最小加工寸
法Ｆが０．１５μｍ以下の超微細加工、位相によるゲー
ト加工ばらつきのある位相シフト法をリソグラフィーに
用いる加工寸法の領域でより効果がある。
データ線ピッチ或いはワード線ピッチのうち、小さい方
の１／２（ここでは最小加工寸法Ｆと呼ぶ）に対して、
加工ばらつきが起きやすい、最小加工寸法Ｆに近いゲー
ト長Ｌｇをクロスカップル部分ＣＣに使っている場合
や、ゲート加工ばらつきが比較的大きくなる最小加工寸
法Ｆが０．１５μｍ以下の超微細加工、位相によるゲー
ト加工ばらつきのある位相シフト法をリソグラフィーに
用いる加工寸法の領域でより効果がある。
【００７３】また、チャネルインプラによる不純物濃度
については、ＮＭＯＳ、ＰＭＯＳともに通常チャネルイ
ンプラトランジスタのチャネル不純物濃度が〜１×１０
18ｃｍ-3前後で、少チャネルインプラトランジスタの不
純物濃度は、その半分で低減効果がある。さらに、その
１０分の１以下の１０16ｃｍ-3台程度とするとより効果
がある。その際には、しきい値が低下するため、基板電
圧を印加することが望ましい。
については、ＮＭＯＳ、ＰＭＯＳともに通常チャネルイ
ンプラトランジスタのチャネル不純物濃度が〜１×１０
18ｃｍ-3前後で、少チャネルインプラトランジスタの不
純物濃度は、その半分で低減効果がある。さらに、その
１０分の１以下の１０16ｃｍ-3台程度とするとより効果
がある。その際には、しきい値が低下するため、基板電
圧を印加することが望ましい。
【００７４】（実施の形態５）本発明を、さらに他の半
導体装置の差動増幅回路に適用した一例を第５の実施の
形態５として図１５に示す。図１５は本発明を適用した
差動増幅回路を示す回路図である。
導体装置の差動増幅回路に適用した一例を第５の実施の
形態５として図１５に示す。図１５は本発明を適用した
差動増幅回路を示す回路図である。
【００７５】図１５に示す一例の差動増幅回路では、入
力信号ＶＩＮに対して参照電圧ＶＲＥＦを基準として、
反転データを出力する回路で、よくアドレスやコマンド
など外部から入力される信号を判定する部分に用いられ
る。ΦＥＮは増幅回路を活性化する信号である。ＶＯＵ
Ｔは出力信号である。ここで、ＰＭＯＳのＰ+ゲートＰ
ＭＯＳＱｐ４とＱｐ５にしきい値差があると左右の負荷
がアンバランスとなり、差動動作部分であるＮＭＯＳの
動作に影響する。ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ
５，Ｑｎ６にしきい値差があると、入力信号に対する判
定処理で誤動作をする可能性がある。また、誤動作しな
いまでも、複数の差動増幅回路間でしきい値ばらつきが
あると、差動増幅回路の間で動作速度のばらつきとな
り、入力信号に対してタイミングマージンを大きくとる
必要があり、動作マージンが少なくなる問題がある。
力信号ＶＩＮに対して参照電圧ＶＲＥＦを基準として、
反転データを出力する回路で、よくアドレスやコマンド
など外部から入力される信号を判定する部分に用いられ
る。ΦＥＮは増幅回路を活性化する信号である。ＶＯＵ
Ｔは出力信号である。ここで、ＰＭＯＳのＰ+ゲートＰ
ＭＯＳＱｐ４とＱｐ５にしきい値差があると左右の負荷
がアンバランスとなり、差動動作部分であるＮＭＯＳの
動作に影響する。ＮＭＯＳのＮ+ゲートＮＭＯＳＱｎ
５，Ｑｎ６にしきい値差があると、入力信号に対する判
定処理で誤動作をする可能性がある。また、誤動作しな
いまでも、複数の差動増幅回路間でしきい値ばらつきが
あると、差動増幅回路の間で動作速度のばらつきとな
り、入力信号に対してタイミングマージンを大きくとる
必要があり、動作マージンが少なくなる問題がある。
【００７６】そこで、本発明をこれらのトランジスタに
少チャネルインプラトランジスタを適用して、しきい値
ばらつき及び、ペアＭＯＳ間のしきい値差を低減する。
さらに、少チャネルインプラにより低しきい値になるた
め、ＰＭＯＳ（Ｑｐ４，Ｑｐ５）の基板電圧ＶＢＰをＶ
ＣＬ以上、例えば、外部電圧ＶＣＣやＤＲＡＭであれば
ワード線昇圧電圧ＶＰＰにし、ＮＭＯＳ（Ｑｎ５，Ｑｎ
６）の基板電圧ＶＢＮをＶＳＳ以下例えば、ＤＲＡＭで
あればメモリセルＭＣのトランジスタ基板電圧ＶＢＢに
することで基板バイアス効果でしきい値電圧が上昇しデ
ータ出力時のサブスレッショルドリ―ク電流を低減で
き、低消費電力化することができる。これらにより、し
きい値ばらつきを低減し、差動増幅回路間の動作速度の
ばらつき及び、ペアＭＯＳ間のしきい値差が低減され、
安定動作と低消費電力化が実現できる。
少チャネルインプラトランジスタを適用して、しきい値
ばらつき及び、ペアＭＯＳ間のしきい値差を低減する。
さらに、少チャネルインプラにより低しきい値になるた
め、ＰＭＯＳ（Ｑｐ４，Ｑｐ５）の基板電圧ＶＢＰをＶ
ＣＬ以上、例えば、外部電圧ＶＣＣやＤＲＡＭであれば
ワード線昇圧電圧ＶＰＰにし、ＮＭＯＳ（Ｑｎ５，Ｑｎ
６）の基板電圧ＶＢＮをＶＳＳ以下例えば、ＤＲＡＭで
あればメモリセルＭＣのトランジスタ基板電圧ＶＢＢに
することで基板バイアス効果でしきい値電圧が上昇しデ
ータ出力時のサブスレッショルドリ―ク電流を低減で
き、低消費電力化することができる。これらにより、し
きい値ばらつきを低減し、差動増幅回路間の動作速度の
ばらつき及び、ペアＭＯＳ間のしきい値差が低減され、
安定動作と低消費電力化が実現できる。
【００７７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００７８】たとえば、本発明は、前記第１、第２、第
３及び第４の実施の形態に記載したセンスアンプ部分
や、前記第５の実施の形態に記載した差動増幅回路だけ
に限定されるものではなく、他の差動増幅回路やよく遅
延段に用いられるＣＭＯＳインバータ回路においても、
本発明を用いることによりしきい値ばらつき低減によ
り、安定動作、動作ばらつきを実現できる。
３及び第４の実施の形態に記載したセンスアンプ部分
や、前記第５の実施の形態に記載した差動増幅回路だけ
に限定されるものではなく、他の差動増幅回路やよく遅
延段に用いられるＣＭＯＳインバータ回路においても、
本発明を用いることによりしきい値ばらつき低減によ
り、安定動作、動作ばらつきを実現できる。
【００７９】本発明の代表例をまとめると、以下のよう
な点である。
な点である。
【００８０】（１）複数のワード線と複数のデータ線と
の交点に設けられた複数のメモリセルと、前記複数のデ
ータ線のそれぞれに対応して設けられ、交差結合された
Ｐ型ポリシリコンをゲート電極とする第１導電形の第１
ＭＩＳＦＥＴ対を含む複数のセンスアンプと、Ｐ型ポリ
シリコンをゲート電極とする前記第１導電形の第２ＭＩ
ＳＦＥＴを含み、前記メモリセルのいずれかを選択する
ためのデコーダ回路とを有する半導体装置であって、前
記第１ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記第
２ＭＩＳＦＥＴのチャネル不純物濃度よりも低いことを
特徴とするものである。
の交点に設けられた複数のメモリセルと、前記複数のデ
ータ線のそれぞれに対応して設けられ、交差結合された
Ｐ型ポリシリコンをゲート電極とする第１導電形の第１
ＭＩＳＦＥＴ対を含む複数のセンスアンプと、Ｐ型ポリ
シリコンをゲート電極とする前記第１導電形の第２ＭＩ
ＳＦＥＴを含み、前記メモリセルのいずれかを選択する
ためのデコーダ回路とを有する半導体装置であって、前
記第１ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記第
２ＭＩＳＦＥＴのチャネル不純物濃度よりも低いことを
特徴とするものである。
【００８１】（２）前記（１）の半導体装置において、
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位
である第３電位は、前記第２電位よりも高い電位である
ことを特徴とするものである。
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位
である第３電位は、前記第２電位よりも高い電位である
ことを特徴とするものである。
【００８２】（３）前記（１）の半導体装置において、
前記センスアンプはさらに、交差結合されたＮ型ポリシ
リコンをゲート電極とする第２導電形の第３ＭＩＳＦＥ
Ｔ対を有し、前記デコーダ回路はさらに、Ｎ型ポリシリ
コンをゲート電極とする前記第２導電形の第４ＭＩＳＦ
ＥＴを有し、前記第３ＭＩＳＦＥＴ対のチャネル不純物
濃度が、前記第４ＭＩＳＦＥＴのチャネル不純物濃度よ
りも低いことを特徴とするものである。
前記センスアンプはさらに、交差結合されたＮ型ポリシ
リコンをゲート電極とする第２導電形の第３ＭＩＳＦＥ
Ｔ対を有し、前記デコーダ回路はさらに、Ｎ型ポリシリ
コンをゲート電極とする前記第２導電形の第４ＭＩＳＦ
ＥＴを有し、前記第３ＭＩＳＦＥＴ対のチャネル不純物
濃度が、前記第４ＭＩＳＦＥＴのチャネル不純物濃度よ
りも低いことを特徴とするものである。
【００８３】（４）前記（３）の半導体装置において、
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位
である第３電位は、前記第２電位よりも高い電位である
ことを特徴とするものである。
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第１ＭＩＳＦＥＴ対の基板電位
である第３電位は、前記第２電位よりも高い電位である
ことを特徴とするものである。
【００８４】（５）前記（３）の半導体装置において、
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第３ＭＩＳＦＥＴ対の基板電位
である第４電位は、前記第１電位よりも低い電位である
ことを特徴とするものである。
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記第３ＭＩＳＦＥＴ対の基板電位
である第４電位は、前記第１電位よりも低い電位である
ことを特徴とするものである。
【００８５】（６）前記（５）の半導体装置において、
前記第４電位は、前記メモリセルを構成する第５ＭＩＳ
ＦＥＴの基板電位と等しいことを特徴とするものであ
る。
前記第４電位は、前記メモリセルを構成する第５ＭＩＳ
ＦＥＴの基板電位と等しいことを特徴とするものであ
る。
【００８６】（７）前記（３）の半導体装置において、
前記複数のメモリセルの基板領域であるＰ型導電形の第
１領域の下方には、Ｎ型導電形の第２領域が配置され、
前記第１ＭＩＳＦＥＴ対の基板領域である第３領域は、
前記第２領域と電気的に接続され、前記第３ＭＩＳＦＥ
Ｔ対の基板領域である第４領域は、前記第１領域と電気
的に接続されていることを特徴とするものである。
前記複数のメモリセルの基板領域であるＰ型導電形の第
１領域の下方には、Ｎ型導電形の第２領域が配置され、
前記第１ＭＩＳＦＥＴ対の基板領域である第３領域は、
前記第２領域と電気的に接続され、前記第３ＭＩＳＦＥ
Ｔ対の基板領域である第４領域は、前記第１領域と電気
的に接続されていることを特徴とするものである。
【００８７】（８）前記（１）の半導体装置において、
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記半導体装置はさらに、前記セン
スアンプに前記第２電位を供給するためのＰ型ポリシリ
コンをゲート電極とする前記第１導電形の第６ＭＩＳＦ
ＥＴを有し、前記第６ＭＩＳＦＥＴのチャネル不純物濃
度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度よ
りも高いことを特徴とするものである。
前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、前記半導体装置はさらに、前記セン
スアンプに前記第２電位を供給するためのＰ型ポリシリ
コンをゲート電極とする前記第１導電形の第６ＭＩＳＦ
ＥＴを有し、前記第６ＭＩＳＦＥＴのチャネル不純物濃
度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度よ
りも高いことを特徴とするものである。
【００８８】（９）前記（８）の半導体装置において、
前記ワード線は、第１方向に延在するものであり、前記
データ線は、前記第１方向と交差する第２方向に延在す
るものであり、前記第６ＭＩＳＦＥＴは、前記第１方向
に延在する前記複数のセンスアンプに並列するように複
数配置されることを特徴とするものである。
前記ワード線は、第１方向に延在するものであり、前記
データ線は、前記第１方向と交差する第２方向に延在す
るものであり、前記第６ＭＩＳＦＥＴは、前記第１方向
に延在する前記複数のセンスアンプに並列するように複
数配置されることを特徴とするものである。
【００８９】（１０）前記（８）の半導体装置におい
て、前記半導体装置はさらに、前記センスアンプに前記
第２電位よりも高い第５電位を供給するためのＰ型ポリ
シリコンをゲート電極とする前記第１導電形の第７ＭＩ
ＳＦＥＴを有し、前記第７ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
て、前記半導体装置はさらに、前記センスアンプに前記
第２電位よりも高い第５電位を供給するためのＰ型ポリ
シリコンをゲート電極とする前記第１導電形の第７ＭＩ
ＳＦＥＴを有し、前記第７ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
【００９０】（１１）前記（１０）の半導体装置におい
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第７ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第７ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
【００９１】（１２）前記（３）の半導体装置におい
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記半導体装置はさらに、前記
センスアンプに前記第２電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第８ＭＩ
ＳＦＥＴを有し、前記第８ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記半導体装置はさらに、前記
センスアンプに前記第２電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第８ＭＩ
ＳＦＥＴを有し、前記第８ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
【００９２】（１３）前記（１２）の半導体装置におい
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第８ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第８ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
【００９３】（１４）前記（１２）の半導体装置におい
て、前記半導体装置はさらに、前記センスアンプに前記
第２電位よりも高い第５電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第９ＭＩ
ＳＦＥＴを有し、前記第９ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
て、前記半導体装置はさらに、前記センスアンプに前記
第２電位よりも高い第５電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第９ＭＩ
ＳＦＥＴを有し、前記第９ＭＩＳＦＥＴのチャネル不純
物濃度は、前記第１ＭＩＳＦＥＴ対のチャネル不純物濃
度よりも高いことを特徴とするものである。
【００９４】（１５）前記（１４）の半導体装置におい
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第９ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第９ＭＩＳＦＥＴは、前記第１
方向に延在する前記複数のセンスアンプに並列するよう
に複数配置されることを特徴とするものである。
【００９５】（１６）前記（１０）の半導体装置におい
て、前記半導体装置はさらに、前記メモリセルの基板領
域であるＰ型導電形の第１領域と、前記第１領域の下方
に配置されるＮ型導電形の第２領域とを有し、前記第７
ＭＩＳＦＥＴは前記第２領域の上で前記第１領域に隣接
かつ、電気的に接続されたＰ型導電形の領域内に形成さ
れることを特徴とするものである。
て、前記半導体装置はさらに、前記メモリセルの基板領
域であるＰ型導電形の第１領域と、前記第１領域の下方
に配置されるＮ型導電形の第２領域とを有し、前記第７
ＭＩＳＦＥＴは前記第２領域の上で前記第１領域に隣接
かつ、電気的に接続されたＰ型導電形の領域内に形成さ
れることを特徴とするものである。
【００９６】（１７）前記（３）の半導体装置におい
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記半導体装置はさらに、前記
センスアンプに前記第１電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第１０Ｍ
ＩＳＦＥＴを有し、前記第１０ＭＩＳＦＥＴのチャネル
不純物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純
物濃度よりも高いことを特徴とするものである。
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記半導体装置はさらに、前記
センスアンプに前記第１電位を供給するためのＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第１０Ｍ
ＩＳＦＥＴを有し、前記第１０ＭＩＳＦＥＴのチャネル
不純物濃度は、前記第３ＭＩＳＦＥＴ対のチャネル不純
物濃度よりも高いことを特徴とするものである。
【００９７】（１８）前記（１７）の半導体装置におい
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第１０ＭＩＳＦＥＴは、前記第
１方向に延在する前記複数のセンスアンプに並列するよ
うに複数配置されることを特徴とするものである。
て、前記ワード線は、第１方向に延在するものであり、
前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、前記第１０ＭＩＳＦＥＴは、前記第
１方向に延在する前記複数のセンスアンプに並列するよ
うに複数配置されることを特徴とするものである。
【００９８】（１９）前記（１）の半導体装置におい
て、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、前記第２ＭＩＳＦＥＴ対のチャネル内の不純物濃度
の半分以下であることを特徴とするものである。
て、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、前記第２ＭＩＳＦＥＴ対のチャネル内の不純物濃度
の半分以下であることを特徴とするものである。
【００９９】（２０）前記（１）の半導体装置におい
て、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、２．０×１０17ｃｍ-3以下であることを特徴とする
ものである。
て、前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、２．０×１０17ｃｍ-3以下であることを特徴とする
ものである。
【０１００】（２１）前記（３）の半導体装置におい
て、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、前記第４ＭＩＳＦＥＴのチャネル内の不純物濃度の
半分以下であることを特徴とするものである。
て、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、前記第４ＭＩＳＦＥＴのチャネル内の不純物濃度の
半分以下であることを特徴とするものである。
【０１０１】（２２）前記（３）の半導体装置におい
て、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、２．０×１０17ｃｍ-3以下であることを特徴とする
ものである。
て、前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度
が、２．０×１０17ｃｍ-3以下であることを特徴とする
ものである。
【０１０２】（２３）前記（１）の半導体装置におい
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記第２電位が、１．６Ｖ以下
であることを特徴とするものである。
て、前記センスアンプのそれぞれは、対応するデータ線
の信号を低電位側の第１電位または高電位側の第２電位
に増幅するものであり、前記第２電位が、１．６Ｖ以下
であることを特徴とするものである。
【０１０３】（２４）第１電位を基板電位とし、Ｐ型ポ
リシリコンをゲート電極とする第１導電形の第１ＭＩＳ
ＦＥＴと、基板電位が第２電位でＮ型ポリシリコンをゲ
ート電極とする第２導電形の第２ＭＩＳＦＥＴとを含む
回路と、ゲートがいずれかのドレイン端子に接続され、
ソース端子が共通であるＰ型ポリシリコンをゲート電極
とする前記第１導電形の第３ＭＩＳＦＥＴ、第４ＭＩＳ
ＦＥＴと、ゲートに第１信号が入力され、ドレイン端子
が前記第３ＭＩＳＦＥＴのドレイン端子に接続されるＮ
型ポリシリコンをゲート電極とする前記第２導電形の第
５ＭＩＳＦＥＴと、ゲートに第２信号が入力され、ドレ
イン端子が前記第４ＭＩＳＦＥＴのドレイン端子に接続
され、ソース端子が前記第５ＭＩＳＦＥＴと共通に接続
されているＮ型ポリシリコンをゲート電極とする前記第
２導電形の第６ＭＩＳＦＥＴとを有する半導体装置であ
って、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴ
のチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネ
ル不純物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前
記第６ＭＩＳＦＥＴの基板電位が前記第２電位よりも低
いことを特徴とするものである。
リシリコンをゲート電極とする第１導電形の第１ＭＩＳ
ＦＥＴと、基板電位が第２電位でＮ型ポリシリコンをゲ
ート電極とする第２導電形の第２ＭＩＳＦＥＴとを含む
回路と、ゲートがいずれかのドレイン端子に接続され、
ソース端子が共通であるＰ型ポリシリコンをゲート電極
とする前記第１導電形の第３ＭＩＳＦＥＴ、第４ＭＩＳ
ＦＥＴと、ゲートに第１信号が入力され、ドレイン端子
が前記第３ＭＩＳＦＥＴのドレイン端子に接続されるＮ
型ポリシリコンをゲート電極とする前記第２導電形の第
５ＭＩＳＦＥＴと、ゲートに第２信号が入力され、ドレ
イン端子が前記第４ＭＩＳＦＥＴのドレイン端子に接続
され、ソース端子が前記第５ＭＩＳＦＥＴと共通に接続
されているＮ型ポリシリコンをゲート電極とする前記第
２導電形の第６ＭＩＳＦＥＴとを有する半導体装置であ
って、前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴ
のチャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネ
ル不純物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前
記第６ＭＩＳＦＥＴの基板電位が前記第２電位よりも低
いことを特徴とするものである。
【０１０４】（２５）前記（２４）の半導体装置におい
て、前記第３ＭＩＳＦＥＴ及び前記第４ＭＩＳＦＥＴの
チャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル
不純物濃度よりも低く、前記第３ＭＩＳＦＥＴ及び第４
ＭＩＳＦＥＴの基板電位が前記第１電位よりも高いこと
を特徴とするものである。
て、前記第３ＭＩＳＦＥＴ及び前記第４ＭＩＳＦＥＴの
チャネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル
不純物濃度よりも低く、前記第３ＭＩＳＦＥＴ及び第４
ＭＩＳＦＥＴの基板電位が前記第１電位よりも高いこと
を特徴とするものである。
【０１０５】（２６）前記（２４）または（２５）の半
導体装置において、前記第１信号は前記第１電位よりも
低く、前記第２電位よりも高い電位であることを特徴と
するものである。
導体装置において、前記第１信号は前記第１電位よりも
低く、前記第２電位よりも高い電位であることを特徴と
するものである。
【０１０６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１０７】（１）第１の実施の形態では、ＮＭＯＳ、
ＰＭＯＳともに、しきい値電圧のばらつきを低減して、
センスアンプにおいて安定した感知・増幅動作を実現す
る。具体的には、センスアンプにチャネルインプラ量を
減らしたトランジスタを用いることで、実効信号量を減
少させるしきい値ばらつきを低減する。これによって、
小信号量のデータを読み出した時にでも、実効信号量が
減少することなくセンスアンプにおいて確実に感知・増
幅することができる。また、少チャネルインプラ量によ
る低しきい値化については、基板電圧を印加することで
しきい値を補償し、リーク電流を低減し、センスアンプ
データ保持状態の消費電力を低減することができる。
ＰＭＯＳともに、しきい値電圧のばらつきを低減して、
センスアンプにおいて安定した感知・増幅動作を実現す
る。具体的には、センスアンプにチャネルインプラ量を
減らしたトランジスタを用いることで、実効信号量を減
少させるしきい値ばらつきを低減する。これによって、
小信号量のデータを読み出した時にでも、実効信号量が
減少することなくセンスアンプにおいて確実に感知・増
幅することができる。また、少チャネルインプラ量によ
る低しきい値化については、基板電圧を印加することで
しきい値を補償し、リーク電流を低減し、センスアンプ
データ保持状態の消費電力を低減することができる。
【０１０８】（２）第２の実施の形態２では、第１の実
施の形態１に比べて、ＮＭＯＳのしきい値ばらつき低減
効果は得られないが、ばらつきの大きいＰＭＯＳに関し
て本発明を適用して効果的である。
施の形態１に比べて、ＮＭＯＳのしきい値ばらつき低減
効果は得られないが、ばらつきの大きいＰＭＯＳに関し
て本発明を適用して効果的である。
【０１０９】（３）第３、第４の実施の形態のように、
オーバードライブ方式と併用することで、低電圧での高
速なセンス動作も実現することができる。また、センス
ドライバには、通常チャネルインプラ量のトランジスタ
を用いることにより、スタンバイ時のリーク電流を低減
でき、低消費電力を実現することができる。
オーバードライブ方式と併用することで、低電圧での高
速なセンス動作も実現することができる。また、センス
ドライバには、通常チャネルインプラ量のトランジスタ
を用いることにより、スタンバイ時のリーク電流を低減
でき、低消費電力を実現することができる。
【図１】（ａ），（ｂ），（ｃ）は本発明を適用したＤ
ＲＡＭのトランジスタチャネル領域とセンスアンプを示
すレイアウト図、及びセンスアンプクロスカップル部分
を示すレイアウト図と断面図である。
ＲＡＭのトランジスタチャネル領域とセンスアンプを示
すレイアウト図、及びセンスアンプクロスカップル部分
を示すレイアウト図と断面図である。
【図２】（ａ），（ｂ），（ｃ）は本発明を適用したセ
ンスアンプクロスカップル部分のＰＭＯＳとセンスドラ
イバのＰＭＯＳを示す断面図、及びＰＭＯＳに関する基
板深さ方向に対するチャネル不純物分布と、ＰＭＯＳに
関するチャネル中の不純物濃度としきい値及びしきい値
ばらつきの関係を示す図である。
ンスアンプクロスカップル部分のＰＭＯＳとセンスドラ
イバのＰＭＯＳを示す断面図、及びＰＭＯＳに関する基
板深さ方向に対するチャネル不純物分布と、ＰＭＯＳに
関するチャネル中の不純物濃度としきい値及びしきい値
ばらつきの関係を示す図である。
【図３】（ａ），（ｂ），（ｃ），（ｄ）は本発明を適
用したセンスアンプ、メモリアレー、サブワードドライ
バの部分を示す断面図である。
用したセンスアンプ、メモリアレー、サブワードドライ
バの部分を示す断面図である。
【図４】本発明を適用した第１の実施の形態１のセンス
アンプの部分を示す回路図である。
アンプの部分を示す回路図である。
【図５】本発明を適用した第１の実施の形態１の動作を
示す波形図である。
示す波形図である。
【図６】本発明を適用した第１の実施の形態１におい
て、ＰＭＯＳ先行を行った場合の動作を示す波形図であ
る。
て、ＰＭＯＳ先行を行った場合の動作を示す波形図であ
る。
【図７】本発明を適用したＳＤＲＡＭの全体構成を示す
ブロック図である。
ブロック図である。
【図８】（ａ），（ｂ），（ｃ）は本発明を適用したデ
コーダ回路、及びインバータとナンド回路を示す回路図
である。
コーダ回路、及びインバータとナンド回路を示す回路図
である。
【図９】本発明を適用したメモリアレー内のサブメモリ
アレーの分割を示す図である。
アレーの分割を示す図である。
【図１０】本発明を適用した第２の実施の形態２のセン
スアンプの部分を示す回路図である。
スアンプの部分を示す回路図である。
【図１１】本発明を適用した第３の実施の形態３のセン
スアンプの部分を示す回路図である。
スアンプの部分を示す回路図である。
【図１２】本発明を適用した第３の実施の形態３の動作
を示す波形図である。
を示す波形図である。
【図１３】本発明を適用した第３の実施の形態３の変形
例のセンスアンプの部分を示す回路図である。
例のセンスアンプの部分を示す回路図である。
【図１４】本発明を適用した第４の実施の形態４のセン
スアンプの部分を示す回路図である。
スアンプの部分を示す回路図である。
【図１５】本発明を適用した差動増幅回路を示す回路図
である。
である。
【図１６】（ａ），（ｂ），（ｃ）は本発明の前提とし
て検討したＤＲＡＭのトランジスタチャネル領域とセン
スアンプを示すレイアウト図、及びセンスアンプクロス
カップル部分を示すレイアウト図と断面図である。
て検討したＤＲＡＭのトランジスタチャネル領域とセン
スアンプを示すレイアウト図、及びセンスアンプクロス
カップル部分を示すレイアウト図と断面図である。
【図１７】本発明の前提として検討したセンスアンプの
部分を示す回路図である。
部分を示す回路図である。
Ｃｈｉｐ ＤＲＡＭチップ ＭＡ メモリアレー ＳＭＡ サブメモリアレー ＰＩＮＰ（ＳＭＡ） メモリセルトランジスタチャネル
領域 ｐ（ＳＭＡ） メモリセルトランジスタチャネル不純物
濃度 ＳＡＢ センスアンプブロック ＣＣ センスアンプクロスカップル部分 ＰＩＮＰ（ＳＡ１），ＰＩＮＰ（ＳＡ２），ＰＩＮＰ
（ＳＡ） センスアンプＮＭＯＳチャネル領域 ＮＩＮＰ（ＳＡ１），ＮＩＮＰ（ＳＡ２） センスアン
プＰＭＯＳチャネル領域 ｐ（ＳＡ１），ｐ（ＳＡ２），ｐ（ＳＡ） センスアン
プＮＭＯＳチャネル不純物濃度 ｎ（ＳＡ１），ｎ（ＳＡ２），ｎ（ＳＡ） センスアン
プＰＭＯＳチャネル不純物濃度 ＳＷＤＢ サブワードドライバブロック ＳＷＤ サブワードドライバ ＰＩＮＰ（ＳＷＤ） サブワードドライバＮＭＯＳチャ
ネル領域 ＮＩＮＰ（ＳＷＤ） サブワードドライバＰＭＯＳチャ
ネル領域 ｐ（ＳＷＤ） サブワードドライバＮＭＯＳチャネル不
純物濃度 ｎ（ＳＷＤ） サブワードドライバＰＭＯＳチャネル不
純物濃度 ｐｅｒｉ 周辺回路 ＰＩＮＰ（ｐｅｒｉ） 周辺回路ＮＭＯＳチャネル領域 ＮＩＮＰ（ｐｅｒｉ） 周辺回路ＰＭＯＳチャネル領域 ｐ（ｐｅｒｉ） 周辺回路ＮＭＯＳチャネル不純物濃度 ｎ（ｐｅｒｉ） 周辺回路ＰＭＯＳチャネル不純物濃度 Ｌ（Ｐ） ＰＭＯＳトランジスタ拡散層 Ｌ（Ｎ） ＮＭＯＳトランジスタ拡散層 Ｐ+Ｐｏｌｙ Ｐ型ポリシリコンゲート Ｎ+Ｐｏｌｙ Ｎ型ポリシリコンゲート ＳＧＩ 素子分離領域 Ｗ タングステン ＰＷＥＬＬ（ＳＡ），ＰＷＥＬＬ（ＳＭＡ），ＰＷＥＬ
Ｌ（ＳＷＤ） Ｐ型半導体領域 ＮＷＥＬＬ（ＳＡ），ＮＷＥＬＬ（ＳＭＡ），ＰＷＥＬ
Ｌ（ＳＷＤ） Ｎ型半導体領域 ＤＷＥＬＬ ディープＮ型半導体領域 ｐ−ｓｕｂ Ｐ型半導体基板 Ｑｐ０，Ｑｐ１ センスアンプＰ+ゲートＰＭＯＳ Ｑｐ０’，Ｑｐ１’ センスアンプＮ+ゲートＰＭＯＳ Ｑｎ０，Ｑｎ１，Ｑｎ０’，Ｑｎ１’ センスアンプＮ
+ゲートＮＭＯＳ Ｑｐ２ センスドライバＰ+ゲートＰＭＯＳ Ｑｎ２ センスドライバＮ+ゲートＮＭＯＳ Ｑｎ３，Ｑｎ４ センスドライバオーバードライブ用Ｎ
+ゲートＮＭＯＳ Ｑｐ３ センスドライバオーバードライブ用Ｐ+ゲート
ＰＭＯＳ ＭＣ メモリセル ＰＣ プリチャージ回路 ＩＯＧ 入出力ゲート回路 ＳＨＲ シェアゲート回路 ＳＡＤＰ，ＳＡＤＮ センスドライバ ＳＡＤＰ１ オーバードライバ ＳＡＤＰ２ リストアドライバ ＣＳＰＣ コモンソース線プリチャージ回路 ＸＡ クロスエリア ＷＬ ワード線 Ｄ１ｔ，Ｄ１ｂ，・・・，Ｄｎｔ，Ｄｎｂ データ線 ＹＳ１，・・・，ＹＳｎ カラム選択線 ＣＳＰ，ＣＳＮ コモンソース線 ＩＯＴ，ＩＯＢ 入出力線 ＳＰ，ＳＮ，ＳＰ１，ＳＰ２ センスアンプ活性化信号 ＰＣＳ プリチャージ制御信号 ＳＨＲＲ，ＳＨＲＬ シェアゲート制御信号 ＶＢＬＲ データ線プリチャージ電圧 ＸＡＢ ロウアドレスバッファ ＹＡＢ カラムアドレスバッファ Ｘ−ＤＥＣ ロウアドレスデコーダ Ｙ−ＤＥＣ カラムアドレスデコーダ Ｉ／Ｏ−ＣＴＬ 入出力コントローラ Ｉ／ＯＢ データ入出力バッファ ＴＧ タイミング信号生成回路 ＶＧ 電圧発生回路 Ａ０，・・・，Ａｎ アドレス入力端子 ＤＱ０，・・・，ＤＱｎ データ入出力端子 ＭＷＤ メインワードドライバ ＩＮＶ０，ＩＮＶ１，ＩＮＶ００，・・・，ＩＮＶ０３
インバータ ＮＡＮＤ０，・・・，ＮＡＮＤ３ ナンド回路 Ｑｐ４，Ｑｐ５ Ｐ+ゲートＰＭＯＳ Ｑｎ５，Ｑｎ６，Ｑｎ７ Ｎ+ゲートＮＭＯＳ
領域 ｐ（ＳＭＡ） メモリセルトランジスタチャネル不純物
濃度 ＳＡＢ センスアンプブロック ＣＣ センスアンプクロスカップル部分 ＰＩＮＰ（ＳＡ１），ＰＩＮＰ（ＳＡ２），ＰＩＮＰ
（ＳＡ） センスアンプＮＭＯＳチャネル領域 ＮＩＮＰ（ＳＡ１），ＮＩＮＰ（ＳＡ２） センスアン
プＰＭＯＳチャネル領域 ｐ（ＳＡ１），ｐ（ＳＡ２），ｐ（ＳＡ） センスアン
プＮＭＯＳチャネル不純物濃度 ｎ（ＳＡ１），ｎ（ＳＡ２），ｎ（ＳＡ） センスアン
プＰＭＯＳチャネル不純物濃度 ＳＷＤＢ サブワードドライバブロック ＳＷＤ サブワードドライバ ＰＩＮＰ（ＳＷＤ） サブワードドライバＮＭＯＳチャ
ネル領域 ＮＩＮＰ（ＳＷＤ） サブワードドライバＰＭＯＳチャ
ネル領域 ｐ（ＳＷＤ） サブワードドライバＮＭＯＳチャネル不
純物濃度 ｎ（ＳＷＤ） サブワードドライバＰＭＯＳチャネル不
純物濃度 ｐｅｒｉ 周辺回路 ＰＩＮＰ（ｐｅｒｉ） 周辺回路ＮＭＯＳチャネル領域 ＮＩＮＰ（ｐｅｒｉ） 周辺回路ＰＭＯＳチャネル領域 ｐ（ｐｅｒｉ） 周辺回路ＮＭＯＳチャネル不純物濃度 ｎ（ｐｅｒｉ） 周辺回路ＰＭＯＳチャネル不純物濃度 Ｌ（Ｐ） ＰＭＯＳトランジスタ拡散層 Ｌ（Ｎ） ＮＭＯＳトランジスタ拡散層 Ｐ+Ｐｏｌｙ Ｐ型ポリシリコンゲート Ｎ+Ｐｏｌｙ Ｎ型ポリシリコンゲート ＳＧＩ 素子分離領域 Ｗ タングステン ＰＷＥＬＬ（ＳＡ），ＰＷＥＬＬ（ＳＭＡ），ＰＷＥＬ
Ｌ（ＳＷＤ） Ｐ型半導体領域 ＮＷＥＬＬ（ＳＡ），ＮＷＥＬＬ（ＳＭＡ），ＰＷＥＬ
Ｌ（ＳＷＤ） Ｎ型半導体領域 ＤＷＥＬＬ ディープＮ型半導体領域 ｐ−ｓｕｂ Ｐ型半導体基板 Ｑｐ０，Ｑｐ１ センスアンプＰ+ゲートＰＭＯＳ Ｑｐ０’，Ｑｐ１’ センスアンプＮ+ゲートＰＭＯＳ Ｑｎ０，Ｑｎ１，Ｑｎ０’，Ｑｎ１’ センスアンプＮ
+ゲートＮＭＯＳ Ｑｐ２ センスドライバＰ+ゲートＰＭＯＳ Ｑｎ２ センスドライバＮ+ゲートＮＭＯＳ Ｑｎ３，Ｑｎ４ センスドライバオーバードライブ用Ｎ
+ゲートＮＭＯＳ Ｑｐ３ センスドライバオーバードライブ用Ｐ+ゲート
ＰＭＯＳ ＭＣ メモリセル ＰＣ プリチャージ回路 ＩＯＧ 入出力ゲート回路 ＳＨＲ シェアゲート回路 ＳＡＤＰ，ＳＡＤＮ センスドライバ ＳＡＤＰ１ オーバードライバ ＳＡＤＰ２ リストアドライバ ＣＳＰＣ コモンソース線プリチャージ回路 ＸＡ クロスエリア ＷＬ ワード線 Ｄ１ｔ，Ｄ１ｂ，・・・，Ｄｎｔ，Ｄｎｂ データ線 ＹＳ１，・・・，ＹＳｎ カラム選択線 ＣＳＰ，ＣＳＮ コモンソース線 ＩＯＴ，ＩＯＢ 入出力線 ＳＰ，ＳＮ，ＳＰ１，ＳＰ２ センスアンプ活性化信号 ＰＣＳ プリチャージ制御信号 ＳＨＲＲ，ＳＨＲＬ シェアゲート制御信号 ＶＢＬＲ データ線プリチャージ電圧 ＸＡＢ ロウアドレスバッファ ＹＡＢ カラムアドレスバッファ Ｘ−ＤＥＣ ロウアドレスデコーダ Ｙ−ＤＥＣ カラムアドレスデコーダ Ｉ／Ｏ−ＣＴＬ 入出力コントローラ Ｉ／ＯＢ データ入出力バッファ ＴＧ タイミング信号生成回路 ＶＧ 電圧発生回路 Ａ０，・・・，Ａｎ アドレス入力端子 ＤＱ０，・・・，ＤＱｎ データ入出力端子 ＭＷＤ メインワードドライバ ＩＮＶ０，ＩＮＶ１，ＩＮＶ００，・・・，ＩＮＶ０３
インバータ ＮＡＮＤ０，・・・，ＮＡＮＤ３ ナンド回路 Ｑｐ４，Ｑｐ５ Ｐ+ゲートＰＭＯＳ Ｑｎ５，Ｑｎ６，Ｑｎ７ Ｎ+ゲートＮＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 継雄 東京都中央区八重洲二丁目２ー１ エルピ ーダ・メモリ株式会社内 (72)発明者 中村 正行 東京都中央区八重洲二丁目２ー１ エルピ ーダ・メモリ株式会社内 (72)発明者 永井 亮 東京都中央区八重洲二丁目２ー１ エルピ ーダ・メモリ株式会社内 (72)発明者 高浦 則克 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F083 LA03 LA05 LA09 LA10 LA28 5M024 AA40 BB14 BB30 CC72 HH01 HH03 LL04 LL05 LL11 LL20 PP01 PP02 PP03 PP04 PP05 PP07 PP10
Claims (26)
- 【請求項１】 複数のワード線と複数のデータ線との交
点に設けられた複数のメモリセルと、 前記複数のデータ線のそれぞれに対応して設けられ、交
差結合されたＰ型ポリシリコンをゲート電極とする第１
導電形の第１ＭＩＳＦＥＴ対を含む複数のセンスアンプ
と、 Ｐ型ポリシリコンをゲート電極とする前記第１導電形の
第２ＭＩＳＦＥＴを含み、前記メモリセルのいずれかを
選択するためのデコーダ回路とを有する半導体装置であ
って、 前記第１ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記
第２ＭＩＳＦＥＴのチャネル不純物濃度よりも低いこと
を特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記第１ＭＩＳＦＥＴ対の基板電位である第３電位は、
前記第２電位よりも高い電位であることを特徴とする半
導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記センスアンプはさらに、交差結合されたＮ型ポリシ
リコンをゲート電極とする第２導電形の第３ＭＩＳＦＥ
Ｔ対を有し、 前記デコーダ回路はさらに、Ｎ型ポリシリコンをゲート
電極とする前記第２導電形の第４ＭＩＳＦＥＴを有し、 前記第３ＭＩＳＦＥＴ対のチャネル不純物濃度が、前記
第４ＭＩＳＦＥＴのチャネル不純物濃度よりも低いこと
を特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記第１ＭＩＳＦＥＴ対の基板電位である第３電位は、
前記第２電位よりも高い電位であることを特徴とする半
導体装置。 - 【請求項５】 請求項３記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記第３ＭＩＳＦＥＴ対の基板電位である第４電位は、
前記第１電位よりも低い電位であることを特徴とする半
導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記第４電位は、前記メモリセルを構成する第５ＭＩＳ
ＦＥＴの基板電位と等しいことを特徴とする半導体装
置。 - 【請求項７】 請求項３記載の半導体装置において、 前記複数のメモリセルの基板領域であるＰ型導電形の第
１領域の下方には、Ｎ型導電形の第２領域が配置され、 前記第１ＭＩＳＦＥＴ対の基板領域である第３領域は、
前記第２領域と電気的に接続され、 前記第３ＭＩＳＦＥＴ対の基板領域である第４領域は、
前記第１領域と電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項８】 請求項１記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記半導体装置はさらに、前記センスアンプに前記第２
電位を供給するためのＰ型ポリシリコンをゲート電極と
する前記第１導電形の第６ＭＩＳＦＥＴを有し、 前記第６ＭＩＳＦＥＴのチャネル不純物濃度は、前記第
１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いこと
を特徴とする半導体装置。 - 【請求項９】 請求項８記載の半導体装置において、 前記ワード線は、第１方向に延在するものであり、 前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、 前記第６ＭＩＳＦＥＴは、前記第１方向に延在する前記
複数のセンスアンプに並列するように複数配置されるこ
とを特徴とする半導体装置。 - 【請求項１０】 請求項８記載の半導体装置において、 前記半導体装置はさらに、前記センスアンプに前記第２
電位よりも高い第５電位を供給するためのＰ型ポリシリ
コンをゲート電極とする前記第１導電形の第７ＭＩＳＦ
ＥＴを有し、 前記第７ＭＩＳＦＥＴのチャネル不純物濃度は、前記第
１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いこと
を特徴とする半導体装置。 - 【請求項１１】 請求項１０記載の半導体装置におい
て、 前記ワード線は、第１方向に延在するものであり、 前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、 前記第７ＭＩＳＦＥＴは、前記第１方向に延在する前記
複数のセンスアンプに並列するように複数配置されるこ
とを特徴とする半導体装置。 - 【請求項１２】 請求項３記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記半導体装置はさらに、前記センスアンプに前記第２
電位を供給するためのＮ型ポリシリコンをゲート電極と
する前記第２導電形の第８ＭＩＳＦＥＴを有し、 前記第８ＭＩＳＦＥＴのチャネル不純物濃度は、前記第
３ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いこと
を特徴とする半導体装置。 - 【請求項１３】 請求項１２記載の半導体装置におい
て、 前記ワード線は、第１方向に延在するものであり、 前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、 前記第８ＭＩＳＦＥＴは、前記第１方向に延在する前記
複数のセンスアンプに並列するように複数配置されるこ
とを特徴とする半導体装置。 - 【請求項１４】 請求項１２記載の半導体装置におい
て、 前記半導体装置はさらに、前記センスアンプに前記第２
電位よりも高い第５電位を供給するためのＮ型ポリシリ
コンをゲート電極とする前記第２導電形の第９ＭＩＳＦ
ＥＴを有し、 前記第９ＭＩＳＦＥＴのチャネル不純物濃度は、前記第
１ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いこと
を特徴とする半導体装置。 - 【請求項１５】 請求項１４記載の半導体装置におい
て、 前記ワード線は、第１方向に延在するものであり、 前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、 前記第９ＭＩＳＦＥＴは、前記第１方向に延在する前記
複数のセンスアンプに並列するように複数配置されるこ
とを特徴とする半導体装置。 - 【請求項１６】 請求項１０記載の半導体装置におい
て、 前記半導体装置はさらに、前記メモリセルの基板領域で
あるＰ型導電形の第１領域と、前記第１領域の下方に配
置されるＮ型導電形の第２領域とを有し、 前記第７ＭＩＳＦＥＴは前記第２領域の上で前記第１領
域に隣接かつ、電気的に接続されたＰ型導電形の領域内
に形成されることを特徴とする半導体装置。 - 【請求項１７】 請求項３記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記半導体装置はさらに、前記センスアンプに前記第１
電位を供給するためのＮ型ポリシリコンをゲート電極と
する前記第２導電形の第１０ＭＩＳＦＥＴを有し、 前記第１０ＭＩＳＦＥＴのチャネル不純物濃度は、前記
第３ＭＩＳＦＥＴ対のチャネル不純物濃度よりも高いこ
とを特徴とする半導体装置。 - 【請求項１８】 請求項１７記載の半導体装置におい
て、 前記ワード線は、第１方向に延在するものであり、 前記データ線は、前記第１方向と交差する第２方向に延
在するものであり、 前記第１０ＭＩＳＦＥＴは、前記第１方向に延在する前
記複数のセンスアンプに並列するように複数配置される
ことを特徴とする半導体装置。 - 【請求項１９】 請求項１記載の半導体装置において、 前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、
前記第２ＭＩＳＦＥＴ対のチャネル内の不純物濃度の半
分以下であることを特徴とする半導体装置。 - 【請求項２０】 請求項１記載の半導体装置において、 前記第１ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、
２．０×１０17ｃｍ-3以下であることを特徴とする半導
体装置。 - 【請求項２１】 請求項３記載の半導体装置において、 前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、
前記第４ＭＩＳＦＥＴのチャネル内の不純物濃度の半分
以下であることを特徴とする半導体装置。 - 【請求項２２】 請求項３記載の半導体装置において、 前記第３ＭＩＳＦＥＴ対のチャネル内の不純物濃度が、
２．０×１０17ｃｍ-3以下であることを特徴とする半導
体装置。 - 【請求項２３】 請求項１記載の半導体装置において、 前記センスアンプのそれぞれは、対応するデータ線の信
号を低電位側の第１電位または高電位側の第２電位に増
幅するものであり、 前記第２電位が、１．６Ｖ以下であることを特徴とする
半導体装置。 - 【請求項２４】 第１電位を基板電位とし、Ｐ型ポリシ
リコンをゲート電極とする第１導電形の第１ＭＩＳＦＥ
Ｔと、基板電位が第２電位でＮ型ポリシリコンをゲート
電極とする第２導電形の第２ＭＩＳＦＥＴとを含む回路
と、 ゲートがいずれかのドレイン端子に接続され、ソース端
子が共通であるＰ型ポリシリコンをゲート電極とする前
記第１導電形の第３ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴ
と、 ゲートに第１信号が入力され、ドレイン端子が前記第３
ＭＩＳＦＥＴのドレイン端子に接続されるＮ型ポリシリ
コンをゲート電極とする前記第２導電形の第５ＭＩＳＦ
ＥＴと、 ゲートに第２信号が入力され、ドレイン端子が前記第４
ＭＩＳＦＥＴのドレイン端子に接続され、ソース端子が
前記第５ＭＩＳＦＥＴと共通に接続されているＮ型ポリ
シリコンをゲート電極とする前記第２導電形の第６ＭＩ
ＳＦＥＴとを有する半導体装置であって、 前記第５ＭＩＳＦＥＴ及び前記第６ＭＩＳＦＥＴのチャ
ネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純
物濃度よりも低く、前記第５ＭＩＳＦＥＴ及び前記第６
ＭＩＳＦＥＴの基板電位が前記第２電位よりも低いこと
を特徴とする半導体装置。 - 【請求項２５】 請求項２４記載の半導体装置におい
て、 前記第３ＭＩＳＦＥＴ及び前記第４ＭＩＳＦＥＴのチャ
ネル不純物濃度が前記第１ＭＩＳＦＥＴのチャネル不純
物濃度よりも低く、前記第３ＭＩＳＦＥＴ及び第４ＭＩ
ＳＦＥＴの基板電位が前記第１電位よりも高いことを特
徴とする半導体装置。 - 【請求項２６】 請求項２４または２５記載の半導体装
置において、 前記第１信号は前記第１電位よりも低く、前記第２電位
よりも高い電位であることを特徴とする半導体装置。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001056463A JP4928675B2 (ja) | 2001-03-01 | 2001-03-01 | 半導体装置 |
Publications (2)
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|---|---|
| JP2002261254A true JP2002261254A (ja) | 2002-09-13 |
| JP4928675B2 JP4928675B2 (ja) | 2012-05-09 |
Family
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Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP4928675B2 (ja) |
| KR (1) | KR100904754B1 (ja) |
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