JPH1065587A - 自動等化器 - Google Patents
自動等化器Info
- Publication number
- JPH1065587A JPH1065587A JP21751596A JP21751596A JPH1065587A JP H1065587 A JPH1065587 A JP H1065587A JP 21751596 A JP21751596 A JP 21751596A JP 21751596 A JP21751596 A JP 21751596A JP H1065587 A JPH1065587 A JP H1065587A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- feedback
- decision feedback
- decision
- equalizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 フェージング量が一定値以上になった場合に
判定帰還形等化器の動作を安定化させ、フェージング量
が一定値以下の場合には判定帰還形等化器により大きな
等化能力を持たせる。 【解決手段】 入力ディジタル信号をタップ制御信号Ｃ
１、Ｃ２に基づいて等化する判定帰還形等化器２０と、
等化したディジタル信号、判定帰還信号および極性信号
に基づいて、タップ制御信号Ｃ１、Ｃ２を出力するゲイ
ン制御回路３０とを有する自動等化器において、帰還調
整回路４０はタップ制御信号Ｃ１、Ｃ２と基準信号Ｒ
１、Ｒ２とに基づいて、帰還調整用制御信号を出力す
る。判定帰還形等化器２０は、判定器２７から出力され
る判定帰還信号と帰還調整用制御信号とを乗算して、調
整された判定帰還信号を出力する。
判定帰還形等化器の動作を安定化させ、フェージング量
が一定値以下の場合には判定帰還形等化器により大きな
等化能力を持たせる。 【解決手段】 入力ディジタル信号をタップ制御信号Ｃ
１、Ｃ２に基づいて等化する判定帰還形等化器２０と、
等化したディジタル信号、判定帰還信号および極性信号
に基づいて、タップ制御信号Ｃ１、Ｃ２を出力するゲイ
ン制御回路３０とを有する自動等化器において、帰還調
整回路４０はタップ制御信号Ｃ１、Ｃ２と基準信号Ｒ
１、Ｒ２とに基づいて、帰還調整用制御信号を出力す
る。判定帰還形等化器２０は、判定器２７から出力され
る判定帰還信号と帰還調整用制御信号とを乗算して、調
整された判定帰還信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル無線通
信方式における復調器に適応される自動等化器に関し、
特に、自動等化器に使用される等化器制御回路に関する
ものである。
信方式における復調器に適応される自動等化器に関し、
特に、自動等化器に使用される等化器制御回路に関する
ものである。
【０００２】
【従来の技術】この種のディジタル無線通信方式では、
伝搬路中で発生した符号間干渉を除去するために、受信
側の復調器は自動等化器を備えている。
伝搬路中で発生した符号間干渉を除去するために、受信
側の復調器は自動等化器を備えている。
【０００３】図２に従来の自動等化器の構成を示す。図
示の自動等化器は、２タップ形の等化器であって、入力
ディジタル信号を入力するためのデータ入力端子１１
と、等化したディジタル信号を出力するためのデータ出
力端子１２と、入力ディジタル信号に関連する極性信号
を入力するための極性信号入力端子１３と、第１及び第
２のタップ制御信号Ｃ１およびＣ２を出力するタップ制
御端子１４及び１５とを有する。
示の自動等化器は、２タップ形の等化器であって、入力
ディジタル信号を入力するためのデータ入力端子１１
と、等化したディジタル信号を出力するためのデータ出
力端子１２と、入力ディジタル信号に関連する極性信号
を入力するための極性信号入力端子１３と、第１及び第
２のタップ制御信号Ｃ１およびＣ２を出力するタップ制
御端子１４及び１５とを有する。
【０００４】従来の自動等化器は、判定帰還形等化器２
０´とゲイン制御回路３０とから構成されている。判定
帰還形等化器２０´は、入力ディジタル信号と第１及び
第２のタップ制御信号Ｃ１およびＣ２とを受け、入力デ
ィジタル信号を第１及び第２のタップ制御信号Ｃ１およ
びＣ２に基づいて等化して、等化したディジタル信号を
出力する。また、判定帰還形等化器２０´は後述する判
定器を含み、等化したディジタル信号を判定器で判定し
て判定帰還信号を得る。ゲイン制御回路３０は、等化し
たディジタル信号、判定帰還信号、および極性信号を受
け、等化したディジタル信号、判定帰還信号および極性
信号に基づいて、第１及び第２のタップ制御信号Ｃ１お
よびＣ２を出力する。
０´とゲイン制御回路３０とから構成されている。判定
帰還形等化器２０´は、入力ディジタル信号と第１及び
第２のタップ制御信号Ｃ１およびＣ２とを受け、入力デ
ィジタル信号を第１及び第２のタップ制御信号Ｃ１およ
びＣ２に基づいて等化して、等化したディジタル信号を
出力する。また、判定帰還形等化器２０´は後述する判
定器を含み、等化したディジタル信号を判定器で判定し
て判定帰還信号を得る。ゲイン制御回路３０は、等化し
たディジタル信号、判定帰還信号、および極性信号を受
け、等化したディジタル信号、判定帰還信号および極性
信号に基づいて、第１及び第２のタップ制御信号Ｃ１お
よびＣ２を出力する。
【０００５】判定帰還形等化器２０´は、第１および第
２の遅延回路２１および２２と、第１および第２の乗算
器２３および２４と、第１および第２の加算器２５およ
び２６と、判定器２７とから構成されている。第１およ
び第２の遅延回路２１および２２は、図示のように縦続
接続されており、シフトレジスタを構成している。第１
および第２の遅延回路２１および２２は、後述する判定
帰還信号をこの順に遅延させて、それぞれ第１および第
２の遅延された信号を出力する。第１および第２の遅延
された信号はそれぞれ第１および第２の乗算器２４およ
び２５に供給され、これらにはそれぞれ、後述するゲイ
ン制御回路３０から第１および第２のタップ制御信号Ｃ
１およびＣ２が供給される。
２の遅延回路２１および２２と、第１および第２の乗算
器２３および２４と、第１および第２の加算器２５およ
び２６と、判定器２７とから構成されている。第１およ
び第２の遅延回路２１および２２は、図示のように縦続
接続されており、シフトレジスタを構成している。第１
および第２の遅延回路２１および２２は、後述する判定
帰還信号をこの順に遅延させて、それぞれ第１および第
２の遅延された信号を出力する。第１および第２の遅延
された信号はそれぞれ第１および第２の乗算器２４およ
び２５に供給され、これらにはそれぞれ、後述するゲイ
ン制御回路３０から第１および第２のタップ制御信号Ｃ
１およびＣ２が供給される。
【０００６】第１および第２の乗算器２４および２５
は、それぞれ、第１および第２の遅延された信号に第１
および第２のタップ制御信号Ｃ１およびＣ２を乗じて、
第１および第２の乗算された信号を出力する。第１およ
び第２の乗算された信号は第１の加算器２５に供給さ
れ、第１の加算器２５はこれら信号を加算して、第１の
加算された信号を補償信号として出力する。補償信号は
第２の加算器２６に供給される。この第２の加算器２６
は入力ディジタル信号が供給される。第２の加算器２６
は、入力ディジタル信号と補償信号とを加算して、第２
の加算された信号を等化したディジタル信号として出力
する。等化したディジタル信号は判定器２７に供給され
る。判定器２７は、等化したディジタル信号を判定し
て、上記判定帰還信号を出力する。
は、それぞれ、第１および第２の遅延された信号に第１
および第２のタップ制御信号Ｃ１およびＣ２を乗じて、
第１および第２の乗算された信号を出力する。第１およ
び第２の乗算された信号は第１の加算器２５に供給さ
れ、第１の加算器２５はこれら信号を加算して、第１の
加算された信号を補償信号として出力する。補償信号は
第２の加算器２６に供給される。この第２の加算器２６
は入力ディジタル信号が供給される。第２の加算器２６
は、入力ディジタル信号と補償信号とを加算して、第２
の加算された信号を等化したディジタル信号として出力
する。等化したディジタル信号は判定器２７に供給され
る。判定器２７は、等化したディジタル信号を判定し
て、上記判定帰還信号を出力する。
【０００７】ゲイン制御回路３０は減算器３１と相関器
３２とから構成される。減算器３１は判定器２７の入力
端子および出力端子に接続されている。減算器３１は等
化されたディジタル信号と判定帰還信号との差を求め、
誤差信号を出力する。誤差信号は相関器３２に供給さ
れ、これには極性信号が供給されている。相関器３２は
誤差信号と極性信号との相関を求め、求めた相関信号を
第１および第２のタップ制御信号Ｃ１およびＣ２として
出力する。
３２とから構成される。減算器３１は判定器２７の入力
端子および出力端子に接続されている。減算器３１は等
化されたディジタル信号と判定帰還信号との差を求め、
誤差信号を出力する。誤差信号は相関器３２に供給さ
れ、これには極性信号が供給されている。相関器３２は
誤差信号と極性信号との相関を求め、求めた相関信号を
第１および第２のタップ制御信号Ｃ１およびＣ２として
出力する。
【０００８】このような構成の自動等化器では、判定帰
還形等化器２０´の出力である等化されたディジタル信
号を判定器２７により最も確からしい値に判定した後、
判定帰還信号を帰還する。このため、誤り率が小さい場
合、自動等化器は非常に高い等化能力を示す。そこで、
自動等化器の等化能力をさらに高めるために、判定器２
７のゲインを２倍、４倍というように高くして、判定帰
還信号を増幅して帰還している。
還形等化器２０´の出力である等化されたディジタル信
号を判定器２７により最も確からしい値に判定した後、
判定帰還信号を帰還する。このため、誤り率が小さい場
合、自動等化器は非常に高い等化能力を示す。そこで、
自動等化器の等化能力をさらに高めるために、判定器２
７のゲインを２倍、４倍というように高くして、判定帰
還信号を増幅して帰還している。
【０００９】また、本発明に関連する先行技術として、
特開平５−２１８８００号公報には、交差偏波干渉が存
在する場合にも充分な符号間干渉の等化特性が得られる
「自動等化器」が開示されている。この先行技術に開示
された自動等化器では、判定帰還形等化器の後方等化器
の前に減算器を儲け、交差偏波干渉を補償している。こ
れにより、後方等化器において帰還される信号は、交差
偏波干渉及び符号間干渉を除去した後の信号となり、充
分な符号間干渉の等化特性を実現できる。尚、減算器は
判定帰還形等化器の前段に配置しても良い。
特開平５−２１８８００号公報には、交差偏波干渉が存
在する場合にも充分な符号間干渉の等化特性が得られる
「自動等化器」が開示されている。この先行技術に開示
された自動等化器では、判定帰還形等化器の後方等化器
の前に減算器を儲け、交差偏波干渉を補償している。こ
れにより、後方等化器において帰還される信号は、交差
偏波干渉及び符号間干渉を除去した後の信号となり、充
分な符号間干渉の等化特性を実現できる。尚、減算器は
判定帰還形等化器の前段に配置しても良い。
【００１０】
【発明が解決しようとする課題】しかしながら、図２に
示した従来の自動等化器は、判定帰還信号のゲインが高
い程、一旦、判定器２７の出力が間違った場合、自動等
化器の等化能力が著しく低下して、その動作が不安定に
なるという欠点を有している。詳細に述べると、判定器
２７の出力（判定帰還信号）が間違うと、入力ディジタ
ル信号の次のデータの符号間干渉を補償するための補償
信号の元となる信号が間違うことになる。そのために、
自動等化器の出力（等化したディジタル信号）の誤り率
が高くなる。さらに、この等化したディジタル信号のデ
ータを元に次の判定帰還信号のデータの判定を判定器２
７で行うため、補償信号の誤り率がより悪くなってしま
うという悪循環を繰り返してしまう。この悪循環は、判
定器２７のゲインが高いほど抜け出せなくなってしま
う。
示した従来の自動等化器は、判定帰還信号のゲインが高
い程、一旦、判定器２７の出力が間違った場合、自動等
化器の等化能力が著しく低下して、その動作が不安定に
なるという欠点を有している。詳細に述べると、判定器
２７の出力（判定帰還信号）が間違うと、入力ディジタ
ル信号の次のデータの符号間干渉を補償するための補償
信号の元となる信号が間違うことになる。そのために、
自動等化器の出力（等化したディジタル信号）の誤り率
が高くなる。さらに、この等化したディジタル信号のデ
ータを元に次の判定帰還信号のデータの判定を判定器２
７で行うため、補償信号の誤り率がより悪くなってしま
うという悪循環を繰り返してしまう。この悪循環は、判
定器２７のゲインが高いほど抜け出せなくなってしま
う。
【００１１】この事情は上記先行技術に開示された自動
等化器も同様である。
等化器も同様である。
【００１２】そこで、本発明の目的は、上記の問題を解
決し、フェージング量が一定値以上になった場合に判定
帰還形等化器の動作を安定化させ、フェージング量が一
定値以下の場合には判定帰還形等化器により大きな等化
能力を持たせることができる自動等化器を提供すること
にある。
決し、フェージング量が一定値以上になった場合に判定
帰還形等化器の動作を安定化させ、フェージング量が一
定値以下の場合には判定帰還形等化器により大きな等化
能力を持たせることができる自動等化器を提供すること
にある。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに本発明に係る自動等化器は、入力ディジタル信号と
複数のタップ制御信号とを受け、入力ディジタル信号を
複数のタップ制御信号に基づいて等化して、等化したデ
ィジタル信号を出力すると共に、等化したディジタル信
号を判定器で判定して判定帰還信号を得る判定帰還形等
化器と；等化したディジタル信号、判定帰還信号、およ
び入力ディジタル信号に関連した極性信号を受け、等化
したディジタル信号、判定帰還信号および極性信号に基
づいて、複数のタップ制御信号を出力するゲイン制御回
路と；を有する自動等化器において、複数のタップ制御
信号と複数の基準信号とを受け、複数のタップ制御信号
と複数の基準信号とに基づいて、帰還調整用制御信号を
出力する帰還調整回路を有し、判定帰還形等化器は、帰
還調整用制御信号によって判定帰還信号の値の大きさを
制御する制御手段を含むことを特徴とする。
めに本発明に係る自動等化器は、入力ディジタル信号と
複数のタップ制御信号とを受け、入力ディジタル信号を
複数のタップ制御信号に基づいて等化して、等化したデ
ィジタル信号を出力すると共に、等化したディジタル信
号を判定器で判定して判定帰還信号を得る判定帰還形等
化器と；等化したディジタル信号、判定帰還信号、およ
び入力ディジタル信号に関連した極性信号を受け、等化
したディジタル信号、判定帰還信号および極性信号に基
づいて、複数のタップ制御信号を出力するゲイン制御回
路と；を有する自動等化器において、複数のタップ制御
信号と複数の基準信号とを受け、複数のタップ制御信号
と複数の基準信号とに基づいて、帰還調整用制御信号を
出力する帰還調整回路を有し、判定帰還形等化器は、帰
還調整用制御信号によって判定帰還信号の値の大きさを
制御する制御手段を含むことを特徴とする。
【００１４】上記自動等化器において、帰還調整回路
は、例えば、複数のタップ制御信号と対応する複数の基
準信号との差を検出する複数の減算器と；複数の減算器
の出力を加算して、帰還調整用制御信号を出力する加算
器と；をから成る。また、上記制御手段は、例えば、判
定帰還信号と帰還調整用制御信号とを乗算して、調整さ
れた判定帰還信号を出力する乗算器から成る。
は、例えば、複数のタップ制御信号と対応する複数の基
準信号との差を検出する複数の減算器と；複数の減算器
の出力を加算して、帰還調整用制御信号を出力する加算
器と；をから成る。また、上記制御手段は、例えば、判
定帰還信号と帰還調整用制御信号とを乗算して、調整さ
れた判定帰還信号を出力する乗算器から成る。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１６】図１に本発明の一実施の形態に係る自動等
化器の構成を示す。図示の自動等化器は、帰還調整回路
４０を有しまた後述するように判定帰還形等化器が変更
されている点を除いて、図２に示したものと同様の構成
を有する。したがって、判定帰還形等化器には２０の参
照符号を付してある。また、図２に示したものと同一の
構成要素には同一の参照符号を付して、それらの説明に
ついて省略する。
化器の構成を示す。図示の自動等化器は、帰還調整回路
４０を有しまた後述するように判定帰還形等化器が変更
されている点を除いて、図２に示したものと同様の構成
を有する。したがって、判定帰還形等化器には２０の参
照符号を付してある。また、図２に示したものと同一の
構成要素には同一の参照符号を付して、それらの説明に
ついて省略する。
【００１７】帰還調整回路４０は、第１および第２のタ
ップ制御信号Ｃ１およびＣ２と第１および第２の基準信
号Ｒ１およびＲ２とを受け、第１および第２のタップ制
御信号Ｃ１およびＣ２と第１および第２の基準信号Ｒ１
およびＲ２とに基づいて、帰還調整用制御信号を出力す
る。詳細に述べると、帰還調整回路４０は、それぞれ、
第１および第２のタップ制御信号Ｃ１およびＣ２と第１
および第２の基準信号Ｒ１およびＲ２との差を検出する
第１および第２の減算器４１および４２と、これら第１
および第２の減算器４１および４２の出力を加算して、
帰還調整用制御信号を出力する加算器４３とから成る。
ップ制御信号Ｃ１およびＣ２と第１および第２の基準信
号Ｒ１およびＲ２とを受け、第１および第２のタップ制
御信号Ｃ１およびＣ２と第１および第２の基準信号Ｒ１
およびＲ２とに基づいて、帰還調整用制御信号を出力す
る。詳細に述べると、帰還調整回路４０は、それぞれ、
第１および第２のタップ制御信号Ｃ１およびＣ２と第１
および第２の基準信号Ｒ１およびＲ２との差を検出する
第１および第２の減算器４１および４２と、これら第１
および第２の減算器４１および４２の出力を加算して、
帰還調整用制御信号を出力する加算器４３とから成る。
【００１８】判定帰還形等化器２０は、乗算器２８を有
する点を除いて、図２に示した判定帰還形等化器２０´
と同様の構成を有する。乗算器２８は判定器２７とシフ
トレジスタとの間に設けられている。乗算器２８は、判
定帰還信号と帰還調整用制御信号とを乗算して、調整さ
れた判定帰還信号を出力する。すなわち、乗算器２８は
帰還調整用制御信号によって判定帰還信号の値の大きさ
を制御する制御手段として働く。
する点を除いて、図２に示した判定帰還形等化器２０´
と同様の構成を有する。乗算器２８は判定器２７とシフ
トレジスタとの間に設けられている。乗算器２８は、判
定帰還信号と帰還調整用制御信号とを乗算して、調整さ
れた判定帰還信号を出力する。すなわち、乗算器２８は
帰還調整用制御信号によって判定帰還信号の値の大きさ
を制御する制御手段として働く。
【００１９】次に、図１に示した自動等化器の動作につ
いて説明する。
いて説明する。
【００２０】データ入力端子１からの入力ディジタル信
号は、第２の加算器２６の一方の入力端子に供給され
る。第２の加算器２６の他方の入力端子には、入力ディ
ジタル信号を等化するための補償信号（等化用制御信
号）が供給される。第２の加算器２６は、入力ディジタ
ル信号と補償信号とを加算して、等化したディジタル信
号を出力する。この等化したディジタル信号は判定器２
７に供給される。判定器２７は等化したディジタル信号
を判定して、最も正しいと思われる信号を判定帰還信号
として出力する。
号は、第２の加算器２６の一方の入力端子に供給され
る。第２の加算器２６の他方の入力端子には、入力ディ
ジタル信号を等化するための補償信号（等化用制御信
号）が供給される。第２の加算器２６は、入力ディジタ
ル信号と補償信号とを加算して、等化したディジタル信
号を出力する。この等化したディジタル信号は判定器２
７に供給される。判定器２７は等化したディジタル信号
を判定して、最も正しいと思われる信号を判定帰還信号
として出力する。
【００２１】判定器２７の入力信号である等化したディ
ジタル信号と判定器１９の出力信号である判定帰還信号
とは減算器３１に供給され、減算器３１はこれら信号の
差を求め、誤差信号を出力する。この誤差信号は、本自
動等化器出力の誤差成分を表す。誤差信号と入力ディジ
タル信号の一部である極性信号とは相関器３２に供給さ
れる。相関器３２は、誤差信号と極性信号との相関を取
り、相関信号を第１および第２のタップ制御信号Ｃ１お
よびＣ２として出力する。
ジタル信号と判定器１９の出力信号である判定帰還信号
とは減算器３１に供給され、減算器３１はこれら信号の
差を求め、誤差信号を出力する。この誤差信号は、本自
動等化器出力の誤差成分を表す。誤差信号と入力ディジ
タル信号の一部である極性信号とは相関器３２に供給さ
れる。相関器３２は、誤差信号と極性信号との相関を取
り、相関信号を第１および第２のタップ制御信号Ｃ１お
よびＣ２として出力する。
【００２２】判定器２７から出力された判定帰還信号
は、後述するように乗算器２８によってその値の大きさ
が調整された後、シフトレジスタを構成する第１および
第２の遅延回路２１および２２に順次供給される。第１
の遅延回路２１は調整された判定帰還信号を所定の遅延
時間だけ遅延させて第１の遅延させた信号を出力し、第
２の遅延回路２２は第１の遅延させた信号を所定の時間
だけ遅延させて第２の遅延させた信号を出力する。第１
および第２の遅延させた信号は、それぞれ、第１および
第２の乗算器２３および２４に供給される。第１および
第２の乗算器２３および２４には、また、それぞれ、第
１および第２のタップ制御信号Ｃ１およびＣ２が供給さ
れる。第１の乗算器２３は第１の遅延させた信号と第１
のタップ制御信号Ｃ１とを掛け合わせて、第１の乗算さ
れた信号を出力する。同様に、第２の乗算器２４は第２
の遅延させた信号と第２のタップ制御信号Ｃ２とを掛け
合わせて、第２の乗算された信号を出力する。第１およ
び第２の乗算された信号は第１の加算器２５に供給され
る。第１の加算器２５は第１の乗算された信号と第２の
乗算された信号とを加算して、第１の加算された信号を
補償信号（等化用制御信号）として出力する。
は、後述するように乗算器２８によってその値の大きさ
が調整された後、シフトレジスタを構成する第１および
第２の遅延回路２１および２２に順次供給される。第１
の遅延回路２１は調整された判定帰還信号を所定の遅延
時間だけ遅延させて第１の遅延させた信号を出力し、第
２の遅延回路２２は第１の遅延させた信号を所定の時間
だけ遅延させて第２の遅延させた信号を出力する。第１
および第２の遅延させた信号は、それぞれ、第１および
第２の乗算器２３および２４に供給される。第１および
第２の乗算器２３および２４には、また、それぞれ、第
１および第２のタップ制御信号Ｃ１およびＣ２が供給さ
れる。第１の乗算器２３は第１の遅延させた信号と第１
のタップ制御信号Ｃ１とを掛け合わせて、第１の乗算さ
れた信号を出力する。同様に、第２の乗算器２４は第２
の遅延させた信号と第２のタップ制御信号Ｃ２とを掛け
合わせて、第２の乗算された信号を出力する。第１およ
び第２の乗算された信号は第１の加算器２５に供給され
る。第１の加算器２５は第１の乗算された信号と第２の
乗算された信号とを加算して、第１の加算された信号を
補償信号（等化用制御信号）として出力する。
【００２３】第１および第２のタップ制御信号Ｃ１およ
びＣ２は、第１および第２のタップにおける相関の大き
さによりその値を変化させるので、フェージング等が大
きくなるほどその値は大きくなる。そこで、本発明で
は、帰還調整回路４０により第１および第２のタップ制
御信号Ｃ１およびＣ２の歪量を導き出している。詳細に
述べると。第１の減算器４１は第１のタップ制御信号Ｃ
１から第１の基準信号Ｒ１を減算して、第１の減算した
信号を出力する。同様に、第２の減算器４２は第２のタ
ップ制御信号Ｃ２から第２の基準信号Ｒ２を減算して、
第２の減算した信号を出力する。加算器４３は、第１の
減算した信号と第２の減算した信号とを加算して、上記
歪量を表す帰還調整用制御信号を出力する。この帰還調
整用制御信号により、入力ディジタル信号の受けるフェ
ージングの量（歪量）を推定できる。この歪量に合わせ
て、乗算器２８の係数を変化させる。すなわち、乗算器
２８は、判定帰還信号と帰還調整用制御信号とを乗算し
て、調整された判定帰還信号を出力する。
びＣ２は、第１および第２のタップにおける相関の大き
さによりその値を変化させるので、フェージング等が大
きくなるほどその値は大きくなる。そこで、本発明で
は、帰還調整回路４０により第１および第２のタップ制
御信号Ｃ１およびＣ２の歪量を導き出している。詳細に
述べると。第１の減算器４１は第１のタップ制御信号Ｃ
１から第１の基準信号Ｒ１を減算して、第１の減算した
信号を出力する。同様に、第２の減算器４２は第２のタ
ップ制御信号Ｃ２から第２の基準信号Ｒ２を減算して、
第２の減算した信号を出力する。加算器４３は、第１の
減算した信号と第２の減算した信号とを加算して、上記
歪量を表す帰還調整用制御信号を出力する。この帰還調
整用制御信号により、入力ディジタル信号の受けるフェ
ージングの量（歪量）を推定できる。この歪量に合わせ
て、乗算器２８の係数を変化させる。すなわち、乗算器
２８は、判定帰還信号と帰還調整用制御信号とを乗算し
て、調整された判定帰還信号を出力する。
【００２４】これにより、フェージング量が一定値以上
になった場合、乗算器２８の係数を小さくすることによ
り、判定帰還形等化器２０の動作を安定化させ、フェー
ジング量が一定値以下の場合、乗算器２８の係数を大き
くして、判定帰還形等化器２０により大きな等化能力を
持たせることができる。
になった場合、乗算器２８の係数を小さくすることによ
り、判定帰還形等化器２０の動作を安定化させ、フェー
ジング量が一定値以下の場合、乗算器２８の係数を大き
くして、判定帰還形等化器２０により大きな等化能力を
持たせることができる。
【００２５】
【発明の効果】以上説明したように本発明によると、判
定器から出力される判定帰還信号の値の大きさを調整す
ることにより、フェージングが激しい場合や誤り率が悪
い場合に、判定帰還信号の値を小さくして、判定帰還信
号よりもタップ制御信号への依存度を大きくして、判定
帰還形等化器の動作の安定化を計ることができる。
定器から出力される判定帰還信号の値の大きさを調整す
ることにより、フェージングが激しい場合や誤り率が悪
い場合に、判定帰還信号の値を小さくして、判定帰還信
号よりもタップ制御信号への依存度を大きくして、判定
帰還形等化器の動作の安定化を計ることができる。
【図１】本発明の一実施形態に係る自動等化器の構成を
示すブロック図である。
示すブロック図である。
【図２】従来の自動等化器の構成を示すブロック図であ
る。
る。
１１ データ入力端子 １２ データ出力端子 １３ 極性信号入力端子 １４，１５ タップ制御端子 ２０ 判定帰還形等化器 ２１，２２ 遅延回路 ２３，２４ 乗算器 ２５，２６ 加算器 ２７ 判定器 ２８ 乗算器 ３０ ゲイン制御回路 ３１ 減算器 ３２ 相関器 ４０ 帰還調整回路 ４１，４２ 減算器 ４３ 加算器
Claims (3)
- 【請求項１】 入力ディジタル信号と複数のタップ制御
信号とを受け、判定器を含み、前記入力ディジタル信号
を前記複数のタップ制御信号に基づいて等化して、等化
したディジタル信号を出力すると共に、前記等化したデ
ィジタル信号を前記判定器で判定して判定帰還信号を得
る判定帰還形等化器と；前記等化したディジタル信号、
前記判定帰還信号、および前記入力ディジタル信号に関
連した極性信号を受け、前記等化したディジタル信号、
前記判定帰還信号および前記極性信号に基づいて、前記
複数のタップ制御信号を出力するゲイン制御回路と；を
有する自動等化器において、 前記複数のタップ制御信号と複数の基準信号とを受け、
前記複数のタップ制御信号と前記複数の基準信号とに基
づいて、帰還調整用制御信号を出力する帰還調整回路を
有し、 前記判定帰還形等化器は、前記帰還調整用制御信号によ
って前記判定帰還信号の値の大きさを制御する制御手段
を含むことを特徴とする自動等化器。 - 【請求項２】 前記帰還調整回路は、前記複数のタップ
制御信号と対応する前記複数の基準信号との差を検出す
る複数の減算器と；該複数の減算器の出力を加算して、
前記帰還調整用制御信号を出力する加算器と；をから成
る、請求項１に記載の自動等化器。 - 【請求項３】 前記制御手段は、前記判定帰還信号と前
記帰還調整用制御信号とを乗算して、調整された判定帰
還信号を出力する乗算器から成る、請求項１に記載の自
動等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21751596A JPH1065587A (ja) | 1996-08-19 | 1996-08-19 | 自動等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21751596A JPH1065587A (ja) | 1996-08-19 | 1996-08-19 | 自動等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065587A true JPH1065587A (ja) | 1998-03-06 |
Family
ID=16705449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21751596A Withdrawn JPH1065587A (ja) | 1996-08-19 | 1996-08-19 | 自動等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008535403A (ja) * | 2005-03-29 | 2008-08-28 | クゥアルコム・インコーポレイテッド | 等化制御に関する方法及び装置 |
| WO2010053155A1 (ja) * | 2008-11-07 | 2010-05-14 | 日本電気株式会社 | 判定帰還型等化器 |
-
1996
- 1996-08-19 JP JP21751596A patent/JPH1065587A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008535403A (ja) * | 2005-03-29 | 2008-08-28 | クゥアルコム・インコーポレイテッド | 等化制御に関する方法及び装置 |
| JP2011223591A (ja) * | 2005-03-29 | 2011-11-04 | Qualcomm Incorporated | 等化制御に関する方法及び装置 |
| JP4814310B2 (ja) * | 2005-03-29 | 2011-11-16 | クゥアルコム・インコーポレイテッド | 等化制御に関する方法及び装置 |
| US8098722B2 (en) | 2005-03-29 | 2012-01-17 | Qualcomm Incorporated | Method and apparatus for equalization control |
| WO2010053155A1 (ja) * | 2008-11-07 | 2010-05-14 | 日本電気株式会社 | 判定帰還型等化器 |
| JP5454799B2 (ja) * | 2008-11-07 | 2014-03-26 | 日本電気株式会社 | 判定帰還型等化器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2088450C (en) | Cross polarization interference compensating device comprising decision feedback cross polarization interference cancellers | |
| US7561617B1 (en) | Channel monitoring and identification and performance monitoring in a flexible high speed signal processor engine | |
| US5359628A (en) | Channel impulse response estimator for use in an adaptive maximum likelihood sequence estimation receiver which is applicable to a communication system having a channel characteristic with rapid fluctuation | |
| JP3270289B2 (ja) | 判定帰還形等化器 | |
| JPH0590904A (ja) | 制御信号発生回路 | |
| US5303264A (en) | Adaptive equalizer using recursive least-squares algorithm and method therefor | |
| US5327458A (en) | Automatic equalizer capable of effectively cancelling intersymbol interference and cross polarization interference in co-channel dual polarization | |
| EP0308959B1 (en) | Receiver capable of improving signal-to-noise ratio in reproducing digital signals | |
| EP0122637B1 (en) | Automatic adaptive equalizer | |
| JPH0879135A (ja) | デジタル信号誤り低減装置 | |
| GB2344496A (en) | A decision feedback equalizer | |
| JP2616152B2 (ja) | 自動等化器 | |
| EP0500041B1 (en) | Decision-feedback equalizer capable of producing an equalized signal at a high speed | |
| JP2785858B2 (ja) | 高速制御適応フィルタを用いた受信方式 | |
| JPH1065587A (ja) | 自動等化器 | |
| EP0675608B1 (en) | Method and apparatus for controlling tap coefficients of an adaptive matched filter in an automatic equaliser | |
| US5493585A (en) | Semi-recursive adaptive equalizer | |
| JP2503715B2 (ja) | 適応受信機 | |
| JPH04360344A (ja) | ディジタル変調信号の復調装置 | |
| JP3116982B2 (ja) | 自動等化器 | |
| JP3371256B2 (ja) | 自動等化器 | |
| KR100767692B1 (ko) | 등화기 | |
| KR100262961B1 (ko) | 결정 궤환 재귀 신경망을 이용한 등화 장치및 방법 | |
| JP3324496B2 (ja) | 自動等化器 | |
| US6366612B1 (en) | Automatic equalizer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |