JPH10502786A - 半導体チップ上で高電圧をスイッチングするためのｍｏｓ回路装置 - Google Patents

Abstract

(57)【要約】 たとえばフラッシュメモリのワード線上のプログラミング電圧としての高い負の電圧（−Ｖｐｐ）をスイッチングするため、基板と同一の導電形のトランジスタによってのみ形成されている回路装置の２つの変形例が示されている。それにより、特別なテクノロジーを必要とする深い絶縁されたウェルが省略できる。

Description

【発明の詳細な説明】 半導体チップ上で高電圧をスイッチングするためのＭＯＳ回路装置 半導体チップ上に集積回路として電子回路を実現する際に、供給電圧よりも高 い正または負の電圧をチップ上で回路またはその一部に接続することがしばしば 必要とされる。その際高い正または負の電圧はチップに通常の供給電圧に追加し て供給するか、もしくはチャージポンプを用いてチップ上で供給電圧から発生す ることができる。いずれの場合にも、確実かつ迅速な接続が行われるように配慮 しなければならず、その際にスイッチにおける電圧降下は可能なかぎりわずかに しなければならない。 従って、新しい形式のフラッシュメモリでは、また将来は標準的なＥＥＰＲＯ Ｍでも、ワード線を選択するために負のワード線電圧をこれに与えることが必要 である。この場合選択されないワード線は０Ｖの電位に保たれる。メモリチップ 上にメモリセルのほかにたいてい追加的に存在している論理回路がＭＯＳ技術で 構成されており、またこのような回路はそれによって標準的に純粋に正の電圧に より作動させられるので、半導体チップの基板への負の電圧の絶縁が保証されな ければならない。これはたとえば絶縁されたウェルにより、いわゆる“トリプル ‐ウェル”技術で達成することができる。 その際ｐ基板ではｎチャネルトランジスタに対するｐウェルが深いｎウェル内 に配置され、またこれによりｐ基板から絶縁されている。このような深いウェル はたとえばドーピング材料として燐をもちいる際に典型的に１ないし３ＭｅＶの 高エネルギー注入により、またはより低いエネルギーおよび非常に長い拡散時間 により得られる。 本発明の課題は、半導体チップ上で純粋に正のスイッチングレベルを用いて負 または正の高電圧を接続するためのＭＯＳ回路装置であって、絶縁されたウェル を必要としない回路装置を提供することにある。 この課題は請求項１および３による回路装置により解決される。有利な実施態 様は従属請求項に示されている。 本発明による回路装置の特別な利点は、テクノロジー的な実現のために高価な 設備または拡散プロセスに対する長い加熱時間が必要でないことにある。これ以 外のプロセスも必要でない。なぜならば、ＣＭＯＳ技術ではトランジスタは基板 と同一の導電形で既にウェル内に実現されており、またこうしてこのようなプロ セスがＣＭＯＳ技術の実現の際に既に存在しているからである。 本発明による回路装置は、フラッシュメモリまたはＥＥＰＲＯＭメモリのワー ド線に負または別の実施態様では正のプログラミング電圧または消去電圧を接続 するために特によく適しており、その際にそれぞれただ１つのワード線を選択す ることができる。 以下、図面に示されている実施例により本発明を一層詳細に説明する。 図１は本発明による回路装置の第１の実施例、 図２は本発明による回路装置の第２の実施例、 図３は所望の出力電圧を得るために第１の実施例において与えるべき電圧を示 す図である。 図１に示されている回路装置は、第１の端子１に与えられる高い電圧Ｖｐｐも しくは第２の端子２に与えられる高い負の電圧−Ｖｐｐを制御端子３、４、５に る。その例はｎウェル内に構成されたｐチャネルトランジスタを有するｐ基板内 の集積回路としての回路装置の実現に関する。同様にしてもちろんｎ基板内にｎ チャネルトランジスタを実現することもできよう。第１の端子１と第２の端子２ との間に第１のトランジスタＰ１および第２のトランジスタＰ２から成る第１の 直列回路とそれに対して並列に第３のトランジスタＰ３および第４のトランジス タＰ４から成る第２の直列回路とが配置されている。第２および第４のトランジ スタＰ２、Ｐ４のゲート端子は同じく第２の端子２に接続されており、従って両 トランジスタＰ２、Ｐ４はダイオードにより実現された電流源として機能する。 第３のトランジスタＰ３のゲート端子は第１および第２のトランジスタＰ１、Ｐ ２の接続点Ｋ１に、また第１のトランジスタＰ１のゲート端子は出力端子ＯＵＴ を形成する第３のトランジスタＰ３および第４のトランジスタＰ４の接続点に接 続されている。トランジスタＰ１ないしＰ４はその際に、第２および第４のトラ ンジスタＰ２、Ｐ４が導通状態に切換えられている場合に、先ず第１および第２ のトランジスタＰ１、Ｐ２の接続点Ｋ１が第２の端子２にプルされ、従って第３ のトランジスタＰ３が導通し、またそれによって出力端子ＯＵＴを第１の端子１ に与えられている正の電位にプルし、従って第１のトランジスタＰ１が阻止する ように設定されている。第１のトランジスタＰ１の負荷区聞に対して並列に第５ のトランジンスタＰ５の負荷区間が接続されている。第５のトランジスタＰ５の ゲート端子は制御端子３に接続されている。 図１中に示されている回路装置のこの部分により、第１の端子１に半導体チッ プ供給電圧Ｖｃｃが与えられているときに、端子２に与えられる高い負の電圧− Ｖｐｐを、制御入力端３に与えられる入力信号ＩＮにより出力端子ＯＵＴに接続 することが既に可能である。これは図３中にＩおよびIIを付されている時間間隔 に示されている。制御入力端３において入力信号ＩＮの状態が論理的高状態に相 当するかぎり、すなわちＣＭＯＳ回路の際にはほぼ正の供給電圧Ｖｃｃの値に相 当するかぎり、第５のトランジスタＰ５は阻止する。第２および第４のトランジ スタＰ２、Ｐ４が導通するので、トランジスタＰ１ないしＰ４の適当な設定に基 づいて第１および第２のトランジスタの接続点Ｋ１が第２の端子２における電位 −Ｖｐｐにプルされ、従って第３のトランジスタＰ３が導通し、またそれによっ で出力端子ＯＵＴを、第１の端子１に与えられている供給電位Ｖｃｃにプルし、 それによって第１のトランジスタＰ１は阻止し、また回路装置はそれによりこの 状態にロックされている。この状態は図３の時間間隔１に示されている。いま、 図３の時間間隔IIに示されているように、制御入力端３における入力信号ＩＮの 状態が論理的低状態に切換わると、すなわち０Ｖの値をとると、第５のトランジ スタＰ５が導通し、それによって接続点Ｋ１が供給電位Ｖｃｃにプルされ、また それにより第３のトランジスタＰ３が阻止する。いま出力端子ＯＵＴが、導通し ている第４のトランジスタＰ４に基づいて、第２の端子２に与えられている高い 負の電位−Ｖｐｐにプルされ、それによって第１のトランジスタＰ１が同じく導 通し、またそれにより回路が再びこの状態にロックされる。 第１の端子１に与えられている高い正の電圧Ｖｐｐも出力端子ＯＵＴに通過接 続しなければならない場合には、これまでに説明した回路は図１中に示されてい る回路装置により補われなければならない。そのために第３のトランジスタＰ３ の負荷区間に第６のトランジスタＰ６の負荷区間が並列に接続されている。第１ の端子１と第６のトランジスタＰ６のゲート端子との間に第７のトランジスタＰ ７の負荷区間が接続されており、そのゲート端子は出力端子ＯＵＴに接続されて いる。第６のトランジスタＰ６のゲート端子は第１のｎチャネルトランジスタＮ ており、その際に第１のｎチャネルトランジスタＮ１のゲート端子は入力信号Ｉ Ｎに対する制御端子４に接続されている。第１のｎチャネルトランジスタＮ１の ゲート端子はもちろん全く同様に制御端子３に接続されていてもよいであろう。 第１のｎチャネルトランジスタＮ１はその端子のいずれでも高い負の電位−Ｖｐ ｐと接触し得ないので、それを深いウェル内に構成することは必要でない。出力 端子ＯＵＴに高い正の電圧Ｖｐｐを通過接続するため、これが第１の端子１に供 給電圧Ｖｃｃの代わりに与えられる。第２の端子２は浮動状態に保たれ、これは 高い負の電位−Ｖｐｐに対する電源の切り離しにより、もしくはこの源の出力端 が高抵抗状態をとることにより行われる。 入力信号ＩＮがさらに引き続いて論理的低状態をとるかぎり、出力端子ＯＵＴ は第４のトランジスタＰ４を介して第２の端子２に接続されている状態にとどま り、またこうして同じく浮動状熊を有する。これは図３の時聞区間IIIに示され ている。しかし、入力信号ＩＮが論理的高状態をとるときには、第５のトランジ スタＰ５は再び阻止し、他方において第１のｎチャネルトランジスタＮ１は導通 し、またこうして第６のトランジスタＰ６のゲートに論理的低状態が与えられ、 それによってこれが導通状態になり、また出力端子ＯＵＴを第１の端子１に与え られている高い正の電位Ｖｐｐにプルする。それにより第７のトランジスタＰ７ が確実に阻止し、従って第６のトランジスタＰ６は導通状態にとどまる。この場 合が図３の時間区間IVに示されている。 図１中に示されている本発明による回路装置をフラッシュメモリに使用する際 には、各ワード線にこのような回路装置が対応付けられ、また入力信号ＩＮの状 態の選択を介して、第１の端子１に与えられている高い正の電圧Ｖｐｐまたは第 ２の端子２に与えられている高い負の電圧−Ｖｐｐが回路装置の出力端子ＯＵＴ に、またこうしてフラッシュメモリのそのつどのワード線に必要な消去またはプ ログラミング電圧が与えられる。 図２は、高い正の電圧Ｖｐｐもしくはの高い負の電圧−Ｖｐｐをその出力端子 ＯＵＴに接続し得る本発明による別の回路装置を示す。電圧のいずれかが通過接 続されるかは、同様にいずれの状態を入力信号ＩＮがこの入力信号ＩＮまたは反 転 た別の入力端子７０に与えられている制御信号ＭＯＤＥに関係する。この変形例 においても、高い負の電圧−Ｖｐｐと接触し得るすべてのトランジスタは基板と 同一の導電形であり、ｐ基板が仮定されている図２の例では、そこに示されてい るｐチャネルトランジスタである。出力端子ＯＵＴと高い負の電圧−Ｖｐｐに対 する第２の端子２との間に第１のトランジスタＰ１０の負荷区間が接続されてい る。この第１のトランジスタＰ１０のゲート端子と第２の端子２との間に第２の トランジスタＰ２０の負荷区間が、またこれに対して並列に第３のトランジスタ Ｐ３０の負荷区間が接続されている。この第３のトランジスタＰ３０のゲート端 子はそのソース端子に接続されており、従ってこのトランジスタはダイオードと して接続されている。いま第２のトランジスタＰ２０のゲート端子に高い負の電 圧が与えられると、この第２のトランジスタＰ２０が導通し、それによって第１ のトランジスタＰ１０のゲート端子が第２の端子２に与えられている高い負の電 圧−Ｖｐｐにプルされる。それにより一方では第１のトランジスタＰ１０が導通 し、それによって高い負の電圧−Ｖｐｐが出力端子ＯＵＴに通過接続され、また 他方ではダイオードとして接続されている第３のトランジスタＰ３０が導通し始 め、それによって第１のトランジスタＰ１０のゲート端子が高い負の電圧−Ｖｐ ｐに保たれる。それにより、第２のトランジスタＰ２０のゲート端子にパルス状 の負の電圧のみを印加することが可能である。これは約１８Ｖの高い正の電圧パ ルスから電圧反転回路ＩＮＶを用いて発生される。この電圧反転回路ＩＮＶは従 来通常の仕方で、導通方向の極性のダイオードとして接続されている第５のトラ ンジスタＰ５０と、阻止方向の極性のダイオードとして接続されておりまたコン デンサＣと第５のトランジスタＰ５０の接続点Ｋ５と接続されている第６のトラ ンジスタＰ６０とに直列に接続されているコンデンサＣを用いて形成されている 。 トランジスタＰ５０、Ｐ６０と接続されていないコンデンサＣの端子は電圧反転 回路ＩＮＶの入力端子を形成し、また阻止方向の極性のダイオードＰ６０の陽極 は電圧反転回路ＩＮＶの出力端子を形成している。 たとえばフラッシュメモリで多数のワード線の１つが負のプログラミング電圧 を印加されるべきであれば、ワード線の各々がこのような本発明による回路装置 の出力端子に接続することができる。回路装置の１つを選択するため、いま正（ たとえば１８Ｖ）の電圧パルスが選択すべき回路装置に与えられてよく、もしく は第２のトランジスタＰ２０のゲート端子が第４のトランジスタＰ４０の負荷区 てよい。この第４のトランジスタＰ４０のゲート端子はその際に、反転されてい ない入力信号ＩＮを与えられる入力端子３０に接続されている。入力信号ＩＮが 高状態をとると、第４のトランジスタＰ４０が阻止し、従って負の電圧パルスが 電圧反転回路ＩＮＶの出力端から第２のトランジスタＰ２０のゲート端子へ通過 接続される。しかし、入力信号ＩＮが論理的低状態をとると、第４のトランジス タＰ４０が導通し、従って負の電圧パルスが電圧反転回路ＩＮＶの出力端から入 力端子４０へ第４のトランジスタＰ４０を経て導出される。フラッシュメモリの 種々のワード線に対応付けられている回路装置における入力信号ＩＮの状態の選 択によりこうして回路装置の１つ、従ってまたワード線の１つを選択できる。 図２には、さらに、たとえば文献「プロシーディングス・アイ・エス・エス・ シー・シー １９９１」第２６０頁から知られているような、高い正の電圧Ｖｐ ｐを出力端子ＯＵＴに接続するための回路装置１００が示されている。この回路 の出力端は第７のトランジスタＰ７０を介して出力端子ＯＵＴに接続されており 、その際にこの第７のトランジスタＰ７０のゲート端子は制御信号ＭＯＤＥに対 する入力端子７０に接続されている。高い負の電−Ｖｐｐが出力端子ＯＵＴに接 続されるべきときには、第７のトランジスタＰ７０が阻止し、またこうして高い 負の電圧−Ｖｐｐが高い正の電圧を接続するための回路装置１００から絶縁され るように、入力端子７０において制御信号ＭＯＤＥが論理的高状態をとらなけれ ばならない。なぜならば、この回路装置１００は、深い絶縁されたウェル内に構 成されていてはならないｎチャネルトランジスタをも有するからである。 高い正の電圧をスイッチングするための回路装置では、正の電圧に対する第１ の端子１と接地端子との間に第８のトランジスタＰ８０および第１のｎチャネル トランジスタＮ１０から成る直列回路が接続されている。これらの両トランジス タのゲート端子は互いに接続されており、また第２のｎチャネルトランジスタＮ ２０の負荷区間を介して、入力信号ＩＮを与えられ得る制御端子５０に接続され ている。この第２のｎチャネルトランジスタＮ２０のゲート端子は、反転された Ｐ８０および第１のｎチャネルトランジスタＮ１０の接続点は高い正の電圧をス イッチングするためのこの回路装置の出力端子を形成しており、また第９のトラ ンジスタＰ９０のゲート端子に接続されており、この第９のトランジスタの負荷 区間は第１の端子１と第８のトランジスタＰ８０および第１のｎチャネルトラン ジスタＮ１０のゲート端子の接続点との間に配置されている。

Claims (1)

1. 【特許請求の範囲】 １．半導体チップ上で高電圧（Ｖｐｐ、−Ｖｐｐ）をスイッチングするためのＭ ＯＳ回路装置において、 第２のトランジスタ（Ｐ２）と直列に正の電圧に対する第１の端子（１）と高 い負の電圧に対する第２の端子（２）との間に配置されている第１のトランジス タ（Ｐ１）と、 第４のトランジスタ（Ｐ４）と直列に第１の端子（１）と第２の端子（２）と の間に配置されている第３のトランジスタ（Ｐ３）とを有し、 第２および第４のトランジスタ（Ｐ２、Ｐ４）のゲート端子が第２の端子（２ に接続されており、 第１のトランジスタ（Ｐ１）のゲート端子が出力端子（ＯＵＴ）を形成してい る第３および第４のトランジスタ（Ｐ３、Ｐ４）の接続点に接続されており、 第３のトランジスタ（Ｐ３）のゲート端子が第１および第２のトランジスタ（ Ｐ１、Ｐ２）の接続点に接続されており、 第５のトランジスタ（Ｐ５）がその負荷区間で第１のトランジスタ（Ｐ１）の 負荷区間に対して並列に接続されており、またこの第５のトランジスタ（Ｐ５） のゲート端子が入力信号（ＩＮ）に対する制御端子（３）を形成しており、 トランジスタが基板と同一の導電形でウェル内に構成されており、また トランジスタ（Ｐ１…Ｐ４）が、第１の端子（１）に正の電圧（Ｖｃｃ、Ｖｐ ｐ）、第２の端子（２）に負の電圧（−Ｖｐｐ）また制御端子（３）に論理的高 状態が与えられる際に、先ず第１のトランジスタ（Ｐ１）と第２のトランジスタ （Ｐ２）との間の接続点が第２の端子へプルされるように設定されている ことを特徴とするＭＯＳ回路装置。 ２．第３のトランジスタ（Ｐ３）の負荷区間に対して並列に第６のトランジスタ （Ｐ６）の負荷区聞が接続されており、そのゲート端子が第８のトランジスタ（ 第８のトランジスタ（Ｎ１）のゲート端子が入力信号（ＩＮ）に対する制御端 子（４）に接続されており、 第１の端子と第６のトランジスタ（Ｐ６）のゲート端子との間に第７のトラン ジスタ（Ｐ７）の負荷区間が形成されており、そのゲート端子が出力端子（ＯＵ Ｔ）に接続されており、また 第６および第７のトランジスタ（Ｐ６、Ｐ７）が基板と同一の導電形でウェル 内に、また第８のトランジスタ（Ｎ１）が基板と逆の導電形で構成されている ことを特徴とする請求項１記載のＭＯＳ回路装置。 ３．半導体チップ上で高電圧をスイッチングするためのＭＯＳ回路装置において 、 その負荷区間で出力端子（ＯＵＴ）と高い負の電圧（−Ｖｐｐ）に対する第２ の端子（２）との間に接続されている第１のトランジスタ（Ｐ１０）と、 その負荷区間で第１のトランジスタ（Ｐ１０）のゲート端子と第２の端子（２ ）との間に接続されている第２のトランジスタ（Ｐ２０）と、 その負荷区間で第２のトランジスタ（Ｐ２０）の負荷区間に対して並列に接続 されており、またそのゲート端子がそのソース端子に接続されている第３のトラ ンジスタ（Ｐ３０）とを有し、 トランジスタが半導体基板と同一の導電形で少なくとも１つのウェル内に構成 されており、また 第２のトランジスタ（Ｐ２０）のゲート端子が電圧反転回路（ＩＮＶ）を介し て高い正の電圧パルスに対する端子に接続されている ことを特徴とするＭＯＳ回路装置。 ４．第２のトランジスタ（Ｐ２０）のゲート端子が第４のトランジスタ（Ｐ４０ ） 続されており、 第４のトランジスタ（Ｐ４０）のゲート端子が入力信号（ＩＮ）に対する制御 端子（３０）に接続されており、また 第４のトランジスタ（Ｐ４０）が半導体基板と同一の導電形でウェル内に構成 されている ことを特徴とする請求項３記載のＭＯＳ回路装置。 ５．コンデンサ（Ｃ）を有する電圧反転回路（ＩＮＶ）が形成されており、その 第１の端子が電圧反転回路（ＩＮＶ）の入力端子を形成しており、またその第２ の端子が、導通方向の極性のダイオードとして接続されている第５のトランジス タ（Ｐ５０）を介して接地端子に、また阻止方向の極性のダイオードとして接続 されている第６のトランジスタ（Ｐ６０）を介して電圧反転回路の出力端子に接 続されており、 またトランジスタが半導体基板と同一の導電形で少なくとも１つのウェル内に 構成されている ことを特徴とする請求項３または４記載のＭＯＳ回路装置。 ６．出力端子が第７のトランジスタ（Ｐ７０）を介して高い正の電圧（Ｖｐｐ） をスイッチングするための回路装置（１００）に接続されており、その際に第７ のトランジスタ（Ｐ７０）のゲート端子が制御信号（ＭＯＤＥ）に対する制御端 子（７０）に接続されていることを特徴とする請求項３ないし５の１つに記載の ＭＯＳ回路装置。