JPH10501659A - ＢｉＣＭＯＳ回路を具える半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】 シリコン体本体(3)内に形成されたバイポーラトランジスタ(1)及びＭＯＳトランジスタ(2)を具える半導体デバイスを製造する方法であり、この目的のために、シリコン本体にフィールド絶縁領域(4)を設け、該絶縁領域により前記本体の表面(5)に隣接する半導体領域(6,7)を互いに絶縁する。これらの半導体領域のうちの第１領域(6)をバイポーラトランジスタ用に使用するとともに第２領域(7)をＭＯＳトランジスタ用に使用する。これらの２つの領域にゲート絶縁層(10)及び非結晶シリコンの補助層(11)をこの順序に設ける。次に補助層及びゲート絶縁層を第１領域から除去する。次に非晶質シリコンの電極層(13)を堆積する。エミッタ電極(15)を第１領域上の電極層に形成するとともにゲート電極(16)を第２領域上の電極層及び補助層の両層に形成する。電極層に、非晶質シリコンを除去し第１及び第２領域の区域においてほぼ同一の厚さを有する非晶質シリコンの層をシリコン本体の表面に形成する処理を施す。これによりエミッタの形成中におけるベース領域(9)のオーバエッチングが避けられるため、ベース領域をかなり薄くすることができる。

Description

【発明の詳細な説明】 ＢｉＣＭＯＳ回路を具える半導体デバイスの製造方法 本発明は、シリコン本体内に形成されたバイポーラトランジスタ及びＭＯＳト ランジスタを具える半導体デバイスを製造するために、シリコン本体にフィール ド絶縁領域を設け、該絶縁領域により前記本体の表面に隣接する半導体領域を互 いに絶縁し、第１領域をバイポーラトランジスタ用にするとともに第２領域をＭ ＯＳトランジスタ用にし、その後にこれらの２つの領域にゲート絶縁層及び非晶 質シリコンの補助層を連続的に設け、次に補助層及びゲート絶縁層を第１領域か ら除去し、次に非晶質シリコンの電極層を堆積し、エミッタ電極を第１領域上の 電極層に形成するとともにゲート電極を第２領域上の電極層及び補助層の両層に 形成する半導体デバイスの製造方法に関するものである。 単一バイポーラトランジスタ及び単一ＭＯＳトランジスタを具える半導体デバ イスはこのような方法で製造することができる。しかし、実際にはこの方法は多 数のバイポーラトランジスタ及びＭＯＳトランジスタを有する集積回路を具える 半導体デバイスの製造に使用される。この場合、回路はＮＰＮ及びＰＮＰバイポ ーラトランジスタを具えるとともに、Ｎチャネル及びＰチャネル形のＭＯＳトラ ンジスタを具えることができる。バイポーラトランジスタに加えてＮＭＯＳ及び ＰＭＯＳトランジスタも具えるこのような集積回路はＢｉＣＭＯＳ集積回路と称 されている。 エミッタ電極を第１半導体領域上に形成した後に、シリコン本体の表面に隣接 して位置するバイポーラトランジスタのエミッタ領域をドープエミッタ電極から ベース領域内への拡散により形成する。第２領域上に形成されたゲート電極を、 通常の如く、イオン注入中マスクとして用いて第２領域内にＭＯＳトランジスタ のソース及びドレイン領域を形成することができる。 ゲート絶縁層上に形成された非晶質シリコンの補助層は、第１領域上の補助層 及びゲート絶縁層の除去中第２領域上のゲート絶縁層を保護する作用をなす。第 １領域から補助層及びゲート絶縁層を除去するには、実際上第２領域の区域で補 助層を覆うフォトレジストマスクを設け、かかる後にエッチング処理をエッチン グプラズマ中で実施する。補助層の使用は、フォトレジストマスクもエッチング プラズマもゲート絶縁層と接触しないという結果をもたらす。 米国特許第５，１２４，８１７号には、エミッタアイランドもエミッタ電極及 びゲート電極の形成中にセルフアライメント式に形成する頭書に記載した種類の 方法が開示されている。エミッタ電極は、ゲート電極がエッチングされる非晶質 シリコン層より厚い非晶質シリコン層内にエッチングされる。エミッタ電極は電 極層内にのみエッチングされ、ゲート電極は電極層及びその下の補助層内にエッ チングされる。ゲート電極に隣接する補助層をエッチ除去する間に、形成された エミッタ電極に隣接する第１領域からもシリコンがエッチ除去される。従って、 エミッタ電極はシリコンアイランド（上述のエミッタアイランド）上に形成され る。 エミッタ領域はエミッタ電極からのドーパント原子の拡散により形成され、形 成されるエミッタ−ベース接合は形成されたエミッタアイランド内に維持される 。従って、形成されたトランジスタは比較的小さいエミッタ−ベースキャパシタ ンスを有する。エミッタ電極に隣接する第１領域からシリコンがエッチ除去され るエミッタアイランドの形成中に、トランジスタのベース領域も実際上その厚さ の一部分に亘ってエッチ除去される。ベース領域は、エミッタ電極に隣接する部 分がその全厚に亘ってエッチ除去されないように比較的厚くする必要がある。小 さいエミッタ−ベースキャパシタンスはバイポーラトランジスタに良好な高周波 数特性を与えるが、この特性は比較的厚いベース領域により相当低下される。 本発明の目的は、バイポーラトランジスタ及びＭＯＳトランジスタを具える半 導体デバイスの製造において比較的薄いベース領域を有するバイポーラトランジ スタが製造可能な製造方法を提供することにある。本発明は、この目的のために 、頭書に記載した製造方法において、エミッタ電極及びゲート電極を形成する前 に、非晶質シリコンの電極層に、非晶質シリコンを除去し第１及び第２領域の区 域においてほぼ同一の厚さを有する非晶質シリコンの層をシリコン本体の表面に 形成する処理を施すことを特徴とする。 この方法では、ゲート電極及びエミッタ電極がほぼ均一な厚さの非晶質シリコ ンの層に形成される。この非晶質シリコンの層のエッチングをゲート絶縁層に到 達する瞬時に停止させると、同一瞬時にバイポーラトランジスタのベース領域に も正確に到達する。エッチング処理をゲート絶縁層に到達後も短時間続けて、電 極層がエッチング処理後にベース領域から完全に除去されるようにする。僅かな オーバエッチングを使用する。これにより、エミッタ領域に隣接して位置するベ ース領域のエッチングは最小になる。従って、ベース領域を極めて薄くすること ができる。 電極層の堆積後に、第２領域の区域には第１領域の区域より厚い非晶質シリコ ンの層が存在する。本発明の方法では、この電極層を処理して一様な厚さの非晶 質シリコンの層をシリコン本体の表面上に形成する。この処理は、第１領域を覆 う追加のフォトレジストマスクを使用し、第２領域上の電極層をエッチングしう るようにする比較的費用のかかる方法で実現することができる。 しかし、一様な厚さの非晶質シリコンの層をシリコン本体の表面上に形成する この電極層の処理は、電極層に局部的に、即ち第１領域の区域に、バイポーラト ランジスタのエミッタをそれからの拡散により形成するドーパントをドープする 処理と組み合わせるのが好ましい。これらの２つの処理はただ一つのフォトレジ ストマスクを用いて実施することができる。従って、前記の極めて費用のかかる マスク工程を使用する必要がなくなる。 電極層には局部的に、即ち第１領域の区域に、バイポーラトランジスタのエミ ッタをそれからの拡散により形成するドーパントがドープされる。この処理中、 第１領域の外部区域では電極層にはドーパントはドープされない。この場合には 、第２領域の区域における電極層に形成されるゲート電極には、ＭＯＳトランジ スタのソース及びドレインを形成する製造工程中にドープすることができる。 第１の好適実施例では、電極層の前記処理中にドーパントを電極層にドープし 、次いで熱酸化処理を実施し、かかる後に形成されたシリコン酸化層を、電極層 が第２領域において再び露出するまでエッチング処理し、次に露出した電極層を 、第２領域における補助層と電極層の総厚が所望の厚さになるまでエッチング処 理することを特徴とする。 酸化処理はドーパントを電極層にドープした後に実施する。この処理中にシリ コン酸化層が電極層のアンドープ部分上よりドープ部分上に急速に成長する。従 って、電極層のドープ部分上にはアンドープ部分上より厚い従って酸化層が形成 される。第１領域の外部区域において電極層部分が再び露出するとき、第１領域 の区域における電極層上にはまだシリコン酸化層が存在する。このシリコン酸化 層を、第２領域の区域における補助層と電極層の総厚を所望の厚さにする次のエ ッチング処置中マスクとして使用する。 この第１の実施例では、電極層に第１領域の区域において前記ドーパントをド ープするのにフォトレジストマスクを使用するが、その後の他の工程はセルフア ライメントで実施される。 第２の実施例では、電極層の前記処理中に電極層に第１領域の区域においてシ リコン窒化層を設け、かかる後に熱酸化処理を実施し、次いでシリコン窒化層及 び形成されたシリコン酸化層をエッチングで除去し、このシリコン酸化層は、こ のシリコン酸化層を除去すると第２領域の区域における補助層と電極層の総厚が 所望の厚さになるような厚さに設けることを特徴とする。 シリコン窒化層を設けるのにマスクを使用する。シリコン酸化層をシリコン窒 化層に隣接して、即ち第１領域に隣接する非晶質シリコンの層の上に形成する。 次いでシリコン窒化層を除去する。このとき、形成されたシリコン酸化層が第１ 領域に隣接する電極層を遮蔽するが、第１領域の区域では電極層が露出する。こ こで、このシリコン酸化層は電極層の第１領域の区域にドーパントをドープする 工程中マスクとして使用することができる。次にこの酸化層を除去することによ り第２領域の区域における補助層と電極層の総厚が所望の厚さになる。この実施 例でも電極層の上述の２つの処理はただ一つのマスクを用いて行われる。 本発明を図面を参照して実施例につき詳細に説明する。図面において、 図１〜６は本発明方法により製造される半導体デバイスの数製造段階を示す断 面図であり、 図７〜１０は本発明方法の第１の実施例により製造される半導体デバイスの数 製造段階を示す断面図であり、 図１１〜１４は本発明方法の第２の実施例により製造される半導体デバイスの 数製造段階を示す断面図である。 図１〜４はバイポーラトランジスタ１及びＭＯＳトランジスタ２を具える半導 体デバイスの数製造段階を断面図で示す。本例ではバイポーラトランジスタ１は ＮＰＮトランジスタであり、ＭＯＳトランジスタ２はＮＭＯＳトランジスタであ る。これらのトランジスタ１及び２はシリコン本体３内に形成され、この目的の ために、シリコン本体３にフィールド絶縁領域４を設け、これによりシリコン本 体３の表面５に隣接する半導体領域６及び７を互いに絶縁する。これらの領域６ 及び７のうち、第１領域６はＮＰＮトランジスタ１に予定され、第２領域７はＮ ＭＯＳトランジスタ２に予定される。第２領域７は半導体本体３の表面層８の一 部を構成し、本例では約１０¹⁶原子／ｃｍ³のドーピング濃度を有するＰ型のエ ピタキシャル成長層である。半導体領域６は表面層８内に、通常の方法で約１０¹⁶ 原子／ｃｍ³のドーピング濃度を有するＮ型領域に形成する。更に、約１０¹⁸ 原子／ｃｍ³のドーピング濃度を有するＰ型ベース領域９をバイポーラトランジ スタ１に予定された第１半導体領域６内に形成する。 次に、２つの半導体領域６及び７にゲート絶縁層１０、本例では約１５ｎｍの 厚さの熱酸化シリコン層、を設けるとともに、非晶質シリコンの補助層１１、本 例では約５０ｎｍの厚さのポリシリコン層、を設ける。 次の製造工程では、ゲート絶縁層１０及び補助層１１を第１半導体領域６から 除去するが、これらの両層１０及び１１はＮＭＯＳトランジスタ２用の第２領域 上には残存させる。補助層１１は、補助層１１及びゲート絶縁層１０を第１領域 ６から除去する際に第２領域７上のゲート絶縁層１０を保護する。補助層１１及 びゲート絶縁層１０を第１領域から除去するには、第２領域７の区域で補助層１ １を覆うフォトレジストマスク１２を設け、かかる後に通常のエッチング処理を エッチングプラズマ中で実施する。補助層の使用は、フォトレジストマスク１２ もエッチングプラズマも第２領域７上のゲート絶縁層１０と接触しないという結 果をもたらす。 次に、非晶質シリコンの電極層１３、本例では約２００ｎｍの厚さのポリシリ コン層、を表面５上に設ける。次に、この非晶質シリコンの電極層１３に、非晶 質シリコンを除去し、第１領域６及び第２領域７上でほぼ同一の厚さを有する非 晶質シリコンの層１４を表面５上に形成する処理を施す。 後に詳しく述べるように、層１４にドーパント、本例ではＮ型ドーパントをド ープし、次いでこの層１４を、第１半導体領域６上にエミッタ電極１５を有する とともい第２半導体領域７上にゲート電極１６を有するパターンにエッチングす る。 エミッタ電極１５を第１半導体領域６上に形成した後に、表面５に隣接して位 置する約１０²⁰原子／ｃｍ³のドーピングレベルを有するＮ型エミッタ領域１７ をドープエミッタ電極１５からＰ型ベース領域９内への拡散により形成する。次 に、エミッタ電極１５及びゲート電極１６に通常の方法により酸化シリコンの側 面絶縁部又は横方向スペーサ１９を設ける。スペーサ１９を有するゲート電極１ ６を通常の如くイオン注入工程中マスクとして用いてＮＭＯＳトランジスタ２の ソース及びドレイン領域１８を１０²⁰原子／ｃｍ³のドーピングレベルを有する 領域として形成する。最後に、電極１５及び１６、ベース領域９、及びソース及 びドレイン領域１８に、例えばチタン又はコバルトジシリサイドのような金属シ リサイドの上層２０を設ける。 エミッタ電極１５及びゲート電極１６はほぼ一様な厚さの非晶質シリコンの層 １４をエッチングして形成される。エッチングをゲート絶縁層１０に到達する瞬 時に停止させると、バイポーラトランジスタ１のベース領域９にも正確に到達す る。エッチング処理を実際にゲート絶縁層１０に到達後も小時間続けて層１４が エッチング処理後にベース領域９から完全に除去されるようにする。僅かなオー バエッチングを用いる。しかし、エミッタ電極１５に隣接するベース領域９のエ ッチングは最小に制限される。従って、ベース領域９を極めて薄くすることがで きる。 電極層１３の堆積後に、第２領域の区域には第１領域の区域より厚い非晶質シ リコンの層１１及び１３が存在する。この層を処理して一様な厚さの非晶質シリ コンの層１４を表面５上に形成する。この処理は、第１領域６を覆う追加のフォ トレジストマスク（図示せず）を使用し、第２領域７上の電極層１３をエッチン グ可能にする比較的費用のかかる方法で行うことができる。 しかし、ほぼ一様な厚さの層１４を得るこの電極層１３の処理は、電極層１３ に部分的に、即ち第１領域６の区域に、バイポーラトランジスタのエミッタ１７ をそれからの拡散により形成するドーパントをドープする処理と組み合わせるの が好ましい。後に明らかになるように、これらの２つの処理は一つのフォトレジ ストマスク用いるだけで実施することができる。従って、前記の極めて高価な追 加のマスク工程を使用する必要が避けられる。 本発明の第１の実施例では、最初に電極層１３に第１領域の区域においてドー パントを高ドープする。ここで、出発点は図３に示す製造段階である。この場合 には、図７に示すように、第１半導体領域６の区域における電極層１３の部分２ ３を露出する窓２２を有するフォトレジストマスク２１を非晶質シリコンの層１ ３上に設ける。次の工程において、この部分２３に通常の如くイオン注入により ドーパントを高ドープし、本例では約１０²⁰砒素原子／ｃｍ³をドープする。部 分２３に隣接して位置する非晶質シリコンの層１３の他の部分２４はフォトレジ ストマスク２１により遮蔽されているのでこの部分２４にはイオンは注入されな い。 この注入後に、電極層１３に通常の熱酸化処理を施す。この酸化処理中に、非 晶質シリコンの電極層１３の砒素がドープされた部分２３上にはアンドープ部分 ２４上より急速に酸化層が成長する。従って、アンドープ部分２４上に形成され るシリコン酸化層２６より厚いシリコン酸化層２５が高砒素ドープ部分２３上に 形成される。本例では、７００℃の温度及び約２時間の処理時間で約２５０ｎｍ の厚さのシリコン酸化層２５を高ドープ部分２３上に形成し、約５０ｎｍの厚さ のシリコン酸化層２６をアンドープ部分２４上に形成する。 次に、通常の酸化層エッチング処理を、電極層１３の砒素イオンがドープされ た部分２３に隣接する部分２４が再び露出するまで行う。次に、低ドーピング工 程を実施し、露出した部分２４及びその下の補助層１１に本例ではイオン注入に より１０¹⁸燐原子／ｃｍ³をドープする。部分２４に隣接して位置する電極層１ ３の部分２３は約２００ｎｍの厚さのシリコン酸化層２５により遮蔽されている ので、この部分２３には何のイオンも注入されない。 次に、露出した電極層２４にエッチング処理を、第２領域７の区域における補 助層１１と電極層１３の総厚が第１領域６の区域における電極層１３の部分２３ の厚さと同一になるまで施す。シリコン酸化層２５の除去後に、製造段階は電極 層１４が高ドープ部分２３及び低ドープ部分２４を有する図４に示す段階に到達 する。半導体デバイスの以後の製造は図５及び図６につき記載したように進む。 高ドーピング用にマスク２１を用するが、その後の製造工程はマスクを必要と しない。 本発明方法の第２の実施例では、電極層１３の製造段階において、最初にこの 層に、第１領域６の区域において最初に約１００ｎｍの厚さのシリコン窒化層２ ８を設ける。ここでも、出発点は図２に示す製造段階である。図１１に示すよう に、最初にシリコン窒化層２８を電極層１３上に堆積し、次いでフォトレジスト マスク２９を通常の方法で設ける。このフォトレジストマスク２９は第１領域６ の区域内のシリコン窒化層２８の部分３０及び電極層１３の部分２３を覆う。 次に、シリコン窒化層２８を部分２３に隣接して位置する電極層１３の部分２ ４からエッチ除去し、かかる後に部分２４を低ドーピングレベルにドープし、本 例では１０¹⁸燐原子／ｃｍ³を露出した部分２４及びその下の補助層１１にイオ ン注入によりドープする。電極層１３の部分２３はシリコン窒化層２８の部分３ ０により保護されるため、燐は電極層１３の部分２３には注入されない。 燐ドーピングを電極層１３の部分２４に行った後に、半導体本体３に熱酸化処 理を施し、約１００ｎｍの厚さのシリコン酸化層３１を部分２４上に形成する。 シリコン窒化層２８の部分３０の除去後に、第１半導体領域６の区域における電 極層１３の部分２３にドーパントを高ドープし、本例では１０²⁰砒素原子／ｃｍ³ を露出した部分２３にイオン注入によりドープする。この注入中に、先に形成 したシリコン酸化層３１が第１領域６に隣接する電極層１３の部分２４を遮蔽す る。 シリコン酸化層３１の除去後に、製造段階は電極層１３が高ドープ部分２３及 び低ドープ部分２４を有する図４に示す段階に到達する。シリコン酸化層３１は 、この層を除去すると第２領域における補助層１１と電極層１３の総厚が第１領 域６の区域における電極層１３の部分２３の厚さと同一になるような厚さに設け る。半導体デバイスの以後の製造は図５及び図６につき記載したように進む。 マスク２９を第１半導体領域６にシリコン窒化層２８を設けるために使用する が、その後の製造工程はマスクなしで実施される。 以上、ＮＰＮバイポーラトランジスタ及びＮＭＯＳトランジスタを具える半導 体デバイスの製造を例として説明した。本発明はこのようなデバイスの製造に限 定されない。すべてのＮ型ドーピングをＰ型ドーピングと置き換え、すべてのＰ 型ドーピングをＮ型ドーピングと置き換えると、ＰＮＰトランジスタ及びＰＭＯ Ｓトランジスタが形成される。この場合には電極層１３の低ドーピングは同一の 導電型のままにすることができ、常に燐で行うことができる。また、この燐ドー ピングはＰＭＯＳトランジスタの製造中に硼素がゲート絶縁層に侵入するのを阻 止する。上述の説明は単一のバイポーラトランジスタ及び単一のＭＯＳトランジ スタを具える半導体デバイスの製造に関するものであるが、実際にはこの方法は 多数のバイポーラ及びＭＯＳトランジスタを有する集積回路を具える半導体デバ イスの製造に使用される。この場合、集積回路はＮＰＮ型及びＰＮＰ型のバイポ ーラトランジスタ及びＮチャネル型及びＰチャネル型のＭＯＳトランジスタを具 えることができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コステル ロナルド オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 プリュエインボーム アルマンド オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ 【要約の続き】 きる。

Claims (1)

1. 【特許請求の範囲】 １．シリコン体本体内に形成されたバイポーラトランジスタ及びＭＯＳトランジ スタを具える半導体デバイスを製造するために、シリコン本体にフィールド絶縁 領域を設け、該絶縁領域により前記本体の表面に隣接する半導体領域を互いに絶 縁し、これらの半導体領域のうちの第１領域をバイポーラトランジスタ用にする とともに第２領域をＭＯＳトランジスタ用にし、その後にこれらの２つの領域に ゲート絶縁層及び非晶質シリコンの補助層を連続的に設け、次に補助層及びゲー ト絶縁層を第１領域から除去し、次に非晶質シリコンの電極層を堆積し、エミッ タ電極を第１領域上の電極層に形成するとともにゲート電極を第２領域上の電極 層及び補助層の両層に形成する半導体デバイスの製造方法において、 エミッタ電極及びゲート電極を形成する前に、非晶質シリコンの電極層に、 非晶質シリコンを除去し第１及び第２領域の区域においてほぼ同一の厚さを有す る非晶質シリコンの層をシリコン本体の表面に形成する処理を施すことを特徴と する半導体デバイスの製造方法。 ２．一様な厚さの非晶質シリコンの層をシリコン本体の表面上に形成する電極層 の前記処理を、電極層に局部的に、即ち第１領域の区域に、バイポーラトランジ スタのエミッタをそれからの拡散により形成するドーパントをドープする処理と 組み合わせたことを特徴とする請求の範囲１記載の方法。 ３．電極層の前記処理中にドーパントを電極層にドープし、次いで熱酸化処理を 実施し、かかる後に形成されたシリコン酸化層を、電極層が第２領域の区域に再 び露出するまでエッチング処理し、次に露出した電極層を、第２領域における補 助層と電極層の総厚が所望の厚さになるまでエッチング処理することを特徴とす る請求の範囲２記載の方法。 ４．電極層の前記処理中に電極層の第１領域の区域にシリコン窒化層を設け、か かる後に熱酸化処理を実施し、次いでシリコン窒化層及び形成されたシリコン酸 化層をエッチ除去し、このシリコン酸化層は、このシリコン酸化層を除去すると 第２領域の区域における補助層と電極層の総厚が所望の厚さになるような 厚さに設けることを特徴とする請求の範囲２記載の方法。