JPH0793990A

JPH0793990A - 半導体メモリ装置及び欠陥メモリセル救済回路

Info

Publication number: JPH0793990A
Application number: JP4207333A
Authority: JP
Inventors: Shunichi Sukegawa; 俊一助川; Tetsuya Saeki; 哲也佐伯
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1992-07-10
Filing date: 1992-07-10
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】ビット不良の欠陥メモリの冗長度を高め、冗
長アドレスデコーダのチップ占有面積を最小にし、よっ
て廉価な半導体メモリ装置を提供する。【構成】アドレスバスに共通接続され、相互に異なる
アドレスをプログラムされた複数のフューズデコーダを
設け、両デコーダ出力の一致若しくは不一致を検地して
冗長アドレス一致信号を発生させる冗長アドレスデコー
ダを設け、ビット不良の欠陥メモリを効率よく救済す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、より詳
細には半導体基板内に形成された集積回路デバイス、例
えばダイナミックランダムアクセスメモリ等のメモリデ
バイスに関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の大規模集積回路半導体装置の発展はよ
く知られている。例えば、ラオの米国特許第４、０５
５、４４４号に示されている１６ＫＤＲＡＭからマケル
ロイの米国特許第４、６５８、３７７号に示されている
１ＭＤＲＡＭへ、更に４Ｍ及び１６ＭＤＲＡＭへと長年
にわたって発展してきている。単一メモリチップ上に６
千４百万個以上のメモリセル及びその周辺回路が集積さ
れている６４ＭＤＲＡＭは現在試作段階にあり次世代Ｄ
ＲＡＭとして量産が予定されている。現在６４ＭＤＲＡ
Ｍ型の超大規模集積回路（ＵＬＳＩ）半導体メモリデバ
イスの設計において、設計者は様々な問題に直面してい
る。例えば、一つの関心事はメモリセルの欠陥を無くす
ことである。クオの米国特許第４、２４０、０９２号に
開示されているプレーナコンデンサセル及びバグリ等の
米国特許第４、７２１、９８７号に開示されているトレ
ンチコンデンサセルのように、超大規模ＤＲＡＭの開発
はメモリセルジオメトリの低減により促進されてきた
が、６４ＭＤＲＡＭ以上の高集積を達成するには極端に
小さなジオメトリを具体的にはサブマイクロン（百万分
の１メートル以下）技術を使用して製造する為に、将来
的な縮小寸法は従来製造工程において問題とならなかっ
た粒子が回路の欠陥や不良デバイスが増大する原因とな
るに至った。

【０００３】図１について説明すると、６４ＭＤＲＡＭ
と呼ぶ６４メガビットダイナミックランダムアクセスメ
モリチップを示す。このチップは８メガビットに８等分
されたメモリ象限に仕切られている。この８等分メモリ
象限は各々８個の１Ｍビットメモリブロックを含んでい
る。各メモリブロックは５１２Ｋビットに２分割された
構成である。列デコーダ（Ｃ．ｄｅｃ）が、チップを上
からみて縦方向に延びる軸線に沿って各メモリ象限の中
央に配置されている。行デコーダ（Ｒ．ｄｅｃ）が、そ
れらに対応するメモリ象限に隣接するチップの横方向に
延びる軸線に沿って配置されている。入出力バッファ
（Ａ．ｂｕｆｆｅｒ，Ｉ／Ｏｂｕｆｆｅｒ）やタイミ
ング発生回路（Ｓ．Ｒ．ｔｉｍｅｒ，Ｒｏｗｃｌｏｃ
ｋ，）及び制御回路（Ｒｏｗｒｅｄ．）のような装置
を含む周辺回路がチップの水平軸及び垂直軸の両方向に
沿って中央部に位置している。更に、ボンドパッドがチ
ップの垂直軸に沿って中央に位置している。

【０００４】図２は、合計７５個のボンドパッドの名称
を×１及び×４のオプションに対する両方の選択可能な
チップを示すものである。外部リード端子がこれらバン
ドパッドの近傍まで延長されて配置される。また、公知
のチップ・オン・リード構造を採用すれば、中心に配置
されたバスバーにより電源ＶＤＤ及びＶＳＳを複数箇所
に設けられた電源用ボンドパッドに金線等で接続するの
で、チップ全体に均一な電位を供給することができる。
更に、複数のアドレス信号のボンドパッドは相互に隣接
した配置がデコーダの機能上有利である。しかし、ボン
ドパッド５３のアドレス信号Ａ１２とボンドパッド６９
のＡ６は大きく離間しているためこのアドレス信号がデ
コーダ回路に到達する時間は０．８ｎｓ程度遅延するこ
とが知られている。このような遅延は、デコーダのタイ
ミング調整に重大な影響を及ぼしている。なお、これら
ボンドパッドに各々接続される２８ピンの外部端子の配
列を図３に示す。全部で２８個の端子に対してボンドパ
ッドが７５個設けられるのは上述した複数の電源用ボン
ドパッドが設けられることと、更に多くのピン数のパッ
ケージ、すなわち６４ピン等のＳＯＪパッケージに対応
するようにこれらボンドパッドは考慮されている。図１
に示すチップの歩留を改善するためさらに厳しい微細加
工を施したり、チップ開発の初期段階に必要であった回
路を量産が進に従って不用となった場合、例えば、冗長
メモリの数を低減することや周辺のポンプ回路を取り除
く等の改良版に置き換える場合に、ボンドパッドが中央
に集中配置されているので、リードフレームの再設計を
不用にしていることは開発費用の点でも有利である。な
お、図１には、理解し易いようにボンドパッドを省略し
て示しているが、実際は、図２に示すように多くのボン
ドパッドが存在する。

【０００５】冗長メモリアドレスの一致回路に関して、
メモリセルの一部に欠陥を有する場合、メモリセルの大
部分が正常に機能するものであってもデバイス全体とし
て価値のないものと判断される。複数のチップが切断さ
れる前の半導体スライスの状態でマルチプローブの結果
不良品として判断されたチップは他の良品チップと識別
され後に廃棄される。またデバイスの組立工程後の電気
的検査の際、不良と判断されれば同様に廃棄処分する。
従って、欠陥を含むメモリ又は欠陥に関するメモリを冗
長回路と呼ばれる別のメモリセルによって置換する必要
がある。マルチプローブ試験の結果欠陥メモリが検出さ
れると、そのメモリに対応するアドレスが記録され、そ
の不具合セルを含むメモリが使用される前に冗長メモリ
セルに補完させる機構が、フューズを溶断することによ
って実現される。冗長メモリの使用又は欠陥メモリのア
ドレスの一致信号を発生させることは、デバイス全体の
性能を確定することに関して極めて重要である。即ち、
通常のメモリをアクセスする時に比して置換された冗長
メモリをアクセスする時の方が速度の点で劣化するとデ
バイスの性能はこの劣化した仕様により確定するためで
ある。また、冗長メモリを使用することによって余分な
電力消費が発生する場合もデバイスの性能を低下させる
こととなる。従って、冗長回路の構成、特にアドレス一
致信号発生回路は、ＤＲＡＭの一体的部分を形成し、且
つそれが使用されるこれらの装置及びシステムの実質的
な仕様を決定できる。

【０００６】図４は、従来のアドレス一致回路を示す。
この一致回路は、複数のトランジスタから選択されたト
ランジスタとトランジスタ間の共通節点との間の経路内
に存在する。所定のアドレスビットに対応する部分のフ
ューズが切断されるようにレーザ若しくは高電圧を与え
溶断することは公知の技術である。インバータ８の出力
は冗長メモリ行の起動に関して信号を送出するのに用い
られる。プルアップＰチャンネルトランジスタ３のゲー
トはインバータ５の出力に接続され、このインバータ５
の入力は複数のフューズ４及びインバータ８の入力に接
続されている。Ｐチャンネルトランジスタ３は複数のフ
ューズ４が共通接続された節点の電位をＶＤＤレベルに
維持する駆動能力があれば足り、したがって小規模の面
積で作り込まれる。図４の左半分に示す論理回路７は、
入力アドレスユニット信号Ａ＿０からＡ＿１１を受けて
アドレスファクタＦ０ないしＦ２３を出力するものであ
る。これらのアドレスファクタは破線６で囲まれたイン
バータに入力される。ここで示した回路は、一般に回路
面積において小規模に構成することができるが、反面ア
ドレス信号の到達時間のばらつきを調整するため、デコ
ーダ回路から一番遠いアドレス信号Ａ１２、Ａ１３を取
り込んだタイミングで一致信号を発生させなければなら
ない。従って、動作速度は比較的遅いものである。

【０００７】図５は、従来の１６ＭＤＲＡＭに使用する
ことができるアドレス一致回路である。アドレスユニッ
ト信号の期待値「１」を出力させる回路はフューズ１６
４を溶断することにより行われる。電界効果トランジス
タ１６６が電界効果トランジスタ１６８、１７０及び１
７２に接続されている構成である。更に、これらのフュ
ーズ回路は、フューズ１６４に接続されたインバータ１
６２を含む。トランジスタ１７２は１端子にアドレスユ
ニット信号を受け、一方トランジスタ１７０は１端子に
そのアドレスユニット信号の補信号を受ける。トランジ
スタ１７０及び１７２は一般に図５に示されている他の
トランジスタよりも低いスレッショルド電圧で動作す
る。選択されたアドレスに対応する冗長メモリセルを起
動するために、トランジスタ１７２に送られる信号に対
応する選択されたアドレスビットが論理「１」即ち高論
理レベルにある時にフューズは溶断される。しかし、ト
ランジスタ１７２へ送られる信号に対応するアドレスビ
ットが論理「０」即ち低論理レベルにある時はフューズ
は溶断されずそのまま存在する。フューズ１６４が溶断
されない時はトランジスタ１７０のゲートは付勢されて
トランジスタ１７０の端子上のＡ＿信号はアドレスファ
クタへ転送される。一方、フューズ１６４が溶断された
時は、トランジスタ１７２のゲートが付勢されて、Ａ信
号がアドレスファクタへ転送される。トランジスタ１６
６のゲートが始動パルスを受けた後は、アドレスファク
タＲＡ０ないしＲＡ１１として信号が発生し、これらは
各々対応するインバータ６の入力に接続される。冗長メ
モリセルを起動されるためには、アドレスファクタＲＡ
０ないしＲＡ１１はすべて論理「０」レベルにあり、イ
ンバータ８の出力に低論理レベル信号が発生することが
必要である。ここでは、アドレスユニット信号を調整す
る回路内のフューズ１６４を溶断することでプログラム
をすることができる。また、この回路は、アドレスユニ
ット信号を前段で調整するため回路がアドレスビットに
対応して設けのでチップ面積が大規模になる。トランジ
スタ１７０、１７２が始動パルスによりゲーティングさ
れ全アドレスユニット信号を同時にインバータ６へ入力
できる。したがって、厳しいタイミングの調整は不要と
なり高速動作に適している。

【０００８】本発明の他の目的、利点及び特徴は当業者
にとって、例として取り上げた本発明の実施例について
の図面を参照した以下の詳細な説明から明かとなるであ
ろう。

【０００９】

【発明が解決しようとする課題】以上のアドレス冗長一
致回路の構成において主要な課題は、冗長アドレス一致
信号を安定かつ高速に出力する回路を小規模チップ面積
で構成し、１組の冗長アドレス行群を有効に利用し得る
アドレス冗長一致回路が要求される。

【００１０】

【課題を解決するための手段】本発明の冗長アドレス一
致信号発生回路の構成は、１のビット不良を救済するフ
ューズデコーダと他のビット不良を救済するフューズデ
コーダを複数個含む冗長アドレス検知回路と、これら冗
長アドレス検知回路の出力に応答して冗長アドレス一致
信号を発生させる機能を有する。

【００１１】

【作用】上記のように構成された冗長アドレス一致信号
発生回路を起動すると、複数の冗長アドレスデコーダを
有する冗長アドレス検知回路の出力と他の冗長アドレス
検知回路の出力とを受け冗長アドレス一致信号を発生さ
せるため、回路面積を低減できると共に高速な冗長アド
レス一致信号の生成ができる。

【００１２】

【実施例】本発明の一実施例において、メモリデバイス
は、行列配列されたメモリセルを有し且つ欠陥行群を置
換するメモリセルの冗長行群を有する複数のメモリアレ
イと、メモリセルから情報を読み出してメモリセルへ情
報を書き込むサポート回路を具備し、サポート回路はメ
モリセルの欠陥行群アドレスに応答してメモリセルの欠
陥行群を有するメモリアレイ内のみのメモリセルの冗長
行を選択する行冗長回路を含んでいる。好ましくは、行
冗長回路は欠陥行アドレスを保持するようにプログラム
可能な且つメモリセルの欠陥行を含むメモリアレイを識
別する情報を保持するようにフューズ溶断によるプログ
ラム可能な２段行冗長デコーダを含んでいる。

【００１３】本発明の別の実施例において、単一半導体
基板上に集積されたメモリ装置は行列に配列されたメモ
リセル及び欠陥列群と置換されるメモリセルの冗長列群
を有する複数個のメモリアレイと、メモリセルの欠陥列
群のアドレスに応答してメモリセルの欠陥列を有するメ
モリアレイ内のみのメモリセルの冗長列群を選択する列
冗長回路を具備していることである。好ましくは、列冗
長回路は欠陥アドレスを保持するようにプログラム可能
で且つメモリセルの欠陥列を含むメモリアレイを識別す
る冗長列を識別する情報を保持するようにプログラム可
能な２段プログラム可能列冗長デコーダを含んでいる。
メモリデバイスは、欠陥行のアドレスを保持し、行アド
レスを受信して冗長行デコド信号及び冗長行ファクタ信
号を発生するようにプログラム可能な第１の冗長デコー
ダと、欠陥行を含むアレイの位置を保持し、冗長行デコ
ード信号を受信し且つアレイ選択信号を発生するように
プログラム可能な第２の冗長デコーダと、第２の冗長デ
コーダの冗長行ファクタ付勢信号、第２の冗長デコーダ
のアレイ選択信号及びメモリセルの冗長行に接続されメ
モリセルの欠陥行を有するメモリアレイ内のメモリセル
の選択された冗長行を付勢する信号を発生する冗長付勢
回路を含むとである。

【００１４】本発明に従ったメモリデバイスは行冗長回
路及び列冗長回路を含み請求項に記載されたメモリデバ
イスを含むことができる。

【００１５】本発明の更にもう一つの実施例において、
複数のメモリアレイを有する半導体メモリデバイス内の
欠陥メモリセルを修理する方法は、欠陥メモリセルのア
ドレスにより第１の回路をプログラミングし、欠陥メモ
リセルを有するメモリアレイの位置により第２の回路を
プログラミングし、欠陥メモリセルのアドレスを受信す
る欠陥メモリセルを有するメモリアレイ内の冗長メモリ
セルを選択する、段階からなっている。好ましくは冗長
行メモリセルである。あるいは、欠陥メモリセルは欠陥
列セルであり、冗長メモリセルは冗長列セルである。

【００１６】本発明の一部として、代表的な半導体メモ
リデバイス用２段デコーディング回路を開示する。冗長
行デコーダは欠陥行のアドレスを保持するようにプログ
ラム可能であって、行アドレスを受信し、冗長行デコー
ド信号及び冗長行ファクタ付勢信号を発生する第１の冗
長デコーダを有する２段デコーダである。第２の冗長デ
コーダは冗長行デコード信号を受信しメモリアレイを選
択する信号を出力するメモリセルの冗長行に接続され冗
長行ファクタ付勢信号及びアレイ選択信号に応答する第
３の許容段を付加することによりメモリセルの欠陥行を
含むメモリアレイのメモリセルの選択された冗長行を付
勢することができる。冗長列デコーダは欠陥列のアドレ
スを保持するようにプログラムすることができる。それ
らは列アドレスを受信して冗長列デコード信号及び冗長
列ファクタ付勢信号を発生する。第２の冗長列デコーダ
は欠陥列を含むアレイの位置を保持するようにプログラ
ムすることができる。それは冗長列デコード信号を受信
して列ファクタ付勢信号及びアレイ選択信号に応答する
第３の許容段を付加することによりメモリセルの欠陥列
を含むメモリセルの選定された冗長列を付勢することが
できる。デコーディング回路は修理を必要とするメモリ
部分を識別して、利用可能なメモリセルをより効率的に
使用する。ここで、本発明の実施例の１つとしてメモリ
チップについて説明する。

【００１７】図６は、６４ＭＤＲＡＭの欠陥メモリセル
２０２を補償するための冗長機構を示す。これは行アド
レスに関する欠陥メモリを正常動作する冗長メモリ２０
４に置換することにより行われる。チップの中央に配置
されたアドレスバス２０６に共通接続された３２個のフ
ューズデコーダ２０８はチップ中央に配置される。これ
は余分なアドレスバス線の引き回しを伴わない。即ち、
全任意（ＡＮＹＴＯＡＮＹ）の冗長機構を使用した場
合，最も離れた位置のメモリ象限、例えば第１と第５象
限の冗長メモリを冗長メモリとして使用した場合に、冗
長付勢ライン及び冗長選択ラインは最短の距離で足り
る。従って、チップ面積を有効に利用できること、最短
の冗長付勢ライン及び冗長選択ラインで足りるためタイ
ミングの遅延も短くできデバイスをアクセスする時間を
短縮することができる。一方、フューズデコーダ２０８
をチップの中央でなくチップの外周に沿って周辺に置い
た場合には共通に使用する冗長付勢ライン、冗長選択ラ
イン及びアドレスバスの引き回しが困難であり無駄な面
積を消費することとなる。５１２Ｋビットのメモリブロ
ック３０４に対して４本（図面では２本に省略してい
る。）の冗長行３０６を有している。これらの４本の行
線は同時に使用することができる。冗長行あたり３２個
のデコーダを任意にプログラムすることができ、冗長行
デコーダ当り１３ビットの行アドレスを有する。行冗長
プログラムのためにフューズＦ０からＦ１１（図３６、
参照）が使用されており、単一の修理について最大１２
個のフューズが溶断される。行冗長は、歩留を効率よく
行うために全任意（ＡＮＹＴＯＡＮＹ）のプログラム
可能な方式を使用している。この全任意の冗長機能を使
用することで、１つの象限に存在する６４個の冗長行を
その象限を含む全象限に選択的に割り当てることができ
る。従って、特定のメモリブロック専用に冗長メモリを
設ける固定方式又は半固定（ＦＬＥＸＩＢＬＥＦＵＳ
ＥＤＥＣＯＤＥＲ）方式の約６倍に冗長度を増大させ
ることができる。また、メモリ象限に対してプリデコー
ダ３０８を各象限内のメモリブロックに対してＭＳ信号
３１２をメモリの行アドレスに対してフューズデコーダ
２０８を各々プログラムすることでフューズＦ０からＦ
１１の数及びデコーダ２０８の数を最適化することがで
きる。なお、図６は行アドレスに対する冗長機能を開示
しているが、同様な構成で列アドレスに対しても冗長機
能をプログラムすることも可能である。また、冗長行を
使用するか否か迅速に判断できるように２段階のプログ
ラム可能なプリデコーダ３０８とフューズデコーダ２０
８により２段階デコードを行っている。行冗長機能の比
較を次の表１に示す。

【００１８】

【表１】図７は、横軸に同一面積内の欠陥メモリ数を縦
軸に冗長度を示したＡからＥ迄のモデルの関係を示す。
破線で示すＡは６４ＭＤＲＡＭのモデル、実線のＢとＥ
は６４ＭＤＲＡＭの他のモデルを示す。各々メモリセル
の面積は同一であるが、象限、ワード構成及びビット線
の配置の関係で冗長度が異なる。また、ＣとＤは１６Ｍ
ＤＲＡＭ等に使用し得る冗長構成である。なお、全ての
冗長度の計算は同一単位面積当りの欠陥数に基づいて行
われたものである。ここに、全任意方式は半導体デバイ
スの習熟曲線に基づく成熟期の目安となる歩留８０％を
超える段階が従来の約４倍の欠陥メモリを許容できるこ
とに注意すべきである。即ち、従来の冗長不可能な欠陥
数の４倍の欠陥メモリセルを含む不具合デバイスは、全
任意方式を使用することで２０％のチップを廃棄処分す
ることで足り残りは組立、電気的出荷試験を経て完成品
とすることができる。

【００１９】図８は、図６の冗長機構の６象限メモリと
隣接する冗長メモリデコーダ回路の関係を示す。インバ
ータ１０２はアドレスバス２０６に接続されてその真／
補の出力信号を発生させる。図６に示すフューズデコー
ダ回路２０８は、この真／補の出力信号に接続されアド
レスバス信号と冗長メモリアドレスとの一致の是非を判
断する。フューズデコーダ１０３のＦＳ０からＦＳ７
は、ここで示されている６象限内のメモリアドレス若し
くは他のメモリ象限のメモリアドレスをプログラムする
ことができる。正規のメモリ行群ＤＲＳ０からＤＲＳｎ
は各々４本の行線で構成されている。図６に示すプリデ
コーダ３０８は、「ＡＮＤ」論理回路１０６、１０７及
び１０８で構成することができる。これら「ＡＮＤ」論
理回路は、インバータ１０２の真／補の出力信号を受け
て所定のメモリ行群を選択することができる。すなわち
論理回路１０６は行線４本からなるメモリ行群ＷＬＳ０
からＷＳＬｎの中の１つを選択する。論理回路１０７
は、各メモリブロック内の全行群に対応する１つの行を
活性化させる。論理回路１０８は、複数のメモリブロッ
クの中の１つのメモリブロックを選択することができ
る。一方、冗長メモリ行群ＳＤＲＳの選択はフューズデ
コーダＦＳ０からＦＳ７の出力信号を「ＮＯＲ５」論理
１０５で受けて出力信号ＲＲＥＮ＿を出力する。出力信
号ＲＲＥＮ＿が低論理のとき、冗長行群ＳＤＲＳを活性
化すると共に、論理回路１０６を無効にして通常のメモ
リ行群を非活性にする。逆に、出力信号ＲＲＥＮ＿が高
論理のときは、冗長行群ＳＤＲＳでなく通常のメモリ行
群ＷＬＳ０若しくはＷＬＳｎの１つを活性化すると共
に、冗長メモリ行群を無効とする。ここで、論理回路１
０７はインバータ１０２の出力信号の一部のビット信号
をデコードして所定のメモリブロック内のＡからＤに関
連するインバータ（論理回路１１３の出力をステアリン
グクロックとして「ＮＡＮＤ」ゲートで構成してもよ
い。）を活性化させ特定の行を選択することができる。
従って、フューズデコーダＦＳ０からＦＳ７は同一象限
内に存在する冗長メモリ群を活性化させ、下位アドレス
ビットで特定の行線を選択するようにプログラムするこ
とができる。但し、通常のメモリブロックの不良Ａ行線
を冗長行群内のＡ行線に置換させた後に、同一冗長行群
は更に他の不良Ａ行線を置換できない。この場合はＲＲ
ＥＮ＿信号線に関連する他の冗長メモリ行群のＡ行線を
使用するれば足りる。全メモリ行群はＡからＤ迄の４本
の行線を含んでいるので、不良メモリ行線を記憶して、
同種の行線を同一の冗長行群に含ませないようにプログ
ラムすることが冗長度を向上させる点で有効である。更
に、１組の冗長行群を活性化させる冗長アドレス一致信
号ＲＲＥＮ＿は、早期に通常のメモリセル群を冗長メモ
リセル群に切り換えるので、行線短絡不良に対して有利
となる。よって、行短絡不良を救済するために論理回路
１０７に接続されない冗長行群を設けることにより１組
の冗長行線を同時に置換するように冗長機構を構成する
こともできる。

【００２０】図８の冗長機構を起動するために図９のフ
ューズデコーダを使用する冗長機構起動方法は、外部ア
ドレス受けてインバータ１０２が各アドレスビットの真
・補信号を提供して、ＦＵＳＥ０−０のフューズ２１２
を溶断することによりプログラムされた冗長アドレスを
検知してアドレス一致信号Ａを出力し、また同一の冗長
アドレスデコーダＦＳＯ内の他のフューズデコーダＦＵ
ＳＥ０−１はこの外部アドレスを受けてプログラムされ
た冗長アドレスでないことを検知してアドレス不一致信
号Ｂ即ち低論理を出力し、これらアドレス一致信号Ａと
不一致信号Ｂとの排他的論理和演算結果の論理信号ＲＲ
ＥＮ０を出力することにより、冗長行グループＳＷＬＳ
を付勢すると共に不良行グループＷＳ０を無効とし、更
にこの外部アドレスに応答して選択された上記冗長行グ
ループＳＷＬＳ内の１つの行線、例えば、ＷＳＡを付勢
すると共に他の行線ＷＳＢ，ＷＳＣ，ＷＳＤを無効とす
ることにより冗長機構を起動することができる。これ
は、ビット不良に対して特に有効に機能し、更に１つの
冗長アドレスデコーダＦＳ０は、冗長行グループＳＷＬ
Ｓ内のＡ，Ｂ，Ｃ、Ｄを各々１回選択することができる
ので、無駄な冗長行を残すことなく有効に不良行線と置
換させることができる。但し、１つの冗長アドレスデコ
ーダ内の複数のフューズデコーダは同一の行線に関する
アドレスをプログラムすることができない。例えば、Ａ
行線を選択するアドレスを同一の冗長アドレスデコーダ
内の２以上のフューズデコーダにプログラムすると、冗
長起動信号は正確に出力できないためである。

【００２１】図９は、フューズデコーダＦＳ０の構成を
示す。フューズデコーダＦＳ０若しくはＦＳ７は、各々
複数のアドレスバス信号に対して冗長メモリ行線と通常
のメモリ行線を置換させることができる。例えば、フュ
ーズデコーダＦＳ０は複数のフューズデコーダを有する
ことができる。インバータ１０２の信号に共通接続され
たフューズデコーダＦＳ０は、フューズ０−０がプログ
ラムされたアドレスとアドレスバスの内容とを判断して
一致信号を発生する又は、フューズ０−１がプログラム
されたアドレスとアドレスバスとの内容を判断して一致
信号を発生する若しくは、両者がアドレスバスの内容と
不一致と判断するかの３状態を有する。従って、両者に
別々のアドレスをプログラムすれば、共に一致信号を発
生することはない。フューズデコーダ０−０は、冗長機
構起動信号ＰＣが活性化されトランジスタ２１６が「オ
ン」になると共通節点２２８はプリチャージされる。ア
ドレス信号に応答してトランジスタ２１４が導通すると
き、このトランジスタ２１４に接続されたフューズ２１
２が溶断によりプログラムされていれば共通接続節点２
２８の電位は放電されず、インバータ２１０を通してプ
ルアップトランジスタ２２９により高レベルに留まるの
で出力Ａ点は高レベルとなる。逆に、プログラムされず
溶断されてない場合は共通接続接点２２８は放電されＡ
点に低レベルの信号を出力する。フューズデコーダ０−
１もプログラム可能であり同様な動作をする。アドレス
の一致信号発生回路はトランジスタ２１８、２１９、２
２０、２２１、２２２及び２２３とインバータ２２６か
ら成り、アドレスの不一致信号発生回路は「ＮＡＮＤ」
論理ゲート２２５で構成することができる。従って、一
致信号は１組の冗長アドレス行群を選択し通常の１組の
行群を無効とする一方、不一致信号は冗長アドレス行群
を無効とし通常の１組の行群を活性化するという切り替
えを制御する信号である。アドレス一致信号ＲＲＥＮ０
は、冗長機構起動信号ＰＣを印加した後に、アドレス信
号入力に応答して両フューズデコーダ０−０及び０−１
が不一致と判断した場合（Ａ点とＢ点が共に低レベル）
は、高レベルから低レベルに論理状態を遷移し、何れか
一方のフューズデコーダが一致信号を発生している場合
は、論理状態の変化はない。従って、並列に接続される
ＦＳ０からＦＳ７のアドレス一致信号は従来に比して速
く確定し、通常のメモリと冗長メモリを早期に切り換え
ることができる。ここ示したフューズデコーダは２個で
構成したが、これより多くのプログラム可能なフューズ
デコーダを使用することもできる。もっとも、フューズ
を溶断してプログラムする時間は、フューズのレーザの
点的を走査する時間を除き、溶断する数に依存しないの
でアドレス一致信号発生回路に多くのフューズデコーダ
を設けても不利とならない。なお、図９に示す回路によ
ると、各フューズデコーダの面積は小さく、他のフュー
ズデコーダの状態でアドレス一致信号を確定するのでタ
イミングが速くデバイス全体のアクセスを向上させるこ
とに寄与する。

【００２２】行冗長回路の目的は、チップ全体を正常動
作するように修理するために不良のワード線を他の正常
なワード線に交換することである。６４Ｍメモリの１象
限内に１６ブロックの５１２Ｋビットのアレイが存在す
る。これらの各ブロックが４本の物理的冗長ワード線を
有している。４つの冗長行は全て５１２Ｋアレイのブロ
ックのセンスアンプから最も離れた位置に配置されてお
り、各冗長ワード線は同じブロック内の任意の不良行若
しくは他のメモリブロックはもとより別のメモリ象限の
不良行を交換することができる。冗長行に関連するＢＬ
若しくはＢＬ＿は行線を置換することにより交換可能な
行のタイプを制限するダミーワード線はないことに注意
する必要がある。冗長度のプログラミングにおいて、１
象限は各々８ブロックの２つの８分空間に分割される。
８分空間でプログラムされる任意の冗長行に対して、他
の８区分空間のイメージブロックへ類似の冗長度をプロ
グラムすることができる。この回路の特徴として、２つ
の８分空間内でアレイブロックが動作しているＤＦＴ
×３２並列及びＣＯＰＹ等の様々な特殊動作モードにお
いて、冗長行を有する８分空間と冗長行を有しない８分
空間を識別するのに複雑なデコーディング回路が必要で
ある。これを回避するために、両８分空間を対象的にプ
ログラムして余分なデコーディング回路やフューズを省
略することができる。また、アクセス速度を向上させる
ために、ＲＡ１１アドレス線をデコードしないことによ
り、冗長行のアクセス時間はＲＡ１１アドレス線をデコ
ードする時間に比して高速となる。デバイスは６４個の
冗長デコーダＲＲＤＥＣを有する。チップ内で合計５１
２本の論理ワード線を交換することができる。各論理冗
長線は各メモリブロック内に２個ずつの一対の物理的行
からなっている。しかしながら、各５１２Ｋメモリブロ
ック内には４つの物理的冗長行しかなため、５１２Ｋメ
モリブロック内で交換できる最大行は４つに過ぎない。
一方、全任意方式では、そのような制約はなく冗長行を
含む象限の冗長行は他の象限の不良行と置換することが
できる。デバイス全体について合計５１２本のワード線
を置換することができ、その位置については制限がな
い。例えば、アドレスバス２０６に接続されたインバー
タ群１０２の出力を受けるフューズデコーダは全ての象
限に存在するメモリを置換することができると共に、不
良メモリの内容がビット線に現れないように不良行線を
有効な信号線から切離すことができるので、未使用の冗
長メモリが存在する限り全象限で全ての修理を行うこと
ができる。

【００２３】図１０は、ＲＲＡ（ＲＯＷ冗長アドレス）
回路を示す。この図９に示す冗長機構のフューズデコー
ダに対応する冗長デコーダの冗長アドレスを発生するた
めのものである。デバイス内には１２０個のＲＲＡ回路
があり、各１０個のＲＲＡ回路を１２群に分割されてい
る。行アドレスＲＡ０／ＲＡ＿０からＲＡ９／ＲＡ＿９
はこれら各群の入力として使用される。各群は論理冗長
行アドレスを表す。冗長度のプログラミングに対して、
アドレス線を論理「１」としたい場合はフューズＦ１を
溶断することにより冗長行アドレスをプログラムするこ
とができる。一方、冗長行を使用しない時はＦ１は溶断
せずそのまま残せばよい。動作サイクル中にこのフュー
ズをプログラムすることにより、動作サイクル中の入力
アドレスが冗長アドレスと一致するときにのみＲＲＡ出
力、ＲＲＵＶＡＸが論理「０」とされる。入力アドレス
が冗長アドレスと一致しなければ、ＲＲＵＶＡＸは論理
「１」出力を与えることとなる。従って、冗長回路は電
源投入時にＲＲＤＳＰＵ入力パルス信号を高レベルに、
パルスが冗長アドレスをラッチさせることで、例えば、
Ａ７２Ｈ行としてプログラミングする。ここで１組の１
０個のＲＲＡ回路がプログラミングのためのアドレスＲ
Ａ０／ＲＡ＿０からＲＡ９／ＲＡ＿９を使用することと
なる。アドレスＲＡ１１及びＲＡ１０はここでは使用さ
れないことに注意しなければならない。各象限内の８分
空間の選定は必要でないためＲＡ１１は無視されるので
この分チップを有効に使用することができる。ＲＡ１０
はＲＲＤＥＣ回路内でデコードされる。最後に節点ＲＲ
ＵＶＰＮがある。この節点はＭＰ２及びＭＮ２を有する
インバータの電源線として作用する。これはフューズが
溶断されていない場合に電源投入時にＮ１の電圧が低下
し過ぎるのを防止するためのものである。この信号が発
生するとＭＰ１は主に制限器（リミッタ）として節点Ｎ
１をプルアップすることが困難となる。レイアウトの制
約により、２つのＲＲＡ回路が（Ｗ／２＝２０／０．８
マイクロメートル）の大きさのトランジスタＭＰ１を共
有し、回路ではＭＰ１の大きさは（Ｗ／１＝１０／０．
８マイクロメートル）である。こうして、ＲＲＵＶＰＮ
は２つのＲＲＡ回路間の共通接点に過ぎない。

【００２４】図１１は、ＲＲＤＥＣ（ＲＯＷ冗長デコー
ダ）を示す。この回路はＲＲＡ回路が発生する冗長度ア
ドレスをデコードするのに用いられ一体として冗長機構
を構成するので図９に示す冗長機構全体に対応するもの
である。１組の１０個のＲＲＡ出力が「ＮＯＲ」構造の
デコーダの入力を形成する。１０個のＲＲＡ出力は行ア
ドレスＲＡ０／ＲＡ＿０からＲＡ９／ＲＡ＿９から発生
する。この他にＲＡ１０及びＲＡ＿１０も「ＮＯＲ」入
力として２個のフューズを介して接続されている。フュ
ーズは回路を付勢するスイッチとして作用する。少なく
ともこれらの１つを溶断して回路を励起しなければなら
ない。プログラムされた冗長ＲＡ１０を論理「１」とす
る場合に、入力ＲＡ１０に接続されたフューズが溶断さ
れる。論理「０」にプログラムする場合は他方のフュー
ズが溶断される。何れのフューズも溶断しない場合に
は、ＲＲＤＥＣは任意の動作サイクル中に無効のままで
いる。しかしながら、両フューズ共に溶断されていると
デバイスはアドレスＲ１０／Ｒ＿１０を無視して８分空
間内の２つの行を同時に選択することができる。プリチ
ャージ中にＲＲＬ２がトランジスタＭＰ１をスイッチ
「オン」にすることにより出力は高レベルにプリチャー
ジされる。全入力行が無効理論とされ高電流が流れるの
を回避することができる。動作サイクルにおいて、アド
レスＲＡ０／ＲＡ１０がプログラムされた冗長度アドレ
スと一致する場合には、出力は高レベルに留まり冗長行
の選定が検出されていることを知らせることができる。
１段「ＮＯＲ」デコーダを使用する代表的な冗長度デコ
ーディング回路とは異なり、これは２段デコーディング
システムを使用する。ＲＲＡはプリデコーダでありＲＲ
ＤＥＣは最終デコーディングに使用される。この回路
は、従来の方法ではデコーダに入る真及び補数のアドレ
スを有し、その各々がフューズを必要とするのに対し
て、チップ上に必要なフューズの数を低減することでき
る。またデコード節点Ｎ２の容量を低減してデコーディ
ング時間を高速にできることである。デバイスの量産効
率が向上する時点で、これら回路を図９に示す冗長機構
と置き換えて使用すれば、冗長機構が必要とするチップ
面積を減少することができる。但し、欠陥メモリセルの
最大数が量産当初より少ないことが条件となる。すなわ
ち、図９に示す冗長機構は、ビット不良の救済するため
の冗長度が高い。これに対して、図１０と図１１に示す
冗長機構は冗長度は減少するがチップ面積を減少させる
点で有利である。

【００２５】図１２は、ＲＲＸ（ＲＯＷ冗長Ｘファク
タ）回路を示す。ＤＲＡＭ内にはこれらの回路が８個設
けられている。その各々が１２個のＲＲＤＥＣ出力の中
の３つのゲートを同時に各５１２Ｋブロック内の４つの
冗長行の一つを並列に選択する。出力信号はＲＲＱＳ、
ＲＯＷ冗長象限選択回路へ与えることができる。ＲＲＸ
Ｅ信号により３つの「ＮＡＮＤ」ゲートが付勢される。
ここで冗長度デコーディングが完了した場合、即ち非選
定ＲＲＵＤＶ信号が低レベルとなった後でのみＲＲＸＥ
信号の付勢を開始することがで重要である。ＲＲＸＥ信
号が速く到来し過ぎると、ＲＲＸＥの立上り縁と非選定
ＲＲＵＶＤ信号の立下り縁の間の間隔より出力ＰＲＯＸ
Ｕ、ＲＲ１ＸＵ若しくはＲＲ２ＸＵに高パルスが生じ
る。これらの出力の高パルスによりＲＲＱＳＱ信号が放
出され、どの象限が冗長度を使用しているのか正確な決
定を行うことができない。ＲＲＸＥゲートタイミングの
もう一つの重要な点は、動作サイクル後できるだけ速く
ゲーティングをスイッチオフする必要があることであ
る。これは「ＮＯＲ」ゲートＲＲＱＳデコーダを無効に
してプリチャージ時に高電流をなくすためである。

【００２６】図１３は、ＲＲＸＥ（ＲＯＷ冗長Ｘファク
タ評価）回路を示す。上述のＲＲＸ回路と同様正しいタ
イミングを達成するには、このＲＲＸＥ回路が行冗長デ
コーダの動作を妨げるように設計することである。こう
することにより、ＲＲＸＥ信号の適切なシーケンスによ
りＲＲＸ回路のゲートインが可能となる。ＲＲＸＥ回路
において、ＲＡ０及びＲＡ＿０はＲＲＤＥＣ内の冗長度
のアドレスを評価するのに使用される。回路をプリチャ
ージするのに使用される。ＰチャンネルトランジスタＭ
Ｐ１はＲＲＣＥＤ回路のものよりもはるかに大きいもの
である。それはスイッチオフを遅くしてＲＲＸＥの開始
を遅延せしめ、更にインバータＩＶ２により遅延が与え
られる。また、大きいトランジスタであるが故に節点Ｎ
２の高速プルアップが行われＲＲＱＳ「ＮＯＲ」ゲート
の入力が無効とされるので高電流が流れることが回避さ
れる。２つのバスゲートＭＮ２及びＭＮ３を使用してＲ
ＲＡ内のバスゲートを一致させることができる。ＲＬ１
＿及びＲＬ２信号を同時にゲートしてＭＰ１のゲートに
プリチャージ信号を与えることにより、ＲＬ１＿の立下
り縁によるプリチャージの早期スイッチオフ及びＲＬ２
の立下り縁によるプリチャージの遅いターンオンが可能
となる。ゲートされたＲＬ１＿及びＲＬ２信号は最後に
遅延ＲＲＸＥ信号によりゲートされ冗長回路のプリチャ
ージ信号ＲＲＬ２を発生することができる。このように
するのは、他の行冗長回路がプリチャージを行う前にＲ
ＲＸＥ回路がプリチャージサイクルとなるようなインタ
ーロックを行うことである。従って、ＲＲＸＥ回路のプ
リチャージにおいて、ＲＲＬ２の活性化によるこれらの
デコーダのプリチャージを開始する前に、様々なデコー
ダ入力を無効とすることができる。この結果、アクティ
ブ入力を有するデコーダであってデコーダ入力とプリチ
ャージサイクルとの衝突は存在しない。もし、この衝突
が生じると、デコーダ内に高電流が引き出されることと
なる。ここで、２つのフューズを溶断したことにより、
デバイス全体に対する行冗長回路を無効とすることがで
きる点に注意しなければならない。

【００２７】図１４は、ＲＲＱＳ（ＲＯＷ冗長象限選
択）回路を示す。上述の回路は冗長として使用される行
アドレスをデコードして識別してきたが、ＲＲＱＳ、象
限選択は更にデコーディングを行って冗長行がどの象限
に属するか識別する。デバイスには４つのＲＲＱＳ回路
があり、その各々がアレイの象限を選択する。ＲＲＱＳ
回路は１２入力「ＮＯＲ」ゲートとして設計されてい
る。この回路を設計する際、冗長アドレスが修理された
象限に属さない場合には、ＲＲＱＳの対応するフューズ
が溶断される。その象限は修理された行に対してフュー
ズは溶断されない。このようにすることにより、冗長行
がアドレスされその象限に属する場合は、常に節点Ｎ２
が低レベルになり活性化出力ＲＲＱＳ信号、即ち、ＴＬ
ＲＱ＿及びＲＲＱＳＱが生じる。冗長行がその象限に属
さないかアドレスされた冗長行でない場合は節点Ｎ２は
高レベルのままである。ＲＲＬ２信号はプリチャージ中
にＭＰ１をオンにしてＮ２を高レベルに充電するのに使
用する。インバータを有するＭＰ２は選択されない場合
にプリチャージレベルを節点Ｎ２に保持するのに使用さ
れる。設計により冗長アドレスは任意数の活性化する象
限を選択することもできることに留意すべきである。こ
れは、修理された行を有する象限に関するＲＲＱＳ回路
内の選定アドレスに対応するフューズを溶断しないこと
で実現される。ＲＲＱＳ回路のフューズは、溶断される
とプリデコーディングされたアドレスビット信号がトラ
ンジスタのゲートに印加されても節点Ｎ１の電位を放電
しない一方、フューズが溶断されず残っていると選択さ
れたトランジスタはこの節点Ｎ１を放電させることでイ
ンバータＩＶ２の出力を高論理レベルとすることができ
る。ここで示したフューズデコーダ回路ＲＲＱＳには共
通接点Ｎ１をプルアップするトランジスタＭＰ２は節点
Ｎ１の電位を維持するのに必要な小さなトランジスタで
構成することができるが、一旦共通接点Ｎ１の電位が下
がると再度ＲＲＬ２信号によりプリチャージされない限
り次のサイクルの冗長アドレスデコードができないこと
に注意しなければならない。

【００２８】図１５は、ＲＸＤＥＣ（冗長Ｘワードデコ
ーダ）回路を示す。冗長行の最終デコーディングとして
使用するＲＸＤＥＣ回路は、ワード線ドライバから冗長
行へ昇圧された電圧レベルが伝播される。ＲＸＤＥＣ回
路により各物理的冗長行が発生される。冗長度デコーデ
ィングは３入力「ＮＡＮＤ」ゲートにより行われる。与
えられた冗長アドレスによりＲＲＱＳＱは象限を識別し
ＲＲＸＵは各２５６Ｋアレイブロック内の４つの冗長行
の一つをデコードする。最後に正規の行デコーディング
が行われると、ブロック信号ＢＳＳＪＫ＿Ｍは１６個の
アレイブロックの一つを選択して行冗長デコーディング
を完了することができる。

【００２９】図１６は、ＲＲＤＳＰ（ＲＯＷ冗長デコー
ダセット信号）回路を示す。この回路の目的は、ＲＲＡ
及びＣＲＲＡ回路にパルスを発生して電源投入時におけ
る冗長アドレスを発生することである。また、一連の連
結されたインバータ及びコンデンサであって、これらの
インバータの入出力段は「ＮＡＮＤ」ゲートによりゲー
トされてパルスを与える。回路はＲＩＤを入力として利
用して電源投入時に励起される。ここで、全てのＲＲＡ
回路に１パルスを発生するのではなく異なる時間に４つ
のパルスが１２０個のＲＲＡ回路によって発生させられ
る。従って、高ピーク電流の原因となる全ＲＲＡ回路の
同時励起が回避され、ノイズ等の問題は起こらない。こ
の他，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃ，ＳＷ２Ｄの金属
マスクを変更することによりＲＲＤＳＰ１を有するＲＲ
ＤＳＰ０及びＲＲＤＳＰ３を有するＲＲＤＳＰ２のパル
ス幅を各々結合することにより４組のパルスの代わりに
２組のパルスを発生させることができる。パルス発生
後、出力ＣＲＤＳＴが励起される。これによりＣＲＤＳ
Ｐ回路内で列冗長アドレスラッチを行うパルス出力が開
始される。

【００３０】図１７は、ＲＲＡＴＳＴ回路を示す。この
回路の目的はＲＲＤＳＰの発生するパルスがＲＲＡアド
レスをラッチするのに十分か否かを検査することであ
る。これは内部プロービング（探針）のみ使用される。
ＲＲＡで使用されるフューズがコンデンサＭＰ１に置き
換えられる点を除けばＲＲＡＴＳＴはＲＲＡと同じであ
る。正規の入力を使用する代わりに、外部信号用のプロ
ーブパッドがＲＡ＿Ｘ上に置かれ、ＲＡＸ入力について
は、接地される。もう１つのプローブパッドがＲＲＤＳ
ＰＵ信号に並列接続される。これにより交番信号がラッ
チングすることができる。コンデンサＭＮ５は電源投入
時に節点Ｎ２を低レベルにする。この回路はＲＲＤＳＰ
Ｕパルス幅がコンデンサＭＰ１の節点Ｎ１を放電させる
のに十分であるか否か検査することができる。状態は節
点Ｎ１及びＮ３においてプローブパッドから監視するこ
とができる。デバイス内でデータの感知手順の動作連鎖
を行うセンスクロックは、任意の動作サイクル内で行ア
ドレスデコーディングが完了毎に励起される。これには
選択されたセンスアンプをオンにする様々なクロックの
発生が伴う。個々のセンスクロック回路に入る前に、６
４Ｍメモリのセンスアンプ回路について調査する。先
ず、象限は１６ブロックの５１２Ｋメモリアレイに分割
されている。８個のバンク構成のセンスアンプが１象限
内に配置され、これらのセンスアンプは中央ボンドパッ
ド列と並行して中央側からチップ辺側へ並べられる。チ
ップの使用面積を最小限とするために、６４ＭＤＲＡＭ
は共有のセンスアンプで設計されている。共有センスア
ンプ回路では、各センスアンプバンクは２つの５１２Ｋ
ビットのメモリアレイブロックにより共有される。すな
わち、１Ｍビットをセンスすることができる。従って、
各象限の両端にはセンスアンプバンクを有しないことに
注意しなければならない。各センスアンプバンクは２５
６個のセンスアンプを具備し、従って各バンクはその両
側のメモリアレイの２５６列を担当する。この回路にお
いて注意すべき点は同じセンスアンプが担当する２列は
同じＹアドレスを有せず、一方は奇数アドレス他方は偶
数アドレスとなることである。従って、この切り替えは
センスアンプを垂直に横切るＹＳ線の選択により行うこ
とができる。

【００３１】列冗長構成は、行冗長と同様、その目的は
不良列を置換して完全動作が可能なチップを完成するこ
とにある。チップ内の、メモリアレイは８象限に分割さ
れる。各象限は、２５６列の１６アレイブロックを有し
ている。各アレイブロックは６本の冗長列を有する。こ
れら冗長列はチップ中心に対向する側に設けることがで
きる。冗長列は一対のビット線（ＢＬ及びＢＬ＿）及び
センスアンプからなる。冗長行を任意の不良行と置換で
きる行冗長度回路と異なり列冗長修理は不良列のデータ
通路によって支配される。各アレイブロックは２つのセ
ンスアンプバンクによりサポートされる。これらの各バ
ンクが２つの異なるなるメイン（ＭＡＩＮ）Ｉ／Ｏ線に
対して２つのローカル（ＬＯＣＡＬ）Ｉ／Ｏデータ通路
を有している。従って、修理に対しては同じメインＩ／
Ｏ線を有する冗長列を使用する。

【００３２】冗長列アレイはブロックアレイと同様な形
態を有している。冗長センスアンプバンクは通常のセン
スアンプバンクを継続したものである。これら各バンク
には６個の冗長センスアンプを有している。また、セン
スアンプの最初の３個は偶数メインＩ／Ｏに接続されて
おり、他の３個のセンスアンプは奇数のメインＩ／Ｏに
接続されている。冗長修理に対して、最初にどのセンス
アンプに不良の列が接続しているかを知る必要がある。
不良列及び不具合を含むセンスアンプが識別されると、
それらはそのセンスアンプが同一のメインＩ／Ｏを有す
る冗長列と置換されることとなる。

【００３３】冗長度プログラミングにおいて、アレイブ
ロック内の各不良列に対して２つの隣接列を置換する必
要がある。２列は共通の列アドレスＣＡ１１からＣＡ１
を有している。同時に、次の８分空間の同じアドレスの
他の列が置換される。同時に２つの８分空間修理を行う
理由は行冗長回路の場合と同様である。一時に２列の修
理を行う他に、オプションとして同じ冗長デコーダを有
する列ＣＡ１１からＣＡ２の隣接４列を置換することが
できる。また、いくつかの象限を同じ冗長デコーダで置
換する全任意というオプションも考慮することができ
る。

【００３４】いくつかの列を置換できるかということに
ついては次のような制限がある。６４個の冗長デコーダ
は、６４論理列しか置換できないこと、アレイブロック
当り６個の物理的冗長列を有するが各修理は少なくとも
２列を使用するので各アレイブロックには３つの冗長可
な場所しかない。また、バンク当り６個の冗長センスア
ンプを有しその中の３個は偶数メインＩ／Ｏに接続され
他の３個は奇数のメインＩ／Ｏに接続されるので、これ
により同じメインＩ／Ｏで置換できるのは最大３に制限
される。更に、異なるブロックからの同じアドレスの列
に対する修理は、同じＲＡ８からＲＡ９アドレスを共有
しない場合には独立した冗長デコーダを追加する必要が
する。

【００３５】以上においては、本発明を実施例に関して
詳細に説明したが、この説明は単に例示的なものであ
り、限定的な意味のものとして解釈してはならない。更
に、本発明の実施例の細部における多くの変更及び本発
明の他の実施例は、この説明を参照した本技術分野に通
常に習熟した者にとっては明かであり、且つ実現可能で
あることを理解すべきである。例えば、上述の本発明を
ＤＲＡＭに関して説明したが、それらは読取り専用メモ
リ（ＲＯＭ）及びスタティックランダクアクセスメモリ
（ＳＲＡＭ）を含めて任意のメモリに対する冗長構成と
しても使用され得る。また、１組の行又は列線は４本の
態様で示したが８本でも良くその場合は、冗長度をより
向上させることができる。更に、Ｎチャンネルトランジ
スタはＰチャンネルトランジスタに置換することもでき
ることや、電界効果トランジスタをバイポーラトランジ
スタに置換することも同様である。なお、ここで電界効
果トランジスタと称したものはＭＯＳトランジスタであ
り得る。これら構成は、周知の半導体製造技術を用い、
集積回路上に形成される。全てのこのような変更及び他
の実施例は、特許請求の範囲に示されている本発明の真
の範囲及び技術思想内にある。

【００３６】

【発明の効果】本発明において開示される発明のうち代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。

【００３７】（１）半導体集積回路チップ内により多く
の電気回路を登載することができる。

【００３８】（２）サブマイクロン技術で製造される半
導体集積回路で発生する欠陥メモリセルを特にビット不
良を他のフューズ溶断によりプログラム可能な冗長メモ
リセルに置換することができる。

【００３９】（３）高速に且つ誤動作のない全メモリ象
限内の不具合メモリセル及び行線短絡不良を救済するた
めのメモリセル冗長機構を提供することができる。

【００４０】（４）製造歩留まりを向上できる半導体集
積回路装置を提供することができる。

【００４１】

【図面の簡単な説明】

【図１】半導体メモリチップの平面図である。

【図２】図１のチップのボンドパッド配置図である。

【図３】半導体メモリ装置の出力ピン配置図である。

【図４】従来のアドレス一致回路である。

【図５】１６ＭＤＲＡＭに使用することができるアドレ
ス一致回路である。

【図６】６４ＤＲＡＭの欠陥メモリセルを補償するため
の冗長機構である。

【図７】欠陥メモリ数と冗長度を歩留率によって表した
相関図である。

【図８】フューズデコーダとメモリブロックの接続関係
を示した回路図である。

【図９】複数のフューズデコーダを有したアドレス一致
検知回路である。

【図１０】ＲＲＡ（行冗長アドレス）発生器の回路図で
ある。

【図１１】ＲＲＤＥＣ（行冗長デコーダ）の回路図であ
る。

【図１２】ＲＲＸ（行冗長Ｘファクタ）発生器の回路図
である。

【図１３】ＲＲＸＥ（行冗長Ｘファクタ評価）の回路図
である。

【図１４】ＲＲＱＳ（行冗長象限選択）の回路図であ
る。

【図１５】ＲＸＤＥＣ（冗長Ｘワードデコーダ）の回路
図である。

【図１６】ＲＲＤＳＰ（行冗長デコーダセット信号）発
生器の回路図である。

【図１７】ＲＲＡＴＳＴの回路図である。

【符号の説明】

２トランジスタ群３Ｐチャンネルトランジスタ４、１６４溶断フューズ５、８、１６２インバータ６インバータ群７「ＮＡＮＤ」ゲート１０半導体チップ１６６、１６８、１７０、１７２電界効果トランジス
タ１０１メモリブロック１０２インバータ群１０３フューズデコーダ１０４冗長アドレス不一致信号発生装置１０５冗長アドレス一致信号発生装置１０６主メモリ行群選択回路１０７行線選択回路１０８メモリブロック選択回路１１１主メモリブロック１１２行線群選択選択回路１１３行線選択回路２０２欠陥メモリ２０４冗長メモリ２０６アドレスバス２０８フューズデコーダ２１０インバータ２１２フューズ２１４、２１８、２１９、２２０、２２１、２２２、２
２３トランジスタ２１６冗長機構起動トランジスタ２２４アドレス一致検出「ＮＡＮＤ」ゲート２２５アドレス不一致検出「ＮＯＲ」ゲート２２６アドレス一致信号発生インバータ３００冗長付勢ライン３０２冗長選択ライン３０４メモリブロック３０６冗長行３０８プリデコーダ３１２ＭＳ信号

【表１】型冗長方式歩留制限（ブロック単位）解読器数冗長語線数Ａ全任意８語／４Ｍ（３２解読器／３２Ｍ）６４個５１２本Ｂ全任意８語／４Ｍ（３２解読器／３２Ｍ）６４個５１２本Ｃ固定２語／５１２Ｋ（２解読器／２Ｍ）６４個５１２本Ｄ全任意２語／２Ｍ（２解読器／１６Ｍ）８個１２８本Ｅ半固定４語／５１２Ｋ（１２解読器／１６Ｍ）１２個１２８本

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108

Claims

【特許請求の範囲】

【請求項１】行及び列のメモリアドレス信号を受け所
定のメモリセルにアクセスし、且つ不良メモリセルを置
換させる冗長機構を有する半導体メモリ装置であって、
アドレスバス、冗長メモリアレイ、メモリアレイ、メモ
リアレイ選択手段、行又は列線選択手段、冗長アドレス
一致信号発生手段、プログラム可能なフューズデコーダ
を含む上記冗長機構と、選択されたメモリアレイ群の一
方の行又は列アドレスにプログラムされる第１のフュー
ズデコーダ段、選択されたメモリアレイ群の他方の行又
は列アドレスにプログラムされる第２のフューズデコー
ダ段、該第１と第２のフューズデコーダ段に接続される
冗長アドレス検知手段及び該冗長アドレス検知手段の出
力に応答して上記メモリアレイ選択手段を無効にすると
共に、上記冗長メモリアレイ選択手段を有効にする上記
冗長アドレス一致信号発生手段と、を含む上記半導体メ
モリ装置。
【請求項２】行及び列のメモリアドレス信号を受け所
定のメモリセルにアクセスする半導体メモリ装置の不良
メモリセルを置換させる冗長機構を起動させる方法であ
って、（a）外部アドレス受けてプログラムされた冗長アド
レスを検知してアドレス一致信号を出力し、（b）該外部アドレスを受けてプログラムされた冗長
アドレスでないことを検知してアドレス不一致信号を出
力し、（c）上記アドレス一致信号と不一致信号の排他的論
理和演算結果の論理信号に応答して冗長行グループを付
勢すると共に不良行グループを無効とし、（d）該外部アドレスに応答して選択された上記冗長
行グループ内の１つの行線を付勢すると共に他の行線を
無効とする、ことを含む前記冗長機構を起動する方法。