JPH1050055A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 書込みデータをブロックライト毎に変更可能
とすることで、より多様なデータを高速に書込めるよう
にする。 【解決手段】 複数のカラムアドレスについてデータの
同時書込みを指示するブロックライトコマンドをデコー
ドするデコード手段（１２）と、このデコード手段のデ
コード結果に基づいて、ブロックライトコマンドが与え
られる毎に外部端子に与えられたデータをメモリセルア
レイへの書込みデータとして取込む入力データ制御手段
（１３，１４）とを設ける。デコード手段のデコード結
果に基づいて、ブロックライトコマンドが与えられる毎
に外部端子に与えられたデータをメモリセルアレイへの
書込みデータとして取込むことで、書込みデータをブロ
ックライト毎に変更可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおけるブロックライト機能の改良技術に
関し、例えば画像メモリに適用して有効な技術に関す
る。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、昭和５９年１１月３０日に株式会社オーム社から発
行された「ＬＳＩハンドブック（第４８６頁〜）」にも
記載されているように、ランダムアクセスが主体であ
り、アクセス毎にロウアドレス、カラムアドレスの読み
込みを順次行うことにより、メモリセルが選択される。
通常のＤＲＡＭはシステムに搭載された状態で、システ
ムクロックに非同期で、リードライト動作が行われる
が、それに対して、システムクロックに同期して動作さ
れる半導体記憶装置として、ＳＤＲＡＭ（シンクロナス
・ダイナミック・ランダム・アクセス・メモリ）があ
る。このＳＤＲＡＭは、クロックに同期してデータ、ア
ドレス、制御信号を入出力できるため、ＤＲＡＭと同様
の大容量メモリをＳＲＡＭに匹敵する高速動作させるこ
とが可能であり、また、選択された１本のワード線に対
して幾つのデータをアクセスするかをバーストレングス
によって指定することによって、内蔵カラムアドレスカ
ウンタで順次カラム系の選択状態を切換えていって複数
個のデータを連続的にリード又はライトできる。

【０００３】このＳＤＲＡＭと同等の機能を有し、さら
に複数のＹアドレス（カラムアドレス）について同時に
書込みを行う機能（ブロックライト機能という）を備え
たものとしてＳＧＲＡＭ（シンクロナス・グラフィック
・ランダム・アクセス・メモリ）がある。このＳＧＲＡ
Ｍにおいては、コンピュータシステムにおける表示画面
のウインドウなどの単純な矩形領域を同色で塗りつぶす
などの描画処理をブロックライト機能により高速に行う
ことができる。

【０００４】一般のブロックライト機能においては、ブ
ロックライト前に、ブロックライトのための書込みデー
タが設定される。このとき、同時書込みのカラム数（ア
ドレス数）は固定的であり、同一のブロックライトサイ
クルにおいては書込みカラム数の変更ができない。

【０００５】尚、ブロックライト機能について記載され
た文献の例としては、「日立メモリＩＣデータブッ
ク（’９５．８）の８Ｍビットシンクロナスグラフィッ
クＲＡＭ（８ＭＳＧＲＡＭ）、ＨＭ５２８３２０６シリ
ーズ」がある。

【０００６】

【発明が解決しようとする課題】一般なブロックライト
機能においては、ブロックライト前に、ブロックライト
のための書込みデータが設定される。このとき、同時書
込みのカラム数は固定的である。しかしながら、本願発
明者の検討によれば、同時に書込めるカラム数が固定さ
れ、また、書込みデータをブロックライト毎に変更でき
ないために、ブロックライトの対象が、表示画面のウイ
ンドウなどの単純な矩形領域に限定されてしまい、複雑
な形状についてはブロックライトができないため、描画
に時間がかかってしまうことが、見いだされた。

【０００７】本発明の目的は、書込みデータをブロック
ライト毎に変更可能とすることで、より多様なデータを
高速に書込めるようにする。

【０００８】本発明の別の目的は、同時に書込み可能な
カラム数の変更を可能とすることで、データ書込み速度
を向上させることにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、複数のカラムアドレスについて
データの同時書込みを指示するブロックライトコマンド
をデコードするデコード手段（３０１）と、このデコー
ド手段のデコード結果に基づいて、ブロックライトコマ
ンドが与えられる毎に外部端子に与えられたデータをメ
モリセルアレイへの書込みデータとして取込む入力デー
タ制御手段（１３，１４）とを設けて半導体記憶装置を
構成する。上記入力データ制御手段（１３，１４）は、
デコード手段のデコード結果に基づいて、ブロックライ
トコマンドが与えられる毎に外部端子に与えられたデー
タをメモリセルアレイへの書込みデータとして取込む。
このことが、書込みデータの内容をブロックライト毎に
変更可能とすることで、より多様なデータの高速書込み
が達成される。

【００１２】また、複数のカラムアドレスについてデー
タの同時書込みにおける書込みカラム数を指示するカラ
ム数設定コマンドをデコードするデコード手段（３０
１）と、このデコード手段のデコード結果に基づいて、
書込みカラム数を制御するカラム数制御手段（２７）と
を設けて半導体記憶装置を構成する。上記カラム数制御
手段は、デコード手段のデコード結果に基づいて、書込
みカラム数を制御する。このことが、同時に書込み可能
なカラム数の変更を可能とすることで、データ書込み速
度の向上を達成する。

【００１３】さらに、表示用の画像データを記憶可能な
画像メモリ（３３０）と、この画像メモリの記憶データ
を出力可能な手段（３７０）とを含んでデータ処理装置
が構成されるとき、上記画像メモリとして上記半導体記
憶装置を適用することができる。

【００１４】

【発明の実施の形態】本発明の理解を容易ならしめるた
めに、ここでこの発明の原理を説明する。

【００１５】図４には本発明にかかる半導体記憶装置の
主要動作タイミングが示される。

【００１６】書込みカラム数設定コマンドＡ（ＳＭＲ
Ｓ）により、ブロックライトで同時に書込まれるカラム
数の設定が行われる。カラム数は、書込みカラム数設定
コマンドＡと同時に外部から与えられるアドレスＮによ
って指定される。例えばアドレスＮとそれによって指定
されるカラム数ｎの関係は、次のように決定することが
できる。

【００１７】すなわち、アドレスＮ＝０によってカラム
数ｎ＝８が指定され、アドレスＮ＝１によってカラム数
ｎ＝１６が指定される。ＡＣＴＶＭはアクティブコマン
ドであり、このアクティブコマンドＡＣＴＶＭによって
ロウアドレスＸが取込まれる。

【００１８】ＮＯＰコマンドは動作に影響しないが、所
定のタイミング調整のために挿入される。ＢＷはブロッ
クライトコマンドであり、このブロックライトコマンド
ＢＷが与えられる毎に入力データのブロックライトが行
われる。例えば第１回目のブロックライトコマンドＢＷ
により入力データＤ１についてブロックライトが行わ
れ、ブロックライトコマンドＢＷ２により入力データＤ
２についてブロックライトが行われる。アドレスＮ＝０
が指定された場合、カラム数ｎ＝８であるから、上記入
力データＤ１についてブロックライトでは、入力データ
Ｄ１は、カラムアドレスＹ０〜Ｙ０＋ｎ−１に対応する
領域に書込まれる。また、入力データＤ２は、カラムア
ドレスＹ０＋ｎ〜Ｙ０＋２ｎ−１に対応する領域に書込
まれる。そのようにブロックライトコマンドＢＷが与え
られる毎に、入力データが取込まれてブロックライトが
行われる。このため、ブロックライトコマンドＢＷを与
える毎に入力データの内容を変えれば、ブロックライト
コマンド毎に、異なる入力データのブロックライトを行
うことができる。また、書込みカラム数設定コマンドＡ
と同時に与えられるアドレスＮによって、同時書込みに
かかるカラム数ｎの指定を行うことができるから、書込
みカラム数設定コマンドＡを与える毎に書込みカラム数
の変更も可能である。ブロックライトコマンド毎に入力
データの内容変更が可能であること、及び書込みカラム
数設定コマンドを与える毎に書込みカラム数変更が可能
であることについては、図５に示される方式を採用する
場合に比べて有利である。

【００１９】すなわち、図５に示される方式では、書込
みデータはＳＭＲＳコマンドとアドレスＡ６＝１、Ａ５
＝０により設定され、このコマンドと同時に与えられた
データＤ１が、ブロックライトコマンドＢＷによって書
込まれる。同時に書込まれるカラム数は固定的であり、
例えばＹ１＝Ｙ０〜Ｙ０＋７、Ｙ２＝Ｙ０＋８〜Ｙ０＋
１５で示されるように、８アドレスとされる。また、ブ
ロックライトコマンドＢＷ入力の際にデータＤ１の内容
変更を行うことはできない。もし、書込みデータの内容
変更を行いたい場合には、再びＳＭＲＳコマンドを発行
する必要があるから、ブロックライトコマンドＢＷの入
力毎に入力データの内容変更が可能な図４の方式に比べ
て時間がかかる。

【００２０】次にこの発明をデータ処理装置の表示系に
適用した場合について具体的に説明する。

【００２１】図２には、本発明にかかるデータ処理装置
の一例であるコンピュータシステムが示される。

【００２２】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１０、Ｒ
ＡＭ（ランダム・アクセス・メモリ）３２０、ＲＯＭ
（リード・オンリ・メモリ）３４０、周辺装置制御部３
５０、表示制御部３６０などが、互いに信号のやり取り
可能に結合され、予め定められたプログラムに従って所
定のデータ処理を行うコンピュータシステムとして構成
される。上記ＣＰＵ３１０は、本システムの論理的中核
とされ、主として、アドレス指定、情報の読出しと書込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。上記ＲＡＭ３２０、及びＲＯ
Ｍ３４０は内部記憶装置として位置付けられている。Ｒ
ＡＭ３２０はメインメモリとされ、ＣＰＵ３１０での計
算や制御に必要なプログラムやデータがロードされる。
ＲＡＭ３４０にはＣＰＵ３１０での計算や制御に必要な
プログラムが読出し専用の状態で格納されている。周辺
装置制御部３５０によって、外部憶装置３８０の動作制
御や、キーボード３９０などからの情報入力制御が行わ
れる。また、表示制御部３６０によって、ＣＲＴディス
プレイ３７０への情報表示制御が行われる。表示制御部
３６０はＣＲＴディスプレイ３７０で表示される画像デ
ータを記憶するための画像メモリ３３０を含む。画像メ
モリ３３０はＳＧＲＡＭとされる。

【００２３】図３には上記画像メモリ３３０の全体的な
構成が示される。

【００２４】図３に示される画像メモリ３３０は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコン基板のような一つの半導体基板に形成
され、メモリバンクＡを構成するメモリアレイ２００Ａ
とメモリバンクＢを構成するメモリアレイ２００Ｂを備
える。それぞれのメモリアレイ２００Ａ，２００Ｂは、
マトリクス配置されたダイナミック型のメモリセルを備
え、図に従えば、同一列に配置されたメモリセルの選択
端子は列毎のワード線（図示せず）に結合され、同一行
に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線（図示せず）に結合される。

【００２５】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
てそれぞれの相補データ線に現れる微小電位差を検出し
て増幅する増幅回路である。それにおけるカラムスイッ
チ回路は、相補データ線を各別に選択して相補共通デー
タ線に導通させるためのスイッチ回路である。カラムス
イッチ回路はカラムデコーダ２０３Ａによるカラムアド
レス信号のデコード結果に従って選択動作される。メモ
リアレイ２００Ｂ側にも同様にロウデコーダ２０１Ｂ，
センスアンプ及びカラム選択回路２０２Ｂ，カラムデコ
ーダ２０３Ｂが設けられる。上記相補共通データ線２０
４は、入出力部２１０を介してデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ１５に接続される。

【００２６】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号は、カラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ２０６は、リフレッシュ動作モードに
おいて、リフレッシュカウンタ２０８から出力されるリ
フレッシュアドレス信号をロウアドレス信号として取り
込む。カラムアドレスバッファ２０５の出力はカラムア
ドレスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は、動作モードに応
じて、上記プリセットデータとしてのカラムアドレス信
号、又はそのカラムアドレス信号を順次インクリメント
した値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて
出力する。

【００２７】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はローイネーブ
ル又は信号反転を意味する）、ロウアドレスストローブ
信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、及びライトイネーブル信号ＷＥ＊、データマスク信
号ＤＱＭ０〜ＤＱＭ３が入力されるようになっている。
このうち、クロックイネーブル信号ＣＫＥ、チップセレ
クト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、ライトイ
ネーブル信号ＷＥ＊、及びデータマスク信号ＤＱＭ０〜
ＤＱＭ３などの外部制御信号と、アドレス入力端子Ａ０
〜Ａ９からの制御データなどが供給され、それら信号の
レベルや変化のタイミングなどに基づいてＳＧＲＡＭの
動作モード及び上記回路ブロックの動作を制御するため
の内部タイミング信号を形成するもので、そのためのコ
ントロールロジック（図示せず）とモードレジスタ３０
０を備える。上記クロック信号ＣＬＫ、クロックイネー
ブル信号ＣＫＥや、チップセレクト信号ＣＳ＊などの各
種制御信号は、ＣＰＵ３１０からシステムバスＢＵＳを
介して伝達される。

【００２８】ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は、
コマンドサイクルを定義するときに有意の信号とされ
る。クロックイネーブル信号ＣＫＥは次のクロック信号
の有効性を指示する信号であり、当該信号ＣＫＥがハイ
レベルであれば次のクロック信号ＣＬＫの立ち上がりエ
ッジが有効とされ、ローレベルのときは無効とされる。
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上
がりエッジに同期するロウアドレスストローブ・バンク
アクティブコマンドサイクルにおける端子Ａ０〜Ａ９の
レベルによって定義される。

【００２９】端子Ａ９からの入力は、上記ロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおい
てバンク選択信号とみなされる。すなわち、Ａ９の入力
がローレベルのときはメモリバンクＡが選択され、ハイ
レベルのときはメモリバンクＢが選択される。メモリバ
ンクの選択制御は、特に制限されないが、選択メモリバ
ンク側のロウデコーダのみの活性化、非選択メモリバン
ク側のカラムスイッチ回路の全非選択、選択メモリバン
ク側のみの入出力部２１０への接続などの処理によって
行うことができる。

【００３０】プリチャージコマンドサイクルにおける端
子Ａ８の入力は相補データ線などに対するプリチャージ
動作の態様を指示し、そのハイレベルはプリチャージの
対象が双方のメモリバンクであることを指示し、そのロ
ーレベルは、Ａ９で指示されている一方のメモリバンク
がプリチャージ対象であることを指示する。上記カラム
アドレス信号は、クロック信号ＣＬＫの立ち上がりエッ
ジに同期するリード又はライトコマンドサイクルにおけ
る端子Ａ０〜Ａ７のレベルによって定義される。そし
て、このようにして定義されたカラムアドレスはバース
トアクセスのスタートアドレスとされる。

【００３１】図１にはＳＧＲＡＭ３３０の主要部の詳細
な構成例が示される。

【００３２】クロックイネーブル信号ＣＫＥ、チップセ
レクト信号ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、カラムアドレスストローブ信号ＣＡＳ＊、ライトイ
ネーブル信号ＷＥ＊、及びデータマスク信号ＤＱＭ０〜
ＤＱＭ３が入力されるようになっている。このうち、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ
＊、ロウアドレスストローブ信号ＲＡＳ＊、カラムアド
レスストローブ信号ＣＡＳ＊、及びライトイネーブル信
号ＷＥ＊、データマスク信号ＤＱＭ０〜ＤＱＭ３などの
信号入力端子を利用してコマンド入力が行われる。

【００３３】ＣＫＥ，ＣＳ＊，ＲＡＳ＊，ＣＡＳ＊，Ｗ
Ｅ＊，ＤＱＭ３〜ＤＱＭ０の組合わせによって与えられ
るコマンドがコマンドデコーダ３０１に与えられると、
このコマンドデコーダ３０１においてコマンド解釈が行
われて、各部の動作制御信号が生成される。コマンドデ
コーダ３０１は、特に制限されないが、入力された各種
コマンドを解釈するためのコマンドデコード部１１と、
ブロックライト動作設定コマンドを解釈するためのブロ
ックライト動作設定コマンドデコード部１２とを含む。
このブロックライト動作設定コマンドデコード部１２に
よるブロックライト動作設定コマンド解釈によってブロ
ックライトカラム数制御信号ＣＮＴ３、入力切換信号Ｃ
ＮＴ４、及び入力切換信号ＣＮＴ５が生成される。ブロ
ックライト動作設定コマンドは、ＳＭＲＳ（スペシャル
モードレジスタセットコマンド）とされ、それとアドレ
スＡ４〜Ａ０の組合わせにより、各種モード指定等が可
能とされる。書込みデータ可変動作モードでは、ブロッ
クライトコマンド毎に、入力データの変更が可能とさ
れ、カラムマスク可変動作モードでは、ブロックライト
コマンド毎にカラムマスクデータの変更が可能とされ
る。

【００３４】カラムデコーダ２０３Ａは、入力されたカ
ラムアドレスをデコードするカラムデコード部２６と、
上記ブロックライト動作設定コマンドデコード部１２か
らのブロックライトカラム数制御信号に基づいて、ブロ
ックライトカラム数を制御するためのブロックライトカ
ラム数制御回路２７とを含む。

【００３５】さらに、上記ブロックライト動作設定コマ
ンドデコード部１２からの入力切換信号ＣＮＴ４に基づ
いて入力データを制御するための入力データ制御回路１
３と、上記ブロックライト動作設定コマンドデコード部
１２からの入力切換信号ＣＮＴ５に基づいて入力データ
を制御するための入力データ制御回路１４が設けられ
る。

【００３６】動作を説明する。

【００３７】例えば８ＭビットＳＧＲＡＭで使用されて
いるＳＭＲＳコマンドの機能を拡張することにより、既
存機能を維持したまま本発明を実施することができる。

【００３８】ＳＭＲＳコマンドコマンドと同時に入力さ
れるアドレスにより、書込みデータ可変モード、カラム
マスク可変モードの選択、及び書込みカラム数の設定が
可能とされる。

【００３９】図６には書込みデータ可変モードのタイミ
ングが示され、図７にはカラムマスク可変モードのタイ
ミングが示され、図８には動作設定とアドレス設定の関
係が示される。

【００４０】先ず、書込みデータ可変モードについて説
明する。

【００４１】図８から明らかなように、ＳＭＲＳコマン
ド発行時のアドレスの特定ビット例えばＡ４が「１」、
Ａ３が「１」の場合に書込みデータ可変モードが設定さ
れる。書込みデータ可変モードでは、ブロックライトコ
マンドＢＷが入力される毎に、ブロックライトの入力デ
ータの取込みが行われるため、入力データの内容をブロ
ックライトコマンドＢＷ毎に変更することができる（図
６参照）。

【００４２】ＳＭＲＳコマンド、及びそのときのアドレ
スＡ４〜Ａ０がブロックライト動作設定コマンドデコー
ド部１２で解釈されることにより、書込みデータ可変モ
ードとするためのブロックライトカラム数制御信号ＣＮ
Ｔ３、入力切換信号ＣＮＴ４，ＣＮＴ５が形成され、そ
れによって書込みカラム数制御、及び入力データ制御が
行われる。

【００４３】書込みカラム数制御は次のように行われ
る。

【００４４】ＳＭＲＳコマンド入力時のアドレスＡ４〜
Ａ０が、「１，１，０，０，０」の場合、書込みデータ
可変モードにおける書込みカラム数は、「２」に設定さ
れる。つまり、ブロックライトコマンドＢＷが与えられ
る毎に入力データＤ１，Ｄ２のブロックライトは、２カ
ラムアドレスについて同時書込みが行われる。また、Ｓ
ＭＲＳコマンド入力時のアドレスＡ４〜Ａ０が、「１，
１，０，０，１」の場合、書込みデータ可変モードにお
ける書込みカラム数は、「４」に設定され、ブロックラ
イトコマンドＢＷが与えられる毎に入力データＤ１，Ｄ
２のブロックライトでは、４カラムアドレスについて同
時書込みが行われる。同様に、ＳＭＲＳコマンド入力時
のアドレスＡ４〜Ａ０の組合わせによって、書込みカラ
ム数が８，１６，３２，６４，１２８，２５６の指定が
可能とされ、それぞれ設定されたカラム数でのデータ同
時書込みが行われる。

【００４５】ブロックライトコマンドＢＷが与えられる
毎に、入力データが取込まれてブロックライトが行われ
るので、ブロックライトコマンドＢＷを与える毎に入力
データの内容を変えれば、ブロックライトコマンド毎
に、異なる入力データのブロックライトを行うことがで
きる。また、ＳＭＲＳコマンドと同時に与えられるアド
レスＮによって、同時書込みにかかるカラム数ｎの指定
を行うことができるから、ＳＭＲＳコマンドを与える毎
に書込みカラム数の変更も可能である。

【００４６】そしてこの書込みデータ可変モードにおい
ては、ＳＭＲＳコマンドが入力される際にカラムマスク
データＭ１の取込みが行われる。カラムマスクデータＭ
１は、画像データの一部についての更新を避けたい場合
などに、カラムアドレスの一部をマスクするのに使用さ
れる。

【００４７】データ転送経路について説明する。

【００４８】カラムマスクデータＭ１は、コマンドＡ
（ＳＭＲＳ）が入力される際に行われる。すなわち、入
力切換信号ＣＮＴ４に基づく入力データ制御回路１３の
信号伝達経路切換えにより、Ｉ／Ｏ０〜Ｉ／Ｏ３１を介
して入力されたカラムマスクデータＭ１は、カラーレジ
スタ２１３に取込まれる。また、入力データＤ１，Ｄ２
はブロックライトコマンドＢＷ実行時に、入力データ制
御回路１３，１４を介してセンスアンプ及びカラム選択
回路２０２Ａ（又は２０２Ｂ）に伝達されて、当該入力
データＤ１，Ｄ２のブロックライトが可能とされる。こ
のとき、カラムマスクデータは、カラーレジスタ２１３
から入力データ制御回路１４を介してカラムデコーダ２
０３Ａ（又は２０３Ｂ）に伝達されて、該当するカラム
アドレスのマスクが行われる。

【００４９】次に、カラムマスク可変モードについて説
明する。

【００５０】図８から明らかなように、ＳＭＲＳコマン
ド発行時のアドレスの特定ビット例えばＡ４が「１」、
Ａ３が「０」の場合にカラムマスク可変モードが設定さ
れる。カラムマスク可変モードでは、ブロックライトの
ためのデータＤ１は、ＳＭＲＳコマンド入力時に取込ま
れ、ブロックライトコマンドＢＷが入力される毎に、カ
ラムマスクデータの取込みが行われるため、ブロックラ
イトコマンドＢＷ毎にカラムマスクデータの内容変更が
可能とされる（図７参照）。

【００５１】ＳＭＲＳコマンド、及びそのときのアドレ
スＡ４〜Ａ０がブロックライト動作設定コマンドデコー
ド部１２で解釈されることにより、カラムマスク可変モ
ードとするためのブロックライトカラム数制御信号ＣＮ
Ｔ３、入力切換信号ＣＮＴ４，ＣＮＴ５が形成され、そ
れによって書込みカラム数制御、及びカラムマスクデー
タ制御が行われる。

【００５２】書込みカラム数制御は、上記書込みデータ
可変モードの場合と同様に行われる。

【００５３】すなわち、ＳＭＲＳコマンド入力時のアド
レスＡ４〜Ａ０が、「１，０，０，０，０」の場合、カ
ラムマスク可変モードにおける書込みカラム数は、
「２」に設定される。つまり、ブロックライトコマンド
ＢＷが与えられる毎にカラムマスクデータＭ１，Ｍ２の
ブロックライトは、２カラムアドレスについて同時書込
みが行われる。また、ＳＭＲＳコマンド入力時のアドレ
スＡ４〜Ａ０が、「１，０，０，０，１」の場合、カラ
ムマスク可変モードにおける書込みカラム数は、「４」
に設定され、ブロックライトコマンドＢＷが与えられる
毎にカラムマスクデータＭ１，Ｍ２のブロックライト
は、４カラムアドレスについて同時書込みが行われる。
同様に、ＳＭＲＳコマンド入力時のアドレスＡ４〜Ａ０
の組合わせによって、書込みカラム数が８，１６，３
２，６４，１２８，２５６の指定が可能とされ、それぞ
れ設定されたカラム数でのデータ同時書込みが行われ
る。

【００５４】データ転送経路について説明する。

【００５５】書込みデータは、ＳＭＲＳコマンド実行時
に、入力制御回路１３を介してカラーレジスタ２１３に
取込まれる。そして、このカラーレジスタ２１３から入
力データ制御回路１４を介してセンスアンプ及びカラム
選択回路２０２Ａ（２０２Ｂ）に伝達されてメモリセル
アレイ２００Ａ（又は２００Ｂ）に書込まれる。

【００５６】一方、カラムマスクデータＭ１，Ｍ２は入
力データ制御回路１３を介してカラムデコーダ２０３Ａ
（又は２０３Ｂ）に伝達されてカラムアドレスのカラム
マスクが行われる。

【００５７】ＳＭＲＳコマンドと同時に入力されるアド
レスＡ４〜Ａ０を「０，０，０，００」とすることで、
カラムマスク可変モードや書込みデータ可変モードを含
む拡張機能を利用しないで、図５に示される方式による
ブロックライトを行うことがもできる。

【００５８】本例では、以下のようにブロックライトの
高速化を図ることができる。

【００５９】図９に示されるように、図５の方式９１で
ブロックライトを行う場合、ブロックライトコマンドＢ
Ｗの入力から次のブロックライトコマンドＢＷ入力まで
に、４０ｎｓ（＝ｔＢＷＣ＋ｔＳＢＷ＝２０＋２０）か
かるのに対して、図６の方式９２では、ＳＭＲＳコマン
ド入力回数が減少されることで、２０ｎｓとなるため２
倍に高速化される。

【００６０】上記の例によれば、以下の作用効果を得る
ことができる。

【００６１】（１）複数のカラムアドレスについてデー
タの同時書込みを指示するブロックライトコマンドをデ
コードするコマンドデコーダ３０１と、このコマンドデ
コーダ３０１のデコード結果に基づいて、ブロックライ
トコマンドが与えられる毎に外部端子（Ｉ／Ｏ０〜Ｉ／
Ｏ３１）に与えられたデータをメモリセルアレイへの書
込みデータとして取込む入力データ制御回路１３，１４
とを設けて半導体記憶装置を構成することにより、デコ
ード部１２のデコード結果に基づいて、ブロックライト
コマンドが与えられる毎に外部端子に与えられたデータ
をメモリセルアレイへの書込みデータとして取込むこと
ができるので、書込みデータをブロックライト毎に変更
可能とすることで、複雑な図形データなど、多様なデー
タの高速書込みを行うことができる。

【００６２】（２）複数のカラムアドレスについてデー
タの同時書込みにおける書込みカラム数を指示するカラ
ム数設定コマンドをデコードするブロックライト動作設
定コマンドデコード部１２と、このデコード部１２のデ
コード結果に基づいて、書込みカラム数を制御するブロ
ックライトカラム数制御回路２０２Ａとを設けて半導体
記憶装置を構成することにより、デコード部１２のデコ
ードに結果づいて、書込みカラム数を制御することがで
きるので、同時に書込み可能なカラム数の変更を可能と
することで、データ書込み速度の向上を図ることができ
る。

【００６３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＧＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、各種半導体記憶装置及びそ
れを含むデータ処理装置に広く適用することができる。
その場合のデータ処理装置は、ＣＲＴディスプレイのよ
うな表示装置を必ずしも備える必要はなく、半導体記憶
装置の記憶データを出力するための手段を備えていれば
良い。

【００６５】本発明は、少なくともブロックライトを行
うことを条件に適用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、複数のカラムアドレスについて
データの同時書込みを指示するブロックライトコマンド
をデコードするデコード手段と、このデコード手段のデ
コード結果に基づいて、ブロックライトコマンドが与え
られる毎に外部端子に与えられたデータをメモリセルア
レイへの書込みデータとして取込む入力データ制御手段
とを設けて半導体記憶装置を構成することにより、デコ
ード手段のデコード結果に基づいて、ブロックライトコ
マンドが与えられる毎に外部端子に与えられたデータを
メモリセルアレイへの書込みデータとして取込むことが
できるので、書込みデータをブロックライト毎に変更可
能とすることで、より多様なデータの高速書込みを行う
ことができる。

【００６８】また、複数のカラムアドレスについてデー
タの同時書込みにおける書込みカラム数を指示するカラ
ム数設定コマンドをデコードするデコード手段と、この
デコード手段のデコード結果に基づいて、書込みカラム
数を制御するカラム数制御手段とを設けて半導体記憶装
置を構成することにより、デコード手段のデコード結果
に基づいて、書込みカラム数を制御することができるの
で、同時に書込み可能なカラム数の変更を可能とするこ
とで、データ書込み速度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＧＲＡＭの主要部の構成例ブロック図である。

【図２】上記ＳＧＲＡＭを含むコンピュータシステムの
全体的な構成例ブロック図である。

【図３】上記ＳＧＲＡＭの全体的な構成例ブロック図で
ある。

【図４】上記ＳＧＲＡＭの主要動作タイミング図であ
る。

【図５】図４に示されるブロックライト方式の比較対象
とされる方式のタイミング図である。

【図６】上記ＳＧＲＡＭにおける書込みデータ可変モー
ドのタイミング図である。

【図７】上記ＳＧＲＡＭにおけるカラムマスク可変モー
ドのタイミング図である。

【図８】上記ＳＧＲＡＭにおける動作設定及びアドレス
設定についての説明図である。

【図９】上記ＳＧＲＡＭの効果説明のためのタイミング
図である。

【符号の説明】

１１ コマンドデコード部 １２ ブロックライト動作設定用コマンドデコード部 １３，１４ 入力データ制御回路 ２６ カラムデコード部 ２７ ブロックライトカラム数制御回路 ２００Ａ，２００Ｂ メモリセルアレイ ２０５ カラムアドレスバッファ ２０６ ロウアドレスバッファ ２０７ カラムアドレスカウンタ ２０８ リフレッシュカウンタ ２０１Ａ，２０１Ｂ ロウデコーダ ２０２Ａ，２０２Ｂ センスアンプ及びカラム選択回路 ２０３Ａ，２０３Ｂ カラムデコーダ ２１０ 入力部 ２１１ 出力部 ２１２ コントローラ ２１３ カラーレジスタ ３００ モードレジスタ ３０１ コマンドデコーダ ３１０ ＣＰＵ ３２０ ＲＡＭ ３３０ 画像メモリ ３４０ ＲＯＭ ３５０ 周辺装置制御部 ３６０ 表示制御部 ３７０ ＣＲＴディスプレイ ３８０ 外部記憶装置 ３９０ キーボード ９１ 図５の方式のタイミング ９２ 図６の方式のタイミング

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部からデータを取込むための外部端子
   と、上記外部端子を介して入力されたデータを記憶可能
   なメモリセルアレイとを含み、複数のカラムアドレスに
   ついてデータの同時書込みを可能とする半導体記憶装置
   において、 上記複数のカラムアドレスについてデータの同時書込み
   を指示するブロックライトコマンドをデコードするデコ
   ード手段と、 上記デコード手段のデコード結果に基づいて、上記ブロ
   ックライトコマンドが与えられる毎に上記外部端子に与
   えられたデータを上記メモリセルアレイへの書込みデー
   タとして取込む入力データ制御手段とを含むことを特徴
   とする半導体記憶装置。
2. 【請求項２】 外部からデータを取込むための外部端子
   と、上記外部端子を介して入力されたデータを記憶可能
   なメモリセルアレイとを含み、複数のカラムアドレスに
   ついてデータの同時書込みを可能とする半導体記憶装置
   において、 複数のカラムアドレスについてデータの同時書込みにお
   ける書込みカラム数を指示するカラム数設定コマンドを
   デコードするデコード手段と、 上記デコード手段のデコード結果に基づいて、上記書込
   みカラム数を制御するカラム数制御手段と、 を含むことを特徴とする半導体記憶装置。
3. 【請求項３】 外部からデータを取込むための外部端子
   と、上記外部端子を介して入力されたデータを記憶可能
   なメモリセルアレイとを含み、複数のカラムアドレスに
   ついてデータの同時書込みを可能とする半導体記憶装置
   において、 複数のカラムアドレスについてデータの同時書込みにお
   ける書込みカラム数を指示するカラム数設定コマンドを
   デコードする第１デコード手段と、 上記第１デコード手段のデコード結果に基づいて、上記
   書込みカラム数を制御するカラム数制御手段と、 上記複数のカラムアドレスについてデータの同時書込み
   を指示するブロックライトコマンドをデコードする第２
   デコード手段と、 上記第２デコード手段のデコード結果に基づいて、上記
   ブロックライトコマンドが与えられる毎に上記外部端子
   に与えられたデータを上記メモリセルアレイへの書込み
   データとして取込む入力データ制御手段と、 を含むことを特徴とする半導体記憶装置。
4. 【請求項４】 画像データを記憶可能な画像メモリと、
   上記画像メモリの記憶データを出力可能な手段とを含む
   データ処理装置において、 上記画像メモリとして、請求項１乃至３のいずれか１項
   記載の半導体記憶装置を適用して成るデータ処理装置。