JPH104321A - 電子装置 - Google Patents
電子装置Info
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- JPH104321A JPH104321A JP8153680A JP15368096A JPH104321A JP H104321 A JPH104321 A JP H104321A JP 8153680 A JP8153680 A JP 8153680A JP 15368096 A JP15368096 A JP 15368096A JP H104321 A JPH104321 A JP H104321A
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- Japan
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- electronic device
- fet
- drain
- antenna
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Abstract
(57)【要約】
【課題】 本来消費電流が下がるはずの無信号送信時に
逆に消費電流が増えるという問題がある。 【解決手段】 無信号送信時に高出力増幅器のＦＥＴの
うち最もアンテナに近い第１のＦＥＴのドレインに流れ
る消費電流（アイドリング電流）をアンテナから送信さ
れる最大電力を第１のＦＥＴのドレインに印加される電
圧で除した値以下にする。 【効果】 低出力電力時の消費電力を低減することがで
きる。
逆に消費電流が増えるという問題がある。 【解決手段】 無信号送信時に高出力増幅器のＦＥＴの
うち最もアンテナに近い第１のＦＥＴのドレインに流れ
る消費電流（アイドリング電流）をアンテナから送信さ
れる最大電力を第１のＦＥＴのドレインに印加される電
圧で除した値以下にする。 【効果】 低出力電力時の消費電力を低減することがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、送信用の高出力
増幅器、アンテナ及びこれを含む半導体装置などに係わ
り、特に消費電力を低減するのに好適な半導体装置に関
する。
増幅器、アンテナ及びこれを含む半導体装置などに係わ
り、特に消費電力を低減するのに好適な半導体装置に関
する。
【０００２】
【従来の技術】図２は携帯電話端末などの電子装置に用
いられるマイクロ波送受信装置を示したものである。こ
の装置は、基地局からの電波を受信する受信部と基地局
に向かって電波を放射する送信部から成っている。アン
テナで受信した電波は低雑音増幅器で増幅された後、移
相器で電波の受信方向に合わせた移相調整が行われる。
次にミクサ部で局部発信器からの信号と混合され、取り
扱いが容易な中間周波数に変換された後、復調される。
一方、送信側では、変調された中間周波数の波はミクサ
部で高い周波数に変換、増幅された後、アンテナから基
地局に向かって放射される。
いられるマイクロ波送受信装置を示したものである。こ
の装置は、基地局からの電波を受信する受信部と基地局
に向かって電波を放射する送信部から成っている。アン
テナで受信した電波は低雑音増幅器で増幅された後、移
相器で電波の受信方向に合わせた移相調整が行われる。
次にミクサ部で局部発信器からの信号と混合され、取り
扱いが容易な中間周波数に変換された後、復調される。
一方、送信側では、変調された中間周波数の波はミクサ
部で高い周波数に変換、増幅された後、アンテナから基
地局に向かって放射される。
【０００３】従来、低消費電力化のために、最大出力電
力時の高効率動作についての研究が盛んに行われてき
た。例えば、國久他、「移動体通信用低電圧ＧａＡｓパ
ワーＭＭＩＣｓ」、１９９５年春季信学全大、Ｃ−９
４、ｐｐ９４で報告されている。
力時の高効率動作についての研究が盛んに行われてき
た。例えば、國久他、「移動体通信用低電圧ＧａＡｓパ
ワーＭＭＩＣｓ」、１９９５年春季信学全大、Ｃ−９
４、ｐｐ９４で報告されている。
【０００４】
【発明が解決しようとする課題】上記従来技術では、低
出力電力時の高効率動作について配慮されていない。す
なわち、上記従来技術の高出力増幅器には、本来消費電
流が下がるはずの無信号送信時に逆に消費電流が増える
という問題があった。ここで、無信号送信時は直流バイ
アス時を意味し、消費電流はアイドリング電流を意味す
る。
出力電力時の高効率動作について配慮されていない。す
なわち、上記従来技術の高出力増幅器には、本来消費電
流が下がるはずの無信号送信時に逆に消費電流が増える
という問題があった。ここで、無信号送信時は直流バイ
アス時を意味し、消費電流はアイドリング電流を意味す
る。
【０００５】
【課題を解決するための手段】本発明に係る電子装置
は、マイクロ波送受装置を有し、このマイクロ波送受装
置は送信用の変調器、送信用の高出力増幅器およびアン
テナを有し、高出力増幅器は一個もしくは複数個の電界
効果トランジスタ（ＦＥＴ）を有し、無信号送信時にＦ
ＥＴのうち最もアンテナに近い第１のＦＥＴのドレイン
に流れる消費電流がアンテナから送信される最大電力を
第１のＦＥＴのドレインに印加される電圧で除した値以
下である。
は、マイクロ波送受装置を有し、このマイクロ波送受装
置は送信用の変調器、送信用の高出力増幅器およびアン
テナを有し、高出力増幅器は一個もしくは複数個の電界
効果トランジスタ（ＦＥＴ）を有し、無信号送信時にＦ
ＥＴのうち最もアンテナに近い第１のＦＥＴのドレイン
に流れる消費電流がアンテナから送信される最大電力を
第１のＦＥＴのドレインに印加される電圧で除した値以
下である。
【０００６】
【発明の実施の形態】図１は、携帯電話端末などの電子
装置に使われる高出力増幅器を構成するＦＥＴのうち最
もアンテナに近い第１のＦＥＴ（一般にパワーＦＥＴと
呼ばれる。）のドレインに流れる消費電流の出力電力依
存性を示したものである。本図に示すように、無信号送
信時に第１のＦＥＴのドレインに流れる消費電流（アイ
ドリング電流）を、最大電力出力時の消費電流よりも必
ず小さく保つためには、アンテナから送信される最大電
力を出すのに最低限必要な消費電流を超えないようにす
ればよい。したがって、アイドリング電流Ｉｄｓ０は次
式で表される。
装置に使われる高出力増幅器を構成するＦＥＴのうち最
もアンテナに近い第１のＦＥＴ（一般にパワーＦＥＴと
呼ばれる。）のドレインに流れる消費電流の出力電力依
存性を示したものである。本図に示すように、無信号送
信時に第１のＦＥＴのドレインに流れる消費電流（アイ
ドリング電流）を、最大電力出力時の消費電流よりも必
ず小さく保つためには、アンテナから送信される最大電
力を出すのに最低限必要な消費電流を超えないようにす
ればよい。したがって、アイドリング電流Ｉｄｓ０は次
式で表される。
【０００７】Ｉｄｓ０≦Ｐａ／Ｖｄｄ Ｐａ：携帯電話端末などの電子装置のアンテナから送信
される最大電力 Ｖｄｄ：第１のＦＥＴのドレインに印加される電圧（電
源電圧） 例えば、移動体通信システムがＰＨＳ（Personal Handy
-phone System）で、Ｌｉイオン電池を１本用い、電池
の電圧が２．７Ｖ以上の場合は、送信最大電力が８０ｍ
Ｗであるから必要となるアイドリング電流は３０ｍＡ以
下となる。同様に、ＰＤＣ（Japanese Personal Digita
l Cellular phones）の場合は、送信最大電力が８００
ｍＷであるから必要となるアイドリング電流は３００ｍ
Ａ以下となる。さらにＣＤＭＡ(Code Division Multipl
e Access)の場合は、送信最大電力が４００ｍＷである
から必要となるアイドリング電流は１５０ｍＡ以下とな
る。
される最大電力 Ｖｄｄ：第１のＦＥＴのドレインに印加される電圧（電
源電圧） 例えば、移動体通信システムがＰＨＳ（Personal Handy
-phone System）で、Ｌｉイオン電池を１本用い、電池
の電圧が２．７Ｖ以上の場合は、送信最大電力が８０ｍ
Ｗであるから必要となるアイドリング電流は３０ｍＡ以
下となる。同様に、ＰＤＣ（Japanese Personal Digita
l Cellular phones）の場合は、送信最大電力が８００
ｍＷであるから必要となるアイドリング電流は３００ｍ
Ａ以下となる。さらにＣＤＭＡ(Code Division Multipl
e Access)の場合は、送信最大電力が４００ｍＷである
から必要となるアイドリング電流は１５０ｍＡ以下とな
る。
【０００８】図３は、高出力増幅器の構成図である。高
出力増幅器は、最もアンテナに近い第１のＦＥＴ（パワ
ーＦＥＴ）、ドライバ用の第２のＦＥＴと、入力側、出
力側およびＦＥＴ間に設けられたインピーダンスの整合
回路から成っている。高出力増幅器の性能は第１のＦＥ
Ｔの性能で決まる。
出力増幅器は、最もアンテナに近い第１のＦＥＴ（パワ
ーＦＥＴ）、ドライバ用の第２のＦＥＴと、入力側、出
力側およびＦＥＴ間に設けられたインピーダンスの整合
回路から成っている。高出力増幅器の性能は第１のＦＥ
Ｔの性能で決まる。
【０００９】図４に、第１のＦＥＴの電極パターンを示
す。図において、１、２、３はそれぞれドレイン、ゲー
ト、ソース電極であり、ゲート電極２はゲート電極パタ
ーン４により電気的に並列に接続され、ゲート用のボン
ディングパッド５に連結されている。図４に示すような
構造は、ゲート電極が櫛歯状であることから櫛型ゲート
ＦＥＴと呼ばれる。この櫛歯構造の採用理由は、同一の
チップ面積に対し、ソースードレイン間の電流をできる
だけ多く流すためである。
す。図において、１、２、３はそれぞれドレイン、ゲー
ト、ソース電極であり、ゲート電極２はゲート電極パタ
ーン４により電気的に並列に接続され、ゲート用のボン
ディングパッド５に連結されている。図４に示すような
構造は、ゲート電極が櫛歯状であることから櫛型ゲート
ＦＥＴと呼ばれる。この櫛歯構造の採用理由は、同一の
チップ面積に対し、ソースードレイン間の電流をできる
だけ多く流すためである。
【００１０】図５は図４のＡ−Ｂ断面図である。半絶縁
性のＧａＡｓ基板１１、各々５０ｎｍの厚さの２層を３
回繰り返した総厚さ３００ｎｍのアンドープの超格子Ａ
ｌyGa1ーyＡｓ／ＧａＡｓバッファ層（ｙ＝０．２８）１
２、厚さ８ｎｍのアンドープＩｎxＧａ1ーxＡｓチャネル
形成層（ｘ＝０．２５）１３、厚さ２ｎｍのアンドープ
ＧａＡｓスペーサ層１４、厚さ１３ｎｍのｎ型ＧａＡｓ
電子供給層１５、厚さ４５ｎｍのアンドープＧａＡｓ高
耐圧化層１６、厚さ１０ｎｍのアンドープＡｌzＧａ1ーz
Ａｓエッチングストッパ層（ｚ＝０．１）１７、厚さ１
６０ｎｍのｎ＋型ＧａＡｓキャップ層１８、ドレイン電
極１、ゲート電極２、ソース電極３から成っている。
性のＧａＡｓ基板１１、各々５０ｎｍの厚さの２層を３
回繰り返した総厚さ３００ｎｍのアンドープの超格子Ａ
ｌyGa1ーyＡｓ／ＧａＡｓバッファ層（ｙ＝０．２８）１
２、厚さ８ｎｍのアンドープＩｎxＧａ1ーxＡｓチャネル
形成層（ｘ＝０．２５）１３、厚さ２ｎｍのアンドープ
ＧａＡｓスペーサ層１４、厚さ１３ｎｍのｎ型ＧａＡｓ
電子供給層１５、厚さ４５ｎｍのアンドープＧａＡｓ高
耐圧化層１６、厚さ１０ｎｍのアンドープＡｌzＧａ1ーz
Ａｓエッチングストッパ層（ｚ＝０．１）１７、厚さ１
６０ｎｍのｎ＋型ＧａＡｓキャップ層１８、ドレイン電
極１、ゲート電極２、ソース電極３から成っている。
【００１１】次に、第１のＦＥＴの動作条件について図
６を用いて説明する。負荷線として、低ドレインコンダ
クタンスの負荷線（図中の本発明の負荷線）を用いる。
これにより、従来の負荷線を用いた場合に比べ、アイド
リング電流をＩｄｓ０ＢからＩｄｓ０に低くすることが
可能となる。低ドレインコンダクタンスの負荷線は、第
１のＦＥＴの出力側の整合回路のインピーダンスを大き
くすることにより得られる。
６を用いて説明する。負荷線として、低ドレインコンダ
クタンスの負荷線（図中の本発明の負荷線）を用いる。
これにより、従来の負荷線を用いた場合に比べ、アイド
リング電流をＩｄｓ０ＢからＩｄｓ０に低くすることが
可能となる。低ドレインコンダクタンスの負荷線は、第
１のＦＥＴの出力側の整合回路のインピーダンスを大き
くすることにより得られる。
【００１２】また、本発明によれば、図７に示すよう
な、上に凸のグラフを得ることが可能であることが新た
に見い出された。すなわち、図７は、１．９ＧＨｚ帯Ｐ
ＨＳ方式の仕様で、第１のＦＥＴを電源（ドレイン）電
圧３Ｖで動作させ、隣接チャンネル（ＰＨＳ方式では６
００ｋＨｚ離調）漏洩電力が−６０ｄＢｃ時のアイドリ
ング電流に対する電力付加効率の測定結果を示したもの
である。ここで、上に凸のグラフは、アイドリング電流
が小さくなったときに電力付加効率が増加する、図中で
□で示される左上がりの直線状のグラフも含むものとす
る。したがって、上に凸のグラフが得られる第１のＦＥ
Ｔを用いることにより、低出力電力時の消費電力が小さ
く（アイドリング電流小）、かつ電池１個当りの総送信
時間が長い（電力付加効率大）電子装置を実現できる。
な、上に凸のグラフを得ることが可能であることが新た
に見い出された。すなわち、図７は、１．９ＧＨｚ帯Ｐ
ＨＳ方式の仕様で、第１のＦＥＴを電源（ドレイン）電
圧３Ｖで動作させ、隣接チャンネル（ＰＨＳ方式では６
００ｋＨｚ離調）漏洩電力が−６０ｄＢｃ時のアイドリ
ング電流に対する電力付加効率の測定結果を示したもの
である。ここで、上に凸のグラフは、アイドリング電流
が小さくなったときに電力付加効率が増加する、図中で
□で示される左上がりの直線状のグラフも含むものとす
る。したがって、上に凸のグラフが得られる第１のＦＥ
Ｔを用いることにより、低出力電力時の消費電力が小さ
く（アイドリング電流小）、かつ電池１個当りの総送信
時間が長い（電力付加効率大）電子装置を実現できる。
【００１３】次に、図７における測定条件を示す。ゲー
ト幅３．６ｍｍの４種類の第１のＦＥＴを用意した。■
は、図５の第１のＦＥＴである。△，□，○は、図５の
第１のＦＥＴよりも相互コンダクタンスｇｍを大きくす
るために、（ａ）ゲート長を短く（０．６→０．３５μ
ｍ）、（ｂ）ゲート電極２からアンドープＩｎxＧａ1ーx
Ａｓチャネル形成層１３までの厚さを 薄く（６
０→５２ｎｍ）、（ｃ）アンドープＩｎxＧａ1ーxＡｓチ
ャネル形成層１３のＩｎ組成比ｘを増やす（０．
２５→０．３５）、ことを加味したもので、具体的に
は△は（ａ）を、□は（ａ）（ｂ）を、○は（ａ）
（ｃ）を採用している。
ト幅３．６ｍｍの４種類の第１のＦＥＴを用意した。■
は、図５の第１のＦＥＴである。△，□，○は、図５の
第１のＦＥＴよりも相互コンダクタンスｇｍを大きくす
るために、（ａ）ゲート長を短く（０．６→０．３５μ
ｍ）、（ｂ）ゲート電極２からアンドープＩｎxＧａ1ーx
Ａｓチャネル形成層１３までの厚さを 薄く（６
０→５２ｎｍ）、（ｃ）アンドープＩｎxＧａ1ーxＡｓチ
ャネル形成層１３のＩｎ組成比ｘを増やす（０．
２５→０．３５）、ことを加味したもので、具体的に
は△は（ａ）を、□は（ａ）（ｂ）を、○は（ａ）
（ｃ）を採用している。
【００１４】ＰＨＳ方式は、他のＰＤＣ方式やＣＤＭＡ
方式に比べて隣接チャンネル漏洩電力に対する要求が厳
しい。したがって、ＰＤＣ方式やＣＤＭＡ方式の場合
は、ＰＨＳ方式よりさらに電力付加効率が大きくなり、
電池１個当りの総送信時間をさらに長くできる。
方式に比べて隣接チャンネル漏洩電力に対する要求が厳
しい。したがって、ＰＤＣ方式やＣＤＭＡ方式の場合
は、ＰＨＳ方式よりさらに電力付加効率が大きくなり、
電池１個当りの総送信時間をさらに長くできる。
【００１５】また、図７の測定に用いた４種類の第１の
ＦＥＴのアイドリング電流が３０ｍＡのときの相互コン
ダクタンスｇｍは、いずれも２７０ｍＳ／ｍｍ以上であ
る。換言すれば、ドレインに流れるゲート幅１ｍｍ当り
の消費電流８．３ｍＡ時の相互コンダクタンスｇｍが７
５ｍＳ／ｍｍ以上である。
ＦＥＴのアイドリング電流が３０ｍＡのときの相互コン
ダクタンスｇｍは、いずれも２７０ｍＳ／ｍｍ以上であ
る。換言すれば、ドレインに流れるゲート幅１ｍｍ当り
の消費電流８．３ｍＡ時の相互コンダクタンスｇｍが７
５ｍＳ／ｍｍ以上である。
【００１６】
【発明の効果】本発明によれば、低出力電力時の消費電
力を低減することができる。
力を低減することができる。
【図１】本発明の一実施例中の第１のＦＥＴ（パワーＦ
ＥＴ）の消費電流の出力電力依存性を示す図である。
ＥＴ）の消費電流の出力電力依存性を示す図である。
【図２】従来例のマイクロ波送受信装置のブロック線図
である。
である。
【図３】本発明の一実施例中の高出力増幅器の構成図で
ある。
ある。
【図４】本発明の一実施例中の第１のＦＥＴ（パワーＦ
ＥＴ）の電極パターン図である。
ＥＴ）の電極パターン図である。
【図５】図４の第１のＦＥＴ（パワーＦＥＴ）の断面構
造図である。
造図である。
【図６】本発明の一実施例中の第１のＦＥＴ（パワーＦ
ＥＴ）の負荷曲線説明図である。
ＥＴ）の負荷曲線説明図である。
【図７】本発明の実施例中の第１のＦＥＴ（パワーＦＥ
Ｔ）の電力付加効率のアイドリング電流依存性を示す図
である。
Ｔ）の電力付加効率のアイドリング電流依存性を示す図
である。
【符号の説明】 １…ドレイン電極、２…ゲート電極、３…ソース電極、
５…ゲート用のボンディングパッド、１１…半絶縁性Ｇ
ａＡｓ基板、１２…アンドープの超格子ＡｌyＧａ1ーyＡ
ｓ／ＧａＡｓバッファ層（ｙ＝０．２８）、１３…アン
ドープＩｎxＧａ1ーxＡｓチャネル形成層（ｘ＝０．２
５）、１４…アンドープＧａＡｓスペーサ層、１５…ｎ
型ＧａＡｓ電子供給層、１６…アンドープＧａＡｓ高耐
圧化層、１７…アンドープＡｌzＧａ1ーzＡｓエッチング
ストッパ層（ｚ＝０．１）、１８…ｎ＋型ＧａＡｓキャ
ップ層。
５…ゲート用のボンディングパッド、１１…半絶縁性Ｇ
ａＡｓ基板、１２…アンドープの超格子ＡｌyＧａ1ーyＡ
ｓ／ＧａＡｓバッファ層（ｙ＝０．２８）、１３…アン
ドープＩｎxＧａ1ーxＡｓチャネル形成層（ｘ＝０．２
５）、１４…アンドープＧａＡｓスペーサ層、１５…ｎ
型ＧａＡｓ電子供給層、１６…アンドープＧａＡｓ高耐
圧化層、１７…アンドープＡｌzＧａ1ーzＡｓエッチング
ストッパ層（ｚ＝０．１）、１８…ｎ＋型ＧａＡｓキャ
ップ層。
Claims (11)
- 【請求項１】マイクロ波送受装置を有する電子装置にお
いて、上記マイクロ波送受装置は送信用の変調器、送信
用の高出力増幅器およびアンテナを有し、上記高出力増
幅器は一個もしくは複数個の電界効果トランジスタ（Ｆ
ＥＴ）を有し、無信号送信時に上記ＦＥＴのうち最もア
ンテナに近い第１のＦＥＴのドレインに流れる消費電流
は上記アンテナから送信される最大電力を上記第１のＦ
ＥＴのドレインに印加される電圧で除した値以下である
ことを特徴とする電子装置。 - 【請求項２】請求項１記載の電子装置において、上記変
調器はＱＰＳＫ変調を行うものであることを特徴とする
電子装置。 - 【請求項３】請求項１記載の電子装置において、上記第
１のＦＥＴは化合物半導体からなることを特徴とする電
子装置。 - 【請求項４】請求項１記載の電子装置において、上記第
１のＦＥＴのゲート長は０．３５μｍ以下であることを
特徴とする電子装置。 - 【請求項５】請求項１記載の電子装置において、上記第
１のＦＥＴのチャネル厚さは６０ｎｍ以下であることを
特徴とする電子装置。 - 【請求項６】請求項１記載の電子装置において、上記第
１のＦＥＴは、ドレインに流れるゲート幅１ｍｍ当りの
消費電流８．３ｍＡ時の相互コンダクタンスが７５ｍＳ
／ｍｍ以上のものであることを特徴とする電子装置。 - 【請求項７】請求項１記載の電子装置において、上記電
子装置は電池駆動であることを特徴とする電子装置。 - 【請求項８】請求項７記載の電子装置において、上記電
池はＬｉイオン電池１本であり、上記変調器は移動体通
信方式の１つであるＰＨＳ用のπ／４シフトＱＰＳＫ変
調を行うものであり、無信号送信時に上記第１のＦＥＴ
のドレインに流れる消費電流は３０ｍＡ以下であること
を特徴とする電子装置。 - 【請求項９】請求項７記載の電子装置において、上記電
池はＬｉイオン電池１本であり、上記変調器は移動体通
信方式の１つであるＰＤＣ用のπ／４シフトＱＰＳＫ変
調を行うものであり、無信号送信時に上記第１のＦＥＴ
のドレインに流れる消費電流は３００ｍＡ以下であるこ
とを特徴とする電子装置。 - 【請求項１０】請求項７記載の電子装置において、上記
電池はＬｉイオン電池１本であり、上記変調器は移動体
通信方式の１つであるＣＤＭＡ用のオフセットＱＰＳＫ
変調を行うものであり、無信号送信時に上記第１のＦＥ
Ｔのドレインに流れる消費電流は１５０ｍＡ以下である
ことを特徴とする電子装置。 - 【請求項１１】請求項１記載の電子装置において、上記
第１のＦＥＴは、アイドリング電流に対する電力付加効
率のグラフが上に凸のものであることを特徴とする電子
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153680A JPH104321A (ja) | 1996-06-14 | 1996-06-14 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153680A JPH104321A (ja) | 1996-06-14 | 1996-06-14 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104321A true JPH104321A (ja) | 1998-01-06 |
Family
ID=15567822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153680A Pending JPH104321A (ja) | 1996-06-14 | 1996-06-14 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100729746B1 (ko) | 2004-06-23 | 2007-06-20 | 한국과학기술원 | 저전력 초광대역 수신기를 위한 저잡음 증폭기 |
-
1996
- 1996-06-14 JP JP8153680A patent/JPH104321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100729746B1 (ko) | 2004-06-23 | 2007-06-20 | 한국과학기술원 | 저전력 초광대역 수신기를 위한 저잡음 증폭기 |
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