JP3178598B2 - 電力増幅器 - Google Patents
電力増幅器Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力増幅器に関
し、更に詳しくは、高利得の性能を有する電力増幅器に
関するものである。
し、更に詳しくは、高利得の性能を有する電力増幅器に
関するものである。
【０００２】
【従来の技術】電力増幅器は、UHFからマイクロ波帯の
信号を用いる移動体通信の携帯電話機のキーデバイスと
して、近年、需要量が急速に増大している。携帯電話機
の電力増幅器は、高利得、高出力電力、高効率、及び低
コストであることが要求され、これに伴い、様々な構成
を有する電力増幅器が開発されている。例えば、電子情
報通信学会論文誌C-1 Vol. J76-C-1 No. 11 pp.422-429
1993年11月やIEICE TRANSACTIONS on ELECTRONICS Vo
l. E78-C, NO. 8, pp. 979-983 AUGUST 1995には、MOS
型電界効果トランジスタ（以下、MOSFETと記載する）の
うち低コストで製造できるSi MOSFETを用いた電力増幅
器のモジュール（図７）が示されている。本明細書でSi
MOSFETとは、MOSFETを構成する半導体基板の材質がシ
リコンであるMOSFETを意味する。後述のGaAs MOSFETも
同様である。以下、図面を参照し、Si MOSFETを電力増
幅素子として有する電力増幅器のモジュールを例に挙
げ、従来の電力増幅器を説明する。
信号を用いる移動体通信の携帯電話機のキーデバイスと
して、近年、需要量が急速に増大している。携帯電話機
の電力増幅器は、高利得、高出力電力、高効率、及び低
コストであることが要求され、これに伴い、様々な構成
を有する電力増幅器が開発されている。例えば、電子情
報通信学会論文誌C-1 Vol. J76-C-1 No. 11 pp.422-429
1993年11月やIEICE TRANSACTIONS on ELECTRONICS Vo
l. E78-C, NO. 8, pp. 979-983 AUGUST 1995には、MOS
型電界効果トランジスタ（以下、MOSFETと記載する）の
うち低コストで製造できるSi MOSFETを用いた電力増幅
器のモジュール（図７）が示されている。本明細書でSi
MOSFETとは、MOSFETを構成する半導体基板の材質がシ
リコンであるMOSFETを意味する。後述のGaAs MOSFETも
同様である。以下、図面を参照し、Si MOSFETを電力増
幅素子として有する電力増幅器のモジュールを例に挙
げ、従来の電力増幅器を説明する。
【０００３】図７に示した上記の電力増幅器１５は、Si
MOSFETであるQ1及びQ2を有するドライバチップ１６
と、パワーMOSFETであるQ3とを備えている。パワーMOSF
ETとは、高出力のMOSFETを意味する。Q1は、ゲート幅3.
75mmで、利得13dB、出力電力13dBmを得ている。Q2は、
ゲート幅7.5mmで、22dBｍの出力電力を得ている。Q3
は、ゲート幅3.2cmで、30dBmの出力電力を得ている。こ
のように30dBの高い利得を得るために、電力増幅器１５
は、Q1からQ3の3つのMOSFETを備えている。すなわち、
電力増幅器１５では、終段で30dBm（1Wに相当）の高い
出力電力を得るために、ゲート幅を順次大きくしたMOSF
ETが多段に接続されている。
MOSFETであるQ1及びQ2を有するドライバチップ１６
と、パワーMOSFETであるQ3とを備えている。パワーMOSF
ETとは、高出力のMOSFETを意味する。Q1は、ゲート幅3.
75mmで、利得13dB、出力電力13dBmを得ている。Q2は、
ゲート幅7.5mmで、22dBｍの出力電力を得ている。Q3
は、ゲート幅3.2cmで、30dBmの出力電力を得ている。こ
のように30dBの高い利得を得るために、電力増幅器１５
は、Q1からQ3の3つのMOSFETを備えている。すなわち、
電力増幅器１５では、終段で30dBm（1Wに相当）の高い
出力電力を得るために、ゲート幅を順次大きくしたMOSF
ETが多段に接続されている。
【０００４】
【発明が解決しようとする課題】上述のような従来のSi
MOSFETは、ガリウム砒素（以下、GaAsと記載する）を
用いたMESFETに比べ低コストで製造できることから、近
年、高電力増幅器のデバイスとして注目を集めている。
ところで、Si MOSFETのゲート幅当たりの出力電力は、G
aAs MOSFETのゲート幅当たりのの出力電力に比べて小さ
いため、同じ出力電力を得るのに必要なゲート幅は、Si
MOSFETのほうがGaAs MOSFETに比べて大きい。一方、ゲ
ート幅が増加すると、デバイスの入出力インピーダンス
が低下するので、スタブの抵抗を大きくする必要があ
り、このため、入力整合回路及び出力整合回路の損失が
増加する。入力整合回路及び出力整合回路は、デバイス
の利得や出力電力を大きくするように入出力インピーダ
ンスを調整する回路であり、通常、利得や出力電力が最
大になるように調整される。以下、入力整合回路及び出
力整合回路の損失が増加することを図を用い、例を挙げ
て詳しく説明する。図８は、従来の電力増幅回路の一例
の回路図である。図８に示した電力増幅回路１７は、入
力整合回路２０と、入力整合回路２０の出力端にゲート
電極が接続されたｎ型のMOSFET（ｎ-MOSFET）１８と、
ｎ-MOSFET１８のドレイン電極に入力端が接続された出
力整合回路２２とを備え、ｎ-MOSFET１８のソース電極
は接地されている。また、電力増幅回路１７は、入力整
合回路２０とゲート電極と結ぶラインに分岐して接続さ
れたコイル２３と、コイル２３の端部に接続され、陰極
が接地された直流電池２４とを備えている。更に、電力
増幅器１７は、ドレイン電極と出力整合回路２２とを結
ぶラインに分岐して接続されたコイル２５と、コイル２
５の端部に接続され、陰極が接地された直流電池２６と
を備えている。
MOSFETは、ガリウム砒素（以下、GaAsと記載する）を
用いたMESFETに比べ低コストで製造できることから、近
年、高電力増幅器のデバイスとして注目を集めている。
ところで、Si MOSFETのゲート幅当たりの出力電力は、G
aAs MOSFETのゲート幅当たりのの出力電力に比べて小さ
いため、同じ出力電力を得るのに必要なゲート幅は、Si
MOSFETのほうがGaAs MOSFETに比べて大きい。一方、ゲ
ート幅が増加すると、デバイスの入出力インピーダンス
が低下するので、スタブの抵抗を大きくする必要があ
り、このため、入力整合回路及び出力整合回路の損失が
増加する。入力整合回路及び出力整合回路は、デバイス
の利得や出力電力を大きくするように入出力インピーダ
ンスを調整する回路であり、通常、利得や出力電力が最
大になるように調整される。以下、入力整合回路及び出
力整合回路の損失が増加することを図を用い、例を挙げ
て詳しく説明する。図８は、従来の電力増幅回路の一例
の回路図である。図８に示した電力増幅回路１７は、入
力整合回路２０と、入力整合回路２０の出力端にゲート
電極が接続されたｎ型のMOSFET（ｎ-MOSFET）１８と、
ｎ-MOSFET１８のドレイン電極に入力端が接続された出
力整合回路２２とを備え、ｎ-MOSFET１８のソース電極
は接地されている。また、電力増幅回路１７は、入力整
合回路２０とゲート電極と結ぶラインに分岐して接続さ
れたコイル２３と、コイル２３の端部に接続され、陰極
が接地された直流電池２４とを備えている。更に、電力
増幅器１７は、ドレイン電極と出力整合回路２２とを結
ぶラインに分岐して接続されたコイル２５と、コイル２
５の端部に接続され、陰極が接地された直流電池２６と
を備えている。
【０００５】両整合回路は、通常、金(Au)製の50Ωのス
タブで構成されるが、この抵抗と表皮効果により損失が
発生する。図９は、Si MOSFETの全ゲート幅に対する線
形利得、電力利得、及び、電力付加効率の依存性を示す
グラフ図である。ゲート幅が60mm以上になると線形利
得、電力利得、及び、電力付加効率が徐々に低下するこ
とが判る。図１０は、整合回路で生じる、全ゲート幅に
対する電力利得の損失量、及び、全ゲート幅に対する電
力付加効率の損失割合を示すグラフ図である。ゲート幅
が60mm以上では整合回路の電力利得の損失量が増大する
ため、電力付加効率が低下する。上記課題に対する対策
として、特開昭６２−１８５３５８に、マイクロ波モノ
リシック集積回路からなる半導体装置の特性インピーダ
ンスの設定を工夫した例が記載されているが、更に別の
解決策が種々の理由により要望されている。以上のよう
な事情に照らして、本発明の目的は、高利得の性能を有
して電力付加効率が高い電力増幅器を提供することであ
る。
タブで構成されるが、この抵抗と表皮効果により損失が
発生する。図９は、Si MOSFETの全ゲート幅に対する線
形利得、電力利得、及び、電力付加効率の依存性を示す
グラフ図である。ゲート幅が60mm以上になると線形利
得、電力利得、及び、電力付加効率が徐々に低下するこ
とが判る。図１０は、整合回路で生じる、全ゲート幅に
対する電力利得の損失量、及び、全ゲート幅に対する電
力付加効率の損失割合を示すグラフ図である。ゲート幅
が60mm以上では整合回路の電力利得の損失量が増大する
ため、電力付加効率が低下する。上記課題に対する対策
として、特開昭６２−１８５３５８に、マイクロ波モノ
リシック集積回路からなる半導体装置の特性インピーダ
ンスの設定を工夫した例が記載されているが、更に別の
解決策が種々の理由により要望されている。以上のよう
な事情に照らして、本発明の目的は、高利得の性能を有
して電力付加効率が高い電力増幅器を提供することであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１発明の電力増幅器は、複数個のＭ
ＯＳ型電界効果トランジスタをカスケード接続してなる
電力増幅器において、一のＭＯＳ型電界効果トランジス
タのゲート絶縁膜は、その前段のＭＯＳ型電界効果トラ
ンジスタのゲート絶縁膜に比べて厚いことを特徴として
いる。
に、本発明に係る第１発明の電力増幅器は、複数個のＭ
ＯＳ型電界効果トランジスタをカスケード接続してなる
電力増幅器において、一のＭＯＳ型電界効果トランジス
タのゲート絶縁膜は、その前段のＭＯＳ型電界効果トラ
ンジスタのゲート絶縁膜に比べて厚いことを特徴として
いる。
【０００７】カスケード接続とは、一のＭＯＳ型電界効
果トランジスタのドレイン電極又はソース電極を、整合
回路を介して次段のＭＯＳ型電界効果トランジスタのゲ
ート電極に接続する接続形式を言う。好適には、一のＭ
ＯＳ型電界効果トランジスタのゲート絶縁膜は、その前
段のＭＯＳ型電界効果トランジスタのゲート絶縁膜に比
べて少なくとも２倍厚い。
果トランジスタのドレイン電極又はソース電極を、整合
回路を介して次段のＭＯＳ型電界効果トランジスタのゲ
ート電極に接続する接続形式を言う。好適には、一のＭ
ＯＳ型電界効果トランジスタのゲート絶縁膜は、その前
段のＭＯＳ型電界効果トランジスタのゲート絶縁膜に比
べて少なくとも２倍厚い。
【０００８】また、本発明に係る第２発明の電力増幅器
は、ＭＯＳ型電界効果トランジスタを電力増幅素子とし
て有する電力増幅回路をカスケード接続してなる電力増
幅器において、一の電力増幅回路のＭＯＳ型電界効果ト
ランジスタのゲート絶縁膜は、その前段の電力増幅回路
のＭＯＳ型電界効果トランジスタのゲート絶縁膜に比べ
て厚いことを特徴としている。好適には、一の電力増幅
回路のＭＯＳ型電界効果トランジスタのゲート絶縁膜
は、その前段の電力増幅回路のＭＯＳ型電界効果トラン
ジスタのゲート絶縁膜に比べて少なくとも２倍厚い。電
力増幅回路は、第１発明の電力増幅器で構成されていて
もよい。
は、ＭＯＳ型電界効果トランジスタを電力増幅素子とし
て有する電力増幅回路をカスケード接続してなる電力増
幅器において、一の電力増幅回路のＭＯＳ型電界効果ト
ランジスタのゲート絶縁膜は、その前段の電力増幅回路
のＭＯＳ型電界効果トランジスタのゲート絶縁膜に比べ
て厚いことを特徴としている。好適には、一の電力増幅
回路のＭＯＳ型電界効果トランジスタのゲート絶縁膜
は、その前段の電力増幅回路のＭＯＳ型電界効果トラン
ジスタのゲート絶縁膜に比べて少なくとも２倍厚い。電
力増幅回路は、第１発明の電力増幅器で構成されていて
もよい。
【０００９】第１、第２発明では、ＭＯＳ型電解効果ト
ランジスタの半導体基板の材質は、、例えば単結晶シリ
コン、又は、化合物半導体である。化合物半導体として
は、例えばガリウム砒素やインジウムリンである。
ランジスタの半導体基板の材質は、、例えば単結晶シリ
コン、又は、化合物半導体である。化合物半導体として
は、例えばガリウム砒素やインジウムリンである。
【００１０】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。本実施形態例でMOSFETとして説明する
Q1及びQ2は、従来の技術で説明したQ1及びQ2に比べ、ゲ
ート酸化膜の厚さが異なる。実施形態例１ 本実施形態例は、本発明の一実施形態例である。図１
は、本実施形態例の電力増幅器のブロック図であり、図
２は、図１に示した電力増幅器の回路図である。本実施
形態例の電力増幅器は、Si MOSFETで構成された電力増
幅回路を2段に接続した電力増幅器であって、接続形式
の基本は、図８に示した電力増幅回路１７をカスケード
接続する形式である。本実施形態例の電力増幅器は、ド
ライバー段の電力増幅回路を構成するMOSFETであるQ1
と、終段の電力増幅回路を構成するMOSFETであるQ2と、
Q1の入力整合回路１と、Q2の出力整合回路３と、Q1−Q2
間に接続され、Q1の出力整合回路及びQ2の入力整合回路
を有する整合回路２とを備えている。Q2のゲート酸化膜
の厚さは、Q1のゲート酸化膜よりも厚い。例えばQ1のゲ
ート酸化膜の厚さは1.0×10-8 mであり、Q2のゲート酸
化膜の厚さは8×10-8 mである。各MOSFETのゲート幅
は、例えばQ1（ドライバ段）では5 mm、Q2（終段）では
20mmであるなど順次大きくされ、大きな出力電力が得ら
れる。
図面を参照して、本発明の実施の形態を具体的かつより
詳細に説明する。本実施形態例でMOSFETとして説明する
Q1及びQ2は、従来の技術で説明したQ1及びQ2に比べ、ゲ
ート酸化膜の厚さが異なる。実施形態例１ 本実施形態例は、本発明の一実施形態例である。図１
は、本実施形態例の電力増幅器のブロック図であり、図
２は、図１に示した電力増幅器の回路図である。本実施
形態例の電力増幅器は、Si MOSFETで構成された電力増
幅回路を2段に接続した電力増幅器であって、接続形式
の基本は、図８に示した電力増幅回路１７をカスケード
接続する形式である。本実施形態例の電力増幅器は、ド
ライバー段の電力増幅回路を構成するMOSFETであるQ1
と、終段の電力増幅回路を構成するMOSFETであるQ2と、
Q1の入力整合回路１と、Q2の出力整合回路３と、Q1−Q2
間に接続され、Q1の出力整合回路及びQ2の入力整合回路
を有する整合回路２とを備えている。Q2のゲート酸化膜
の厚さは、Q1のゲート酸化膜よりも厚い。例えばQ1のゲ
ート酸化膜の厚さは1.0×10-8 mであり、Q2のゲート酸
化膜の厚さは8×10-8 mである。各MOSFETのゲート幅
は、例えばQ1（ドライバ段）では5 mm、Q2（終段）では
20mmであるなど順次大きくされ、大きな出力電力が得ら
れる。
【００１１】図３は、Q2のスミスチャートであり、図４
は、ゲート酸化膜の厚さがQ1と同じ1.0×10-8 m で、ゲ
ート幅がQ2と同じ20 mmである比較用のMOSFETのスミス
チャートである。図３及び図４では、周波数は100 MHz
から2.1 GHzの範囲内であり、S11が入力インピーダン
ス、S22が出力インピーダンスをそれぞれ示している。
図３と図４とを比較して判るように、ゲート酸化膜の厚
さが8×10-8 mである厚いMOSFET、すなわちQ2では、入
力及び出力の両者についてインピーダンスが全周波数範
囲にわたり高くなっている（図３）。具体的に説明する
と、ゲート酸化膜の厚さが1×10-8 mであるMOSFETの1 G
Hzにおける入力インピーダンス及び出力インピーダンス
は、それぞれ1.35Ω−ｊ4.70Ω、及び、1.09Ω−ｊ4.12
Ωであり、ゲート酸化膜の厚さを8×10-8 mと厚くする
ことによって、入力インピーダンス及び出力インピーダ
ンスは、それぞれ4.21Ω−ｊ8.17Ω、及び、1.75Ω−ｊ
3.23Ωになり、高くなる。従って、ゲート酸化膜の厚さ
を厚くすることによって、ゲート幅の増加によるMOSFET
の入力インピーダンス及び出力インピーダンスの低下を
低減でき、引いては整合回路の損失を押さえることが可
能になる。
は、ゲート酸化膜の厚さがQ1と同じ1.0×10-8 m で、ゲ
ート幅がQ2と同じ20 mmである比較用のMOSFETのスミス
チャートである。図３及び図４では、周波数は100 MHz
から2.1 GHzの範囲内であり、S11が入力インピーダン
ス、S22が出力インピーダンスをそれぞれ示している。
図３と図４とを比較して判るように、ゲート酸化膜の厚
さが8×10-8 mである厚いMOSFET、すなわちQ2では、入
力及び出力の両者についてインピーダンスが全周波数範
囲にわたり高くなっている（図３）。具体的に説明する
と、ゲート酸化膜の厚さが1×10-8 mであるMOSFETの1 G
Hzにおける入力インピーダンス及び出力インピーダンス
は、それぞれ1.35Ω−ｊ4.70Ω、及び、1.09Ω−ｊ4.12
Ωであり、ゲート酸化膜の厚さを8×10-8 mと厚くする
ことによって、入力インピーダンス及び出力インピーダ
ンスは、それぞれ4.21Ω−ｊ8.17Ω、及び、1.75Ω−ｊ
3.23Ωになり、高くなる。従って、ゲート酸化膜の厚さ
を厚くすることによって、ゲート幅の増加によるMOSFET
の入力インピーダンス及び出力インピーダンスの低下を
低減でき、引いては整合回路の損失を押さえることが可
能になる。
【００１２】本実施形態例では、ゲート酸化膜の厚いMO
SFETを用いた増幅器を終段に用いることにより整合回路
の損失を低減でき、２段接続された電力増幅器は、高利
得、高出力電力、及び、高電力付加効率の性能を有す
る。また、本実施形態例では２段に接続された電力増幅
器を示したが、３段以上の多段に接続された電力増幅器
であっても、後段の増幅器のゲート酸化膜厚を前段に比
べて厚くすることにより、同様の効果を奏することがで
きる。尚、本実施形態例では、増幅器を構成するパワー
デバイスとしてSi MOSFETを例に挙げたが、増幅器を構
成するパワーデバイスが、例えばゲート絶縁膜の材質と
してＧａ2Ｏ3・Ｇｄ2Ｏ3・ＡｓやＧａ2Ｏ3が用いられた
GaAs MOSFETであっても、後段のゲート絶縁膜厚を前段
に比べて厚くすることにより、同様に、高利得、高出力
電力、及び、高電力付加効率の性能を有する電力増幅器
を実現できる。ゲート絶縁膜の材質がＳｉＯ2や燐ガラ
ス（ＰＳＧ膜）であって、半導体基板の材質がインジウ
ムリンであるMOSFETであっても同様である。
SFETを用いた増幅器を終段に用いることにより整合回路
の損失を低減でき、２段接続された電力増幅器は、高利
得、高出力電力、及び、高電力付加効率の性能を有す
る。また、本実施形態例では２段に接続された電力増幅
器を示したが、３段以上の多段に接続された電力増幅器
であっても、後段の増幅器のゲート酸化膜厚を前段に比
べて厚くすることにより、同様の効果を奏することがで
きる。尚、本実施形態例では、増幅器を構成するパワー
デバイスとしてSi MOSFETを例に挙げたが、増幅器を構
成するパワーデバイスが、例えばゲート絶縁膜の材質と
してＧａ2Ｏ3・Ｇｄ2Ｏ3・ＡｓやＧａ2Ｏ3が用いられた
GaAs MOSFETであっても、後段のゲート絶縁膜厚を前段
に比べて厚くすることにより、同様に、高利得、高出力
電力、及び、高電力付加効率の性能を有する電力増幅器
を実現できる。ゲート絶縁膜の材質がＳｉＯ2や燐ガラ
ス（ＰＳＧ膜）であって、半導体基板の材質がインジウ
ムリンであるMOSFETであっても同様である。
【００１３】実施形態例２ 本実施形態例は、本発明の一実施形態例であり、ゲート
幅が互いに異なる２つのパワーMOSFETを用いた2段構成
の電力増幅器の例である。図５は、本実施形態例の電力
増幅器モジュールの断面図である。セラミック基板１１
の上には、各パワーMOSFETの入力と出力の整合回路が、
Auの薄膜を用いたスタブで形成されている。また、セラ
ミック基板１１の上に、ゲート幅5 mmのMOSFET（Q1）と
ゲート幅20 mm のMOSFET（Q2）とが、チップ表面をセラ
ミック基板に向けて、すなわち裏面を上面にして、バン
プ１０により接合されて実装されている。ここで、ゲー
ト幅5 mmのMOSFET（Q1）はドライバー段の増幅器とし
て、ゲート幅２０ｍｍのMOSFET（Q2）は終段の増幅器と
して、それぞれ設けられている。Q2のゲート絶縁膜の厚
さは８．０×１０-8 mであり、Q１のゲート酸化膜の厚
さ２．０×１０-8 ｍよりも厚い。
幅が互いに異なる２つのパワーMOSFETを用いた2段構成
の電力増幅器の例である。図５は、本実施形態例の電力
増幅器モジュールの断面図である。セラミック基板１１
の上には、各パワーMOSFETの入力と出力の整合回路が、
Auの薄膜を用いたスタブで形成されている。また、セラ
ミック基板１１の上に、ゲート幅5 mmのMOSFET（Q1）と
ゲート幅20 mm のMOSFET（Q2）とが、チップ表面をセラ
ミック基板に向けて、すなわち裏面を上面にして、バン
プ１０により接合されて実装されている。ここで、ゲー
ト幅5 mmのMOSFET（Q1）はドライバー段の増幅器とし
て、ゲート幅２０ｍｍのMOSFET（Q2）は終段の増幅器と
して、それぞれ設けられている。Q2のゲート絶縁膜の厚
さは８．０×１０-8 mであり、Q１のゲート酸化膜の厚
さ２．０×１０-8 ｍよりも厚い。
【００１４】本実施形態例では、後段の増幅器を構成す
るMOSFET（Q2）として、Q1に比べて厚いゲート絶縁膜を
有するMOSFETを用いている。従って、Q1と同じゲート絶
縁膜厚及びゲート幅（２０ｍｍ）を有するMOSFETをQ2に
用いた場合に比べ、Q2の入力インピーダンス及び出力イ
ンピーダンスは大きく、引いてはセラミック基板上にＡ
ｕのスタブで構成したQ2の入力や出力の整合回路の損失
を低減できる。よって、高い利得、高い出力電力、及
び、高い電力付加効率を有する電力増幅器が実現され
る。また、実施形態例１と同様、３段以上の多段に接続
された電力増幅器であっても、後段の増幅器のゲート酸
化膜厚を前段に比べて厚くすることにより、同様の効果
を奏することができる。尚、本実施形態例では、増幅器
を構成するパワーデバイスとしてSi MOSFETを例に挙げ
たが、増幅器を構成するパワーデバイスが、例えばゲー
ト絶縁膜の材質としてＧａ2Ｏ3・Ｇｄ2Ｏ3・ＡｓやＧａ
2Ｏ3が用いられたGaAs MOSFETであっても、後段のゲー
ト絶縁膜厚を前段に比べて厚くすることにより、同様
に、高利得、高出力電力、及び、高電力付加効率の性能
を有する電力増幅器を実現できる。ゲート絶縁膜の材質
がＳｉＯ2や燐ガラス（ＰＳＧ膜）であって、半導体基
板の材質がインジウムリンであるMOSFETであっても同様
である。
るMOSFET（Q2）として、Q1に比べて厚いゲート絶縁膜を
有するMOSFETを用いている。従って、Q1と同じゲート絶
縁膜厚及びゲート幅（２０ｍｍ）を有するMOSFETをQ2に
用いた場合に比べ、Q2の入力インピーダンス及び出力イ
ンピーダンスは大きく、引いてはセラミック基板上にＡ
ｕのスタブで構成したQ2の入力や出力の整合回路の損失
を低減できる。よって、高い利得、高い出力電力、及
び、高い電力付加効率を有する電力増幅器が実現され
る。また、実施形態例１と同様、３段以上の多段に接続
された電力増幅器であっても、後段の増幅器のゲート酸
化膜厚を前段に比べて厚くすることにより、同様の効果
を奏することができる。尚、本実施形態例では、増幅器
を構成するパワーデバイスとしてSi MOSFETを例に挙げ
たが、増幅器を構成するパワーデバイスが、例えばゲー
ト絶縁膜の材質としてＧａ2Ｏ3・Ｇｄ2Ｏ3・ＡｓやＧａ
2Ｏ3が用いられたGaAs MOSFETであっても、後段のゲー
ト絶縁膜厚を前段に比べて厚くすることにより、同様
に、高利得、高出力電力、及び、高電力付加効率の性能
を有する電力増幅器を実現できる。ゲート絶縁膜の材質
がＳｉＯ2や燐ガラス（ＰＳＧ膜）であって、半導体基
板の材質がインジウムリンであるMOSFETであっても同様
である。
【００１５】実施形態例３ 本実施形態例は、本発明の一実施形態例であり、ゲート
幅が互いに異なる２つのパワーMOSFETを用いた2段構成
の電力増幅器の例である。本実施形態例の電力増幅器２
２は、モノリシックマイクロ波集積回路（以後ＭＭＩＣ
と言う）を有する。図６は、本実施形態例の電力増幅器
のＭＭＩＣを構成する素子の側面断面図である。ゲート
幅５ｍｍでゲート酸化膜（ＳｉＯ2）４の厚さが2.0×10
-8 m のMOSFET（Q1）と、ゲート幅２０mmでゲート酸化
膜（ＳｉＯ2）５の厚さが5.0×10- 8 mのMOSFET（Q2）と
が、Ｓｉ基板上に形成されており、Q1及びQ2は、それぞ
れ、ドライバー段及び終段のパワーデバイスである。Q1
のゲートには、配線膜で形成したスパイラルインダクタ
と容量によってQ1の入力整合回路がＳｉ上に形成されて
おり、Q1のドレインとQ2のゲートとの間には、同様に、
スパイラルインダクタと容量によってQ1の出力整合回路
とQ2の入力整合回路とが形成されている。更に、Q2のド
レインにはQ2の同様に出力整合回路がＳｉ基板上に形成
されており、各Q1とQ2のソース電極６はアースに、ゲー
ト電極７やドレイン電極８はＳｉ基板１２の上にスパイ
ラルインダクタや容量や抵抗体で形成したバイアス回路
を介して電源に、それぞれ接続されており、２段の電力
増幅器がＳｉ基板上に構成されている。
幅が互いに異なる２つのパワーMOSFETを用いた2段構成
の電力増幅器の例である。本実施形態例の電力増幅器２
２は、モノリシックマイクロ波集積回路（以後ＭＭＩＣ
と言う）を有する。図６は、本実施形態例の電力増幅器
のＭＭＩＣを構成する素子の側面断面図である。ゲート
幅５ｍｍでゲート酸化膜（ＳｉＯ2）４の厚さが2.0×10
-8 m のMOSFET（Q1）と、ゲート幅２０mmでゲート酸化
膜（ＳｉＯ2）５の厚さが5.0×10- 8 mのMOSFET（Q2）と
が、Ｓｉ基板上に形成されており、Q1及びQ2は、それぞ
れ、ドライバー段及び終段のパワーデバイスである。Q1
のゲートには、配線膜で形成したスパイラルインダクタ
と容量によってQ1の入力整合回路がＳｉ上に形成されて
おり、Q1のドレインとQ2のゲートとの間には、同様に、
スパイラルインダクタと容量によってQ1の出力整合回路
とQ2の入力整合回路とが形成されている。更に、Q2のド
レインにはQ2の同様に出力整合回路がＳｉ基板上に形成
されており、各Q1とQ2のソース電極６はアースに、ゲー
ト電極７やドレイン電極８はＳｉ基板１２の上にスパイ
ラルインダクタや容量や抵抗体で形成したバイアス回路
を介して電源に、それぞれ接続されており、２段の電力
増幅器がＳｉ基板上に構成されている。
【００１６】本実施形態例では、同一Ｓｉ基板上に、ゲ
ート酸化膜厚の互いに異なる２つ以上のMOSFETを形成し
ており、終段のパワーデバイスを構成するMOSFET（Q2）
のゲート酸化膜は、前段のパワーデバイスを構成するMO
SFET（Q1）に比べて厚い。これにより、Q2の入力インピ
ーダンス及び出力インピーダンスは、Q1と同じ酸化膜厚
で同じゲート幅を有するMOSFETに比べて大きくなり、Ｓ
ｉ基板上に形成したQ2の入力や出力の整合回路の損失を
低減することが可能になる。従って、高い利得、高い出
力電力、及び、高い電力付加効率を有する電力増幅器の
ＭＭＩＣを実現できる。Q1、Q2の入力整合回路や出力整
合回路の一部をＳｉのチップの外で構成しても良い。
尚、本実施形態例では、電力増幅器２２のＭＭＩＣを構
成するパワーデバイスとしてSi MOSFETを例に挙げて説
明したが、増幅器を構成するパワーデバイスが、例えば
ゲート絶縁膜の材質としてＧａ2Ｏ3・Ｇｄ2Ｏ3・Ａｓや
Ｇａ2Ｏ3が用いられたGaAs MOSFETであっても、後段の
ゲート絶縁膜厚を前段に比べて厚くすることにより、同
様に、高利得、高出力電力、及び、高電力付加効率の性
能を有する電力増幅器のＭＭＩＣを実現できる。ゲート
絶縁膜の材質がＳｉＯ2や燐ガラス（ＰＳＧ膜）であっ
て、半導体基板の材質がインジウムリンであるMOSFETで
あっても同様である。
ート酸化膜厚の互いに異なる２つ以上のMOSFETを形成し
ており、終段のパワーデバイスを構成するMOSFET（Q2）
のゲート酸化膜は、前段のパワーデバイスを構成するMO
SFET（Q1）に比べて厚い。これにより、Q2の入力インピ
ーダンス及び出力インピーダンスは、Q1と同じ酸化膜厚
で同じゲート幅を有するMOSFETに比べて大きくなり、Ｓ
ｉ基板上に形成したQ2の入力や出力の整合回路の損失を
低減することが可能になる。従って、高い利得、高い出
力電力、及び、高い電力付加効率を有する電力増幅器の
ＭＭＩＣを実現できる。Q1、Q2の入力整合回路や出力整
合回路の一部をＳｉのチップの外で構成しても良い。
尚、本実施形態例では、電力増幅器２２のＭＭＩＣを構
成するパワーデバイスとしてSi MOSFETを例に挙げて説
明したが、増幅器を構成するパワーデバイスが、例えば
ゲート絶縁膜の材質としてＧａ2Ｏ3・Ｇｄ2Ｏ3・Ａｓや
Ｇａ2Ｏ3が用いられたGaAs MOSFETであっても、後段の
ゲート絶縁膜厚を前段に比べて厚くすることにより、同
様に、高利得、高出力電力、及び、高電力付加効率の性
能を有する電力増幅器のＭＭＩＣを実現できる。ゲート
絶縁膜の材質がＳｉＯ2や燐ガラス（ＰＳＧ膜）であっ
て、半導体基板の材質がインジウムリンであるMOSFETで
あっても同様である。
【００１７】
【発明の効果】第１発明によれば、後段の増幅器の電界
効果トランジスタのゲート絶縁膜の膜厚が、前段の増幅
器の電界効果トランジスタのゲート絶縁膜よりも厚い。
これにより、終段のMOSFETのゲート幅を大きくすること
による入力インピーダンス及び出力インピダンスの低下
量を低減でき、入力や出力の整合回路の損失を低減させ
ることが可能になる。よって、高い利得、高い出力電
力、及び、高い電力付加効率を有する電力増幅器が実現
される。また、第２発明によれば、後段の電界効果トラ
ンジスタのゲート絶縁膜の膜厚が、前段の電界効果トラ
ンジスタのゲート絶縁膜よりも厚い。これにより、第１
発明と同様の効果を奏することができる。
効果トランジスタのゲート絶縁膜の膜厚が、前段の増幅
器の電界効果トランジスタのゲート絶縁膜よりも厚い。
これにより、終段のMOSFETのゲート幅を大きくすること
による入力インピーダンス及び出力インピダンスの低下
量を低減でき、入力や出力の整合回路の損失を低減させ
ることが可能になる。よって、高い利得、高い出力電
力、及び、高い電力付加効率を有する電力増幅器が実現
される。また、第２発明によれば、後段の電界効果トラ
ンジスタのゲート絶縁膜の膜厚が、前段の電界効果トラ
ンジスタのゲート絶縁膜よりも厚い。これにより、第１
発明と同様の効果を奏することができる。
【図１】実施形態例１の電力増幅器の基本的な構成を示
すブロック図である。
すブロック図である。
【図２】図１に示した電力増幅器の回路図である。
【図３】実施形態例１の電力増幅器のＭＯＳＦＥＴ（Q
2）のスミスチャートである。
2）のスミスチャートである。
【図４】実施形態例１で、比較用のＭＯＳＦＥＴのスミ
スチャートである。
スチャートである。
【図５】実施形態例２の電力増幅器の断面図である。
【図６】実施形態例３の電力増幅器のＭＭＩＣを構成す
る素子の側面断面図である。
る素子の側面断面図である。
【図７】従来の電力増幅器の回路図である。
【図８】従来の電力増幅回路の一例の回路図である。
【図９】従来の電力増幅器のＭＯＳＦＥＴで、全ゲート
幅に対する線形利得、電力利得、及び、電力付加効率の
依存性を示すグラフ図である。
幅に対する線形利得、電力利得、及び、電力付加効率の
依存性を示すグラフ図である。
【図１０】従来の電力増幅器の整合回路で、全ゲート幅
に対する電力利得の損失量、及び、全ゲート幅に対する
電力付加効率の損失割合を示すグラフ図である。
に対する電力利得の損失量、及び、全ゲート幅に対する
電力付加効率の損失割合を示すグラフ図である。
１ Ｑ１の入力整合回路 ２ Ｑ１の出力整合回路及びＱ２の入力整合回路を有す
る整合回路 ３ Ｑ２の出力整合回路 ４ Ｑ１のゲート酸化膜 ５ Ｑ２のゲート酸化膜 ６ ソース電極 ７ ゲート電極 ８ ドレイン電極 １０ バンプ １１ セラミック基板 １２ Ｓｉ基板 １３ ｎ+拡散層 １５ 電力増幅器 １６ ドライバチップ １７ 電力増幅回路 １８ ｎ-MOSFET ２０ 入力整合回路 ２２ 出力整合回路 ２３ コイル ２４ 直流電池 ２５ コイル ２６ 直流電池
る整合回路 ３ Ｑ２の出力整合回路 ４ Ｑ１のゲート酸化膜 ５ Ｑ２のゲート酸化膜 ６ ソース電極 ７ ゲート電極 ８ ドレイン電極 １０ バンプ １１ セラミック基板 １２ Ｓｉ基板 １３ ｎ+拡散層 １５ 電力増幅器 １６ ドライバチップ １７ 電力増幅回路 １８ ｎ-MOSFET ２０ 入力整合回路 ２２ 出力整合回路 ２３ コイル ２４ 直流電池 ２５ コイル ２６ 直流電池
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72 H01L 27/088
Claims (6)
- 【請求項１】 複数個のＭＯＳ型電界効果トランジスタ
をカスケード接続してなる電力増幅器において、 一のＭＯＳ型電界効果トランジスタのゲート絶縁膜は、
その前段のＭＯＳ型電界効果トランジスタのゲート絶縁
膜に比べて厚いことを特徴とする電力増幅器。 - 【請求項２】 一のＭＯＳ型電界効果トランジスタのゲ
ート絶縁膜は、その前段のＭＯＳ型電界効果トランジス
タのゲート絶縁膜に比べて少なくとも２倍厚いことを特
徴とする請求項１に記載の電力増幅器。 - 【請求項３】 ＭＯＳ型電界効果トランジスタを電力増
幅素子として有する電力増幅回路をカスケード接続して
なる電力増幅器において、 一の電力増幅回路のＭＯＳ型電界効果トランジスタのゲ
ート絶縁膜は、その前段の電力増幅回路のＭＯＳ型電界
効果トランジスタのゲート絶縁膜に比べて厚いことを特
徴とする電力増幅器。 - 【請求項４】 一の電力増幅回路のＭＯＳ型電界効果ト
ランジスタのゲート絶縁膜は、その前段の電力増幅回路
のＭＯＳ型電界効果トランジスタのゲート絶縁膜に比べ
て少なくとも２倍厚いことを特徴とする請求項３に記載
の電力増幅器。 - 【請求項５】 電力増幅回路が、請求項１に記載の電力
増幅器で構成されることを特徴とする請求項３又は４に
記載の電力増幅器。 - 【請求項６】 ＭＯＳ型電解効果トランジスタの半導体
基板の材質が、単結晶シリコン、又は、化合物半導体で
あることを特徴とする請求項１から５のうち何れか１項
に記載の電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09723098A JP3178598B2 (ja) | 1998-04-09 | 1998-04-09 | 電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09723098A JP3178598B2 (ja) | 1998-04-09 | 1998-04-09 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298260A JPH11298260A (ja) | 1999-10-29 |
| JP3178598B2 true JP3178598B2 (ja) | 2001-06-18 |
Family
ID=14186834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09723098A Expired - Fee Related JP3178598B2 (ja) | 1998-04-09 | 1998-04-09 | 電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178598B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002056368A1 (ja) * | 2000-12-27 | 2004-05-20 | 株式会社ルネサステクノロジ | 高周波電力増幅装置及び無線通信装置 |
| GB0707185D0 (en) * | 2007-04-13 | 2007-05-23 | Cambridge Silicon Radio Ltd | Controlling amplifier input impedance |
| JP5120157B2 (ja) | 2008-09-02 | 2013-01-16 | 富士通株式会社 | 増幅回路および光変調器用ドライバ回路 |
| WO2010070390A1 (en) | 2008-12-16 | 2010-06-24 | Freescale Semiconductor, Inc. | High power semiconductor device for wireless applictions and method of forming a high power semiconductor device |
| US8330547B2 (en) * | 2009-06-30 | 2012-12-11 | Qualcomm, Incorporated | Gain control linearity in an RF driver amplifier transmitter |
| JP6187167B2 (ja) * | 2013-11-06 | 2017-08-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1998
- 1998-04-09 JP JP09723098A patent/JP3178598B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11298260A (ja) | 1999-10-29 |
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