JPH1041402A - 過電流保護形ｄｍｏｓ ｆｅｔ - Google Patents
過電流保護形ｄｍｏｓ ｆｅｔInfo
- Publication number
- JPH1041402A JPH1041402A JP8189231A JP18923196A JPH1041402A JP H1041402 A JPH1041402 A JP H1041402A JP 8189231 A JP8189231 A JP 8189231A JP 18923196 A JP18923196 A JP 18923196A JP H1041402 A JPH1041402 A JP H1041402A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- current
- type
- fet
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】過電流を防止するために、流れ込む電流の上限
値を決める保護構造を内蔵させた高耐圧ＤＭＯＳ ＦＥ
Ｔを実現する。 【解決手段】本発明の過電流保護形ＤＭＯＳ ＦＥＴ
は、第１種不純物半導体基板の上に形成した第２種不純
物半導体層の中に形成した第２種不純物濃度の濃いドレ
ーン層及びこれに接続されたドレーン電極と、前記第２
種不純物半導体層内であって前記ドレーン層と離れた位
置に形成された第１種不純物半導体層と、この第１種不
純物半導体層内の前記ドレーン層に近い側に形成された
第１種不純物濃度の濃い半導体層と、同じく遠い側に形
成された第２種不純物濃度の濃いソース層と、このソー
ス層と前記１種不純物濃度の濃い半導体層とに共通に接
続されたソース電極と、このソース電極のドレーン電極
から遠い側にあって前記ソース層及び前記第１種不純物
半導体層とに対向して絶縁膜を介して形成されたゲート
電極とから構成した接合型ＦＥＴと、ＤＭＯＳ ＦＥＴ
とを直列接続の一体化構造にしたことを特徴とする。
値を決める保護構造を内蔵させた高耐圧ＤＭＯＳ ＦＥ
Ｔを実現する。 【解決手段】本発明の過電流保護形ＤＭＯＳ ＦＥＴ
は、第１種不純物半導体基板の上に形成した第２種不純
物半導体層の中に形成した第２種不純物濃度の濃いドレ
ーン層及びこれに接続されたドレーン電極と、前記第２
種不純物半導体層内であって前記ドレーン層と離れた位
置に形成された第１種不純物半導体層と、この第１種不
純物半導体層内の前記ドレーン層に近い側に形成された
第１種不純物濃度の濃い半導体層と、同じく遠い側に形
成された第２種不純物濃度の濃いソース層と、このソー
ス層と前記１種不純物濃度の濃い半導体層とに共通に接
続されたソース電極と、このソース電極のドレーン電極
から遠い側にあって前記ソース層及び前記第１種不純物
半導体層とに対向して絶縁膜を介して形成されたゲート
電極とから構成した接合型ＦＥＴと、ＤＭＯＳ ＦＥＴ
とを直列接続の一体化構造にしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、過電流が流れるの
を防止する高耐圧ＤＭＯＳ ＦＥＴの構造にする関す
る。
を防止する高耐圧ＤＭＯＳ ＦＥＴの構造にする関す
る。
【０００２】
【従来の技術】従来型の二重拡散構造をとる高耐圧ＤＭ
ＯＳ ＦＥＴでは、ゲートＯＮ（チャネルが導通の状
態）のときに負荷等に異常があり過電流が発生すると、
その電流はそのまま高耐圧ＤＭＯＳ ＦＥＴを通過して
下流にある素子を破壊する可能性があった。図３は従来
型の高耐圧ＤＭＯＳ ＦＥＴの構造を示す断面図であ
る。１は伝導型がｐ型の不純物でできたシリコン基板で
ある。２はｐ型基板１の上に作成したエピタキシャル層
または拡散層でできたｎ型半導体層である。３はｎ型半
導体層２内に形成したｐ型半導体領域でる。４は前記ｐ
型半導体領域３内に形成した高濃度ｎ形半導体のソース
領域である。以下それぞれに不純物を拡散した領域を形
成する。５は高濃度ｐ型半導体のソース領域、６は高濃
度ｎ型半導体のドレーン領域である。７はドレーン電
極、８はゲート電極、９はソース電極でありそれぞれの
不純物層から引き出されている。１０は絶縁膜（シリコ
ン酸化膜）である。ゲート電極８は絶縁膜を隔ててｐ型
半導体領域３、ソース層４の上まで広がる。このような
構造において、ゲート電極８に正の電圧を印加するとゲ
ート電極８に対向して絶縁膜で隔てられた部分のｐ型半
導体領域３の極性がｎ型に反転する。この部分をｎ型チ
ャンネルという。この部分の不純物濃度（ド−ピング濃
度）と層の形状寸法により耐圧とチャンネルのＯＮ抵抗
（ＲON）が決まる。このようにしてドレーン層６からｎ
型半導体層２、極性がｎ型に反転したチャンネル部を経
てソース領域４へと経路の全てがｎ型半導体でつながれ
電流の経路が形成される。そこでドレーン電極７に高電
圧が加えられると高濃度ｎ型半導体のドレーン領域６に
流れ込んだ電流は先に説明した経路を流れてソース電極
９へと流れ込む。この電流はドレイン領域６に加えた電
圧ＶDと前記のＲONの値からＶD／ＲONにより求めること
ができる。この電流はＶDとＲONの値により過大になる
ので制限する必要がある。
ＯＳ ＦＥＴでは、ゲートＯＮ（チャネルが導通の状
態）のときに負荷等に異常があり過電流が発生すると、
その電流はそのまま高耐圧ＤＭＯＳ ＦＥＴを通過して
下流にある素子を破壊する可能性があった。図３は従来
型の高耐圧ＤＭＯＳ ＦＥＴの構造を示す断面図であ
る。１は伝導型がｐ型の不純物でできたシリコン基板で
ある。２はｐ型基板１の上に作成したエピタキシャル層
または拡散層でできたｎ型半導体層である。３はｎ型半
導体層２内に形成したｐ型半導体領域でる。４は前記ｐ
型半導体領域３内に形成した高濃度ｎ形半導体のソース
領域である。以下それぞれに不純物を拡散した領域を形
成する。５は高濃度ｐ型半導体のソース領域、６は高濃
度ｎ型半導体のドレーン領域である。７はドレーン電
極、８はゲート電極、９はソース電極でありそれぞれの
不純物層から引き出されている。１０は絶縁膜（シリコ
ン酸化膜）である。ゲート電極８は絶縁膜を隔ててｐ型
半導体領域３、ソース層４の上まで広がる。このような
構造において、ゲート電極８に正の電圧を印加するとゲ
ート電極８に対向して絶縁膜で隔てられた部分のｐ型半
導体領域３の極性がｎ型に反転する。この部分をｎ型チ
ャンネルという。この部分の不純物濃度（ド−ピング濃
度）と層の形状寸法により耐圧とチャンネルのＯＮ抵抗
（ＲON）が決まる。このようにしてドレーン層６からｎ
型半導体層２、極性がｎ型に反転したチャンネル部を経
てソース領域４へと経路の全てがｎ型半導体でつながれ
電流の経路が形成される。そこでドレーン電極７に高電
圧が加えられると高濃度ｎ型半導体のドレーン領域６に
流れ込んだ電流は先に説明した経路を流れてソース電極
９へと流れ込む。この電流はドレイン領域６に加えた電
圧ＶDと前記のＲONの値からＶD／ＲONにより求めること
ができる。この電流はＶDとＲONの値により過大になる
ので制限する必要がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上記
のような過電流を防止するために、流れ込む電流の上限
値を決める保護構造を内蔵させた高耐圧ＤＭＯＳ ＦＥ
Ｔを実現することにある。
のような過電流を防止するために、流れ込む電流の上限
値を決める保護構造を内蔵させた高耐圧ＤＭＯＳ ＦＥ
Ｔを実現することにある。
【０００４】
【課題を解決するための手段】本発明の過電流保護形Ｄ
ＭＯＳ ＦＥＴは、第１種不純物半導体基板（１）の上
に形成した第２種不純物半導体層（２）の中に形成した
第２種不純物濃度の濃いドレーン層（６）及びこれに接
続されたドレーン電極（７）と、前記第２種不純物半導
体層（２）内であって前記ドレーン層（６）と離れた位
置に形成された第１種不純物半導体層（３）と、この第
１種不純物半導体層（３）内の前記ドレーン層（６）に
近い側に形成された第１種不純物濃度の濃い半導体層
（５）と、同じく遠い側に形成された第２種不純物濃度
の濃いソース層（４）と、このソース層（４）と前記１
種不純物濃度の濃い半導体層（５）とに共通に接続され
たソース電極（９）と、このソース電極（９）のドレー
ン電極（７）から遠い側にあって前記ソース層（４）及
び前記第１種不純物半導体層（３）とに対向して絶縁膜
を介して形成されたゲート電極（８）とから構成した接
合型ＦＥＴと、ＤＭＯＳ ＦＥＴとを直列接続の一体化
構造にしたことを特徴とする。
ＭＯＳ ＦＥＴは、第１種不純物半導体基板（１）の上
に形成した第２種不純物半導体層（２）の中に形成した
第２種不純物濃度の濃いドレーン層（６）及びこれに接
続されたドレーン電極（７）と、前記第２種不純物半導
体層（２）内であって前記ドレーン層（６）と離れた位
置に形成された第１種不純物半導体層（３）と、この第
１種不純物半導体層（３）内の前記ドレーン層（６）に
近い側に形成された第１種不純物濃度の濃い半導体層
（５）と、同じく遠い側に形成された第２種不純物濃度
の濃いソース層（４）と、このソース層（４）と前記１
種不純物濃度の濃い半導体層（５）とに共通に接続され
たソース電極（９）と、このソース電極（９）のドレー
ン電極（７）から遠い側にあって前記ソース層（４）及
び前記第１種不純物半導体層（３）とに対向して絶縁膜
を介して形成されたゲート電極（８）とから構成した接
合型ＦＥＴと、ＤＭＯＳ ＦＥＴとを直列接続の一体化
構造にしたことを特徴とする。
【０００５】
【発明の実施の形態】本発明は、先に説明した従来型の
高耐圧ＤＭＯＳ ＦＥＴと電流制限特性のある接合型Ｆ
ＥＴ（以下Ｊ ＦＥＴと記す）を一体として構成するこ
とにより電流保護構造をもつ高耐圧ＤＭＯＳ ＦＥＴを
実現したものである。以下図面を用いて本発明を説明す
る。図１（ａ）は本発明の実施の形態の一例を示した過
電流保護型高耐圧ＤＭＯＳＦＥＴの断面図である。第１
種不純物をｐ型不純物、第２種不純物をｎ型不純物とし
た場合の例について説明する。ｐ、ｎを入れ代えて製作
することもできる。１は伝導形式がｐ型の不純物ででき
たシリコン基板である。２はｐ型基板の上に作成したエ
ピタキシャル層または拡散層のｎ型半導体層である。こ
の不純物濃度（ド−ピング濃度）と層の形状により耐圧
とＯＮ抵抗（チャンネル抵抗ＲON）が決まる。３はｐ型
半導体領域であり適宜マスキング、エッチング処理を経
て例えばボロンを拡散して形成する。４は高濃度ｎ形半
導体のソース領域であり例えばリンを高濃度に拡散した
領域である。５は高濃度ｐ型半導体のソース領域、６は
高濃度ｎ型半導体のドレーン領域である。７はドレーン
電極でありドレン領域６に接続されている。８はゲート
電極であり絶縁膜を隔ててｐ型半導体領域３に対向して
いる。この部分をチャンネルという。９はソース電極で
ありソース領域４及び５に接続されている。１０は絶縁
膜である。ゲート電極８は絶縁膜（シリコン酸化膜）を
隔ててドレイン層の上まで広がる。
高耐圧ＤＭＯＳ ＦＥＴと電流制限特性のある接合型Ｆ
ＥＴ（以下Ｊ ＦＥＴと記す）を一体として構成するこ
とにより電流保護構造をもつ高耐圧ＤＭＯＳ ＦＥＴを
実現したものである。以下図面を用いて本発明を説明す
る。図１（ａ）は本発明の実施の形態の一例を示した過
電流保護型高耐圧ＤＭＯＳＦＥＴの断面図である。第１
種不純物をｐ型不純物、第２種不純物をｎ型不純物とし
た場合の例について説明する。ｐ、ｎを入れ代えて製作
することもできる。１は伝導形式がｐ型の不純物ででき
たシリコン基板である。２はｐ型基板の上に作成したエ
ピタキシャル層または拡散層のｎ型半導体層である。こ
の不純物濃度（ド−ピング濃度）と層の形状により耐圧
とＯＮ抵抗（チャンネル抵抗ＲON）が決まる。３はｐ型
半導体領域であり適宜マスキング、エッチング処理を経
て例えばボロンを拡散して形成する。４は高濃度ｎ形半
導体のソース領域であり例えばリンを高濃度に拡散した
領域である。５は高濃度ｐ型半導体のソース領域、６は
高濃度ｎ型半導体のドレーン領域である。７はドレーン
電極でありドレン領域６に接続されている。８はゲート
電極であり絶縁膜を隔ててｐ型半導体領域３に対向して
いる。この部分をチャンネルという。９はソース電極で
ありソース領域４及び５に接続されている。１０は絶縁
膜である。ゲート電極８は絶縁膜（シリコン酸化膜）を
隔ててドレイン層の上まで広がる。
【０００６】図１（ａ）の構造の特徴は、図３で示した
ｐ型半導体領域３の表面に形成した高濃度ｎ型半導体領
域４と高濃度ｐ型半導体領域５の位置及びゲート電極８
の位置が入れ代わっている点にある。このように配置し
たことによりドレーン電流ＩDはＪ ＦＥＴ及びＤＭＯ
ＳＦＥＴを直列に通過するので次に示す理由により最大
電流が制限される点に特徴がある。図１（ｂ）は、図１
（ａ）に示すドレイン電極７の電位がソース電極９の電
位より高くなるに連れて空乏層（ｅ）、（ｆ）が広がる
ことを示す図である。ゲートに正の電圧が印加されてい
ると、ゲート電極８と絶縁膜で隔てられたｐ型半導体領
域３のチャンネル部分の極性がｎ型に反転するので、ｎ
型のソース領域４、ｎ型半導体層２、ｐ型半導体領域３
の極性反転したチャンネル部分、ドレーン領域６とから
なるｎ型半導体でできた経路が構成される。そこでドレ
ーン電極７に高電圧が加えられるとドレーン領域６に流
れ込んだ電流ＩDは先に説明した経路を流れて、ｎ型半
導体層２の中にできた空乏層（ｅ）、（ｆ）の間隙を通
り（ｇ）点を通りゲート電極８に対向するｎ型反転層を
通ってソース電極９へと流れ込む。電流経路の途中の
（ｇ）点から後は電流がチャンネル部分を流れる時にゲ
ート電極８により制御されソース領域４へと流れる高耐
圧ＤＭＯＳ ＦＥＴ部分であり、前記のＪ ＦＥＴの後
段に直列接続されている構造である。前記の空乏層
（ｅ）と（ｆ）との間隙の大きさはドレーン電極７に加
えられる電圧が大きくなると逆に狭くなり電流の通路の
抵抗を増加させるのでドレーン電流ＩDを制限するよう
になる。従ってドレーン電流ＩDは０＜ＩD＜ＶDsat／Ｒ
ON（＝ＩMAX）の範囲に上限を持ってくることができ
る。また構造及び不純物濃度に従って電流が飽和する電
圧ＶDsatも次の式により求めることができる。（ＶG＝
０） ｑ：電子電荷量、ＮD：チャンネル領域の不純物濃度 ｄ：Ｊ ＦＥＴチャンネルの幅、ＫS＝Ｓｉの比誘電
率、ε0：真空の誘電率、ΦB：ゲート接合の拡散電圧
（Ａ．Ｓ．Ｇｒｏｖｅ著 半導体デバイスの基礎（オー
ム社刊）第８章に関連する記載がある。）
ｐ型半導体領域３の表面に形成した高濃度ｎ型半導体領
域４と高濃度ｐ型半導体領域５の位置及びゲート電極８
の位置が入れ代わっている点にある。このように配置し
たことによりドレーン電流ＩDはＪ ＦＥＴ及びＤＭＯ
ＳＦＥＴを直列に通過するので次に示す理由により最大
電流が制限される点に特徴がある。図１（ｂ）は、図１
（ａ）に示すドレイン電極７の電位がソース電極９の電
位より高くなるに連れて空乏層（ｅ）、（ｆ）が広がる
ことを示す図である。ゲートに正の電圧が印加されてい
ると、ゲート電極８と絶縁膜で隔てられたｐ型半導体領
域３のチャンネル部分の極性がｎ型に反転するので、ｎ
型のソース領域４、ｎ型半導体層２、ｐ型半導体領域３
の極性反転したチャンネル部分、ドレーン領域６とから
なるｎ型半導体でできた経路が構成される。そこでドレ
ーン電極７に高電圧が加えられるとドレーン領域６に流
れ込んだ電流ＩDは先に説明した経路を流れて、ｎ型半
導体層２の中にできた空乏層（ｅ）、（ｆ）の間隙を通
り（ｇ）点を通りゲート電極８に対向するｎ型反転層を
通ってソース電極９へと流れ込む。電流経路の途中の
（ｇ）点から後は電流がチャンネル部分を流れる時にゲ
ート電極８により制御されソース領域４へと流れる高耐
圧ＤＭＯＳ ＦＥＴ部分であり、前記のＪ ＦＥＴの後
段に直列接続されている構造である。前記の空乏層
（ｅ）と（ｆ）との間隙の大きさはドレーン電極７に加
えられる電圧が大きくなると逆に狭くなり電流の通路の
抵抗を増加させるのでドレーン電流ＩDを制限するよう
になる。従ってドレーン電流ＩDは０＜ＩD＜ＶDsat／Ｒ
ON（＝ＩMAX）の範囲に上限を持ってくることができ
る。また構造及び不純物濃度に従って電流が飽和する電
圧ＶDsatも次の式により求めることができる。（ＶG＝
０） ｑ：電子電荷量、ＮD：チャンネル領域の不純物濃度 ｄ：Ｊ ＦＥＴチャンネルの幅、ＫS＝Ｓｉの比誘電
率、ε0：真空の誘電率、ΦB：ゲート接合の拡散電圧
（Ａ．Ｓ．Ｇｒｏｖｅ著 半導体デバイスの基礎（オー
ム社刊）第８章に関連する記載がある。）
【０００７】図２は前記の高耐圧ＤＭＯＳ ＦＥＴとＪ
ＦＥＴとが直列になった等価回路を示す。図２のドレ
ーン（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）は図１の７、
８、９に対応するので符号を併記した。（ｇ）点は図１
（ｂ）の（ｇ）点で示す同電位点である。一般にＪ Ｆ
ＥＴは、ソース及びゲート電位をゼロにしてドレーン電
圧ＶDを増加させてゆくとドレーン電流ＩDは増加してゆ
くが一定の値ＶDsatに達するとそれ以上の電圧を与えて
もドレーン電流ＩDは飽和して増加しなくなる。その理
由は、ドレーン電圧ＶDを大きくするにしたがって、Ｊ
ＦＥＴ部のゲート（図の場合はｐ型半導体領域３がゲ
ートとして作用する）の近傍にできた空乏層（ｅ）と、
ｐ型基板の表面のｎ型層２内にできた空乏層（ｆ）との
間隙が狭くなり電流の通路の抵抗を増加させるためドレ
ーン電流ＩDが制限されからである。この効果により高
耐圧ＤＭＯＳ ＦＥＴが過電流から保護されるのであ
る。
ＦＥＴとが直列になった等価回路を示す。図２のドレ
ーン（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）は図１の７、
８、９に対応するので符号を併記した。（ｇ）点は図１
（ｂ）の（ｇ）点で示す同電位点である。一般にＪ Ｆ
ＥＴは、ソース及びゲート電位をゼロにしてドレーン電
圧ＶDを増加させてゆくとドレーン電流ＩDは増加してゆ
くが一定の値ＶDsatに達するとそれ以上の電圧を与えて
もドレーン電流ＩDは飽和して増加しなくなる。その理
由は、ドレーン電圧ＶDを大きくするにしたがって、Ｊ
ＦＥＴ部のゲート（図の場合はｐ型半導体領域３がゲ
ートとして作用する）の近傍にできた空乏層（ｅ）と、
ｐ型基板の表面のｎ型層２内にできた空乏層（ｆ）との
間隙が狭くなり電流の通路の抵抗を増加させるためドレ
ーン電流ＩDが制限されからである。この効果により高
耐圧ＤＭＯＳ ＦＥＴが過電流から保護されるのであ
る。
【０００８】
【発明の効果】本発明によれば、従来の高耐圧ＤＭＯＳ
ＦＥＴのゲートがＯＮの場合に流れる過電流が、Ｊ
ＦＥＴを直列に挿入する一体構造にしたことにより任意
の設計値に制限することが可能になった。
ＦＥＴのゲートがＯＮの場合に流れる過電流が、Ｊ
ＦＥＴを直列に挿入する一体構造にしたことにより任意
の設計値に制限することが可能になった。
【図１】本発明の実施の形態の一例を示した高耐圧ＤＭ
ＯＳ ＦＥＴの断面図である。
ＯＳ ＦＥＴの断面図である。
【図２】本発明の高耐圧ＤＭＯＳ ＦＥＴの等価回路で
ある。
ある。
【図３】従来の高耐圧ＤＭＯＳ ＦＥＴの断面図であ
る。
る。
１はｐ型シリコン基板 ２はｎ型半導体層 ３はｐ型半導体領域 ４は高濃度ｎ形半導体ソース領域 ５は高濃度ｐ型半導体ソース領域 ６は高濃度ｎ型半導体ドレーン領域 ７はドレーン電極 ８はゲート電極 ９はソース電極 １０は絶縁膜 ｇは図１と図２の同電位の点を示す。 ｅはｐ型半導体領域３を取り巻く空乏層 ｆはｎ型半導体層２内に発生する空乏層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｐ 21/338 29/812
Claims (1)
- 【請求項１】第１種不純物半導体基板の上に形成した第
２種不純物半導体層の中に形成した第２種不純物濃度の
濃いドレーン層及びこれに接続されたドレーン電極と、
前記第２種不純物半導体層内であって前記ドレーン層と
離れた位置に形成された第１種不純物半導体層と、この
第１種不純物半導体層内の前記ドレーン層に近い側に形
成された第１種不純物濃度の濃い半導体層と、同じく遠
い側に形成された第２種不純物濃度の濃いソース層と、
このソース層と前記１種不純物濃度の濃い半導体層とに
共通に接続されたソース電極と、このソース電極のドレ
ーン電極から遠い側にあって前記ソース層及び前記第１
種不純物半導体層とに対向して絶縁膜を介して形成され
たゲート電極とから構成した接合型ＦＥＴと、ＤＭＯＳ
ＦＥＴとを直列接続の一体化構造にしたことを特徴と
する過電流保護形ＤＭＯＳ ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189231A JPH1041402A (ja) | 1996-07-18 | 1996-07-18 | 過電流保護形ｄｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189231A JPH1041402A (ja) | 1996-07-18 | 1996-07-18 | 過電流保護形ｄｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041402A true JPH1041402A (ja) | 1998-02-13 |
Family
ID=16237798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8189231A Pending JPH1041402A (ja) | 1996-07-18 | 1996-07-18 | 過電流保護形ｄｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041402A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
| US11282946B2 (en) | 2020-05-29 | 2022-03-22 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1996
- 1996-07-18 JP JP8189231A patent/JPH1041402A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520089A (ja) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | 高電圧に適合した過渡変化遮断集積装置 |
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US11282946B2 (en) | 2020-05-29 | 2022-03-22 | Fuji Electric Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3158738B2 (ja) | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JP4972855B2 (ja) | 半導体装置およびその製造方法 | |
| KR20000022709A (ko) | 전계 효과 트랜지스터와 반도체 구조물 및 그의 제조 방법 | |
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| US5844273A (en) | Vertical semiconductor device and method of manufacturing the same | |
| SE513284C3 (sv) | Halvledarkomponent med linjär ström-till-spänningskarakteristik | |
| US5534454A (en) | Method of producing a semiconductor device having accurate current detection | |
| JPH04332173A (ja) | プレーナ型半導体装置及びその製造方法 | |
| US3631312A (en) | High-voltage mos transistor method and apparatus | |
| JPH08130308A (ja) | 半導体装置 | |
| US5072267A (en) | Complementary field effect transistor | |
| JP4447768B2 (ja) | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 | |
| JPH05121738A (ja) | Ｍｉｓｆｅｔを有する半導体装置 | |
| US6900506B1 (en) | Method and structure for a high voltage junction field effect transistor | |
| JPH04127540A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JP2004031519A (ja) | 半導体装置 | |
| JPH1041402A (ja) | 過電流保護形ｄｍｏｓ ｆｅｔ | |
| JP2676888B2 (ja) | 半導体装置 | |
| JPWO2003075353A1 (ja) | 半導体素子 | |
| CN114784116A (zh) | 具有低夹断电压的半导体器件 | |
| JPS6164165A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| US5523601A (en) | High-breakdown-voltage MOS transistor | |
| JP3376294B2 (ja) | 半導体装置 | |
| JP2015211140A (ja) | 半導体装置 |