JPH1041402A - Overcurrent protecting dmos fet - Google Patents
Overcurrent protecting dmos fetInfo
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- JPH1041402A JPH1041402A JP8189231A JP18923196A JPH1041402A JP H1041402 A JPH1041402 A JP H1041402A JP 8189231 A JP8189231 A JP 8189231A JP 18923196 A JP18923196 A JP 18923196A JP H1041402 A JPH1041402 A JP H1041402A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、過電流が流れるの
を防止する高耐圧ＤＭＯＳ ＦＥＴの構造にする関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a high breakdown voltage DMOS FET for preventing an overcurrent from flowing.
【０００２】[0002]
【従来の技術】従来型の二重拡散構造をとる高耐圧ＤＭ
ＯＳ ＦＥＴでは、ゲートＯＮ（チャネルが導通の状
態）のときに負荷等に異常があり過電流が発生すると、
その電流はそのまま高耐圧ＤＭＯＳ ＦＥＴを通過して
下流にある素子を破壊する可能性があった。図３は従来
型の高耐圧ＤＭＯＳ ＦＥＴの構造を示す断面図であ
る。１は伝導型がｐ型の不純物でできたシリコン基板で
ある。２はｐ型基板１の上に作成したエピタキシャル層
または拡散層でできたｎ型半導体層である。３はｎ型半
導体層２内に形成したｐ型半導体領域でる。４は前記ｐ
型半導体領域３内に形成した高濃度ｎ形半導体のソース
領域である。以下それぞれに不純物を拡散した領域を形
成する。５は高濃度ｐ型半導体のソース領域、６は高濃
度ｎ型半導体のドレーン領域である。７はドレーン電
極、８はゲート電極、９はソース電極でありそれぞれの
不純物層から引き出されている。１０は絶縁膜（シリコ
ン酸化膜）である。ゲート電極８は絶縁膜を隔ててｐ型
半導体領域３、ソース層４の上まで広がる。このような
構造において、ゲート電極８に正の電圧を印加するとゲ
ート電極８に対向して絶縁膜で隔てられた部分のｐ型半
導体領域３の極性がｎ型に反転する。この部分をｎ型チ
ャンネルという。この部分の不純物濃度（ド−ピング濃
度）と層の形状寸法により耐圧とチャンネルのＯＮ抵抗
（ＲON）が決まる。このようにしてドレーン層６からｎ
型半導体層２、極性がｎ型に反転したチャンネル部を経
てソース領域４へと経路の全てがｎ型半導体でつながれ
電流の経路が形成される。そこでドレーン電極７に高電
圧が加えられると高濃度ｎ型半導体のドレーン領域６に
流れ込んだ電流は先に説明した経路を流れてソース電極
９へと流れ込む。この電流はドレイン領域６に加えた電
圧ＶDと前記のＲONの値からＶD／ＲONにより求めること
ができる。この電流はＶDとＲONの値により過大になる
ので制限する必要がある。2. Description of the Related Art A conventional high withstand voltage DM having a double diffusion structure.
In the case of an OS FET, when an overcurrent occurs due to an abnormality in a load or the like when the gate is ON (the channel is in a conductive state),
The current may pass through the high-breakdown-voltage DMOS FET as it is and destroy elements located downstream. FIG. 3 is a sectional view showing the structure of a conventional high-breakdown-voltage DMOS FET. Reference numeral 1 denotes a silicon substrate made of a p-type impurity. Reference numeral 2 denotes an n-type semiconductor layer made of an epitaxial layer or a diffusion layer formed on the p-type substrate 1. Reference numeral 3 denotes a p-type semiconductor region formed in the n-type semiconductor layer 2. 4 is the p
It is a source region of a high-concentration n-type semiconductor formed in the type semiconductor region 3. Hereinafter, regions in which impurities are diffused are formed respectively. 5 is a source region of a high concentration p-type semiconductor, and 6 is a drain region of a high concentration n-type semiconductor. Reference numeral 7 denotes a drain electrode, 8 denotes a gate electrode, and 9 denotes a source electrode, which are extracted from the respective impurity layers. Reference numeral 10 denotes an insulating film (silicon oxide film). The gate electrode 8 extends over the p-type semiconductor region 3 and the source layer 4 via the insulating film. In such a structure, when a positive voltage is applied to the gate electrode 8, the polarity of the p-type semiconductor region 3 at the portion opposed to the gate electrode 8 and separated by the insulating film is inverted to n-type. This part is called an n-type channel. The withstand voltage and the ON resistance (R ON ) of the channel are determined by the impurity concentration (doping concentration) of this portion and the shape and dimensions of the layer. In this way, the drain layers 6 to n
All of the paths are connected by the n-type semiconductor to the source region 4 through the type semiconductor layer 2 and the channel portion whose polarity is inverted to the n-type, and a current path is formed. Therefore, when a high voltage is applied to the drain electrode 7, the current flowing into the drain region 6 of the high-concentration n-type semiconductor flows through the above-described path and flows into the source electrode 9. This current can be obtained by V D / R ON from the voltage V D applied to the drain region 6 and the value of R ON . This current needs to be limited because it becomes excessive depending on the values of V D and R ON .
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、上記
のような過電流を防止するために、流れ込む電流の上限
値を決める保護構造を内蔵させた高耐圧ＤＭＯＳ ＦＥ
Ｔを実現することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a high-breakdown-voltage DMOS FE having a built-in protection structure for determining an upper limit value of a flowing current in order to prevent the above-mentioned overcurrent.
It is to realize T.
【０００４】[0004]
【課題を解決するための手段】本発明の過電流保護形Ｄ
ＭＯＳ ＦＥＴは、第１種不純物半導体基板（１）の上
に形成した第２種不純物半導体層（２）の中に形成した
第２種不純物濃度の濃いドレーン層（６）及びこれに接
続されたドレーン電極（７）と、前記第２種不純物半導
体層（２）内であって前記ドレーン層（６）と離れた位
置に形成された第１種不純物半導体層（３）と、この第
１種不純物半導体層（３）内の前記ドレーン層（６）に
近い側に形成された第１種不純物濃度の濃い半導体層
（５）と、同じく遠い側に形成された第２種不純物濃度
の濃いソース層（４）と、このソース層（４）と前記１
種不純物濃度の濃い半導体層（５）とに共通に接続され
たソース電極（９）と、このソース電極（９）のドレー
ン電極（７）から遠い側にあって前記ソース層（４）及
び前記第１種不純物半導体層（３）とに対向して絶縁膜
を介して形成されたゲート電極（８）とから構成した接
合型ＦＥＴと、ＤＭＯＳ ＦＥＴとを直列接続の一体化
構造にしたことを特徴とする。An overcurrent protection type D according to the present invention is provided.
The MOS FET includes a drain layer (6) having a high concentration of the second type impurity formed in a second type impurity semiconductor layer (2) formed on the first type impurity semiconductor substrate (1) and connected thereto. A drain electrode (7); a first-type impurity semiconductor layer (3) formed in the second-type impurity semiconductor layer (2) at a position separated from the drain layer (6); A semiconductor layer (5) having a high concentration of the first type impurity formed on the side closer to the drain layer (6) in the impurity semiconductor layer (3), and a source having a high concentration of the second type impurity also formed on the side farther from the drain layer (6). Layer (4), this source layer (4) and said 1
A source electrode (9) commonly connected to the semiconductor layer (5) having a high seed impurity concentration, and the source layer (4) and the source electrode (9) on a side of the source electrode (9) far from the drain electrode (7). It is described that a junction type FET constituted by a gate electrode (8) formed with an insulating film opposed to the first type impurity semiconductor layer (3) and a DMOS FET are formed in an integrated structure of series connection. Features.
【０００５】[0005]
【発明の実施の形態】本発明は、先に説明した従来型の
高耐圧ＤＭＯＳ ＦＥＴと電流制限特性のある接合型Ｆ
ＥＴ（以下Ｊ ＦＥＴと記す）を一体として構成するこ
とにより電流保護構造をもつ高耐圧ＤＭＯＳ ＦＥＴを
実現したものである。以下図面を用いて本発明を説明す
る。図１（ａ）は本発明の実施の形態の一例を示した過
電流保護型高耐圧ＤＭＯＳＦＥＴの断面図である。第１
種不純物をｐ型不純物、第２種不純物をｎ型不純物とし
た場合の例について説明する。ｐ、ｎを入れ代えて製作
することもできる。１は伝導形式がｐ型の不純物ででき
たシリコン基板である。２はｐ型基板の上に作成したエ
ピタキシャル層または拡散層のｎ型半導体層である。こ
の不純物濃度（ド−ピング濃度）と層の形状により耐圧
とＯＮ抵抗（チャンネル抵抗ＲON）が決まる。３はｐ型
半導体領域であり適宜マスキング、エッチング処理を経
て例えばボロンを拡散して形成する。４は高濃度ｎ形半
導体のソース領域であり例えばリンを高濃度に拡散した
領域である。５は高濃度ｐ型半導体のソース領域、６は
高濃度ｎ型半導体のドレーン領域である。７はドレーン
電極でありドレン領域６に接続されている。８はゲート
電極であり絶縁膜を隔ててｐ型半導体領域３に対向して
いる。この部分をチャンネルという。９はソース電極で
ありソース領域４及び５に接続されている。１０は絶縁
膜である。ゲート電極８は絶縁膜（シリコン酸化膜）を
隔ててドレイン層の上まで広がる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention relates to a conventional high breakdown voltage DMOS FET described above and a junction type FMOS having a current limiting characteristic.
A high voltage DMOS FET having a current protection structure is realized by integrally configuring an ET (hereinafter, referred to as a JFET). Hereinafter, the present invention will be described with reference to the drawings. FIG. 1A is a cross-sectional view of an overcurrent protection type high breakdown voltage DMOSFET showing an example of an embodiment of the present invention. First
An example in which the seed impurity is a p-type impurity and the second impurity is an n-type impurity will be described. It can also be manufactured by replacing p and n. Reference numeral 1 denotes a silicon substrate made of a p-type impurity. Reference numeral 2 denotes an n-type semiconductor layer of an epitaxial layer or a diffusion layer formed on a p-type substrate. The breakdown voltage and the ON resistance (channel resistance R ON ) are determined by the impurity concentration (doping concentration) and the shape of the layer. Reference numeral 3 denotes a p-type semiconductor region formed by appropriately diffusing, for example, boron through masking and etching processes. Reference numeral 4 denotes a source region of a high-concentration n-type semiconductor, for example, a region in which phosphorus is diffused at a high concentration. 5 is a source region of a high concentration p-type semiconductor, and 6 is a drain region of a high concentration n-type semiconductor. A drain electrode 7 is connected to the drain region 6. A gate electrode 8 faces the p-type semiconductor region 3 with an insulating film interposed therebetween. This part is called a channel. A source electrode 9 is connected to the source regions 4 and 5. Reference numeral 10 denotes an insulating film. The gate electrode 8 extends over the drain layer with the insulating film (silicon oxide film) interposed therebetween.
【０００６】図１（ａ）の構造の特徴は、図３で示した
ｐ型半導体領域３の表面に形成した高濃度ｎ型半導体領
域４と高濃度ｐ型半導体領域５の位置及びゲート電極８
の位置が入れ代わっている点にある。このように配置し
たことによりドレーン電流ＩDはＪ ＦＥＴ及びＤＭＯ
ＳＦＥＴを直列に通過するので次に示す理由により最大
電流が制限される点に特徴がある。図１（ｂ）は、図１
（ａ）に示すドレイン電極７の電位がソース電極９の電
位より高くなるに連れて空乏層（ｅ）、（ｆ）が広がる
ことを示す図である。ゲートに正の電圧が印加されてい
ると、ゲート電極８と絶縁膜で隔てられたｐ型半導体領
域３のチャンネル部分の極性がｎ型に反転するので、ｎ
型のソース領域４、ｎ型半導体層２、ｐ型半導体領域３
の極性反転したチャンネル部分、ドレーン領域６とから
なるｎ型半導体でできた経路が構成される。そこでドレ
ーン電極７に高電圧が加えられるとドレーン領域６に流
れ込んだ電流ＩDは先に説明した経路を流れて、ｎ型半
導体層２の中にできた空乏層（ｅ）、（ｆ）の間隙を通
り（ｇ）点を通りゲート電極８に対向するｎ型反転層を
通ってソース電極９へと流れ込む。電流経路の途中の
（ｇ）点から後は電流がチャンネル部分を流れる時にゲ
ート電極８により制御されソース領域４へと流れる高耐
圧ＤＭＯＳ ＦＥＴ部分であり、前記のＪ ＦＥＴの後
段に直列接続されている構造である。前記の空乏層
（ｅ）と（ｆ）との間隙の大きさはドレーン電極７に加
えられる電圧が大きくなると逆に狭くなり電流の通路の
抵抗を増加させるのでドレーン電流ＩDを制限するよう
になる。従ってドレーン電流ＩDは０＜ＩD＜ＶDsat／Ｒ
ON（＝ＩMAX）の範囲に上限を持ってくることができ
る。また構造及び不純物濃度に従って電流が飽和する電
圧ＶDsatも次の式により求めることができる。（ＶG＝
０） ｑ：電子電荷量、ＮD：チャンネル領域の不純物濃度 ｄ：Ｊ ＦＥＴチャンネルの幅、ＫS＝Ｓｉの比誘電
率、ε0：真空の誘電率、ΦB：ゲート接合の拡散電圧
（Ａ．Ｓ．Ｇｒｏｖｅ著 半導体デバイスの基礎（オー
ム社刊）第８章に関連する記載がある。）The structure of FIG. 1A is characterized by the positions of the high-concentration n-type semiconductor regions 4 and the high-concentration p-type semiconductor regions 5 formed on the surface of the p-type semiconductor region 3 shown in FIG.
Is that the position of has been replaced. With this arrangement, the drain current ID is increased by JFET and DMO.
It is characterized in that the maximum current is limited for the following reasons because it passes through the SFET in series. FIG.
FIG. 4A is a diagram showing that the depletion layers (e) and (f) expand as the potential of the drain electrode 7 becomes higher than the potential of the source electrode 9 shown in FIG. When a positive voltage is applied to the gate, the polarity of the channel portion of the p-type semiconductor region 3 separated from the gate electrode 8 by the insulating film is inverted to n-type.
Source region 4, n-type semiconductor layer 2, p-type semiconductor region 3
A channel made of an n-type semiconductor comprising a channel portion having the polarity inverted and a drain region 6 is formed. Therefore, when a high voltage is applied to the drain electrode 7, the current ID flowing into the drain region 6 flows through the above-described path, and the current ID flows into the depletion layers (e) and (f) formed in the n-type semiconductor layer 2. It passes through the gap, passes through point (g), flows into the source electrode 9 through the n-type inversion layer facing the gate electrode 8. After the point (g) in the middle of the current path, the high voltage DMOS FET portion controlled by the gate electrode 8 and flowing to the source region 4 when the current flows through the channel portion is connected in series to the subsequent stage of the JFET. Structure. The size of the gap between the depletion layers (e) and (f) becomes smaller as the voltage applied to the drain electrode 7 increases, and the resistance of the current path increases, so that the drain current ID is limited. Become. Therefore, the drain current ID is 0 < ID <V Dsat / R
An upper limit can be brought into the range of ON (= I MAX ). The voltage V Dsat at which the current is saturated according to the structure and the impurity concentration can also be obtained by the following equation. (V G =
0) q: electron charge, N D : impurity concentration in the channel region d: JFET channel width, K S = dielectric constant of Si, ε 0 : dielectric constant of vacuum, Φ B : diffusion voltage of gate junction (A. (S. Grove has a description related to Chapter 8 of Basics of Semiconductor Devices (published by Ohmsha).)
【０００７】図２は前記の高耐圧ＤＭＯＳ ＦＥＴとＪ
ＦＥＴとが直列になった等価回路を示す。図２のドレ
ーン（Ｄ）、ゲート（Ｇ）、ソース（Ｓ）は図１の７、
８、９に対応するので符号を併記した。（ｇ）点は図１
（ｂ）の（ｇ）点で示す同電位点である。一般にＪ Ｆ
ＥＴは、ソース及びゲート電位をゼロにしてドレーン電
圧ＶDを増加させてゆくとドレーン電流ＩDは増加してゆ
くが一定の値ＶDsatに達するとそれ以上の電圧を与えて
もドレーン電流ＩDは飽和して増加しなくなる。その理
由は、ドレーン電圧ＶDを大きくするにしたがって、Ｊ
ＦＥＴ部のゲート（図の場合はｐ型半導体領域３がゲ
ートとして作用する）の近傍にできた空乏層（ｅ）と、
ｐ型基板の表面のｎ型層２内にできた空乏層（ｆ）との
間隙が狭くなり電流の通路の抵抗を増加させるためドレ
ーン電流ＩDが制限されからである。この効果により高
耐圧ＤＭＯＳ ＦＥＴが過電流から保護されるのであ
る。FIG. 2 shows the above-mentioned high voltage DMOS FET and JMOS.
3 shows an equivalent circuit in which an FET and an FET are connected in series. The drain (D), gate (G) and source (S) in FIG.
Since they correspond to 8 and 9, the symbols are also shown. (G) point in FIG.
This is the same potential point indicated by point (g) in (b). Generally JF
ET is such that when the drain voltage V D is increased by setting the source and gate potentials to zero and the drain voltage V D is increased, when the drain current I D reaches a certain value V Dsat , even if a higher voltage is applied, the drain current I D D saturates and does not increase. The reason is that as the drain voltage V D is increased, J
A depletion layer (e) formed near the gate of the FET portion (in the case of the figure, the p-type semiconductor region 3 acts as a gate);
This is because the gap with the depletion layer (f) formed in the n-type layer 2 on the surface of the p-type substrate becomes narrow, and the drain current ID is limited because the resistance of the current path increases. This effect protects the high breakdown voltage DMOS FET from overcurrent.
【０００８】[0008]
【発明の効果】本発明によれば、従来の高耐圧ＤＭＯＳ
ＦＥＴのゲートがＯＮの場合に流れる過電流が、Ｊ
ＦＥＴを直列に挿入する一体構造にしたことにより任意
の設計値に制限することが可能になった。According to the present invention, a conventional high-breakdown-voltage DMOS is
The overcurrent flowing when the gate of the FET is ON is J
By having an integrated structure in which FETs are inserted in series, it is possible to limit to an arbitrary design value.
【図１】本発明の実施の形態の一例を示した高耐圧ＤＭ
ＯＳ ＦＥＴの断面図である。FIG. 1 shows a high breakdown voltage DM showing an example of an embodiment of the present invention.
FIG. 3 is a cross-sectional view of an OS FET.
【図２】本発明の高耐圧ＤＭＯＳ ＦＥＴの等価回路で
ある。FIG. 2 is an equivalent circuit of the high voltage DMOS FET of the present invention.
【図３】従来の高耐圧ＤＭＯＳ ＦＥＴの断面図であ
る。FIG. 3 is a cross-sectional view of a conventional high-breakdown-voltage DMOS FET.
１はｐ型シリコン基板 ２はｎ型半導体層 ３はｐ型半導体領域 ４は高濃度ｎ形半導体ソース領域 ５は高濃度ｐ型半導体ソース領域 ６は高濃度ｎ型半導体ドレーン領域 ７はドレーン電極 ８はゲート電極 ９はソース電極 １０は絶縁膜 ｇは図１と図２の同電位の点を示す。 ｅはｐ型半導体領域３を取り巻く空乏層 ｆはｎ型半導体層２内に発生する空乏層 1 is a p-type silicon substrate 2 is an n-type semiconductor layer 3 is a p-type semiconductor region 4 is a high concentration n-type semiconductor source region 5 is a high concentration p-type semiconductor source region 6 is a high concentration n-type semiconductor drain region 7 is a drain electrode 8 Indicates a gate electrode 9, a source electrode 10, an insulating film g, and a point having the same potential in FIGS. 1 and 2. e is a depletion layer surrounding the p-type semiconductor region 3 f is a depletion layer generated in the n-type semiconductor layer 2
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｐ 21/338 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical indication location H01L 29/808 9447-4M H01L 29/80 P 21/338 29/812
Claims (1)
２種不純物半導体層の中に形成した第２種不純物濃度の
濃いドレーン層及びこれに接続されたドレーン電極と、
前記第２種不純物半導体層内であって前記ドレーン層と
離れた位置に形成された第１種不純物半導体層と、この
第１種不純物半導体層内の前記ドレーン層に近い側に形
成された第１種不純物濃度の濃い半導体層と、同じく遠
い側に形成された第２種不純物濃度の濃いソース層と、
このソース層と前記１種不純物濃度の濃い半導体層とに
共通に接続されたソース電極と、このソース電極のドレ
ーン電極から遠い側にあって前記ソース層及び前記第１
種不純物半導体層とに対向して絶縁膜を介して形成され
たゲート電極とから構成した接合型ＦＥＴと、ＤＭＯＳ
ＦＥＴとを直列接続の一体化構造にしたことを特徴と
する過電流保護形ＤＭＯＳ ＦＥＴ。1. A drain layer having a high concentration of a second type impurity formed in a second type impurity semiconductor layer formed on a first type impurity semiconductor substrate, and a drain electrode connected thereto.
A first type impurity semiconductor layer formed in the second type impurity semiconductor layer at a position away from the drain layer; and a first type impurity semiconductor layer formed in the first type impurity semiconductor layer on a side closer to the drain layer. A semiconductor layer having a high concentration of one type impurity, a source layer having a high concentration of a second type impurity also formed on the far side,
A source electrode commonly connected to the source layer and the semiconductor layer having a high concentration of one type of impurity; and a source electrode and the first layer on a side of the source electrode remote from the drain electrode.
A junction type FET composed of a gate electrode formed with an insulating film opposed to the seed impurity semiconductor layer;
An overcurrent protection type DMOS FET, wherein the FET and the FET have an integrated structure connected in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189231A JPH1041402A (en) | 1996-07-18 | 1996-07-18 | Overcurrent protecting dmos fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8189231A JPH1041402A (en) | 1996-07-18 | 1996-07-18 | Overcurrent protecting dmos fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041402A true JPH1041402A (en) | 1998-02-13 |
Family
ID=16237798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8189231A Pending JPH1041402A (en) | 1996-07-18 | 1996-07-18 | Overcurrent protecting dmos fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041402A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027228A (en) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
| JP2008520089A (en) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | Transient change interrupt integrated device suitable for high voltage |
| US11282946B2 (en) | 2020-05-29 | 2022-03-22 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1996
- 1996-07-18 JP JP8189231A patent/JPH1041402A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520089A (en) * | 2004-11-09 | 2008-06-12 | フルテック・セミコンダクター・インコーポレイテッド | Transient change interrupt integrated device suitable for high voltage |
| JP2007027228A (en) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
| US11282946B2 (en) | 2020-05-29 | 2022-03-22 | Fuji Electric Co., Ltd. | Semiconductor device |
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