JPH104092A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH104092A JPH104092A JP8154261A JP15426196A JPH104092A JP H104092 A JPH104092 A JP H104092A JP 8154261 A JP8154261 A JP 8154261A JP 15426196 A JP15426196 A JP 15426196A JP H104092 A JPH104092 A JP H104092A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 51
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 31
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 31
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 19
- 238000000206 photolithography Methods 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 9
- 239000010937 tungsten Substances 0.000 abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 abstract description 9
- 239000004411 aluminium Substances 0.000 abstract 4
- 239000010408 film Substances 0.000 description 99
- 239000010410 layer Substances 0.000 description 57
- 230000006378 damage Effects 0.000 description 22
- 239000002184 metal Substances 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 238000001020 plasma etching Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 金属配線形成工程においてプラズマプロセ
スによるチャージアップ現象に起因するゲート酸化膜の
ダメージを防止し、ＭＯＳ型電界効果トランジスタの信
頼性を向上することができる半導体製造方法を提供す
る。 【解決手段】ＭＯＳ型電界効果トランジスタを形成した
シリコン基板上に絶縁層を形成し、開口したコンタクト
ホールに窒化チタンおよびタングステンの埋め込みを行
い、アルミニウム膜、窒化チタン膜、酸化シリコン膜の
順次形成および酸化シリコン膜のパターニングを行う。
次に酸化シリコン膜をマスクとしてアルミニウム膜の異
方性エッチングを行うが、各配線パターンを完全に分離
せずアルミニウム膜を絶縁層上に一部残存させる。次に
酸化シリコン膜の成長およびエッチバックによりアルミ
ニウム膜に側壁を形成する。この工程の後、絶縁層上に
残存させたアルミニウム膜をエッチングし、配線を形成
することにより解決する。
スによるチャージアップ現象に起因するゲート酸化膜の
ダメージを防止し、ＭＯＳ型電界効果トランジスタの信
頼性を向上することができる半導体製造方法を提供す
る。 【解決手段】ＭＯＳ型電界効果トランジスタを形成した
シリコン基板上に絶縁層を形成し、開口したコンタクト
ホールに窒化チタンおよびタングステンの埋め込みを行
い、アルミニウム膜、窒化チタン膜、酸化シリコン膜の
順次形成および酸化シリコン膜のパターニングを行う。
次に酸化シリコン膜をマスクとしてアルミニウム膜の異
方性エッチングを行うが、各配線パターンを完全に分離
せずアルミニウム膜を絶縁層上に一部残存させる。次に
酸化シリコン膜の成長およびエッチバックによりアルミ
ニウム膜に側壁を形成する。この工程の後、絶縁層上に
残存させたアルミニウム膜をエッチングし、配線を形成
することにより解決する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わるもので、特に配線を形成するためのアルミニ
ウム等の反応性イオンエッチング時において、チャージ
アップ現象によるゲート酸化膜のダメージを低減した半
導体装置の製造方法に関する。
法に係わるもので、特に配線を形成するためのアルミニ
ウム等の反応性イオンエッチング時において、チャージ
アップ現象によるゲート酸化膜のダメージを低減した半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において配線材料のアルミニ
ウム等の異方性エッチングには、優れた垂直加工性およ
び微細加工性から、反応性イオンエッチング（ＲＩＥ）
が用いられる。反応性イオンエッチングではプラズマ中
で生成されたイオンを用いるため、その雰囲気中に電子
やプラスチャージイオン、マイナスチャージイオンなど
が含まれる。ＭＯＳ型電界効果トランジスタなどのゲー
ト構造を有する半導体装置を製造する場合において、エ
ッチングする際にこれらの荷電粒子がコンタクトホール
を介してゲート電極をチャージアップさせる。このよう
にしてゲート電極に高電圧が加わると、薄いゲート酸化
膜が劣化、破壊するプラズマダメージと呼ばれる問題が
起こる場合があり、半導体装置の製造において信頼性低
下の原因となっている。このプラズマダメージは、ゲー
ト電極に接続している配線の側面積が大きいほど顕著に
なる。
ウム等の異方性エッチングには、優れた垂直加工性およ
び微細加工性から、反応性イオンエッチング（ＲＩＥ）
が用いられる。反応性イオンエッチングではプラズマ中
で生成されたイオンを用いるため、その雰囲気中に電子
やプラスチャージイオン、マイナスチャージイオンなど
が含まれる。ＭＯＳ型電界効果トランジスタなどのゲー
ト構造を有する半導体装置を製造する場合において、エ
ッチングする際にこれらの荷電粒子がコンタクトホール
を介してゲート電極をチャージアップさせる。このよう
にしてゲート電極に高電圧が加わると、薄いゲート酸化
膜が劣化、破壊するプラズマダメージと呼ばれる問題が
起こる場合があり、半導体装置の製造において信頼性低
下の原因となっている。このプラズマダメージは、ゲー
ト電極に接続している配線の側面積が大きいほど顕著に
なる。
【０００３】金属配線を反応性イオンエッチングにより
形成する場合等、プラズマプロセスによるゲート酸化膜
のプラズマダメージを防止する半導体装置の製造方法に
は、これまで種々のものが提案されている。例えば図９
に示したような特開昭６３−２５９７６号公報に記載さ
れた技術では、コンタクトホール２９ａ下のゲート電極
２５をあらかじめ形成しておいた保護ダイオード（２２
および２７で形成される）に接続しておき、プラズマプ
ロセスによるスルーホール３０開口時に発生する電荷を
シリコン基板２１に逃がすようにしている。この保護ダ
イオードの存在は配線をエッチングする場合にも有効
で、形成しようとする配線を保護ダイオードに接続する
ことによりチャージアップを抑制できる。
形成する場合等、プラズマプロセスによるゲート酸化膜
のプラズマダメージを防止する半導体装置の製造方法に
は、これまで種々のものが提案されている。例えば図９
に示したような特開昭６３−２５９７６号公報に記載さ
れた技術では、コンタクトホール２９ａ下のゲート電極
２５をあらかじめ形成しておいた保護ダイオード（２２
および２７で形成される）に接続しておき、プラズマプ
ロセスによるスルーホール３０開口時に発生する電荷を
シリコン基板２１に逃がすようにしている。この保護ダ
イオードの存在は配線をエッチングする場合にも有効
で、形成しようとする配線を保護ダイオードに接続する
ことによりチャージアップを抑制できる。
【０００４】一方、ダイオードのような機能素子を付加
することなく新たな製造工程を加えることでプラズマダ
メージを低減する方法も提案されている。図１０は特開
平５−３４３３９８号公報により開示された半導体装置
の製造方法を説明するための平面図で、（ａ）〜（ｃ）
は各工程の状態図である。
することなく新たな製造工程を加えることでプラズマダ
メージを低減する方法も提案されている。図１０は特開
平５−３４３３９８号公報により開示された半導体装置
の製造方法を説明するための平面図で、（ａ）〜（ｃ）
は各工程の状態図である。
【０００１】まず図１０（ａ）に示すように、レジスト
をマスクとしてゲート電極と接続するコンタクトホール
４１上のアルミニウム（４３ａおよび４３ｂ）を、反応
性イオンエッチングでリング状にエッチングする（エッ
チングパターン４２）。この時チャージアップを起こさ
ない程度に、すなわちエッチング面積を最小限にしてエ
ッチングする。
をマスクとしてゲート電極と接続するコンタクトホール
４１上のアルミニウム（４３ａおよび４３ｂ）を、反応
性イオンエッチングでリング状にエッチングする（エッ
チングパターン４２）。この時チャージアップを起こさ
ない程度に、すなわちエッチング面積を最小限にしてエ
ッチングする。
【０００２】次に図１０（ｂ）に示すように、レジスト
をマスクとして反応性イオンエッチングによりコンタク
トホール４１の上以外の配線パターン４４を形成する。
この際、前記コンタクトホール４１上のパターン４３ａ
は他のアルミニウム配線４４とは孤立しており、コンタ
クトホール４１を介してゲート電極と接続しているアル
ミニウム配線４３ａの全表面積は極めて小さいため、荷
電粒子のゲート電極への注入を抑制することができる。
をマスクとして反応性イオンエッチングによりコンタク
トホール４１の上以外の配線パターン４４を形成する。
この際、前記コンタクトホール４１上のパターン４３ａ
は他のアルミニウム配線４４とは孤立しており、コンタ
クトホール４１を介してゲート電極と接続しているアル
ミニウム配線４３ａの全表面積は極めて小さいため、荷
電粒子のゲート電極への注入を抑制することができる。
【０００３】最後に図１０（ｃ）に示したように、選択
ＣＶＤ法を用いてタングステン膜４５により分離してお
いた配線を接続し、完成する。
ＣＶＤ法を用いてタングステン膜４５により分離してお
いた配線を接続し、完成する。
【０００５】しかしながら、上述した従来の半導体装置
の製造方法には、それぞれ以下のような問題点が存在す
る。
の製造方法には、それぞれ以下のような問題点が存在す
る。
【０００４】まず図９に示した製造方法においては、必
ず保護ダイオードを形成しておかなければならないため
レイアウト面積が増え、集積度が低下してしまう。また
配線を必ずいずれかの保護ダイオードに接続しておかな
ければならず、回路設計上の制約が大きい。
ず保護ダイオードを形成しておかなければならないため
レイアウト面積が増え、集積度が低下してしまう。また
配線を必ずいずれかの保護ダイオードに接続しておかな
ければならず、回路設計上の制約が大きい。
【０００６】また図１０に示した製造方法においては、
工程が複雑でありリソグラフィを行う回数も増加する。
このように工程数が増加するため、製造工程短縮が困難
となりコストの上昇も免れない。また、配線のパターニ
ング後にコンタクトホール上の孤立パターンとそれ以外
のパターンをタングステン成膜する際、微細な配線では
短絡が起こりやすく、微細化ひいては高集積化には適さ
ない。
工程が複雑でありリソグラフィを行う回数も増加する。
このように工程数が増加するため、製造工程短縮が困難
となりコストの上昇も免れない。また、配線のパターニ
ング後にコンタクトホール上の孤立パターンとそれ以外
のパターンをタングステン成膜する際、微細な配線では
短絡が起こりやすく、微細化ひいては高集積化には適さ
ない。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、金属配線形成工程においてプラズマプロセ
スによるチャージアップ現象に起因するゲート酸化膜へ
のダメージを防止し、ＭＯＳ型電界効果トランジスタの
信頼性を向上することができる半導体装置の製造方法を
提供することにある。
する課題は、金属配線形成工程においてプラズマプロセ
スによるチャージアップ現象に起因するゲート酸化膜へ
のダメージを防止し、ＭＯＳ型電界効果トランジスタの
信頼性を向上することができる半導体装置の製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
本発明請求項１に記載の半導体装置の製造方法は、ゲー
ト電極にコンタクトホールに埋め込まれた導電性物質を
介して接続される配線を異方性エッチングにより形成す
る半導体装置の製造方法において、前記配線を構成する
導電層をその最下部の所定の厚みを残して選択的に除去
し、露出した導電層の側部に絶縁層を形成し、さらに前
記残された最下部の導電層を異方性エッチングして除去
し配線を形成することを特徴とする。
本発明請求項１に記載の半導体装置の製造方法は、ゲー
ト電極にコンタクトホールに埋め込まれた導電性物質を
介して接続される配線を異方性エッチングにより形成す
る半導体装置の製造方法において、前記配線を構成する
導電層をその最下部の所定の厚みを残して選択的に除去
し、露出した導電層の側部に絶縁層を形成し、さらに前
記残された最下部の導電層を異方性エッチングして除去
し配線を形成することを特徴とする。
【０００９】したがって、各金属配線を形成する工程で
は導電層は最下部の厚みが残っており、電気的に接続さ
れているため、プラズマによって発生する電荷は基板上
に存在するダイオード構造を経て基板へ逃げる。また、
各金属配線を孤立させるエッチング工程では、導電層の
上部と側部の大部分は絶縁層に覆われているため、配線
が孤立した後のオーバーエッチング時にプラズマに曝さ
れる金属の面積を著しく減少させることができる。この
ため、プラズマダメージによるゲート酸化膜の劣化、破
壊を抑制することができる。
は導電層は最下部の厚みが残っており、電気的に接続さ
れているため、プラズマによって発生する電荷は基板上
に存在するダイオード構造を経て基板へ逃げる。また、
各金属配線を孤立させるエッチング工程では、導電層の
上部と側部の大部分は絶縁層に覆われているため、配線
が孤立した後のオーバーエッチング時にプラズマに曝さ
れる金属の面積を著しく減少させることができる。この
ため、プラズマダメージによるゲート酸化膜の劣化、破
壊を抑制することができる。
【００１０】請求項２に記載の半導体装置の製造方法
は、半導体基板上に形成されたコンタクト部を含む絶縁
層上層に導電層および第１の絶縁層を順次形成し、異方
性エッチングにより第１の絶縁層をパターニングし、第
１の絶縁層をマスクとして導電層の最下部の厚みを一部
残して異方性エッチングし、第２の絶縁層を形成して導
電層の少なくとも側部を被覆した後、異方性エッチング
して配線を形成することを特徴とする。
は、半導体基板上に形成されたコンタクト部を含む絶縁
層上層に導電層および第１の絶縁層を順次形成し、異方
性エッチングにより第１の絶縁層をパターニングし、第
１の絶縁層をマスクとして導電層の最下部の厚みを一部
残して異方性エッチングし、第２の絶縁層を形成して導
電層の少なくとも側部を被覆した後、異方性エッチング
して配線を形成することを特徴とする。
【０００５】
【００１１】したがって、各金属配線を形成する工程で
は導電層は最下部の厚みが残っており、電気的に接続さ
れているため、プラズマによって発生する電荷は基板上
に存在するダイオード構造を経て基板へ逃げる。また、
各金属配線を孤立させるエッチング工程では、導電層の
上部と側部の大部分は絶縁層に覆われているため、配線
が孤立した後のオーバーエッチング時にプラズマに曝さ
れる金属の面積を著しく減少させることができる。この
ため、プラズマダメージによるゲート酸化膜の劣化、破
壊を抑制することができる。
は導電層は最下部の厚みが残っており、電気的に接続さ
れているため、プラズマによって発生する電荷は基板上
に存在するダイオード構造を経て基板へ逃げる。また、
各金属配線を孤立させるエッチング工程では、導電層の
上部と側部の大部分は絶縁層に覆われているため、配線
が孤立した後のオーバーエッチング時にプラズマに曝さ
れる金属の面積を著しく減少させることができる。この
ため、プラズマダメージによるゲート酸化膜の劣化、破
壊を抑制することができる。
【０００６】
【００１２】請求項３に記載の半導体装置の製造方法
は、半導体基板上に形成された絶縁層およびコンタクト
部表面に第１の導電層を形成し、第１の導電層およびコ
ンタクト部上層に第２の導電層および第１の絶縁層を順
次形成し、フォトリソグラフィおよび異方性エッチング
により第１の絶縁層をパターニングし、第１の絶縁層を
マスクとして第２の導電層のみを異方性エッチングし、
第２の絶縁層を形成して導電層の少なくとも側部を被覆
した後、異方性エッチングして配線を形成することを特
徴とする。
は、半導体基板上に形成された絶縁層およびコンタクト
部表面に第１の導電層を形成し、第１の導電層およびコ
ンタクト部上層に第２の導電層および第１の絶縁層を順
次形成し、フォトリソグラフィおよび異方性エッチング
により第１の絶縁層をパターニングし、第１の絶縁層を
マスクとして第２の導電層のみを異方性エッチングし、
第２の絶縁層を形成して導電層の少なくとも側部を被覆
した後、異方性エッチングして配線を形成することを特
徴とする。
【０００７】
【００１３】したがって、各金属配線を形成する工程で
は導電層の最下部を残しており、電気的に接続されてい
るため、プラズマによって発生する電荷は基板上に存在
するダイオード構造を経て基板へ逃げる。また、各金属
配線を孤立させるエッチング工程では、導電層の上部と
側部の大部分は絶縁層に覆われているため、配線が孤立
した後のオーバーエッチング時にプラズマに曝される金
属の面積を著しく減少させることができる。このため、
プラズマダメージによるゲート酸化膜の劣化、破壊を抑
制することができる。
は導電層の最下部を残しており、電気的に接続されてい
るため、プラズマによって発生する電荷は基板上に存在
するダイオード構造を経て基板へ逃げる。また、各金属
配線を孤立させるエッチング工程では、導電層の上部と
側部の大部分は絶縁層に覆われているため、配線が孤立
した後のオーバーエッチング時にプラズマに曝される金
属の面積を著しく減少させることができる。このため、
プラズマダメージによるゲート酸化膜の劣化、破壊を抑
制することができる。
【０００８】さらに、導電層に積層膜を用いているため
異方性エッチングを行う際に精度良く下層の導電層を残
すことができる。
異方性エッチングを行う際に精度良く下層の導電層を残
すことができる。
【０００９】
【００１４】請求項４に記載の半導体装置の製造方法
は、請求項１〜３のいずれか一に記載の半導体装置の製
造方法において、導電層としてアルミニウムを用いて配
線を形成することを特徴とする。
は、請求項１〜３のいずれか一に記載の半導体装置の製
造方法において、導電層としてアルミニウムを用いて配
線を形成することを特徴とする。
【００１０】
【００１５】したがって、高純度の薄膜に容易に形成さ
れしかもレジストとの選択比が高いアルミニウムを用い
るため、反応性イオンエッチングによる配線の微細加工
を行うことができる。
れしかもレジストとの選択比が高いアルミニウムを用い
るため、反応性イオンエッチングによる配線の微細加工
を行うことができる。
【００１１】
【００１６】請求項５に記載の半導体装置の製造方法
は、請求項１〜３のいずれか一に記載の半導体装置の製
造方法において、導電層として下層がアルミニウムおよ
び上層が窒化チタンで構成される積層膜を用いて配線を
形成することを特徴とする。
は、請求項１〜３のいずれか一に記載の半導体装置の製
造方法において、導電層として下層がアルミニウムおよ
び上層が窒化チタンで構成される積層膜を用いて配線を
形成することを特徴とする。
【００１２】
【００１７】したがって、配線金属であるアルミニウム
と層間絶縁膜となる酸化シリコンとの直接的な接触を回
避し、反応するのを防ぐバリアメタルとして用いること
ができる。また、フォトリソグラフィーの際に反射防止
膜として作用することができる。
と層間絶縁膜となる酸化シリコンとの直接的な接触を回
避し、反応するのを防ぐバリアメタルとして用いること
ができる。また、フォトリソグラフィーの際に反射防止
膜として作用することができる。
【００１３】
【００１８】請求項６に記載の半導体装置の製造方法
は、請求項３記載の半導体装置の製造方法において、第
１の導電層として窒化チタンあるいはチタンおよびそれ
らで構成される積層膜を用い、第２の導電層として下層
がアルミニウムで上層が窒化チタンで構成される積層膜
を用いて配線を形成することを特徴とする。
は、請求項３記載の半導体装置の製造方法において、第
１の導電層として窒化チタンあるいはチタンおよびそれ
らで構成される積層膜を用い、第２の導電層として下層
がアルミニウムで上層が窒化チタンで構成される積層膜
を用いて配線を形成することを特徴とする。
【００１４】
【００１９】したがって、導線層を異なる金属を積層し
た２層にすることで、垂直方向からの異方性エッチング
中に金属種が替わった時点で停止すればよいので、単一
の金属層に比べてエッチングの終点検出が容易にするこ
とができる。
た２層にすることで、垂直方向からの異方性エッチング
中に金属種が替わった時点で停止すればよいので、単一
の金属層に比べてエッチングの終点検出が容易にするこ
とができる。
【００２０】本発明に従えば、各金属配線を孤立させる
エッチング工程では、導電膜の上部と側部の大部分は絶
縁膜である酸化シリコン膜に覆われていることになる。
したがって、配線が孤立した後のオーバーエッチング時
にプラズマに曝される金属の面積を著しく減少させるこ
とができる。このため、プラズマダメージによるゲート
酸化膜の劣化、破壊を抑制することができる。さらに導
電層に積層膜を用いているため異方性エッチングを行う
際に精度良く下層の導電層を残すことができる。
エッチング工程では、導電膜の上部と側部の大部分は絶
縁膜である酸化シリコン膜に覆われていることになる。
したがって、配線が孤立した後のオーバーエッチング時
にプラズマに曝される金属の面積を著しく減少させるこ
とができる。このため、プラズマダメージによるゲート
酸化膜の劣化、破壊を抑制することができる。さらに導
電層に積層膜を用いているため異方性エッチングを行う
際に精度良く下層の導電層を残すことができる。
【００２１】
【発明の実施の形態】本発明による半導体装置の製造方
法の一実施の形態（その１）について説明する。
法の一実施の形態（その１）について説明する。
【００１５】図１〜４は本発明の一実施の形態（その
１）を説明するための断面図で、図１〜３の（ａ）およ
び（ｂ）は各工程の状態図である。
１）を説明するための断面図で、図１〜３の（ａ）およ
び（ｂ）は各工程の状態図である。
【００２２】まず、図１（ａ）に示すように、シリコン
基板１上に、素子分離酸化膜２、ゲート酸化膜３、ゲー
ト電極４を形成する工程を経てＭＯＳ型電解効果トラン
ジスタを形成する。その後、上層にＢＰＳＧ（ホウ素−
リンケイ酸ガラス）膜５を成長し平坦な層間絶縁膜を形
成する。
基板１上に、素子分離酸化膜２、ゲート酸化膜３、ゲー
ト電極４を形成する工程を経てＭＯＳ型電解効果トラン
ジスタを形成する。その後、上層にＢＰＳＧ（ホウ素−
リンケイ酸ガラス）膜５を成長し平坦な層間絶縁膜を形
成する。
【００２３】次に図１（ｂ）に示すように、ＭＯＳ型電
界効果トランジスタと接続するため、ＢＰＳＧ膜５にコ
ンタクトホール６を開口したのち、コンタクトホール６
およびこのコンタクトホールを有するＢＰＳＧ膜５上に
窒化チタン膜７を１００ｎｍの厚さで成膜する。タング
ステン膜のＣＶＤ成長およびＣＭＰ（化学的機械研磨
法）を行うことにより、コンタクトホール６内をタング
ステン８で埋め込む。このときＢＰＳＧ膜５上の窒化チ
タン膜は除去する。
界効果トランジスタと接続するため、ＢＰＳＧ膜５にコ
ンタクトホール６を開口したのち、コンタクトホール６
およびこのコンタクトホールを有するＢＰＳＧ膜５上に
窒化チタン膜７を１００ｎｍの厚さで成膜する。タング
ステン膜のＣＶＤ成長およびＣＭＰ（化学的機械研磨
法）を行うことにより、コンタクトホール６内をタング
ステン８で埋め込む。このときＢＰＳＧ膜５上の窒化チ
タン膜は除去する。
【００２４】次に図２（ａ）に示すように、配線層とし
て５００ｎｍの厚さのアルミニウム膜９、その上層に反
射防止膜として５０ｎｍの厚さの窒化チタン膜１０、さ
らに２００ｎｍの厚さの酸化シリコン膜１１を順次形成
する。
て５００ｎｍの厚さのアルミニウム膜９、その上層に反
射防止膜として５０ｎｍの厚さの窒化チタン膜１０、さ
らに２００ｎｍの厚さの酸化シリコン膜１１を順次形成
する。
【００２５】次に図２（ｂ）に示すように、最上部にレ
ジスト１２を塗布し、フォトリソグラフィと異方性エッ
チングにより、酸化シリコン膜１１をパターニングす
る。
ジスト１２を塗布し、フォトリソグラフィと異方性エッ
チングにより、酸化シリコン膜１１をパターニングす
る。
【００２６】次に図３（ａ）に示すように、最上部のレ
ジスト１２を除去した後、酸化シリコン膜１１をマスク
として窒化チタン膜１０とアルミニウム膜９とを異方性
エッチングによりパターニングする。このときアルミニ
ウム膜９を１００ｎｍ程度ＢＰＳＧ膜上に残存させ、各
配線パターンを完全に分離させないでおく。各配線はア
ルミニウム膜９で電気的に接続されているため、プラズ
マによって発生する電荷は基板上のダイオード構造を有
する領域を経て基板に逃げる。したがって、プラズマダ
メージによるゲート酸化膜３の劣化、破壊は生じない。
ジスト１２を除去した後、酸化シリコン膜１１をマスク
として窒化チタン膜１０とアルミニウム膜９とを異方性
エッチングによりパターニングする。このときアルミニ
ウム膜９を１００ｎｍ程度ＢＰＳＧ膜上に残存させ、各
配線パターンを完全に分離させないでおく。各配線はア
ルミニウム膜９で電気的に接続されているため、プラズ
マによって発生する電荷は基板上のダイオード構造を有
する領域を経て基板に逃げる。したがって、プラズマダ
メージによるゲート酸化膜３の劣化、破壊は生じない。
【００２７】次に図３（ｂ）に示すように、酸化シリコ
ン膜を１００ｎｍの膜厚で成膜し、それをエッチバック
することで配線の側壁を酸化シリコン膜１３で覆う。
ン膜を１００ｎｍの膜厚で成膜し、それをエッチバック
することで配線の側壁を酸化シリコン膜１３で覆う。
【００２８】次に図４に示すように、アルミニウム膜９
の露出部分を異方性エッチングし、各配線を分離する。
下層のアルミニウム膜９が分離し配線が孤立した後、オ
ーバーエッチングを行う。このとき配線上面は酸化シリ
コン膜１１で覆われているものの、アルミニウム膜９の
側面が一部ではあるがプラズマに曝されることになる。
しかしプラズマに曝される配線の側面積は、酸化シリコ
ン膜１３による側壁形成を行わない場合と比べて約１／
７と非常に小さい。従って、著しくゲート酸化膜３のプ
ラズマダメージを軽減することができる。
の露出部分を異方性エッチングし、各配線を分離する。
下層のアルミニウム膜９が分離し配線が孤立した後、オ
ーバーエッチングを行う。このとき配線上面は酸化シリ
コン膜１１で覆われているものの、アルミニウム膜９の
側面が一部ではあるがプラズマに曝されることになる。
しかしプラズマに曝される配線の側面積は、酸化シリコ
ン膜１３による側壁形成を行わない場合と比べて約１／
７と非常に小さい。従って、著しくゲート酸化膜３のプ
ラズマダメージを軽減することができる。
【００２９】本発明の一実施の形態（その２）として、
導電層に積層膜を用いてエッチングの終点検出を容易に
した場合について説明する。
導電層に積層膜を用いてエッチングの終点検出を容易に
した場合について説明する。
【００１６】図５〜８は本発明の一実施の形態（その
２）を説明するための断面図で、図５〜７の（ａ）およ
び（ｂ）は各工程の状態図である。
２）を説明するための断面図で、図５〜７の（ａ）およ
び（ｂ）は各工程の状態図である。
【００３０】まず、図５（ａ）に示すように、シリコン
基板１上に、素子分離酸化膜２、ゲート酸化膜３、ゲー
ト電極４を形成する工程を経てＭＯＳ型電解効果トラン
ジスタを形成する。その後、上層にＢＰＳＧ（ホウ素−
リンケイ酸ガラス）膜５を成長し平坦な層間絶縁膜を形
成する。
基板１上に、素子分離酸化膜２、ゲート酸化膜３、ゲー
ト電極４を形成する工程を経てＭＯＳ型電解効果トラン
ジスタを形成する。その後、上層にＢＰＳＧ（ホウ素−
リンケイ酸ガラス）膜５を成長し平坦な層間絶縁膜を形
成する。
【００３１】次に図５（ｂ）に示すように、ＭＯＳ型電
界効果トランジスタと接続するため、ＢＰＳＧ膜５にコ
ンタクトホール６を開口したのち、コンタクトホール６
およびこのコンタクトホールを有するＢＰＳＧ膜５上に
窒化チタン膜７を１００ｎｍの厚さで成膜する。タング
ステン膜のＣＶＤ成長およびＣＭＰ（化学的機械研磨
法）を行うことにより、コンタクトホール６内をタング
ステン８で埋め込む。
界効果トランジスタと接続するため、ＢＰＳＧ膜５にコ
ンタクトホール６を開口したのち、コンタクトホール６
およびこのコンタクトホールを有するＢＰＳＧ膜５上に
窒化チタン膜７を１００ｎｍの厚さで成膜する。タング
ステン膜のＣＶＤ成長およびＣＭＰ（化学的機械研磨
法）を行うことにより、コンタクトホール６内をタング
ステン８で埋め込む。
【００３２】次に図６（ａ）に示すように、配線層とし
て５００ｎｍの厚さのアルミニウム膜９、その上層に反
射防止膜として５０ｎｍの厚さの窒化チタン膜１０、さ
らに２００ｎｍの厚さの酸化シリコン膜１１を順次形成
する。
て５００ｎｍの厚さのアルミニウム膜９、その上層に反
射防止膜として５０ｎｍの厚さの窒化チタン膜１０、さ
らに２００ｎｍの厚さの酸化シリコン膜１１を順次形成
する。
【００３３】次に図６（ｂ）に示すように、最上部にレ
ジスト１２を塗布し、フォトリソグラフィと異方性エッ
チングにより、酸化シリコン膜１１をパターニングす
る。
ジスト１２を塗布し、フォトリソグラフィと異方性エッ
チングにより、酸化シリコン膜１１をパターニングす
る。
【００３４】次に図７（ａ）に示すように、最上部のレ
ジスト１２を除去した後、酸化シリコン膜１１をマスク
としての窒化チタン膜１０とアルミニウム膜９とを異方
性エッチングによりパターニングする。このとき下層の
窒化チタン膜７に到達したらエッチングを完了し、窒化
チタン膜７はＢＰＳＧ膜上に残存させる。導線層を異な
る金属を積層した２層にすることで、垂直方向からのエ
ッチング中に金属種が替わった時点で停止すればよいの
で、単一の金属層に比べてエッチングの終点検出が容易
になる。これは技術的に可能である。各配線は窒化チタ
ン膜７で電気的に接続されているため、プラズマによっ
て発生する電荷は基板上のダイオード構造を有する領域
を経て基板に逃げる。したがって、プラズマダメージに
よるゲート酸化膜３の劣化、破壊は生じない。
ジスト１２を除去した後、酸化シリコン膜１１をマスク
としての窒化チタン膜１０とアルミニウム膜９とを異方
性エッチングによりパターニングする。このとき下層の
窒化チタン膜７に到達したらエッチングを完了し、窒化
チタン膜７はＢＰＳＧ膜上に残存させる。導線層を異な
る金属を積層した２層にすることで、垂直方向からのエ
ッチング中に金属種が替わった時点で停止すればよいの
で、単一の金属層に比べてエッチングの終点検出が容易
になる。これは技術的に可能である。各配線は窒化チタ
ン膜７で電気的に接続されているため、プラズマによっ
て発生する電荷は基板上のダイオード構造を有する領域
を経て基板に逃げる。したがって、プラズマダメージに
よるゲート酸化膜３の劣化、破壊は生じない。
【００３５】次に図７（ｂ）に示すように、酸化シリコ
ン膜を１００ｎｍの膜厚で成膜し、それをエッチバック
することで配線の側壁を酸化シリコン膜１３で覆う。
ン膜を１００ｎｍの膜厚で成膜し、それをエッチバック
することで配線の側壁を酸化シリコン膜１３で覆う。
【００３６】次に図８に示すように、窒化チタン膜７の
露出部分を異方性エッチングし、各配線を分離する。第
１の実施例と同様に窒化チタン膜７が分離し配線が孤立
した後、オーバーエッチングを行うときにプラズマに曝
される側面積は、酸化シリコン膜１３による側壁形成を
行っているため非常に小さい。従って、著しくゲート酸
化膜３のプラズマダメージを軽減することができる。
露出部分を異方性エッチングし、各配線を分離する。第
１の実施例と同様に窒化チタン膜７が分離し配線が孤立
した後、オーバーエッチングを行うときにプラズマに曝
される側面積は、酸化シリコン膜１３による側壁形成を
行っているため非常に小さい。従って、著しくゲート酸
化膜３のプラズマダメージを軽減することができる。
【００３７】これらの実施の形態では第１層目の配線形
成工程について説明したが、第２層目より上層の配線で
あっても同様な方法を適用することができる。配線材料
としてはアルミニウムを用いたが、それに限定されるも
のではない。また配線は単層であっても良い。
成工程について説明したが、第２層目より上層の配線で
あっても同様な方法を適用することができる。配線材料
としてはアルミニウムを用いたが、それに限定されるも
のではない。また配線は単層であっても良い。
【００３８】また実施の形態（その２）ではエッチング
の終点検出が容易にできるため、精度良く下層導電膜を
残存できる。下層導電膜はチタン膜と窒化チタン膜等の
積層膜であっても良い。
の終点検出が容易にできるため、精度良く下層導電膜を
残存できる。下層導電膜はチタン膜と窒化チタン膜等の
積層膜であっても良い。
【００３９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような優れた効果を奏する。
いるので、以下に記載するような優れた効果を奏する。
【００１７】保護ダイオードのような機能素子を付加形
成することがないため、プラズマダメージ防止のための
レイアウト面積の増加はなく、回路設計が制限されるこ
ともない。さらに、リソグラフィ工程を追加することな
く、酸化シリコン膜の成長、エッチバック等数工程の追
加でプラズマダメージを抑制することができる。また、
異方性エッチングのため微細な間隔の配線であっても適
用できる。
成することがないため、プラズマダメージ防止のための
レイアウト面積の増加はなく、回路設計が制限されるこ
ともない。さらに、リソグラフィ工程を追加することな
く、酸化シリコン膜の成長、エッチバック等数工程の追
加でプラズマダメージを抑制することができる。また、
異方性エッチングのため微細な間隔の配線であっても適
用できる。
【００１８】
【図１】本発明の一実施の形態（その１）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００１９】
【図２】本発明の一実施の形態（その１）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００２０】
【図３】本発明の一実施の形態（その１）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００２１】
【図４】本発明の一実施の形態（その１）の半導体装置
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【００２２】
【図５】本発明の一実施の形態（その２）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００２３】
【図６】本発明の一実施の形態（その２）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００２４】
【図７】本発明の一実施の形態（その２）の半導体装置
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
の製造方法を説明するための工程断面図で、（ａ）およ
び（ｂ）は各工程の状態図である。
【００２５】
【図８】本発明の一実施の形態（その２）の半導体装置
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【００２６】
【図９】特開昭６３−２５７９６号公報により開示され
た半導体装置の製造方法を説明するための断面図であ
る。
た半導体装置の製造方法を説明するための断面図であ
る。
【００２７】
【図１０】特開平５−３４３３９８号公報により開示さ
れた半導体装置の製造方法を説明するための工程平面図
で、（ａ）〜（ｃ）は各工程の状態図である。
れた半導体装置の製造方法を説明するための工程平面図
で、（ａ）〜（ｃ）は各工程の状態図である。
【００２８】
１ シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ＢＰＳＧ膜 ６ コンタクトホール ７，１０ 窒化チタン膜 ８ タングステン膜 ９ アルミニウム膜 １１，１３ 酸化シリコン膜 １２ レジスト ２１ シリコン基板 ２２ Ｐウェル ２３ フィールド酸化膜 ２４ ゲート酸化膜 ２５ ゲート電極 ２６ シリコン酸化膜 ２７ Ｎ型拡散層 ２８ アルミニウム膜 ２９ａ，ｂ コンタクトホール ３０ スルーホール ３１ 絶縁膜 ４１ コンタクトホール ４２ リング状エッチングパターン ４３ａ，ｂ アルミニウム膜 ４４ アルミニウム膜（配線パターン形成後） ４５ タングステン膜
Claims (6)
- 【請求項１】ゲート電極にコンタクトホールに埋め込ま
れた導電性物質を介して接続される配線を異方性エッチ
ングにより形成する半導体装置の製造方法において、前
記配線を構成する導電層をその最下部の所定の厚みを残
して選択的に除去し、露出した導電層の側部に絶縁層を
形成し、さらに前記残された最下部の導電層を異方性エ
ッチングして除去し配線を形成することを特徴とする半
導体装置の製造方法。 - 【請求項２】半導体基板上に形成されたコンタクトホー
ルを含む絶縁層上層に導電層および第１の絶縁層を順次
形成し、異方性エッチングにより第１の絶縁層をパター
ニングし、第１の絶縁層をマスクとして導電層の最下部
の厚みを一部残して異方性エッチングし、第２の絶縁層
を形成して導電層の少なくとも側部を被覆した後、異方
性エッチングして配線を形成することを特徴とする半導
体装置の製造方法。 - 【請求項３】半導体基板上に形成された絶縁層およびコ
ンタクトホール表面に第１の導電層を形成し、第１の導
電層およびコンタクトホール上層に第２の導電層および
第１の絶縁層を順次形成し、フォトリソグラフィおよび
異方性エッチングにより第１の絶縁層をパターニング
し、第１の絶縁層をマスクとして第２の導電層のみを異
方性エッチングにより除去し、第２の絶縁層を形成して
導電層の少なくとも側部を被覆した後、第１の導電層を
異方性エッチングして配線を形成することを特徴とする
半導体装置の製造方法。 - 【請求項４】導電層としてアルミニウムを用いて配線を
形成することを特徴とする請求項１〜３のいずれか一に
記載の半導体装置の製造方法。 - 【請求項５】導電層として下層がアルミニウムおよび上
層が窒化チタンで構成される積層膜を用いて配線を形成
することを特徴とする請求項１〜３のいずれか一に記載
の半導体装置の製造方法。 - 【請求項６】第１の導電層として窒化チタンあるいはチ
タンおよびそれらで構成される積層膜を用い、第２の導
電層として下層がアルミニウムで上層が窒化チタンで構
成される積層膜を用いて配線を形成することを特徴とす
る請求項３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154261A JPH104092A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
| US08/851,314 US5877082A (en) | 1996-06-14 | 1997-05-05 | Method of manufacturing semiconductor device without plasma damage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154261A JPH104092A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104092A true JPH104092A (ja) | 1998-01-06 |
Family
ID=15580330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154261A Pending JPH104092A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5877082A (ja) |
| JP (1) | JPH104092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
| US11872201B2 (en) | 2018-06-21 | 2024-01-16 | Nuseed Nutritional Us Inc. | DHA enriched polyunsaturated fatty acid compositions |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228757B1 (en) * | 1998-03-05 | 2001-05-08 | Philips Semiconductors, Inc. | Process for forming metal interconnects with reduced or eliminated metal recess in vias |
| KR100540061B1 (ko) * | 2003-12-31 | 2005-12-29 | 동부아남반도체 주식회사 | 플라즈마 데미지를 방지하는 방법 |
| KR101906860B1 (ko) * | 2011-11-24 | 2018-10-12 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325976A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP2511892B2 (ja) * | 1986-08-08 | 1996-07-03 | 松下電器産業株式会社 | 多層薄膜配線及びその形成方法 |
| JPS6386453A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| NL8800222A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. |
| JPH05343398A (ja) * | 1992-06-10 | 1993-12-24 | Sony Corp | 金属配線形成方法 |
| DE4446850C2 (de) * | 1993-12-27 | 2003-07-24 | Hyundai Electronics Ind | Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung |
| JPH07240467A (ja) * | 1994-03-01 | 1995-09-12 | Sony Corp | 配線の形成方法 |
| US5512514A (en) * | 1994-11-08 | 1996-04-30 | Spider Systems, Inc. | Self-aligned via and contact interconnect manufacturing method |
| US5656543A (en) * | 1995-02-03 | 1997-08-12 | National Semiconductor Corporation | Fabrication of integrated circuits with borderless vias |
| JPH09283619A (ja) * | 1996-04-19 | 1997-10-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1996
- 1996-06-14 JP JP8154261A patent/JPH104092A/ja active Pending
-
1997
- 1997-05-05 US US08/851,314 patent/US5877082A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
| US11872201B2 (en) | 2018-06-21 | 2024-01-16 | Nuseed Nutritional Us Inc. | DHA enriched polyunsaturated fatty acid compositions |
Also Published As
| Publication number | Publication date |
|---|---|
| US5877082A (en) | 1999-03-02 |
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