JPH1040366A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みと読み出しを連続して行っていたた
め、１画素当りの書き込みおよび読み出しに２倍の時間
を要していた。 【解決手段】 偶数画素メモリ２３と奇数画素メモリ２
４とを設け、偶数画素メモリ２３からの偶数画素読み出
し時に、入力された奇数画素データを奇数画素メモリ２
４に書き込み、奇数画素メモリ２４からの奇数画素読み
出し時に、入力された偶数画素データを偶数画素メモリ
２３に書き込むという動作を、制御回路２５の制御の下
に繰り返して実行する。そして、制御回路２５は、偶数
画素メモリ２３および奇数画素メモリ２４のアドレス発
生順を、書き込み時と読み出し時に異ならせるようにす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データを処理
する画像処理装置に関し、特にラスター順次に入力され
る画像データをブロック順次の画像データに、またはブ
ロック順次に入力される画像データをラスター順次の画
像データに変換する画像処理装置に関するものである。

【０００２】

【従来の技術】従来より、多値画像データの圧縮技術と
して、国際標準のＪＰＥＧ(Joint Photographic Expert
Group) 方式がある。このＪＰＥＧ方式による圧縮技術
では、ラスター順次で入力されたＲＧＢ画素成分をＹＵ
Ｖ画素成分に変換する。こうして得られたＹＵＶ画素デ
ータは、８×８ブロック単位でＤＣＴ(descrete cosine
transform；離散コサイン変換）変換されて空間周波数
成分となる。この空間周波数に変換されたものはＤＣＴ
係数と称される。そして、このＤＣＴ係数は輝度成分
（Ｙ）と色度成分（Ｕ，Ｖ）の２種類の８×８単位で量
子化される。なお、ここでの量子化係数は、可変長符号
化方式であるハフマン符号化係数による。

【０００３】ＤＣＴ変換では８×８ブロック単位で処理
を行うため、ＤＣＴ変換処理の前段階で、ラスター順次
で入力された画素データをブロック順次の画素データに
変換しなければならない。この変換処理をハードウェア
で実現するために、少なくとも８ライン分のメモリを用
意し、１度書き込まれた画素データに対して読み出し順
序を変える構成を採っている。

【０００４】また、この変換をパイプライン的に行うた
めには、２つの８ラインメモリを用意し、書き込みと読
み出しを同時に行うことにより実現するのが一般的であ
る。具体的には、８ラインの画素データを１つ目のライ
ンメモリに書き込んでいるときには、以前の８ラインの
画素データを２つ目のラインメモリから読み出して、８
ライン分のラスターブロック変換を行う。次に、逆に１
つ目のラインメモリから画素データを読み出して、２つ
目のラインメモリに書き込むという動作を繰り返す。

【０００５】

【発明が解決しようとする課題】上述したように、ＪＰ
ＥＧ方式による圧縮技術を用いた画像処理装置では、ハ
ードウェアでパイプライン的にラスターブロックの変換
を実現するようにしているため、８ライン分のメモリを
２個用意しなければならず、よって装置のコスト上昇を
招くという問題があった。この問題を解決するために、
同一メモリの同一アドレスに対して画素データの読み出
し／書き込みを順次行うことにより、ラスターブロック
変換を行う画像処理装置が提案されている（例えば、特
開平６−３２６９９７号公報、特開平８−１８７９１号
公報参照）。

【０００６】この従来技術に係る画像処理装置では、メ
モリが１個で済むことから、メモリコストを半減できる
という利点がある反面、書き込みと読み出しを連続して
行うために、１画素当りの書き込みおよび読み出しに２
倍の時間を要することになる。すなわち、１画素の読み
出しと書き込みに共に１クロック相当の時間がかかる場
合、例えばある画素の書き込みから次の画素の書き込み
までの間に読み出しのための１クロックの待ち時間が入
るため、１画素の書き込みには計２クロック相当の時間
がかかることになる。１画素の読み出しも同様に２クロ
ック相当の時間が必要となる。このように、メモリコス
トについては半減できるものの、装置の性能、即ち動作
速度が犠牲になってしまうという問題があった。

【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、低コストにて動作速
度を犠牲にすることなくラスター順次の画像データをブ
ロック順次の画像データに、またはブロック順次の画像
データをラスター順次の画像データに変換することが可
能な画像処理装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明による画像処理装
置は、入力画像データの先頭から２ｎ（ｎ＝０，１，
２，…）の位置にある偶数画素データと２ｎ＋１（ｎ＝
０，１，２，…）の位置にある奇数画素データとを選択
して入力する入力手段と、偶数画素データを記憶する偶
数画素記憶手段と、奇数画素データを記憶する奇数画素
記憶手段と、奇数画素記憶手段からの奇数画素データの
読み出しに同期して偶数画素記憶手段への偶数画素デー
タの書き込みを行い、偶数画素記憶手段からの偶数画素
データの読み出しに同期して奇数画素記憶手段への奇数
画素データの書き込みを行う制御手段と、偶数画素記憶
手段から読み出された偶数画素データと奇数画素記憶手
段から読み出された奇数画素データとを選択して出力す
る出力手段とを備えた構成となっている。

【０００９】上記構成の画像処理装置において、偶数画
素記憶手段からの偶数画素読み出し時に、入力された奇
数画素データを奇数画素記憶手段に書き込み、奇数画素
記憶手段からの奇数画素読み出し時に、入力された偶数
画素データを偶数画素記憶手段に書き込むという動作を
制御手段の制御の下に繰り返して実行する。そして、制
御手段は、偶数画素記憶手段および奇数画素記憶手段の
アドレス発生順を、書き込み時と読み出し時に異ならせ
る。これにより、ラスター順次に入力される画像データ
がブロック順次の画像データに、あるいはブロック順次
に入力される画像データがラスター順次の画像データに
変換される。

【００１０】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態の基本構成を示すブロック図である。図１にお
いて、本実施形態に係る画像処理装置は、入力画像デー
タの先頭から２ｎ（ｎ＝０，１，２，…）の位置にある
偶数画素データと２ｎ＋１（ｎ＝０，１，２，…）の位
置にある奇数画素データとを選択して入力する入力手段
１１と、偶数画素データを記憶する偶数画素記憶手段１
２と、奇数画素データを記憶する奇数画素記憶手段１３
と、奇数画素記憶手段１３からの奇数画素データの読み
出しに同期して偶数画素記憶手段１２への偶数画素デー
タの書き込みを行い、偶数画素記憶手段１２からの偶数
画素データの読み出しに同期して奇数画素記憶手段１３
への奇数画素データの書き込みを行う制御手段１４と、
偶数画素記憶手段１２から読み出された偶数画素データ
と奇数画素記憶手段１３から読み出された奇数画素デー
タとを選択して出力する出力手段１５とから構成されて
いる。

【００１１】図２は、本実施形態に係る画像処理装置の
具体的な構成の一例を示すブロック図であり、図中、図
１と同等部分には同一符号を付して示す。図２におい
て、レジスタ（ＲＥＧ）２１およびデマルチプレクサ
（ＤＭＵＸ）２２によって入力手段１１が、マルチプレ
クサ（ＭＵＸ）２６およびレジスタ２７によって出力手
段１５がそれぞれ構成され、偶数画素メモリ２３が偶数
画素記憶手段１２に、奇数画素メモリ２４が奇数画素記
憶手段１３に、制御回路２５が制御手段１４にそれぞれ
対応している。

【００１２】そして、デマルチプレクサ２２の一方のデ
ータ出力端およびマルチプレクサ２６の一方のデータ入
力端はデータバス３１を介して偶数画素メモリ２３のデ
ータ入出力端に、デマルチプレクサ２２の他方のデータ
出力端およびマルチプレクサ２６の他方のデータ入力端
はデータバス３２を介して奇数画素メモリ２４のデータ
入出力端にそれぞれ接続されている。

【００１３】デマルチプレクサ２２およびマルチプレク
サ２６の各制御入力端は、信号線３３，３４を介して制
御回路２５に接続されている。偶数画素メモリ２３のア
ドレス入力端はアドレスバス３５を介して制御回路２５
に接続され、さらにそのライトイネーブル入力端および
リードイネーブル入力端は信号線３６，３７を介して制
御回路２５に接続されている。また、奇数画素メモリ２
４のアドレス入力端はアドレスバス３８を介して制御回
路２５に接続され、さらにそのライトイネーブル入力端
およびリードイネーブル入力端は信号線３９，４０を介
して制御回路２５に接続されている。

【００１４】制御回路２５は、システムクロックＣＬ
Ｋ、ライン同期信号ＬＳＹＮＣ、ページ同期信号ＰＳＹ
ＮＣを入力とし、これらの信号に基づいてデマルチプレ
クサ２２の選択信号Ｓ１、マルチプレクサ２６の選択信
号Ｓ２、偶数画素メモリ２３のアドレス信号Ｓ５、奇数
画素メモリ２４のアドレス信号Ｓ６、偶数画素メモリ２
３のライトイネーブル信号Ｓ７、奇数画素メモリ２４の
ライトイネーブル信号Ｓ８、偶数画素メモリ２３のリー
ドイネーブル信号Ｓ９、奇数画素メモリ２４のリードイ
ネーブル信号Ｓ１０を生成して出力する。

【００１５】上記構成の画像処理装置において、入力側
のレジスタ２１は、入力画像データをシステムクロック
ＣＬＫに同期化させ、デマルチプレクサ２２に供給す
る。出力側のレジスタ２７は、マルチプレクサ２６の出
力データをシステムクロックＣＬＫに同期化させて出力
画像データとして出力する。

【００１６】デマルチプレクサ２２は、制御回路２５か
ら信号線３３を介して与えられる選択信号Ｓ１が論理
“０”（以下、単に０と称す）のとき、データバス３１
を介して偶数画素メモリ２３にデータを出力し、選択信
号Ｓ１が論理“１”（以下、単に１と称す）のとき、デ
ータバス３２を介して奇数画素メモリ２４にデータを出
力する。マルチプレクサ２６は、制御回路２５から信号
線３４を介して与えられる選択信号Ｓ２が０のとき、デ
ータバス３１を介して偶数画素メモリ２３のデータを出
力し、選択信号Ｓ２が１のとき、データバス３２を介し
て奇数画素メモリ２４のデータを出力する。

【００１７】偶数画素メモリ２３においては、制御回路
２５から信号線３６を介して与えられるライトイネーブ
ル信号Ｓ７が０となったとき、制御回路２５からアドレ
スバス３５を介して与えられるアドレス信号Ｓ５による
指定アドレスにデータが書き込まれ、制御回路２５から
信号線３７を介して与えられるリードイネーブル信号Ｓ
９が０となったとき、指定アドレスのデータが読み出さ
れる。奇数画素メモリ２４においては、制御回路２５か
ら信号線３９を介して与えられるライトイネーブル信号
Ｓ８が０となったとき、制御回路２５からアドレスバス
３８を介して与えられるアドレス信号Ｓ６による指定ア
ドレスにデータが書き込まれ、制御回路２５から信号線
４０を介して与えられるリードイネーブル信号Ｓ１０が
０となったとき、指定アドレスのデータが読み出され
る。

【００１８】図３にラスター順次画像データを、図４に
ブロック順次画像データをそれぞれ示す。ラスター順次
画像データは、図３において、左上を起点に、左から
右、上から下の順番で入力される。ブロック順次画像デ
ータは、図４において、ブロック内の左上を起点に、左
から右、上から下の順番で入力される。すなわち、ブロ
ック１、ブロック２、…という順番で入力される。図４
の例では、主走査方向が２ブロックとなっているが、こ
のブロック数に限定されるものではない。

【００１９】図５に、入力画素データと偶数画素メモリ
２３および奇数画素メモリ２４のアドレスの対応関係を
示す。図５の例では、主走査１ライン１６画素て副走査
８ライン分のアドレスを示している。

【００２０】以下、図２、図３、図５〜図８を用いて、
ラスター順次からブロック順次へ変換する動作について
説明する。なお、図６、図７および図８のタイミングチ
ャートにおいて、Ｓ１〜Ｓ１０等の信号名は、図２に示
した各信号に対応しており、また“−”は“Don't Car
e”を意味するものとする。

【００２１】先ず、図６において、時刻ｔ１よりページ
同期信号ＰＳＹＮＣが１、ライン同期信号ＬＳＹＮＣが
１となると、１ライン目の１画素目の画像データ１００
がシステムクロックＣＬＫの立ち上がりに同期して入力
される。時刻ｔ２において、選択信号Ｓ１が０なので、
デマルチプレクサ２２を介してデータバス３１にレジス
タ２１の出力データである画像データＳ３（１００）が
出力され、同時に偶数画素メモリ２３のライトイネーブ
ル信号Ｓ７が０となっているので、画像データＳ３（１
００）は偶数画素メモリ２３のアドレス信号Ｓ５による
指定アドレス０に書き込まれる。

【００２２】時刻ｔ３において、選択信号Ｓ１が１なの
で、デマルチプレクサ２２を介してデータバス３２にレ
ジスタ２１の出力データである画像データＳ４（１０
１）が出力され、同時に奇数画素メモリ２４のライトイ
ネーブル信号Ｓ８が０となっているので、画像データＳ
４（１０１）は奇数画素メモリ２４のアドレス信号Ｓ６
による指定アドレス０に書き込まれる。時刻ｔ４におい
て、選択信号Ｓ１が０なので、デマルチプレクサ２２を
介してデータバス３１にレジスタ２１の出力データであ
る画像データＳ３（１０２）が出力され、同時に偶数画
素メモリ２３のライトイネーブル信号Ｓ７が０となって
いるので、画像データＳ３（１０２）は偶数画素メモリ
２３のアドレス信号Ｓ５による指定アドレス１に書き込
まれる。

【００２３】以上の期間中、偶数画素メモリ２３のリー
ドイネーブル信号Ｓ９と奇数画素メモリ２４のリードイ
ネーブル信号Ｓ１０がアクティブになっているため、出
力にはメモリの初期値が出力されている。以上の動作を
８ライン分同様にして繰り返す。

【００２４】図７において、すでに偶数画素メモリ２３
と奇数画素メモリ２４には、８ライン分のラスター順次
の画像データが記憶されており、これらを読み出しなが
らブロック順次の画像データに変換する。時刻ｔ１より
ライン同期信号ＬＳＹＮＣが１となると、９ライン目の
１画素目の画像データ９００がシステムクロックＣＬＫ
の立ち上がりに同期して入力される。同時に、偶数画素
メモリ２３のリードイネーブル信号Ｓ９が０となるた
め、１ライン目の１画素目の画像データＳ３（１００）
が、偶数画素メモリ２３のアドレス信号Ｓ５による指定
アドレス０から読み出される。さらに、選択信号Ｓ２が
０なので、マルチプレクサ２６から画像データＳ３（１
００）が出力される。

【００２５】時刻ｔ２において、選択信号Ｓ１が０なの
で、デマルチプレクサ２２を介してデータバス３１にレ
ジスタ２１の出力データである画像データＳ３（９０
０）が出力され、同時に偶数画素メモリ２３のライトイ
ネーブル信号Ｓ７が０となっているので、画像データＳ
３（９００）は偶数画素メモリ２３のアドレス信号Ｓ５
による指定アドレス０に書き込まれる。このとき、奇数
画素メモリ２４のリードイネーブル信号Ｓ１０が０とな
るため、１ライン目の２画素目の画像データＳ４（１０
１）が、奇数画素メモリ２４のアドレス信号Ｓ６による
指定アドレス０から読み出される。さらに、選択信号Ｓ
２が１なので、マルチプレクサ２６から画像データＳ４
（１０１）が出力される。また、レジスタ２７に時刻ｔ
１の画像データＳ３（１００）が記憶され、出力画像デ
ータとして出力される。

【００２６】時刻ｔ３において、選択信号Ｓ１が１なの
で、デマルチプレクサ２２を介してデータバス３２にレ
ジスタ２１の出力データである画像データＳ４（９０
１）が出力され、同時に奇数画素メモリ２４のライトイ
ネーブル信号Ｓ８が０となっているので、画像データＳ
４（９０１）は奇数画素メモリ２４のアドレス信号Ｓ６
による指定アドレス０に書き込まれる。このとき、偶数
画素メモリ２３のリードイネーブル信号Ｓ９が０となる
ため、１ライン目の３画素目の画像データＳ３（１０
２）が、偶数画素メモリ２３のアドレス信号Ｓ５による
指定アドレス１から読み出される。さらに、選択信号Ｓ
２が０なので、マルチプレクサ２６から画像データＳ３
（１０２）が出力される。また、レジスタ２７に時刻ｔ
２の画像データＳ４（１０１）が記憶され、出力画像デ
ータとして出力される。

【００２７】以上の動作を同様にして繰り返す。時刻ｔ
９において、選択信号Ｓ１が１なので、デマルチプレク
サ２２を介してデータバス３２にレジスタ２１の出力デ
ータである画像データＳ４（９０７）が出力され、同時
に奇数画素メモリ２４のライトイネーブル信号Ｓ８が０
となっているので、画像データＳ４（９０７）は奇数画
素メモリ２４のアドレス信号Ｓ６による指定アドレス３
に書き込まれる。このとき、偶数画素メモリ２３のリー
ドイネーブル信号Ｓ９が０となるため、２ライン目の１
画素目の画像データＳ３（２００）が、偶数画素メモリ
２３のアドレス信号Ｓ５による指定アドレス８から読み
出される。さらに、選択信号Ｓ２が０なので、マルチプ
レクサ２６から画像データＳ３（２００）が出力され
る。また、レジスタ２７に時刻ｔ８の画像データＳ４
（１０７）が記憶され、出力画像データとして出力され
る。

【００２８】時刻ｔ１０において、選択信号Ｓ１が０な
ので、デマルチプレクサ２２を介してデータバス３１に
レジスタ２１の出力データである画像データＳ３（９０
８）が出力され、同時に偶数画素メモリ２３のライトイ
ネーブル信号Ｓ７が０となっているので、画像データＳ
３（９０８）は偶数画素メモリ２３のアドレス信号Ｓ５
による指定アドレス８に書き込まれる。このとき、奇数
画素メモリ２４のリードイネーブル信号Ｓ１０が０とな
るため、２ライン目の２画素目の画像データＳ４（２０
１）が、奇数画素メモリ２４のアドレス信号Ｓ６による
指定アドレス８から読み出される。さらに、選択信号Ｓ
２が１なので、マルチプレクサ２６から画像データＳ４
（２０１）が出力される。また、レジスタ２７に時刻ｔ
９の画像データＳ３（２００）が記憶され、出力画像デ
ータとして出力される。

【００２９】以上の動作を同様にして繰り返す。図８に
は、１０ライン目の画像入力に対しての画像出力動作タ
イミングを示している。

【００３０】次に、図２、図４、図５および図９〜図１
１を用いて、ブロック順次からラスター順次へ変換する
動作について説明する。なお、図９、図１０および図１
１のタイミングチャートにおいて、Ｓ１〜Ｓ１０等の信
号名は、図２に示した各信号に対応しており、また
“−”は“Don't Care”を意味するものとする。

【００３１】先ず、図９において、時刻ｔ１よりページ
同期信号ＰＳＹＮＣが１、ライン同期信号ＬＳＹＮＣが
１となると、ブロック１のライン１の１画素目の画像デ
ータ１００がシステムクロックＣＬＫの立ち上がりに同
期して入力される。時刻ｔ２において、選択信号Ｓ１が
０なので、デマルチプレクサ２２を介してデータバス３
１にレジスタ２１の出力データである画像データＳ３
（１００）が出力され、同時に偶数画素メモリ２３のラ
イトイネーブル信号Ｓ７が０となっているので、画像デ
ータＳ３（１００）は偶数画素メモリ２３のアドレス信
号Ｓ５による指定アドレス０に書き込まれる。

【００３２】時刻ｔ３において、選択信号Ｓ１が１なの
で、デマルチプレクサ２２を介してデータバス３２にレ
ジスタ２１の出力データである画像データＳ４（１０
１）が出力され、同時に奇数画素メモリ２４のライトイ
ネーブル信号Ｓ８が０となっているので、画像データＳ
４（１０１）は奇数画素メモリ２４のアドレス信号Ｓ６
による指定アドレス０に書き込まれる。時刻ｔ４におい
て、選択信号Ｓ１が０なので、デマルチプレクサ２２を
介してデータバス３１にレジスタ２１の出力データであ
る画像データＳ３（１０２）が出力され、同時に偶数画
素メモリ２３のライトイネーブル信号Ｓ７が０となって
いるので、画像データＳ３（１０２）は偶数画素メモリ
２３のアドレス信号Ｓ５による指定アドレス１に書き込
まれる。

【００３３】以上の期間中、偶数画素メモリ２３のリー
ドイネーブル信号Ｓ９と奇数画素メモリ２４のリードイ
ネーブル信号Ｓ１０がアクティブになっているため、出
力にはメモリの初期値が出力されている。時刻ｔ９から
は、ブロック順次画像データであるためブロック１のラ
イン２の１画素目の画像データ２００が入力される。以
上の動作を８ライン分同様にして繰り返す。

【００３４】図１０において、すでに偶数画素メモリ２
３と奇数画素メモリ２４には、ブロック１とブロック２
の計８ライン分のブロック順次の画像データが記憶され
ており、これらを読み出しながらラスター順次の画像デ
ータに変換する。時刻ｔ１よりライン同期信号ＬＳＹＮ
Ｃが１となると、ブロック３のライン１の１画素目の画
像データ９００が、システムクロックＣＬＫの立ち上が
りに同期して入力される。同時に、偶数画素メモリ２３
のリードイネーブル信号Ｓ９が０となるため、ブロック
１のライン１の１画素目の画像データＳ３（１００）
が、偶数画素メモリ２３のアドレス信号Ｓ５による指定
アドレス０から読み出される。さらに、選択信号Ｓ２が
０なので、マルチプレクサ２６から画像データＳ３（１
００）が出力される。

【００３５】時刻ｔ２において、選択信号Ｓ１が０なの
で、デマルチプレクサ２２を介してデータバス３１にレ
ジスタ２１の出力データである画像データＳ３（９０
０）が出力され、同時に偶数画素メモリ２３のライトイ
ネーブル信号Ｓ７が０となっているので、画像データＳ
３（９００）は偶数画素メモリ２３のアドレス信号Ｓ５
による指定アドレス０に書き込まれる。このとき、奇数
画素メモリ２４のリードイネーブル信号Ｓ１０が０とな
るため、ライン１の２画素目の画像データＳ４（１０
１）が、奇数画素メモリ２４のアドレス信号Ｓ６による
指定アドレス０から読み出される。さらに、選択信号Ｓ
２が１なので、マルチプレクサ２６から画像データＳ４
（１０１）が出力される。また、レジスタ２７に時刻ｔ
１の画像データＳ３（１００）が記憶され、出力画像デ
ータとして出力される。

【００３６】時刻ｔ３において、選択信号Ｓ１が１なの
で、デマルチプレクサ２３を介してデータバス３２にレ
ジスタ２１の出力データである画像データＳ４（９０
１）が出力され、同時に奇数画素メモリ２４のライトイ
ネーブル信号Ｓ８が０となっているので、画像データＳ
４（９０１）は奇数画素メモリ２４のアドレス信号Ｓ６
による指定アドレス０に書き込まれる。このとき、偶数
画素メモリ２３のリードイネーブル信号Ｓ９が０となる
ため、ライン１の３画素目の画像データＳ３（１０２）
が、偶数画素メモリ２３のアドレス信号Ｓ５による指定
アドレス１から読み出される。さらに、選択信号Ｓ２が
０なので、マルチプレクサ２６から画像データＳ３（１
０２）が出力される。また、レジスタ２７に時刻ｔ２の
画像データＳ４（１０１）が記憶され、出力画像データ
として出力される。

【００３７】以上の動作を同様にして繰り返す。時刻ｔ
９において、選択信号Ｓ１が１なので、デマルチプレク
サ２２を介してデータバス３２にレジスタ２１の出力デ
ータである画像データＳ４（９０７）が出力され、同時
に奇数画素メモリ２４のライトイネーブル信号Ｓ８が０
となっているので、画像データＳ４（９０７）は奇数画
素メモリ２４のアドレス信号Ｓ６による指定アドレス３
に書き込まれる。このとき、偶数画素メモリ２３のリー
ドイネーブル信号Ｓ９が０となるため、ライン１の９画
素目の画像データＳ３（１０８）が、偶数画素メモリ２
３のアドレス信号Ｓ５による指定アドレス４から読み出
される。さらに、選択信号Ｓ２が０なので、マルチプレ
クサ２６から画像データＳ３（１０８）が出力される。
また、レジスタ２７に時刻ｔ８の画像データＳ４（１０
７）が記憶され、出力画像データとして出力される。

【００３８】時刻ｔ１０において、選択信号Ｓ１が０な
ので、デマルチプレクサ２２を介してデータバス３１に
レジスタ２１の出力データである画像データＳ３（１０
００）が出力され、同時に偶数画素メモリ２３のライト
イネーブル信号Ｓ７が０となっているので、画像データ
Ｓ３（１０００）は偶数画素メモリ２３のアドレス信号
Ｓ５による指定アドレス４に書き込まれる。このとき、
奇数画素メモリ２４のリードイネーブル信号Ｓ１０が０
となるため、ライン１の９画素目の画像データＳ４（１
０９）が、奇数画素メモリ２４のアドレス信号Ｓ６によ
る指定アドレス４から読み出される。さらに、選択信号
Ｓ２が１なので、マルチプレクサ２６から画像データＳ
４（１０９）が出力される。また、レジスタ２７に時刻
ｔ９の画像データＳ３（１０８）が記憶され、出力画像
データとして出力される。

【００３９】以上の動作を同様にして繰り返す。図１１
には、ブロック３のライン３の画像入力に対しての画像
出力動作タイミングを示している。

【００４０】上述したように、偶数画素メモリ２３と奇
数画素メモリ２４とを設け、偶数画素メモリ２３からの
偶数画素読み出し時に、入力された奇数画素データを奇
数画素メモリ２４に書き込み、奇数画素メモリ２４から
の奇数画素読み出し時に、入力された偶数画素データを
偶数画素メモリ２３に書き込むという動作を繰り返して
実行し、偶数画素メモリ２３および奇数画素メモリ２４
のアドレス発生順を、書き込み時と読み出し時に異なら
せるようにしたことにより、ラスター順次に入力される
画像データをブロック順次の画像データに、あるいはブ
ロック順次の画像データをラスター順次の画像データに
変換できる。

【００４１】ここで、画像データを記憶するメモリに着
目すると、８×８サイズでラスター順次からブロック順
次へ、またはブロック順次からラスター順次へ変換する
場合に、従来は８ライン分の画像データを記憶可能なメ
モリが２つ必要であったのに対し、本実施形態に係る画
像処理装置では、偶数画素分および奇数画素分が格納で
きる４ライン分の容量のメモリが各々１個ずつ計２個で
良いため、メモリコストを半減できる。また、メモリが
１つの場合では、動作速度が犠牲になっていたが、本実
施形態に係る画像処理装置によれば、メモリが１つの場
合と同程度のコストにて、動作速度を低下させることな
くラスター順次からブロック順次への変換、またはブロ
ック順次からラスター順次への変換を行うことができ
る。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
偶数画素記憶手段と奇数画素記憶手段とを設け、偶数画
素記憶手段からの偶数画素読み出し時に、入力された奇
数画素データを奇数画素記憶手段に書き込み、奇数画素
記憶手段からの奇数画素読み出し時に、入力された偶数
画素データを偶数画素記憶手段に書き込むという動作を
繰り返し、偶数画素記憶手段および奇数画素記憶手段の
アドレス発生順を、書き込み時と読み出し時に異ならせ
るようにしたので、低コストにて動作速度を犠牲にする
ことなくラスター順次の画像データをブロック順次の画
像データに、またはブロック順次の画像データをラスタ
ー順次の画像データに変換することができることにな
る。

【図面の簡単な説明】

【図１】 本発明の一実施形態の基本構成を示すブロッ
ク図である。

【図２】 一実施形態に係る画像処理装置の具体的な構
成の一例を示すブロック図である。

【図３】 ラスター順次の画像データを示す図である。

【図４】 ブロック順次の画像データを示す図である。

【図５】 １６×８画素分の偶数画素メモリと奇数画素
メモリのアドレスを示す図である。

【図６】 ラスター順次からブロック順次へ変換する動
作を説明するタイミングチャート（その１）である。

【図７】 ラスター順次からブロック順次へ変換する動
作を説明するタイミングチャート（その２）である。

【図８】 ラスター順次からブロック順次へ変換する動
作を説明するタイミングチャート（その３）である。

【図９】 ブロック順次からラスター順次へ変換する動
作を説明するタイミングチャート（その１）である。

【図１０】 ブロック順次からラスター順次へ変換する
動作を説明するタイミングチャート（その２）である。

【図１１】 ブロック順次からラスター順次へ変換する
動作を説明するタイミングチャート（その３）である。

【符号の説明】

１１ 入力手段 １２ 偶数画素記
憶手段 １３ 奇数画素記憶手段 １４ 制御手段 １５ 出力手段 ２１，２７ レジ
スタ ２２ デマルチプレクサ ２３ 偶数画素メ
モリ ２４ 奇数画素メモリ ２５ 制御回路 ２６ マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力画像データの先頭から２ｎ（ｎ＝
   ０，１，２，…）の位置にある偶数画素データと２ｎ＋
   １（ｎ＝０，１，２，…）の位置にある奇数画素データ
   とを選択して入力する入力手段と、 前記偶数画素データを記憶する偶数画素記憶手段と、 前記奇数画素データを記憶する奇数画素記憶手段と、 前記奇数画素記憶手段からの奇数画素データの読み出し
   に同期して前記偶数画素記憶手段への偶数画素データの
   書き込みを行い、前記偶数画素記憶手段からの偶数画素
   データの読み出しに同期して前記奇数画素記憶手段への
   奇数画素データの書き込みを行う制御手段と、 前記偶数画素記憶手段から読み出された偶数画素データ
   と前記奇数画素記憶手段から読み出された奇数画素デー
   タとを選択して出力する出力手段とを備えたことを特徴
   とする画像処理装置。