JPH10341036A - Semiconductor substrate, semiconductor device and manufacture thereof - Google Patents
Semiconductor substrate, semiconductor device and manufacture thereofInfo
- Publication number
- JPH10341036A JPH10341036A JP7529598A JP7529598A JPH10341036A JP H10341036 A JPH10341036 A JP H10341036A JP 7529598 A JP7529598 A JP 7529598A JP 7529598 A JP7529598 A JP 7529598A JP H10341036 A JPH10341036 A JP H10341036A
- Authority
- JP
- Japan
- Prior art keywords
- plate
- crystal
- crystal layer
- compound semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ウエハ状の板状結
晶と該板状結晶の上側に形成された化合物半導体結晶層
とを備えた半導体基板及びその製造方法、並びに、光デ
ィスクのピックアップ等の光源として用いられる半導体
レーザ素子、ディスプレイデバイス等の光源として用い
られる発光ダイオード、電界効果トランジスタ等の半導
体素子及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate provided with a wafer-shaped plate-shaped crystal and a compound semiconductor crystal layer formed on the plate-shaped crystal, a method of manufacturing the same, and a method of manufacturing an optical disk pickup. The present invention relates to a semiconductor laser device used as a light source, a light emitting diode used as a light source for a display device, a semiconductor device such as a field effect transistor, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、ＧａＮ、ＩｎＮ、ＡｌＮ等の窒化
物系化合物半導体は、直接遷移型であり且つ広いエネル
ギーギャップを有しているので、短波長光源や耐環境デ
バイスの材料として脚光を浴びている。例えば、ＧａＮ
は室温で約３．４ｅＶの大きいエネルギーギャップを有
しているので、青色領域から紫外領域まで光を出射する
発光素子の有望な材料である。2. Description of the Related Art In recent years, nitride-based compound semiconductors such as GaN, InN, and AlN have been spotlighted as materials for short-wavelength light sources and environment-resistant devices because they are of direct transition type and have a wide energy gap. ing. For example, GaN
Has a large energy gap of about 3.4 eV at room temperature, and is a promising material for a light-emitting element that emits light from a blue region to an ultraviolet region.
【０００３】窒化物系化合物半導体結晶の成膜には、一
般的に有機金属気相蒸着法（以下、ＭＯＣＶＤ法とい
う）が用いられる。例えばＧａＮ結晶を成膜する場合に
は、原料としてトリメチルガリウムとアンモニアとを用
い、高温に加熱された基板上に、トリメチルガリウムが
分解して得られるＧａとアンモニアが分解して得られる
Ｎとを付着させることにより、ＧａＮの単結晶膜を成長
させる。[0003] Metal-organic vapor phase vapor deposition (hereinafter referred to as MOCVD) is generally used to form a nitride-based compound semiconductor crystal. For example, when a GaN crystal is formed, trimethylgallium and ammonia are used as raw materials, and Ga obtained by decomposing trimethylgallium and N obtained by decomposing ammonia are formed on a substrate heated to a high temperature. A single crystal GaN film is grown by the attachment.
【０００４】現在、窒化物系化合物半導体結晶を成膜さ
せるための基板としてはサファイア基板が一般的に利用
されている。At present, a sapphire substrate is generally used as a substrate for forming a nitride-based compound semiconductor crystal.
【０００５】しかしながら、サファイア基板において
は、ａ軸方向及びｃ軸方向の格子定数がそれぞれ４．７
６Å及び１２．９９Åであるのに対して、ＧａＮ結晶に
おいては、ａ軸方向及びｃ軸方向の格子定数はそれぞれ
３．１９Å及び５．１９Åである。このように、サファ
イア基板とＧａＮ結晶との間には、大きな格子不整合
（Lattice Mismatch）が存在するため、ＭＯＣＶＤ法に
よる膜成長中に、サファイア基板とＧａＮ結晶との界面
からＧａＮ結晶の内部に向かって１×１０10ｃｍ-2より
も多数の貫通転位（Threading Dislocation ）が発生す
る。However, the sapphire substrate has a lattice constant of 4.7 in the a-axis direction and 4.7 in the c-axis direction.
In the GaN crystal, the lattice constants in the a-axis direction and the c-axis direction are 3.19 ° and 5.19 °, respectively. As described above, since a large lattice mismatch (Lattice Mismatch) exists between the sapphire substrate and the GaN crystal, during film growth by the MOCVD method, the interface between the sapphire substrate and the GaN crystal moves into the GaN crystal. Threading dislocations more than 1 × 10 10 cm −2 are generated.
【０００６】また、サファイア基板とＧａＮ結晶とは熱
膨張係数が異なるため、ＭＯＣＶＤ法における、室温と
１０００℃以上の高温との間での昇温又は降温過程で、
ＧａＮ結晶の内部において貫通転位が成長したり貫通転
位に起因するクラックが発生したりする。[0006] Further, since the sapphire substrate and the GaN crystal have different thermal expansion coefficients, the MOCVD method involves a step of raising or lowering the temperature between room temperature and a high temperature of 1000 ° C or higher.
Threading dislocations grow inside the GaN crystal or cracks due to threading dislocations occur.
【０００７】貫通転位は、非発光な再結合の中心となっ
たりキャリアを捕獲したりするため、発光ダイオードの
性能向上の妨げになる。また、多数の貫通転位が発生し
ているＧａＮ結晶を用いて発光ダイオードを作製した場
合には、リーク電流が発生したり、量子効率の低下に伴
う発光不良又は素子破壊が起こる。特に半導体素子の発
光部に貫通転位が発生する場合には、半導体素子の破壊
が加速度的に進行するので素子寿命の著しい低下が起こ
る。[0007] Threading dislocations become the center of non-radiative recombination and capture carriers, which hinders an improvement in the performance of light-emitting diodes. Further, when a light emitting diode is manufactured using a GaN crystal in which a large number of threading dislocations are generated, a leak current is generated, or a light emission failure or a device destruction occurs due to a decrease in quantum efficiency. In particular, when threading dislocations occur in the light emitting portion of the semiconductor element, the breakdown of the semiconductor element proceeds at an accelerated rate, so that the life of the element is significantly reduced.
【０００８】そこで、現在、貫通転位を減少させるため
に広く採用されている手段は、サファイア基板とＧａＮ
結晶との間にバッファ層を介在させる方法である。この
方法によると、バッファ層によってサファイア基板とＧ
ａＮ結晶との格子不整合によるストレスが緩和されるの
で、ＧａＮ結晶内における貫通転位の発生を抑制できる
と共に、バッファ層によって昇温又は降温過程における
熱膨張係数の相違に伴うストレスが緩和されるので、Ｇ
ａＮ結晶内における貫通転位の成長及びクラックの発生
を抑制できるとされている。[0008] Therefore, means widely used at present to reduce threading dislocations are sapphire substrates and GaN.
This is a method in which a buffer layer is interposed between the crystal and the crystal. According to this method, the sapphire substrate and the G
Since stress due to lattice mismatch with the aN crystal is relieved, it is possible to suppress the occurrence of threading dislocations in the GaN crystal, and the buffer layer relieves stress due to a difference in thermal expansion coefficient during the temperature rise or temperature fall process. , G
It is said that the growth of threading dislocations and the occurrence of cracks in the aN crystal can be suppressed.
【０００９】また、特開平４−２９７０２３号公報にお
いては、サファイア基板とＧａＮ結晶との間にＧａＮ層
よりなるバッファ層を形成すると貫通転位の抑制に大き
な効果が得られる旨、及びこの技術を用いて発光ダイオ
ードを作製した場合には、従来の発光ダイオードの１０
倍以上の輝度が得られる旨が記載されている。Japanese Patent Application Laid-Open No. Hei 4-297003 discloses that a buffer layer made of a GaN layer is formed between a sapphire substrate and a GaN crystal to provide a great effect for suppressing threading dislocations. When a light emitting diode is manufactured by using
It is described that a luminance twice or more can be obtained.
【００１０】以下、特開平４−２９７０２３号公報に記
載されている、サファイア基板とＧａＮ結晶との間にＧ
ａＮ層よりなるバッファ層を有する発光ダイオードにつ
いて図１５を参照しながら説明する。[0010] In the following, there is a description of a G-layer between a sapphire substrate and a GaN crystal described in Japanese Patent Application Laid-Open No. Hei 4-297523.
A light emitting diode having a buffer layer composed of an aN layer will be described with reference to FIG.
【００１１】図１５に示すように、発光ダイオードは、
サファイア基板１００上にアンドープＧａＮよりなるバ
ッファ層１０１及びダブルヘテロ接合構造を有する素子
構造１０２が順次積層されている。素子構造１０２は、
第１のクラッド層となるｎ型ＧａＮ層１０３、活性層と
なるアンドープＩｎ0.2Ｇａ0.8Ｎ１０４及び第２のクラ
ッド層となるｐ型ＧａＮ層１０５が順次積層された構造
であって、該素子構造１０２はｎ型ＧａＮ層１０３の途
中に達するまでドライエッチングにより部分的に除去さ
れている。ｐ型ＧａＮ層１０５の上にはｐ型電極１０６
が形成されていると共に、ｎ型ＧａＮ層１０３における
エッチングされた部分にはｎ型電極１０７が形成されて
いる。尚、サファイア基板１００の厚さは１５０μｍで
あり、素子構造１０２の厚さは５０μｍである。[0011] As shown in FIG.
A buffer layer 101 made of undoped GaN and an element structure 102 having a double heterojunction structure are sequentially stacked on a sapphire substrate 100. The element structure 102 is
The element structure 102 has a structure in which an n-type GaN layer 103 serving as a first cladding layer, an undoped In 0.2 Ga 0.8 N 104 serving as an active layer, and a p-type GaN layer 105 serving as a second cladding layer are sequentially stacked. Is partially removed by dry etching until reaching the middle of the n-type GaN layer 103. A p-type electrode 106 is formed on the p-type GaN layer 105.
Are formed, and an n-type electrode 107 is formed in the etched portion of the n-type GaN layer 103. Note that the thickness of the sapphire substrate 100 is 150 μm, and the thickness of the element structure 102 is 50 μm.
【００１２】[0012]
【発明が解決しようとする課題】ところで、本件発明者
らが特開平４−２９７０２３号公報に記載されている方
法によって発光ダイオードを製造してみると、サファイ
ア基板１００と素子構造１０２との間にバッファ層１０
１が介在しているため、素子構造１０２における貫通転
位及びクラックの発生は抑制されたが、それでも１×１
０10ｃｍ-2程度の貫通転位は依然として存在した。By the way, when the present inventors manufacture a light emitting diode by the method described in Japanese Patent Application Laid-Open No. Hei 4-297523, it is found that a sapphire substrate 100 and an element structure 102 Buffer layer 10
1, the occurrence of threading dislocations and cracks in the element structure 102 was suppressed.
Threading dislocations of about 0 10 cm -2 were still present.
【００１３】このように、サファイア基板１００と素子
構造１０２との間にバッファ層１０１が介在すると、貫
通転位及びクラックの発生を抑制できるが、その抑制効
果は限定的であるという問題がある。As described above, when the buffer layer 101 is interposed between the sapphire substrate 100 and the element structure 102, the generation of threading dislocations and cracks can be suppressed, but there is a problem that the suppression effect is limited.
【００１４】前記に鑑み、本発明は、素子構造における
貫通転位及びクラックの発生を大きく低減できる半導体
基板を実現することを第１の目的とし、板状結晶の上に
形成されている化合物半導体結晶層ひいては該化合物半
導体結晶層の上に形成される素子構造に発生する貫通転
位及びクラックを大きく低減できる半導体素子を実現す
ることを第２の目的とする。In view of the above, it is a first object of the present invention to provide a semiconductor substrate capable of greatly reducing the occurrence of threading dislocations and cracks in an element structure, and to provide a compound semiconductor crystal formed on a plate-like crystal. It is a second object of the present invention to realize a semiconductor device capable of greatly reducing threading dislocations and cracks generated in a device structure formed on the compound semiconductor crystal layer.
【００１５】[0015]
【課題を解決するための手段】本件発明者らは、サファ
イア基板１００とバッファ層１０１との界面との界面か
ら素子構造１０２に向かう多数の貫通転位のうちの一部
を、サファイア基板１００とバッファ層１０１との界面
からサファイア基板１００側に向かわせるならば、素子
構造１０２において発生する貫通転位を低減できるので
ないかと考えた。Means for Solving the Problems The present inventors disclose a part of a large number of threading dislocations from the interface between the sapphire substrate 100 and the interface between the buffer layer 101 and the element structure 102 to the sapphire substrate 100 and the buffer layer 101. It was considered that threading dislocations generated in the element structure 102 could be reduced by moving from the interface with the layer 101 to the sapphire substrate 100 side.
【００１６】そして、サファイア基板１００とバッファ
層１０１との界面からサファイア基板１００側に向かう
貫通転位を発生させる方策について種々検討を加えた結
果、サファイア基板１００の厚さをｎ型ＧａＮ層１０３
の厚さよりも小さくすると、界面からサファイア基板１
００側に向かう貫通転位が発生し、これに伴って、界面
からｎ型ＧａＮ層１０３に向かう貫通転位を低減できる
ことを見出した。Various studies have been made on a method of generating threading dislocations from the interface between the sapphire substrate 100 and the buffer layer 101 toward the sapphire substrate 100. As a result, the thickness of the sapphire substrate 100 is reduced to the n-type GaN layer 103.
If the thickness is smaller than the thickness of the sapphire substrate 1
It has been found that threading dislocations toward the 00 side occur, and accordingly, threading dislocations from the interface to the n-type GaN layer 103 can be reduced.
【００１７】また、前記のようにして得られたサファイ
ア基板１００及びｎ型ＧａＮ層１０３を基板とし、該基
板の上に素子構造を形成すると、素子構造における貫通
転位が減少する半導体素子を実現できることを見出し
た。Further, when the sapphire substrate 100 and the n-type GaN layer 103 obtained as described above are used as substrates and an element structure is formed on the substrate, a semiconductor element with reduced threading dislocations in the element structure can be realized. Was found.
【００１８】本発明は、前記の知見に基づいてなされた
ものであって、具体的には以下の構成によって実現され
る。尚、以下の説明においては、半導体基板とはウェハ
状の板を意味し、単に基板とは半導体チップを構成する
板を意味する。The present invention has been made based on the above findings, and is specifically realized by the following configuration. In the following description, a semiconductor substrate means a wafer-like plate, and a substrate simply means a plate constituting a semiconductor chip.
【００１９】本発明に係る半導体基板は、ウエハ状の板
状結晶と、板状結晶の上側に形成され、板状結晶の格子
定数と異なる格子定数を持つ化合物半導体結晶層とを備
えた半導体基板を対象とし、板状結晶の下面に、板状結
晶における各素子形成領域の厚さが全面に亘って化合物
半導体結晶層の厚さと同程度以下になるように形成され
た凹部を備えている。A semiconductor substrate according to the present invention comprises: a wafer-shaped plate-shaped crystal; and a compound semiconductor crystal layer formed above the plate-shaped crystal and having a lattice constant different from the lattice constant of the plate-shaped crystal. And a recess formed on the lower surface of the plate-shaped crystal so that the thickness of each element formation region in the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface.
【００２０】本発明の半導体基板によると、ウエハ状の
板状結晶の下面に、板状結晶における各素子形成領域の
厚さが全面に亘って化合物半導体結晶層の厚さと同程度
以下になるように形成された凹部を備えているため、本
発明の半導体基板の各素子形成領域の上に素子構造を形
成すると、板状結晶の厚さが化合物半導体結晶層の厚さ
と同程度以下である半導体素子を製造することができ
る。According to the semiconductor substrate of the present invention, the thickness of each element forming region in the plate-like crystal is made substantially equal to or less than the thickness of the compound semiconductor crystal layer on the entire lower surface of the wafer-like plate-like crystal. When the element structure is formed on each element formation region of the semiconductor substrate of the present invention, the thickness of the plate-like crystal is equal to or less than the thickness of the compound semiconductor crystal layer. A device can be manufactured.
【００２１】本発明に係る半導体装置の製造方法は、ウ
エハ状の板状結晶の下面に凹部を形成する凹部形成工程
と、板状結晶の上側に、板状結晶の格子定数と異なる格
子定数を持つ化合物半導体結晶層を形成する結晶層形成
工程とを備え、凹部形成工程は、凹部を、板状結晶にお
ける各素子形成領域の厚さが全面に亘って化合物半導体
結晶層の厚さと同程度以下になるように形成する工程を
含む。According to the method of manufacturing a semiconductor device of the present invention, there is provided a recess forming step of forming a recess on the lower surface of a wafer-like plate-like crystal, and forming a lattice constant different from the lattice constant of the plate-like crystal on the upper side of the plate-like crystal. Forming a compound semiconductor crystal layer having a crystal layer. The concave portion forming step includes forming the concave portion such that the thickness of each element forming region in the plate-like crystal is equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface. And a step of forming so that
【００２２】本発明の半導体基板の製造方法によると、
ウエハ状の板状結晶の下面に、凹部を、板状結晶におけ
る各素子形成領域の厚さが全面に亘って化合物半導体結
晶層の厚さと同程度以下になるように形成する工程を備
えているため、本発明の半導体基板の製造方法によって
得られた半導体基板の各素子形成領域の上に素子構造を
形成すると、板状結晶の厚さが化合物半導体結晶層の厚
さと同程度以下である半導体素子を製造することができ
る。According to the method of manufacturing a semiconductor substrate of the present invention,
Forming a recess on the lower surface of the wafer-shaped plate-shaped crystal such that the thickness of each element formation region in the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface; Therefore, when an element structure is formed on each element formation region of the semiconductor substrate obtained by the method of manufacturing a semiconductor substrate of the present invention, the thickness of the plate-like crystal is equal to or less than the thickness of the compound semiconductor crystal layer. A device can be manufactured.
【００２３】本発明の半導体基板の製造方法は、結晶層
形成工程の後に、板状結晶を除去する板状結晶除去工程
をさらに備えていることが好ましい。It is preferable that the method for manufacturing a semiconductor substrate of the present invention further comprises a plate crystal removing step of removing plate crystals after the crystal layer forming step.
【００２４】本発明に係る第１の半導体素子は、板状結
晶及び板状結晶の上側に形成され板状結晶の格子定数と
異なる格子定数を持つ化合物半導体結晶層を有する基板
と、基板の上に形成された素子構造とを備えた半導体素
子を対象とし、板状結晶の下面に、板状結晶の中央部の
厚さが化合物半導体結晶層の厚さと同程度以下になるよ
うに形成された凹部を備えている。A first semiconductor device according to the present invention comprises a substrate having a plate crystal and a compound semiconductor crystal layer formed on the plate crystal and having a lattice constant different from the lattice constant of the plate crystal; For the semiconductor device having the element structure formed in the above, it was formed on the lower surface of the plate-like crystal such that the thickness of the central portion of the plate-like crystal was substantially equal to or less than the thickness of the compound semiconductor crystal layer. It has a recess.
【００２５】第１の半導体素子によると、板状結晶の中
央部の厚さが化合物半導体結晶層の厚さと同程度以下で
あるため、板状結晶と化合物半導体結晶層との間の格子
定数の相違及び熱膨張係数の相違に起因して生じる歪み
は板状結晶にも負担されるので、板状結晶の内部に貫通
転位が発生する。According to the first semiconductor device, since the thickness of the central portion of the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer, the lattice constant between the plate-shaped crystal and the compound semiconductor crystal layer is reduced. The strain caused by the difference and the difference in the coefficient of thermal expansion is also borne by the plate crystal, so that threading dislocation occurs inside the plate crystal.
【００２６】第１の半導体素子が、素子構造の上側に設
けられた電圧印加用の電極を備えている場合には、凹部
の底面は電極よりも大きいことが好ましい。When the first semiconductor element has an electrode for voltage application provided above the element structure, it is preferable that the bottom surface of the concave portion is larger than the electrode.
【００２７】第１の半導体素子において、板状結晶は、
結晶層よりなる平板状の基部と、基部の下面の周縁部に
形成され、基部に対してエッチング選択性を持つ材料よ
りなる枠状部とを有していることが好ましい。In the first semiconductor device, the plate-like crystal is
It is preferable to have a flat base formed of a crystal layer and a frame formed of a material having an etching selectivity with respect to the base formed on a peripheral portion of a lower surface of the base.
【００２８】第１の半導体素子において、板状結晶は、
結晶層よりなる平板状の基部と、基部の下面の両側部に
形成され、基部に対してエッチング選択性を持つ材料よ
りなる側部とを有していることが好ましい。In the first semiconductor device, the plate crystal is
It is preferable to have a flat base made of a crystal layer and side parts made of a material having etching selectivity to the base formed on both sides of the lower surface of the base.
【００２９】本発明に係る第２の半導体素子は、板状結
晶及び板状結晶の上側に形成され板状結晶の格子定数と
異なる格子定数を持つ化合物半導体結晶層を有する基板
と、基板の上に形成された素子構造とを備えた半導体素
子を対象とし、板状結晶の厚さは、化合物半導体結晶層
の厚さと同程度以下である。A second semiconductor device according to the present invention includes a substrate having a plate crystal and a compound semiconductor crystal layer formed on the plate crystal and having a lattice constant different from the lattice constant of the plate crystal; The thickness of the plate-shaped crystal is approximately equal to or less than the thickness of the compound semiconductor crystal layer.
【００３０】第２の半導体素子によると、板状結晶の厚
さが化合物半導体結晶層の厚さと同程度以下であるた
め、板状結晶と化合物半導体結晶層との間の格子定数の
相違及び熱膨張係数の相違に起因して生じる歪みは板状
結晶にも負担されるので、板状結晶の内部に貫通転位が
発生する。According to the second semiconductor element, since the thickness of the plate-shaped crystal is not more than the thickness of the compound semiconductor crystal layer, the difference in lattice constant between the plate-shaped crystal and the compound semiconductor crystal layer and the heat Since the strain caused by the difference in the expansion coefficient is also applied to the plate crystal, threading dislocation occurs inside the plate crystal.
【００３１】第２の半導体素子において、板状結晶は、
板状体と、板状体の上に形成され板状体と異なる材料よ
りなる結晶層とを有していることが好ましい。In the second semiconductor device, the plate crystal is
It is preferable to have a plate-like body and a crystal layer formed on the plate-like body and made of a material different from that of the plate-like body.
【００３２】第１又は第２の半導体素子において、化合
物半導体結晶層は、ＡｌXＧａyＩｎ1-x-yＮ （０≦Ｘ≦
１、０≦ｙ≦１）で表される窒化物系化合物よりなるこ
とが好ましい。[0032] In the first or second semiconductor device, the compound semiconductor crystal layer, Al X Ga y In 1- xy N (0 ≦ X ≦
It is preferable to comprise a nitride compound represented by 1, 0 ≦ y ≦ 1).
【００３３】本発明に係る第１の半導体素子の製造方法
は、板状結晶及び板状結晶の上側に形成され、板状結晶
の格子定数と異なる格子定数を持つ化合物半導体結晶層
を有する基板と、基板の上に形成された素子構造とを備
えた半導体素子の製造方法を対象とし、ウエハ状の板状
結晶の各素子形成領域の下面に、各素子形成領域の中央
部の厚さが板状結晶の上側に形成される化合物半導体結
晶層の厚さと同程度以下になるように凹部をそれぞれ形
成する凹部形成工程と、板状結晶の上側に化合物半導体
結晶層を形成して、板状結晶及び化合物半導体結晶を有
する半導体基板を形成する結晶層形成工程と、半導体基
板の各素子形成領域の上に素子構造をそれぞれ形成する
素子構造形成工程と、半導体基板を切断して半導体素子
を形成する切断工程とを備えている。A first method for manufacturing a semiconductor device according to the present invention is directed to a method for manufacturing a semiconductor device, comprising: a substrate having a plate crystal and a compound semiconductor crystal layer formed above the plate crystal and having a lattice constant different from the lattice constant of the plate crystal. A method of manufacturing a semiconductor device having a device structure formed on a substrate, wherein a thickness of a central portion of each device forming region is formed on a lower surface of each device forming region of a wafer-like plate crystal. Forming a concave portion so as to be equal to or less than the thickness of the compound semiconductor crystal layer formed on the plate-shaped crystal, and forming the compound semiconductor crystal layer on the plate-shaped crystal to form the compound semiconductor crystal layer. Forming a semiconductor layer having a compound semiconductor crystal and a compound semiconductor crystal; forming an element structure on each element forming region of the semiconductor substrate; forming a semiconductor element by cutting the semiconductor substrate; Cutting mechanic It is equipped with a door.
【００３４】第１の半導体素子の製造方法によると、板
状結晶の各素子形成領域の下面に、各素子形成領域の中
央部の厚さが板状結晶の上側に形成される化合物半導体
結晶層の厚さと同程度以下になるように凹部を形成した
後、板状結晶の上側に化合物半導体結晶層を形成して半
導体基板を形成し、次に、半導体基板の上に素子構造を
形成した後、半導体基板を切断して半導体素子を形成す
るので、板状結晶の下面に、板状結晶の中央部の厚さが
化合物半導体結晶層の厚さと同程度以下になるように形
成された凹部を備える半導体素子を製造することができ
る。According to the first method of manufacturing a semiconductor device, a compound semiconductor crystal layer in which the thickness of the central portion of each element formation region is formed above the plate crystal on the lower surface of each element formation region of the plate crystal After forming a recess so as to have a thickness of about the same as or less, a compound semiconductor crystal layer is formed on the upper side of the plate crystal to form a semiconductor substrate, and then an element structure is formed on the semiconductor substrate. Since the semiconductor element is formed by cutting the semiconductor substrate, a concave portion is formed on the lower surface of the plate-shaped crystal such that the thickness of the central portion of the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer. A semiconductor device having the same can be manufactured.
【００３５】第１の半導体素子の製造方法において、凹
部形成工程は、板状体の上に該板状体に対してエッチン
グ選択性を持つ結晶層よりなる平板状の基部を形成する
工程と、板状体に対して該板状体の周縁部が残存するよ
うに選択的エッチングを行なって、基部の下面に板状体
よりなる枠状部を形成する工程とを含むことが好まし
い。In the first method for manufacturing a semiconductor device, the step of forming a recess includes the step of forming a flat base made of a crystal layer having an etching selectivity on the plate, on the plate. A step of performing selective etching on the plate-like body so that the peripheral edge of the plate-like body remains, thereby forming a frame-like portion made of the plate-like body on the lower surface of the base.
【００３６】第１の半導体素子の製造方法において、凹
部形成工程は、板状体の上に該板状体に対してエッチン
グ選択性を持つ結晶層よりなる平板状の基部を形成する
工程と、板状体に対して該板状体の両側部が残存するよ
うに選択的エッチングを行なって、基部の下面に板状体
よりなる側部を形成する工程とを含むことが好ましい。In the first method for manufacturing a semiconductor device, the step of forming a concave portion includes a step of forming a flat base made of a crystal layer having an etching selectivity on the plate, on the plate. A step of performing selective etching on the plate-shaped body so that both side portions of the plate-shaped body remain, thereby forming side portions made of the plate-shaped body on the lower surface of the base.
【００３７】第１の半導体素子の製造方法は、結晶層形
成工程と素子構造形成工程との間に、化合物半導体結晶
層に対して熱処理を行なって、化合物半導体結晶層に形
成されている貫通転位を板状結晶に移動させる熱処理工
程をさらに備えていることが好ましい。In the first method of manufacturing a semiconductor device, a heat treatment is performed on the compound semiconductor crystal layer between the crystal layer forming step and the element structure forming step, so that threading dislocations formed in the compound semiconductor crystal layer are formed. It is preferable that the method further includes a heat treatment step of transferring the sapphire to a plate crystal.
【００３８】本発明に係る第２の半導体素子の製造方法
は、板状結晶及び板状結晶の上側に形成され板状結晶の
格子定数と異なる格子定数を持つ化合物半導体結晶層を
有する基板と、基板の上に形成された素子構造とを備え
た半導体素子の製造方法を対象とし、ウエハ状の板状結
晶の下面に、板状結晶における各素子形成領域の厚さが
全面に亘って板状結晶の上側に形成される化合物半導体
結晶層の厚さと同程度以下になるように凹部を形成する
凹部形成工程と、板状結晶の上側に化合物半導体結晶層
を形成して板状結晶及び化合物半導体結晶層を有する半
導体基板を形成する結晶層形成工程と、半導体基板の各
素子形成領域の上に素子構造をそれぞれ形成する素子構
造形成工程と、半導体基板を切断して半導体素子を形成
する切断工程とを備えている。A second method for manufacturing a semiconductor device according to the present invention comprises a substrate having a plate crystal and a compound semiconductor crystal layer formed on the plate crystal and having a lattice constant different from the lattice constant of the plate crystal; The present invention is directed to a method of manufacturing a semiconductor device having an element structure formed on a substrate, and the thickness of each element formation region in the plate crystal is formed on the entire lower surface of the wafer crystal. A recess forming step of forming a recess so as to have a thickness equal to or less than the thickness of the compound semiconductor crystal layer formed on the upper side of the crystal, and forming the compound semiconductor crystal layer on the upper side of the plate crystal and forming the plate crystal and the compound semiconductor. A crystal layer forming step of forming a semiconductor substrate having a crystal layer, an element structure forming step of forming an element structure on each element forming region of the semiconductor substrate, and a cutting step of cutting the semiconductor substrate to form a semiconductor element And Eteiru.
【００３９】第２の半導体素子の製造方法によると、ウ
エハ状の板状結晶の下面に、板状結晶における各素子形
成領域の厚さが全面に亘って化合物半導体結晶層の厚さ
と同程度以下になるように凹部を形成した後、板状結晶
の上側に化合物半導体結晶層を形成して半導体基板を形
成し、次に、半導体基板の上に素子構造を形成した後、
半導体基板を切断して半導体素子を形成するため、板状
結晶の厚さが化合物半導体結晶層の厚さと同程度以下で
ある半導体素子を製造することができる。According to the second method for manufacturing a semiconductor element, the thickness of each element forming region in the plate-shaped crystal is equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface of the wafer-shaped plate-shaped crystal. After forming a concave portion so as to form a compound semiconductor crystal layer on the upper side of the plate crystal to form a semiconductor substrate, then, after forming an element structure on the semiconductor substrate,
Since the semiconductor element is formed by cutting the semiconductor substrate, a semiconductor element in which the thickness of the plate-shaped crystal is approximately equal to or less than the thickness of the compound semiconductor crystal layer can be manufactured.
【００４０】第２の半導体素子の製造方法は、結晶層形
成工程と素子構造形成工程との間に、化合物半導体結晶
層に対して熱処理を行なって、化合物半導体結晶層に形
成されている貫通転位を板状結晶に移動させる熱処理工
程をさらに備えていることが好ましい。In the second method for manufacturing a semiconductor device, a heat treatment is performed on the compound semiconductor crystal layer between the crystal layer forming step and the element structure forming step, so that threading dislocations formed in the compound semiconductor crystal layer are formed. It is preferable that the method further includes a heat treatment step of transferring the sapphire to a plate crystal.
【００４１】[0041]
【発明の実施の形態】 （第１の実施形態）以下、本発明の第１の実施形態とし
て、発光ダイオード、半導体レーザ素子又は電界効果ト
ランジスタ等の半導体素子を形成するための半導体基板
及びその製造方法について、図１（ａ）〜（ｃ）、図２
（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照しながら
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) Hereinafter, as a first embodiment of the present invention, a semiconductor substrate for forming a semiconductor device such as a light emitting diode, a semiconductor laser device or a field effect transistor and its manufacture. 1 (a) to 1 (c), FIG.
This will be described with reference to (a) and (b) and FIGS. 3 (a) and (b).
【００４２】まず、図１（ａ）に示すように、例えば３
００μｍの厚さを有するウエハ状の板状結晶としてのサ
ファイア基板１の下面における素子形成領域以外の領域
に、例えばニッケル等の金属よりなり２０μｍの厚さを
有するマスク２を真空蒸着法によって形成した後、サフ
ァイア基板１の下面を、例えば水素ガスと塩化水素ガス
との混合ガスからなる圧力１Ｔｏｒｒのエッチングガス
雰囲気に曝すと共に、例えば６００Ｖの放電電圧を印加
することにより、図１（ｂ）に示すように、サファイア
基板１におけるマスク２に覆われていない部分をエッチ
ングにより除去して、サファイア基板１の下面に凹状部
３を形成すると共にサファイア基板１における凹状部３
の上側部分を５０μｍの厚さにする。従って、サファイ
ア基板１における凹状部３以外の領域には、該サファイ
ア基板１の強度を保つための凸状部１ａが形成される。First, as shown in FIG.
A mask 2 made of, for example, a metal such as nickel and having a thickness of 20 μm was formed by vacuum evaporation in a region other than the element formation region on the lower surface of the sapphire substrate 1 as a wafer-like plate crystal having a thickness of 00 μm. Thereafter, the lower surface of the sapphire substrate 1 is exposed to an etching gas atmosphere composed of, for example, a mixed gas of hydrogen gas and hydrogen chloride gas at a pressure of 1 Torr, and a discharge voltage of, for example, 600 V is applied, as shown in FIG. As described above, the portion of the sapphire substrate 1 that is not covered by the mask 2 is removed by etching to form the concave portion 3 on the lower surface of the sapphire substrate 1 and the concave portion 3 of the sapphire substrate 1.
Has a thickness of 50 μm. Therefore, in the region other than the concave portion 3 in the sapphire substrate 1, a convex portion 1a for maintaining the strength of the sapphire substrate 1 is formed.
【００４３】サファイア基板１の凸状部１ａの平面形状
としては、図３（ａ）に示すように、サファイア基板１
の周縁部に沿って延びるリング状の凸状部１ａであって
もよいし、図３（ｂ）に示すように、サファイア基板１
の周縁部に沿って延びると共に中央部で交差する凸状部
１ａであってもよいが、凸状部１ａがサファイア基板１
の素子形成領域１ｂに位置しないようにする。As shown in FIG. 3 (a), the sapphire substrate 1
May be a ring-shaped convex portion 1a extending along the periphery of the sapphire substrate 1 as shown in FIG.
May extend along the periphery of the sapphire substrate 1 and intersect at the center.
In the element formation region 1b.
【００４４】次に、図１（ｃ）に示すように、サファイ
ア基板１の上面に、例えばＭＯＣＶＤ法によりアンドー
プＧａＮよりなる厚さ３０ｎｍのバッファ層４を形成し
た後、バッファ層４の上に、例えばクロライドＶＰＥ成
長法（Chloride Vapour Phase Epitaxy ）によりｎ型Ｇ
ａＮよりなる厚さ１００μｍの化合物半導体結晶層５を
形成する。Next, as shown in FIG. 1C, a buffer layer 4 of undoped GaN having a thickness of 30 nm is formed on the upper surface of the sapphire substrate 1 by, for example, the MOCVD method. For example, n-type G by the chloride VPE growth method (Chloride Vapor Phase Epitaxy)
A compound semiconductor crystal layer 5 made of aN and having a thickness of 100 μm is formed.
【００４５】次に、図２（ａ）に示すように、凹状部３
を有するサファイア基板１を除去すると、バッファ層４
及び化合物半導体結晶層５よりなる半導体基板が得られ
る。尚、バッファ層４を形成することなく、化合物半導
体結晶層５よりなる半導体基板を形成してもよいのは当
然である。Next, as shown in FIG.
When the sapphire substrate 1 having the
And a semiconductor substrate composed of the compound semiconductor crystal layer 5. Note that a semiconductor substrate including the compound semiconductor crystal layer 5 may be formed without forming the buffer layer 4.
【００４６】次に、図２（ｂ）に示すように、半導体基
板の化合物半導体結晶層５の上に例えばＭＯＣＶＤ法に
よりｎ型ＧａＮよりなる厚さ２μｍの第１のクラッド層
６を形成した後、第１のクラッド層６の上に、アンドー
プＩｎ0.2Ｇａ0.8Ｎよりなり厚さ３ｎｍの活性層７及び
ｐ型ＧａＮよりなる厚さ１μｍの第２のクラッド層８を
順次形成すると、半導体基板の上に、第１のクラッド層
６、活性層７及び第２のクラッド層８よりなる素子構造
を形成することができる。Next, as shown in FIG. 2B, after forming a first cladding layer 6 of n-type GaN having a thickness of 2 μm on the compound semiconductor crystal layer 5 of the semiconductor substrate by, for example, MOCVD. When an active layer 7 of undoped In 0.2 Ga 0.8 N and a thickness of 3 nm and a second cladding layer 8 of p-type GaN and a thickness of 1 μm are sequentially formed on the first cladding layer 6, An element structure including the first clad layer 6, the active layer 7, and the second clad layer 8 can be formed thereon.
【００４７】第１の実施形態に係る半導体基板による
と、バッファ層４及び化合物半導体結晶層５よりなる半
導体基板は、サファイア基板１を有していないため、サ
ファイア基板１と化合物半導体結晶層５との間の格子定
数の相違及び熱膨張係数の相違という問題が発生しない
ので、化合物半導体結晶層５の内部に発生する貫通転位
が大きく減少する。このため、化合物半導体結晶層５の
結晶性ひいては該化合物半導体結晶層５の上に形成され
る素子構造の結晶性が大きく向上する。According to the semiconductor substrate according to the first embodiment, since the semiconductor substrate including the buffer layer 4 and the compound semiconductor crystal layer 5 does not have the sapphire substrate 1, the sapphire substrate 1, the compound semiconductor crystal layer 5, Does not occur, the threading dislocation generated inside the compound semiconductor crystal layer 5 is greatly reduced. For this reason, the crystallinity of the compound semiconductor crystal layer 5 and the crystallinity of the element structure formed on the compound semiconductor crystal layer 5 are greatly improved.
【００４８】尚、凹状部３を有するサファイア基板１を
除去することなく、凹状部３を有するサファイア基板
１、バッファ層４及び化合物半導体結晶層５よりなる半
導体基板の上に、第１のクラッド層６、活性層７及び第
２のクラッド層８よりなる素子構造を形成してもよい。The sapphire substrate 1 having the concave portions 3 is not removed, and the first cladding layer is formed on the semiconductor substrate including the sapphire substrate 1 having the concave portions 3, the buffer layer 4 and the compound semiconductor crystal layer 5. 6, an element structure including the active layer 7 and the second cladding layer 8 may be formed.
【００４９】このようにすると、サファイア基板１の下
面に、サファイア基板１における各素子形成領域１ｂの
厚さが全面に亘って化合物半導体結晶層５の厚さと同程
度（化合物半導体結晶層５の厚さ±１０％）になるよう
に形成された凹状部３を備えているため、サファイア基
板１と化合物半導体結晶層５との間の格子定数の相違及
び熱膨張係数の相違に起因して生じる歪みはサファイア
基板１にも負担されるので、サファイア基板１の内部に
貫通転位が発生する。このため、化合物半導体結晶層５
において格子定数及び熱膨張係数の相違に起因して生じ
る歪みが緩和されるため、化合物半導体結晶層５の内部
に発生する貫通転位が減少するので、化合物半導体結晶
層５の結晶性ひいては該化合物半導体結晶層５の上に形
成される素子構造の結晶性が向上する。Thus, on the lower surface of the sapphire substrate 1, the thickness of each element forming region 1b in the sapphire substrate 1 is almost the same as the thickness of the compound semiconductor crystal layer 5 (the thickness of the compound semiconductor crystal layer 5). Of the sapphire substrate 1 and the compound semiconductor crystal layer 5 due to the difference in lattice constant and the difference in thermal expansion coefficient. Is also applied to the sapphire substrate 1, so that threading dislocations occur inside the sapphire substrate 1. Therefore, the compound semiconductor crystal layer 5
In this case, the strain caused by the difference between the lattice constant and the coefficient of thermal expansion is alleviated, and threading dislocations generated inside the compound semiconductor crystal layer 5 are reduced. Therefore, the crystallinity of the compound semiconductor crystal layer 5 and the compound semiconductor The crystallinity of the element structure formed on the crystal layer 5 is improved.
【００５０】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体素子としての発光ダイオードにつ
いて図４（ａ）及び（ｂ）を参照しながら説明する。図
４（ａ）及び（ｂ）は、第２の実施形態に係る発光ダイ
オードを示しており、図４（ａ）は断面構造を示し、図
４（ｂ）は下面の平面構造を示している。(Second Embodiment) Hereinafter, a light emitting diode as a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 4 (a) and 4 (b). 4A and 4B show a light emitting diode according to the second embodiment, FIG. 4A shows a cross-sectional structure, and FIG. 4B shows a planar structure of a lower surface. .
【００５１】図４（ａ）に示すように、３００μｍの厚
さを有するサファイア基板１０の上に、アンドープＧａ
Ｎよりなり３０ｎｍの膜厚を有するバッファ層１１及び
ｎ型ＧａＮよりなり１００μｍの膜厚を有する化合物半
導体結晶層１２が形成されており、これらサファイア基
板１０、バッファ層１１及び化合物半導体結晶層１２に
よって発光ダイオードの基板Ａが構成されている。As shown in FIG. 4A, an undoped Ga is placed on a sapphire substrate 10 having a thickness of 300 μm.
A buffer layer 11 made of N and having a thickness of 30 nm and a compound semiconductor crystal layer 12 made of n-type GaN and having a thickness of 100 μm are formed. The sapphire substrate 10, the buffer layer 11 and the compound semiconductor crystal layer 12 A light emitting diode substrate A is configured.
【００５２】化合物半導体結晶層１２の上には、ｎ型Ｇ
ａＮよりなり２μｍの膜厚を有する第１のクラッド層１
３、アンドープＩｎ0.2Ｇａ0.8Ｎよりなり３ｎｍの膜厚
を有する活性層１４及びｐ型ＧａＮよりなり１μｍの膜
厚を有する第２のクラッド層１５が順次形成されてお
り、第１のクラッド層１３、活性層１４及び第２のクラ
ッド層１５によって発光ダイオードの素子構造Ｂが構成
されている。この場合、素子構造Ｂは第１のクラッド層
１３の途中に達するまで部分的に除去されている。On the compound semiconductor crystal layer 12, an n-type G
First cladding layer 1 made of aN and having a thickness of 2 μm
3. An active layer 14 made of undoped In 0.2 Ga 0.8 N and having a thickness of 3 nm, and a second cladding layer 15 made of p-type GaN and having a thickness of 1 μm are sequentially formed. , The active layer 14 and the second cladding layer 15 constitute the element structure B of the light emitting diode. In this case, the element structure B is partially removed until reaching the middle of the first cladding layer 13.
【００５３】第２のクラッド層１５の上には例えばニッ
ケルを含む金属多層膜よりなるｐ型電極１６が形成され
ていると共に、第１のクラッド層１３の上には例えばア
ルミニウムを含む金属多層膜よりなるｎ型電極１７が形
成されている。A p-type electrode 16 made of, for example, a metal multilayer film containing nickel is formed on the second cladding layer 15, and a metal multilayer film containing aluminum, for example, is formed on the first cladding layer 13. An n-type electrode 17 is formed.
【００５４】第２の実施形態の特徴として、図４（ａ）
及び（ｂ）に示すように、サファイア基板１０における
ｐ型電極１６と対向する領域には、台形状の断面を有す
ると共に２５０μｍの深さを有する凹状部１８が形成さ
れており、サファイア基板１０における凹状部１８の上
側部分１０ａの厚さは５０μｍである。この場合、サフ
ァイア基板１０における凹状部１８の上側部分１０ａの
大きさは、ｐ型電極１６の大きさよりも若干大きい。As a feature of the second embodiment, FIG.
As shown in (b), in the region of the sapphire substrate 10 facing the p-type electrode 16, a concave portion 18 having a trapezoidal cross section and a depth of 250 μm is formed. The thickness of the upper portion 10a of the concave portion 18 is 50 μm. In this case, the size of the upper portion 10 a of the concave portion 18 in the sapphire substrate 10 is slightly larger than the size of the p-type electrode 16.
【００５５】第２の実施形態によると、サファイア基板
１０における凹状部１８の上側部分１０ａの厚さ（５０
μｍ）は化合物半導体結晶層１２の厚さ（１００μｍ）
に比べて小さくなっているため、サファイア基板１０と
化合物半導体結晶層１２との間の格子定数の相違及び熱
膨張係数の相違に起因して生じる歪みはサファイア基板
１０にも負担されるので、サファイア基板１０の内部に
貫通転位が発生する。このため、化合物半導体結晶層１
２において格子定数及び熱膨張係数の相違に起因して生
じる歪みが緩和されるため、化合物半導体結晶層１２の
内部に発生する貫通転位が減少するので、化合物半導体
結晶層１２の結晶性ひいては素子構造Ｂの結晶性が向上
する。従って、第２の実施形態に係る発光ダイオードの
輝度び寿命は従来の発光ダイオードに比べて大きく増大
する。According to the second embodiment, the thickness (50) of the upper portion 10a of the concave portion 18 in the sapphire substrate 10
μm) is the thickness of the compound semiconductor crystal layer 12 (100 μm)
, The strain caused by the difference in lattice constant and the difference in thermal expansion coefficient between the sapphire substrate 10 and the compound semiconductor crystal layer 12 is also applied to the sapphire substrate 10. Threading dislocations are generated inside the substrate 10. Therefore, the compound semiconductor crystal layer 1
2, the strain caused by the difference between the lattice constant and the coefficient of thermal expansion is alleviated, and threading dislocations generated inside the compound semiconductor crystal layer 12 are reduced. Therefore, the crystallinity of the compound semiconductor crystal layer 12 and the device structure are reduced. The crystallinity of B is improved. Therefore, the brightness and the life of the light emitting diode according to the second embodiment are greatly increased as compared with the conventional light emitting diode.
【００５６】第２の実施形態に係る発光ダイオードの断
面を透過型電子顕微鏡により観察した結果は図５に示す
とおりであって、格子不整合による貫通転位Ｘはサファ
イア基板１０及び化合物半導体結晶層１２の両方に発生
していると共に、化合物半導体結晶層１２に発生してい
る貫通転位Ｘは従来に比べて大きく減少していることを
確認できた。このことから、サファイア基板１０に貫通
転位Ｘが発生することによって、化合物半導体結晶層１
２に発生する貫通転位Ｘが減少することも確認できた。The result of observing the cross section of the light emitting diode according to the second embodiment with a transmission electron microscope is as shown in FIG. 5, and the threading dislocations X due to the lattice mismatch are found in the sapphire substrate 10 and the compound semiconductor crystal layer 12. , And threading dislocations X generated in the compound semiconductor crystal layer 12 were significantly reduced as compared with the conventional case. From this, the threading dislocation X is generated in the sapphire substrate 10, whereby the compound semiconductor crystal layer 1
It was also confirmed that threading dislocation X generated in No. 2 was reduced.
【００５７】第２の実施形態に係る発光ダイオードにお
いては、化合物半導体結晶層１２に発生した貫通転位の
数は１×１０6 ｃｍ-2であって、従来の発光ダイオード
に比べて１／１００００に減少している。In the light emitting diode according to the second embodiment, the number of threading dislocations generated in the compound semiconductor crystal layer 12 is 1 × 10 6 cm −2 , which is 1/10000 as compared with the conventional light emitting diode. is decreasing.
【００５８】また、第２の実施形態に係る発光ダイオー
ドのピーク波長は４５０ｎｍ、輝度は６ｃｄ、室温で動
作させたときの寿命は５万時間以上であって、従来の発
光ダイオードに比べて２倍以上の輝度及び２倍以上の寿
命であった。The light emitting diode according to the second embodiment has a peak wavelength of 450 nm, a luminance of 6 cd, and a lifetime of 50,000 hours or more when operated at room temperature, which is twice as long as a conventional light emitting diode. The brightness was higher and the life was twice or more.
【００５９】尚、第２の実施形態においては、化合物半
導体結晶層１２及び第１のクラッド層１３としては、ｎ
型ＧａＮよりなる層に代えて、ｎ型ＡｌXＧａyＩｎ
1-x-yＮ（０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用い
てもよいし、第２のクラッド層１５としては、ｐ型Ｇａ
Ｎよりなる層に代えて、ｐ型ＡｌXＧａyＩｎ1-x-yＮ
（０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用いてもよ
い。In the second embodiment, the compound semiconductor crystal layer 12 and the first cladding layer 13 are formed of n
Instead of the layer made of type GaN, n-type Al X Ga y In
A layer made of 1-xy N (0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used, and the second cladding layer 15 may be made of p-type Ga.
Instead of the layer made of N, p-type Al X Ga y In 1-xy N
(0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used.
【００６０】また、第２の実施形態においては、サファ
イア基板１０に代えてＬｉＧａＯ2等の酸化物基板、Ｓ
ｉＣ基板、Ｓｉ基板、ＧａＡｓ基板又はＧａＰ基板等を
用いてもよい。In the second embodiment, instead of the sapphire substrate 10, an oxide substrate such as LiGaO 2 ,
An iC substrate, a Si substrate, a GaAs substrate, a GaP substrate, or the like may be used.
【００６１】また、第２の実施形態においては、サファ
イア基板１０における凹状部１８の上側部分１０ａの大
きさはｐ型電極１６の大きさよりも若干大きいが、これ
に代えて、図６に示すように、サファイア基板１０にお
ける凹状部１８の上側部分１０ａの大きさをｐ型電極１
６の大きさよりも小さくしてもよい。このようにする
と、第２の実施形態と比較して、サファイア基板１０に
発生する貫通転位が減少するため、化合物半導体結晶層
１２に発生する貫通転位は増加するが、従来と比較する
と、化合物半導体結晶層１２に発生する貫通転位は大き
く減少する。Further, in the second embodiment, the size of the upper portion 10a of the concave portion 18 in the sapphire substrate 10 is slightly larger than the size of the p-type electrode 16, but instead, as shown in FIG. The size of the upper portion 10a of the concave portion 18 in the sapphire substrate 10 is
6 may be smaller than the size. In this case, threading dislocations generated in the sapphire substrate 10 are reduced as compared with the second embodiment, and thus threading dislocations generated in the compound semiconductor crystal layer 12 are increased. Threading dislocations generated in crystal layer 12 are greatly reduced.
【００６２】さらに、第２の実施形態においては、サフ
ァイア基板１０における凹状部１８の上側部分１０ａの
厚さは化合物半導体結晶層１２の厚さよりも５０μｍ小
さかったが、これに限られず、サファイア基板１０にお
ける凹状部１８の上側部分１０ａの厚さが、化合物半導
体結晶層１２の厚さと同程度（化合物半導体結晶層１２
の厚さ±１０％）以下であれば、化合物半導体結晶層１
２に発生する貫通転位を減少させることができる。Further, in the second embodiment, the thickness of the upper portion 10a of the concave portion 18 in the sapphire substrate 10 is smaller than the thickness of the compound semiconductor crystal layer 12 by 50 μm, but is not limited thereto. The thickness of the upper portion 10a of the concave portion 18 is substantially the same as the thickness of the compound semiconductor crystal layer 12 (the compound semiconductor crystal layer 12).
Is less than ± 10%), the compound semiconductor crystal layer 1
2 can be reduced.
【００６３】以下、第２の実施形態に係る発光ダイオー
ドの製造方法について図７（ａ）〜（ｃ）を参照しなが
ら説明する。Hereinafter, a method for manufacturing the light emitting diode according to the second embodiment will be described with reference to FIGS.
【００６４】まず、図７（ａ）に示すように、３００μ
ｍの厚さを有するサファイア基板１０の一の表面（下
面）の周縁部に、ニッケル等の金属よりなり２０μｍの
厚さを有するマスク１９を真空蒸着法によって形成す
る。First, as shown in FIG.
A mask 19 made of a metal such as nickel and having a thickness of 20 μm is formed on a peripheral portion of one surface (lower surface) of the sapphire substrate 10 having a thickness of m by a vacuum evaporation method.
【００６５】次に、サファイア基板１０をドライエッチ
ング装置（不図示）内に投入する。その後、サファイア
基板１０の一の表面を、例えば水素ガスと塩化水素ガス
との混合ガスからなる圧力１Ｔｏｒｒのエッチングガス
雰囲気に曝すと共に、例えば６００Ｖの放電電圧を印加
することにより、図７（ｂ）に示すように、サファイア
基板１０におけるマスク１９に覆われていない部分をエ
ッチングにより除去して５０μｍの厚さにする。Next, the sapphire substrate 10 is put into a dry etching apparatus (not shown). Thereafter, one surface of the sapphire substrate 10 is exposed to an etching gas atmosphere composed of, for example, a mixed gas of hydrogen gas and hydrogen chloride gas at a pressure of 1 Torr, and a discharge voltage of, for example, 600 V is applied, to thereby obtain a structure shown in FIG. As shown in (1), a portion of the sapphire substrate 10 which is not covered with the mask 19 is removed by etching to have a thickness of 50 μm.
【００６６】次に、サファイア基板１０をドライエッチ
ング装置から外部に取り出した後、マスク１９を除去す
る。その後、サファイア基板１０の他の表面（上面）
に、ＭＯＣＶＤ法により、アンドープＧａＮよりなる厚
さ３０ｎｍのバッファ層１１を形成した後、バッファ層
１１の上に、クロライドＶＰＥ成長法により、ｎ型Ｇａ
Ｎよりなる厚さ１００μｍの化合物半導体結晶層１２を
形成して、サファイア基板１０、バッファ層１１及び化
合物半導体結晶層１２よりなる発光ダイオードの基板Ａ
を形成する。尚、バッファ層１１を形成することなく、
サファイア基板１０及び化合物半導体結晶層１２よりな
る基板Ａを形成してもよいのは当然である。Next, after removing the sapphire substrate 10 from the dry etching apparatus, the mask 19 is removed. Then, the other surface (upper surface) of the sapphire substrate 10
After a buffer layer 11 of undoped GaN having a thickness of 30 nm is formed by MOCVD, n-type Ga is grown on the buffer layer 11 by chloride VPE growth.
A compound semiconductor crystal layer 12 made of N and having a thickness of 100 μm is formed.
To form Incidentally, without forming the buffer layer 11,
Of course, the substrate A composed of the sapphire substrate 10 and the compound semiconductor crystal layer 12 may be formed.
【００６７】次に、化合物半導体結晶層１２の上に、Ｍ
ＯＣＶＤ法により、ｎ型ＧａＮよりなる厚さ２μｍの第
１のクラッド層１３、アンドープＩｎ0.2Ｇａ0.8Ｎより
なる厚さ３ｎｍの活性層１４及びｐ型ＧａＮよりなる厚
さ１μｍの第２のクラッド層１５を順次形成して、第１
のクラッド層１３、活性層１４及び第２のクラッド層１
５よりなる発光ダイオードの素子構造Ｂを形成した後、
素子構造Ｂの側部を第１のクラッド層１３を途中に達す
るまで部分的に除去する。その後、第２のクラッド層１
５の上に例えばニッケルを含む金属多層膜よりなるｐ型
電極１６を形成すると共に、第１のクラッド層１３の上
に例えばアルミニウムを含む金属多層膜よりなるｎ型電
極１７を形成すると、図７（ｃ）に示すように、第２の
実施形態に係る発光ダイオードが得られる。Next, on the compound semiconductor crystal layer 12, M
The first cladding layer 13 of n-type GaN having a thickness of 2 μm, the active layer 14 of undoped In 0.2 Ga 0.8 N having a thickness of 3 nm, and the second cladding layer of p-type GaN having a thickness of 1 μm formed by OCVD. 15 sequentially, and the first
Cladding layer 13, active layer 14, and second cladding layer 1
After forming the light emitting diode element structure B consisting of
The side portion of the element structure B is partially removed until the first cladding layer 13 reaches the middle. Then, the second cladding layer 1
When a p-type electrode 16 made of a metal multilayer film containing, for example, nickel is formed on the first cladding layer 5 and an n-type electrode 17 made of a metal multilayer film containing, for example, aluminum is formed on the first cladding layer 13, FIG. As shown in (c), a light emitting diode according to the second embodiment is obtained.
【００６８】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体素子としての発光ダイオードにつ
いて図８を参照しながら説明する。図８は第３の実施形
態に係る発光ダイオードの断面構造を示している。(Third Embodiment) Hereinafter, a light emitting diode as a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. FIG. 8 shows a cross-sectional structure of a light emitting diode according to the third embodiment.
【００６９】図８に示すように、３００μｍの厚さを有
するｎ型ＧａＡｓ基板２０の上に、ｎ型ＧａＮよりなり
３０ｎｍの膜厚を有するバッファ層２１及びｎ型ＧａＮ
よりなり１００μｍの膜厚を有する化合物半導体結晶層
２２が順次形成されており、ｎ型ＧａＡｓ基板２０、バ
ッファ層２１及び化合物半導体結晶層２２によって発光
ダイオードの基板Ａが構成されている。As shown in FIG. 8, on an n-type GaAs substrate 20 having a thickness of 300 μm, a buffer layer 21 made of n-type GaN and having a thickness of 30 nm and an n-type GaN
A compound semiconductor crystal layer 22 having a thickness of 100 μm is sequentially formed, and an n-type GaAs substrate 20, a buffer layer 21, and the compound semiconductor crystal layer 22 constitute a substrate A of a light emitting diode.
【００７０】化合物半導体結晶層２２の上には、ｎ型Ｇ
ａＮよりなり２μｍの膜厚を有する第１のクラッド層２
３、アンドープＩｎ0.2Ｇａ0.8Ｎよりなり３ｎｍの膜厚
を有する活性層２４及びｐ型ＧａＮよりなり１μｍの膜
厚を有する第２のクラッド層２５が順次積層されてお
り、第１のクラッド層２３、活性層２４及び第２のクラ
ッド層２５によって発光ダイオードの素子構造Ｂが構成
されている。第２のクラッド層２５の上にはｐ型電極２
６が形成されている。On the compound semiconductor crystal layer 22, an n-type G
First cladding layer 2 made of aN and having a thickness of 2 μm
3. An active layer 24 made of undoped In 0.2 Ga 0.8 N and having a thickness of 3 nm, and a second cladding layer 25 made of p-type GaN and having a thickness of 1 μm are sequentially laminated, and the first cladding layer 23 is formed. , The active layer 24 and the second cladding layer 25 constitute the element structure B of the light emitting diode. On the second cladding layer 25, the p-type electrode 2
6 are formed.
【００７１】第３の実施形態の特徴として、ｎ型ＧａＡ
ｓ基板２０におけるｐ型電極２６と対向する領域には、
台形状の断面を有すると共に２５０μｍの深さを有する
凹状部２８が形成されており、ｎ型ＧａＡｓ基板２０に
おける凹状部２８の上側部分２０ａの厚さは５０μｍで
ある。この場合、ｎ型ＧａＡｓ基板２０における凹状部
２８の上側部分２０ａの大きさはｐ型電極２６の大きさ
よりも若干大きい。凹状部２８の底面及び側面を含むｎ
型ＧａＡｓ基板２０の下面にはｎ型電極２７が形成され
ている。The feature of the third embodiment is that n-type GaAs
In a region of the s substrate 20 facing the p-type electrode 26,
A concave portion 28 having a trapezoidal cross section and a depth of 250 μm is formed, and the thickness of the upper portion 20 a of the concave portion 28 in the n-type GaAs substrate 20 is 50 μm. In this case, the size of the upper portion 20 a of the concave portion 28 in the n-type GaAs substrate 20 is slightly larger than the size of the p-type electrode 26. N including the bottom and side surfaces of the concave portion 28
On the lower surface of the type GaAs substrate 20, an n-type electrode 27 is formed.
【００７２】第３の実施形態によると、ｎ型ＧａＡｓ基
板２０における凹状部２８の上側部分２０ａの厚さ（５
０μｍ）は化合物半導体結晶層２２の厚さ（１００μ
ｍ）に比べて小さいため、ｎ型ＧａＡｓ基板２０と化合
物半導体結晶層２２との間の格子定数の相違及び熱膨張
係数の相違に起因して生じる歪みはｎ型ＧａＡｓ基板２
０にも負担されるので、ｎ型ＧａＡｓ基板２０の内部に
貫通転位が発生する。このため、化合物半導体結晶層２
２において格子定数及び熱膨張係数の相違に起因して生
じる歪みが緩和されるため、化合物半導体結晶層２２の
内部に発生する貫通転位が減少する。According to the third embodiment, in the n-type GaAs substrate 20, the thickness (5
0 μm) is the thickness of the compound semiconductor crystal layer 22 (100 μm).
m), the strain caused by the difference in the lattice constant and the difference in the coefficient of thermal expansion between the n-type GaAs substrate 20 and the compound semiconductor crystal layer 22 is smaller than that in the n-type GaAs substrate 2.
Therefore, threading dislocations are generated inside the n-type GaAs substrate 20. Therefore, the compound semiconductor crystal layer 2
In 2, the strain caused by the difference between the lattice constant and the coefficient of thermal expansion is reduced, so that threading dislocations generated inside the compound semiconductor crystal layer 22 are reduced.
【００７３】特に、第３の実施形態においては、ｎ型Ｇ
ａＡｓ基板２０の硬度が素子構造Ｂの硬度よりも小さい
ため、化合物半導体結晶層２２において格子定数及び熱
膨張係数の相違に起因して生じる歪みが大きく緩和され
るので、化合物半導体結晶層２２の内部に発生する貫通
転位は大きく減少する。In particular, in the third embodiment, the n-type G
Since the hardness of the aAs substrate 20 is smaller than the hardness of the element structure B, the strain caused by the difference between the lattice constant and the coefficient of thermal expansion in the compound semiconductor crystal layer 22 is greatly reduced. Threading dislocations are greatly reduced.
【００７４】従って、第３の実施形態においては、化合
物半導体結晶層２２の結晶性ひいては素子構造Ｂの結晶
性が一層大きく向上するので、第３の実施形態に係る発
光ダイオードの輝度及び寿命は従来の発光ダイオードに
比べて一層大きく増大する。Therefore, in the third embodiment, since the crystallinity of the compound semiconductor crystal layer 22 and thus the crystallinity of the element structure B are greatly improved, the brightness and the life of the light emitting diode according to the third embodiment are reduced. In comparison with the light emitting diode of FIG.
【００７５】第３の実施形態に係る発光ダイオードの断
面を透過型電子顕微鏡により観察した結果、化合物半導
体結晶層２２に発生した貫通転位の数は３×１０5 ｃｍ
-2であって、従来の発光ダイオードに比べて１／３００
００に減少している。As a result of observing the cross section of the light emitting diode according to the third embodiment with a transmission electron microscope, the number of threading dislocations generated in the compound semiconductor crystal layer 22 was 3 × 10 5 cm.
-2 , which is 1/300 of that of the conventional light emitting diode.
00.
【００７６】また、第３の実施形態に係る発光ダイオー
ドのピーク波長は４５０ｎｍ、輝度は６ｃｄ、室温で動
作させたときの寿命は５万時間以上であって、従来の発
光ダイオードに比べて２倍以上の輝度及び２倍以上の寿
命であった。The light emitting diode according to the third embodiment has a peak wavelength of 450 nm, a luminance of 6 cd, and a lifetime when operated at room temperature of 50,000 hours or more, which is twice that of the conventional light emitting diode. The brightness was higher and the life was twice or more.
【００７７】尚、第３の実施形態においては、化合物半
導体結晶層２２及び第１のクラッド層２３としては、ｎ
型ＧａＮよりなる層に代えて、ｎ型ＡｌXＧａyＩｎ
1-x-yＮ（０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用い
てもよいし、第２のクラッド層２５としては、ｐ型Ｇａ
Ｎよりなる層に代えて、ｐ型ＡｌXＧａyＩｎ1-x-yＮ
（０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用いてもよ
い。In the third embodiment, the compound semiconductor crystal layer 22 and the first cladding layer 23 are formed of n
Instead of the layer made of type GaN, n-type Al X Ga y In
A layer made of 1-xy N (0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used, and the second cladding layer 25 may be formed of p-type Ga.
Instead of the layer made of N, p-type Al X Ga y In 1-xy N
(0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used.
【００７８】また、第３の実施形態においては、ｎ型Ｇ
ａＡｓ基板２０に代えて、ｐ型ＧａＡｓ基板、アンドー
プＧａＡｓ基板、高抵抗ＧａＡｓ基板、ＧａＰやＩｎＰ
等のIII −Ｖ族化合物半導体基板、Ｓｉ基板、ＬｉＧａ
Ｏ2 等の酸化物基板、ＳｉＣ基板又はＭｇＯ基板等を用
いてもよい。In the third embodiment, the n-type G
Instead of the aAs substrate 20, a p-type GaAs substrate, an undoped GaAs substrate, a high-resistance GaAs substrate, GaP or InP
III-V compound semiconductor substrate such as Si substrate, LiGa
An oxide substrate such as O 2 , a SiC substrate, a MgO substrate, or the like may be used.
【００７９】また、第３の実施形態においては、ｎ型Ｇ
ａＡｓ基板２０における凹状部２８の上側部分２０ａの
大きさはｐ型電極２６の大きさよりも若干大きいが、こ
れに代えて、ｎ型ＧａＡｓ基板２０における凹状部２８
の上側部分２０ａの大きさをｐ型電極２６の大きさより
も小さくしてもよい。このようにすると、第３の実施形
態と比較して、ｎ型ＧａＡｓ基板２０に発生する貫通転
位が減少するため、化合物半導体結晶層２２に発生する
貫通転位は増加するが、従来と比較すると、化合物半導
体結晶層２２に発生する貫通転位は大きく減少する。In the third embodiment, the n-type G
Although the size of the upper portion 20a of the concave portion 28 in the aAs substrate 20 is slightly larger than the size of the p-type electrode 26, the size of the concave portion 28 in the n-type GaAs substrate 20 is replaced with this.
Of the upper portion 20a may be smaller than the size of the p-type electrode 26. By doing so, threading dislocations generated in the n-type GaAs substrate 20 are reduced as compared with the third embodiment, and thus threading dislocations generated in the compound semiconductor crystal layer 22 are increased. Threading dislocations generated in the compound semiconductor crystal layer 22 are greatly reduced.
【００８０】さらに、第３の実施形態においては、ｎ型
ＧａＡｓ基板２０における凹状部２８の上側部分２０ａ
の厚さは化合物半導体結晶層２２の厚さよりも５０μｍ
小さかったが、これに限られず、ｎ型ＧａＡｓ基板２０
における凹状部２８の上側部分２０ａの厚さが、化合物
半導体結晶層２２の厚さと同程度（化合物半導体結晶層
２２の厚さ±１０％）以下であれば、化合物半導体結晶
層２２に発生する貫通転位を減少させることができる。Further, in the third embodiment, the upper portion 20a of the concave portion 28 in the n-type GaAs substrate 20
Is 50 μm thicker than the thickness of the compound semiconductor crystal layer 22.
Although it was small, the present invention is not limited to this.
Is less than or equal to the thickness of the compound semiconductor crystal layer 22 (the thickness of the compound semiconductor crystal layer 22 ± 10%), the penetration generated in the compound semiconductor crystal layer 22 Dislocations can be reduced.
【００８１】以下、第３の実施形態に係る発光ダイオー
ドの製造方法について図９（ａ）〜（ｃ）を参照しなが
ら説明する。Hereinafter, a method for manufacturing a light emitting diode according to the third embodiment will be described with reference to FIGS. 9 (a) to 9 (c).
【００８２】まず、図９（ａ）に示すように、３００μ
ｍの厚さを有するｎ型ＧａＡｓ基板２０の一の表面（下
面）の周縁部に、熱硬化性樹脂よりなるマスク２９を形
成する。First, as shown in FIG.
A mask 29 made of a thermosetting resin is formed on the periphery of one surface (lower surface) of the n-type GaAs substrate 20 having a thickness of m.
【００８３】次に、ｎ型ＧａＡｓ基板２０の一の表面
を、例えば硫酸と過酸化水素水との混合溶液を用いてウ
ェットエッチングすることにより、図９（ｂ）に示すよ
うに、ｎ型ＧａＡｓ基板２０におけるマスク２９に覆わ
れていない部分を除去して５０μｍの厚さにする。Next, one surface of the n-type GaAs substrate 20 is wet-etched by using, for example, a mixed solution of sulfuric acid and hydrogen peroxide solution, as shown in FIG. A portion of the substrate 20 not covered by the mask 29 is removed to have a thickness of 50 μm.
【００８４】次に、マスク２９を除去した後、ｎ型Ｇａ
Ａｓ基板２０の他の表面（上面）に、ＭＯＣＶＤ法によ
り、ｎ型ＧａＮよりなる厚さ３０ｎｍのバッファ層２１
を形成した後、バッファ層２１の上に、クロライドＶＰ
Ｅ成長法により、ｎ型ＧａＮよりなる厚さ１００μｍの
化合物半導体結晶層２２を形成して、ｎ型ＧａＡｓ基板
２０、バッファ層２１及び化合物半導体結晶層２２より
なる発光ダイオードの基板Ａを形成する。Next, after removing the mask 29, the n-type Ga
On the other surface (upper surface) of the As substrate 20, a buffer layer 21 of n-type GaN having a thickness of 30 nm is formed by MOCVD.
Is formed on the buffer layer 21, chloride VP
A 100 μm-thick compound semiconductor crystal layer 22 made of n-type GaN is formed by the E growth method, and a substrate A of a light emitting diode including the n-type GaAs substrate 20, the buffer layer 21 and the compound semiconductor crystal layer 22 is formed.
【００８５】次に、化合物半導体結晶層２２の上に、Ｍ
ＯＣＶＤ法により、ｎ型ＧａＮよりなる厚さ２μｍの第
１のクラッド層２３、アンドープＩｎ0.2Ｇａ0.8Ｎより
なる厚さ３ｎｍの活性層２４及びｐ型ＧａＮよりなる厚
さ１μｍの第２のクラッド層２５を順次形成して、第１
のクラッド層２３、活性層２４及び第２のクラッド層２
５よりなる発光ダイオードの素子構造Ｂを形成する。そ
の後、第２のクラッド層２５の上にｐ型電極２６を形成
すると共に、凹状部２８の底面及び側面を含むｎ型Ｇａ
Ａｓ基板２０の下面に全面に亘ってｎ型電極２７を形成
すると、図９（ｃ） に示すように、第３の実施形態に
係る発光ダイオードが得られる。Next, on the compound semiconductor crystal layer 22, M
By the OCVD method, a first cladding layer 23 of n-type GaN having a thickness of 2 μm, an active layer 24 of undoped In 0.2 Ga 0.8 N having a thickness of 3 nm, and a second cladding layer of p-type GaN having a thickness of 1 μm 25 are sequentially formed, and the first
Cladding layer 23, active layer 24 and second cladding layer 2
5 is formed. Thereafter, a p-type electrode 26 is formed on the second cladding layer 25 and n-type Ga including the bottom and side surfaces of the concave portion 28 is formed.
When the n-type electrode 27 is formed on the entire lower surface of the As substrate 20, the light emitting diode according to the third embodiment is obtained as shown in FIG.
【００８６】第３の実施形態においては、ｎ型ＧａＡｓ
基板２０に対するエッチング工程及び素子構造Ｂの形成
工程においてドライエッチングを用いていないため、発
光ダイオードがドライエッチングにより受けるダメージ
がなくなるので、得られる発光ダイオードの特性を向上
させることができる。もっとも、発光ダイオードがエッ
チングにより受けるダメージを容認できる場合には、ｎ
型ＧａＡｓ基板２０に対するエッチング工程をドライエ
ッチングによって行なってもよい。In the third embodiment, n-type GaAs
Since dry etching is not used in the step of etching the substrate 20 and the step of forming the element structure B, the light emitting diode is not damaged by the dry etching, so that the characteristics of the obtained light emitting diode can be improved. However, if the damage that the light emitting diode receives by etching is acceptable, n
The etching process for the type GaAs substrate 20 may be performed by dry etching.
【００８７】尚、マスク２９としては、エッチング液に
対して耐溶解性であれば、フォトレジスト、ＳｉＯ2 、
金属蒸着膜等を用いてもよく、また、エッチング液とし
ては、ｎ型ＧａＡｓ基板２０とマスク２９とのエッチン
グ選択比が確保できるならば、塩酸系、硝酸系、有機酸
系等の酸系エッチング液を用いてもよい。As the mask 29, a photoresist, SiO 2 ,
A metal vapor-deposited film or the like may be used, and as an etching solution, an acid-based etching such as a hydrochloric acid-based, a nitric acid-based, and an organic acid-based etching can be used as long as an etching selectivity between the n-type GaAs substrate 20 and the mask 29 can be ensured. A liquid may be used.
【００８８】また、ｎ型ＧａＡｓ基板２０に代えて、ｐ
型ＧａＡｓ基板、アンドープＧａＡｓ基板、高抵抗Ｇａ
Ａｓ基板又はIII −Ｖ族化合物半導体基板を用いる場合
には、ｎ型ＧａＡｓ基板２０と同様のエッチング工程を
行なうことができる。Ｓｉ基板を用いる場合には、エッ
チング溶液としては、弗酸を含む酸性溶液を用いること
が好ましい。ＬｉＧａＯ2 等の酸化物基板又はＳｉＣ基
板を用いる場合には、エッチング工程はドライエッチン
グにより行なうことが好ましい。ＭｇＯ基板を用いる場
合には、エッチング溶液としては、酸やアンモニウム塩
水溶液を用いることが好ましい。Also, instead of the n-type GaAs substrate 20, p-type
-Type GaAs substrate, undoped GaAs substrate, high-resistance Ga
When an As substrate or a group III-V compound semiconductor substrate is used, the same etching process as that for the n-type GaAs substrate 20 can be performed. When a Si substrate is used, it is preferable to use an acidic solution containing hydrofluoric acid as the etching solution. When an oxide substrate such as LiGaO 2 or a SiC substrate is used, the etching step is preferably performed by dry etching. When an MgO substrate is used, it is preferable to use an acid or ammonium salt aqueous solution as the etching solution.
【００８９】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体素子としての発光ダイオードにつ
いて図１０を参照しながら説明する。図１０は第４の実
施形態に係る発光ダイオードの断面構造を示している。(Fourth Embodiment) Hereinafter, a light emitting diode as a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 10 shows a cross-sectional structure of a light emitting diode according to the fourth embodiment.
【００９０】図１０に示すように、第４の実施形態に係
る発光ダイオードは、ｎ型ＳｉＣ層よりなり５μｍの膜
厚を有する基部３０ａと、該基部３０ａの下面の周縁部
に一体化されたｎ型Ｓｉ板よりなり２５０μｍの高さを
有する枠部３０ｂとからなる複合基板３０を備えてい
る。これにより、複合基板３０の下部には、台形状の断
面を有すると共に２５０μｍの深さを有する凹状部３８
が形成されており、複合基板３０における凹状部３８の
上側部分の厚さは５μｍである。As shown in FIG. 10, the light-emitting diode according to the fourth embodiment is integrated with a base 30a made of an n-type SiC layer and having a thickness of 5 μm and a peripheral portion on the lower surface of the base 30a. and a frame portion 30b made of an n-type Si plate and having a height of 250 μm. Thus, a concave portion 38 having a trapezoidal cross section and a depth of 250 μm is formed at the lower portion of the composite substrate 30.
Is formed, and the thickness of the upper portion of the concave portion 38 in the composite substrate 30 is 5 μm.
【００９１】複合基板３０の基部３０ａの上面には、ｎ
型ＧａＮよりなり３０ｎｍの膜厚を有するバッファ層３
１及びｎ型ＧａＮよりなり１００μｍの膜厚を有する化
合物半導体結晶層３２が形成されており、複合基板３
０、バッファ層３１及び化合物半導体結晶層３２によっ
て発光ダイオードの基板Ａが構成されている。On the upper surface of the base 30a of the composite substrate 30, n
Layer 3 made of type GaN and having a thickness of 30 nm
A compound semiconductor crystal layer 32 of 1 and n-type GaN having a thickness of 100 μm is formed.
0, the buffer layer 31 and the compound semiconductor crystal layer 32 constitute the substrate A of the light emitting diode.
【００９２】化合物半導体結晶層３２の上には、ｎ型Ｇ
ａＮよりなり２μｍの膜厚を有する第１のクラッド層３
３、アンドープＩｎ0.2Ｇａ0.8Ｎよりなり３ｎｍの膜厚
を有する活性層３４及びｐ型ＧａＮよりなり１μｍの膜
厚を有する第２のクラッド層３５が順次形成されてお
り、第１のクラッド層３３、活性層３４及び第２のクラ
ッド層３５によって発光ダイオードの素子構造Ｂが構成
されている。第２のクラッド層３５の上にはｐ型電極３
６が形成されていると共に、凹状部３８の底面及び側面
を含む複合基板３０の下面にはｎ型電極３７が形成され
ている。On the compound semiconductor crystal layer 32, an n-type G
First cladding layer 3 made of aN and having a thickness of 2 μm
3. An active layer 34 of undoped In 0.2 Ga 0.8 N having a thickness of 3 nm and a second cladding layer 35 of p-type GaN having a thickness of 1 μm are sequentially formed. , The active layer 34 and the second cladding layer 35 constitute an element structure B of the light emitting diode. On the second cladding layer 35, a p-type electrode 3
6, and an n-type electrode 37 is formed on the lower surface of the composite substrate 30 including the bottom surface and side surfaces of the concave portion 38.
【００９３】第４の実施形態によると、複合基板３０に
おける凹状部３８の上側部分となる基部３０ａの厚さ
（５μｍ）は化合物半導体結晶層３２の厚さ（１００μ
ｍ）に比べて９５μｍも小さくなっているため、複合基
板３０の基部３０ａと化合物半導体結晶層３２との間の
格子定数の相違及び熱膨張係数の相違に起因して生じる
歪みの多くは複合基板３０の基部３０ａに負担されるの
で、複合基板３０の基部３０ａの内部に多数の貫通転位
が発生する。このため、化合物半導体結晶層３２におい
て格子定数及び熱膨張係数の相違に起因して生じる歪み
が緩和されるため、化合物半導体結晶層３２の内部に発
生する貫通転位が減少するので、化合物半導体結晶層３
２の結晶性ひいては素子構造Ｂの結晶性が向上する。According to the fourth embodiment, the thickness (5 μm) of the base 30 a, which is the upper part of the concave portion 38 in the composite substrate 30, is equal to the thickness (100 μm) of the compound semiconductor crystal layer 32.
m), the distortion caused by the difference in lattice constant and the difference in thermal expansion coefficient between the base 30a of the composite substrate 30 and the compound semiconductor crystal layer 32 is largely reduced by the composite substrate 30. Since the load is applied to the base 30a of the composite substrate 30, a large number of threading dislocations are generated inside the base 30a of the composite substrate 30. For this reason, the strain generated in the compound semiconductor crystal layer 32 due to the difference between the lattice constant and the thermal expansion coefficient is reduced, and threading dislocations generated inside the compound semiconductor crystal layer 32 are reduced. 3
The crystallinity of element 2 and thus the crystallinity of element structure B are improved.
【００９４】第４の実施形態に係る発光ダイオードの断
面を透過型電子顕微鏡により観察した結果、化合物半導
体結晶層３２に発生した貫通転位の数は１×１０6 ｃｍ
-2であって、従来の発光ダイオードに比べて１／１００
００に減少している。As a result of observing the cross section of the light emitting diode according to the fourth embodiment with a transmission electron microscope, the number of threading dislocations generated in the compound semiconductor crystal layer 32 was 1 × 10 6 cm.
-2 , which is 1/100 of that of the conventional light emitting diode.
00.
【００９５】また、第４の実施形態に係る発光ダイオー
ドのピーク波長は４５０ｎｍ、輝度は６ｃｄ、室温で動
作させたときの寿命は５万時間以上であって、従来の発
光ダイオードに比べて２倍以上の輝度及び２倍以上の寿
命であった。The light emitting diode according to the fourth embodiment has a peak wavelength of 450 nm, a luminance of 6 cd, and a lifetime when operated at room temperature of 50,000 hours or more, which is twice as long as the conventional light emitting diode. The brightness was higher and the life was twice or more.
【００９６】尚、第４の実施形態においても、複合基板
３０の基部３０ａにおける凹状部３８の上側に位置する
部分の大きさはｐ型電極３６の大きさよりも若干大きい
が、これに代えて、複合基板３０の基部３０ａにおける
凹状部３８の上側に位置する部分の大きさをｐ型電極３
６の大きさよりも小さくしてもよい。このようにする
と、第４の実施形態と比較して、複合基板３０の基部３
０ａに発生する貫通転位が減少するため、化合物半導体
結晶層３２に発生する貫通転位は増加するが、従来と比
較すると、化合物半導体結晶層３２に発生する貫通転位
は大きく減少する。In the fourth embodiment, the size of the portion of the base 30a of the composite substrate 30 located above the concave portion 38 is slightly larger than the size of the p-type electrode 36. The size of the portion of the base 30a of the composite substrate 30 located above the concave portion 38 is determined by the p-type electrode 3
6 may be smaller than the size. By doing so, the base 3 of the composite board 30 is compared with the fourth embodiment.
Since threading dislocations generated in Oa decrease, threading dislocations generated in compound semiconductor crystal layer 32 increase, but threading dislocations generated in compound semiconductor crystal layer 32 greatly decrease as compared with the related art.
【００９７】また、複合基板３０の基部３０ａと枠部３
０ｂとの組み合わせとしては、ｎ型ＳｉＣ層とｎ型Ｓｉ
板との組み合わせに代えて、ＺｎＯ結晶層とＳｉ板との
組み合わせ、ＭｇＯ結晶層とＳｉ板との組み合わせ、又
は単数若しくは複数のＡｌzＧａ1-zＡｓ（０≦ｚ≦１）
結晶層とＧａＡｓ結晶基板との組み合わせを用いてもよ
い。The base 30a of the composite substrate 30 and the frame 3
0b, an n-type SiC layer and an n-type SiC
Instead of a combination with a plate, a combination of a ZnO crystal layer and a Si plate, a combination of a MgO crystal layer and a Si plate, or one or more Al z Ga 1 -z As (0 ≦ z ≦ 1)
A combination of a crystal layer and a GaAs crystal substrate may be used.
【００９８】また、第４の実施形態においては、化合物
半導体結晶層３２及び第１のクラッド層３３としては、
ｎ型ＧａＮよりなる層に代えて、ｎ型ＡｌXＧａyＩｎ
1-x-yＮ （０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用い
てもよいし、第２のクラッド層３５としては、ｐ型Ｇａ
Ｎよりなる層に代えて、ｐ型ＡｌXＧａyＩｎ1-x-yＮ
（０≦Ｘ≦１、０≦ｙ≦１）よりなる層を用いてもよ
い。In the fourth embodiment, the compound semiconductor crystal layer 32 and the first cladding layer 33 are:
Instead of a layer of n-type GaN, n-type Al X Ga y In
A layer made of 1-xy N (0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used, and the second cladding layer 35 may be made of p-type Ga.
Instead of the layer made of N, p-type Al X Ga y In 1-xy N
(0 ≦ X ≦ 1, 0 ≦ y ≦ 1) may be used.
【００９９】以下、第４の実施形態に係る発光ダイオー
ドの製造方法について図１１（ａ）〜（ｃ）を参照しな
がら説明する。Hereinafter, a method for manufacturing a light emitting diode according to the fourth embodiment will be described with reference to FIGS. 11 (a) to 11 (c).
【０１００】まず、図１１（ａ）に示すように、厚さ２
５０μｍのｎ型Ｓｉ板３０ｃの上に、ｎ型ＳｉＣ層より
なる基部３０ａを気相成長法により例えば５μｍの膜厚
に成長させた後、ｎ型Ｓｉ板３０ｃの一の表面（下面）
の周縁部にマスク３９を形成する。First, as shown in FIG.
After a base 30a made of an n-type SiC layer is grown to a thickness of, for example, 5 μm on a 50 μm n-type Si plate 30c by a vapor phase growth method, one surface (lower surface) of the n-type Si plate 30c is formed.
Is formed on the peripheral portion of the mask 39.
【０１０１】次に、基部３０ａの全部とｎ型Ｓｉ板３０
ｃにおけるマスク３９に覆われている部分とを残す一
方、ｎ型Ｓｉ板３０ｃにおけるマスク３９に覆われてい
ない部分を除去する選択的エッチングを行なって、図１
１（ｂ）に示すように、ｎ型ＳｉＣ層よりなり５μｍの
膜厚を有する基部３０ａと、該基部３０ａの下面の周縁
部に一体化されたｎ型Ｓｉ板よりなり２５０μｍの高さ
を有する枠部３０ｂとからなる複合基板３０を形成す
る。Next, the entire base 30a and the n-type Si plate 30
1C is selectively etched to remove the portion of the n-type Si plate 30c that is not covered by the mask 39 while leaving the portion covered by the mask 39 in FIG.
As shown in FIG. 1B, a base 30a made of an n-type SiC layer and having a thickness of 5 μm, and an n-type Si plate integrated with a peripheral portion of the lower surface of the base 30a and having a height of 250 μm The composite substrate 30 including the frame portion 30b is formed.
【０１０２】次に、マスク３９を除去した後、複合基板
３０の上面に、ＭＯＣＶＤ法により、ｎ型ＧａＮよりな
る厚さ３０ｎｍのバッファ層３１を形成した後、バッフ
ァ層３１の上に、クロライドＶＰＥ成長法により、ｎ型
ＧａＮよりなる厚さ１００μｍの化合物半導体結晶層３
２を形成して、複合基板３０、バッファ層３１及び化合
物半導体結晶層３２よりなる発光ダイオードの基板Ａを
形成する。Next, after removing the mask 39, a buffer layer 31 of n-type GaN having a thickness of 30 nm is formed on the upper surface of the composite substrate 30 by MOCVD, and then chloride VPE is formed on the buffer layer 31. The compound semiconductor crystal layer 3 made of n-type GaN and having a thickness of 100 μm
2 is formed to form a light emitting diode substrate A including the composite substrate 30, the buffer layer 31, and the compound semiconductor crystal layer 32.
【０１０３】次に、化合物半導体結晶層３２の上に、Ｍ
ＯＣＶＤ法により、ｎ型ＧａＮよりなる厚さ２μｍの第
１のクラッド層３３、アンドープＩｎ0.2Ｇａ0.8Ｎより
なり厚さ３ｎｍの活性層３４及びｐ型ＧａＮよりなる厚
さ１μｍの第２のクラッド層３５を順次形成して、第１
のクラッド層３３、活性層３４及び第２のクラッド層３
５よりなる発光ダイオードの素子構造Ｂを形成する。そ
の後、第２のクラッド層３５の上にｐ型電極３６を形成
すると共に、凹状部３８の底面及び側面を含む複合基板
３０の下面に全面に亘ってｎ型電極３７を形成すると、
図１１（ｃ）に示すように、第４の実施形態に係る発光
ダイオードが得られる。Next, on the compound semiconductor crystal layer 32, M
By the OCVD method, a first cladding layer 33 of n-type GaN having a thickness of 2 μm, an active layer 34 of undoped In 0.2 Ga 0.8 N having a thickness of 3 nm, and a second cladding layer of p-type GaN having a thickness of 1 μm 35 are sequentially formed to form the first
Cladding layer 33, active layer 34 and second cladding layer 3
5 is formed. After that, when the p-type electrode 36 is formed on the second cladding layer 35 and the n-type electrode 37 is formed on the entire lower surface of the composite substrate 30 including the bottom surface and side surfaces of the concave portion 38,
As shown in FIG. 11C, a light emitting diode according to the fourth embodiment is obtained.
【０１０４】第４の実施形態によると、ｎ型Ｓｉ板３０
ｃにおけるマスク３９に覆われていない部分のみを除去
する選択的エッチングを行なって、基部３０ａと該基部
３０ａの下面の周縁部に一体化された枠部３０ｂとから
なる複合基板３０を形成するため、下部に２５０μｍの
深さの凹状部３８を有すると共に該凹状部３８の上側部
分の厚さが５μｍである複合基板３０を再現性良く製作
することができる。According to the fourth embodiment, the n-type Si plate 30
In order to form a composite substrate 30 composed of a base portion 30a and a frame portion 30b integrated with a peripheral portion of the lower surface of the base portion 30a by performing selective etching for removing only a portion of the base portion 30c that is not covered by the mask 39. A composite substrate 30 having a concave portion 38 having a depth of 250 μm in the lower portion and an upper portion of the concave portion 38 having a thickness of 5 μm can be manufactured with good reproducibility.
【０１０５】尚、第４の実施形態においては、ｎ型Ｓｉ
板３０ｃにおけるマスク３９に覆われていない部分を全
て除去したが、これに代えて、ｎ型Ｓｉ板３０ｃにおけ
るマスク３９に覆われていない部分を一部残してもよ
い。この場合には、ｎ型ＳｉＣ層よりなる基部３０ａの
厚さとｎ型Ｓｉ板３０ｃにおける残存する部分の厚さと
の合計厚さが、第１のクラッド層３３の膜厚と同程度以
下であればよい。In the fourth embodiment, n-type Si
Although all portions of the plate 30c that are not covered by the mask 39 are removed, a portion of the n-type Si plate 30c that is not covered by the mask 39 may be partially left. In this case, if the total thickness of the thickness of the base 30a made of the n-type SiC layer and the thickness of the remaining portion of the n-type Si plate 30c is equal to or less than the thickness of the first cladding layer 33, Good.
【０１０６】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体素子としての半導体レーザ素子に
ついて図１２を参照しながら説明する。図１２は第５の
実施形態に係る半導体レーザ素子の断面構造を示してい
る。(Fifth Embodiment) Hereinafter, a semiconductor laser device as a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIG. FIG. 12 shows a cross-sectional structure of a semiconductor laser device according to the fifth embodiment.
【０１０７】図１２に示すように、第５の実施形態に係
る半導体レーザ素子は、ｎ型ＳｉＣ層よりなる基部４０
ａと、該基部４０ａの下面の両側部に一体化されたｎ型
Ｓｉ板よりなる側部４０ｂとからなる複合基板４０を備
えている。これにより、複合基板４０の下部には台形状
の断面を有する凹状溝４９が形成されている。複合基板
４０の基部４０ａの上面には、ｎ型ＧａＮよりなるバッ
ファ層４１及びｎ型ＧａＮよりなる化合物半導体結晶層
４２が順次形成されており、複合基板４０、バッファ層
４１及び化合物半導体結晶層４２によって半導体レーザ
素子の基板Ａが構成されている。As shown in FIG. 12, the semiconductor laser device according to the fifth embodiment has a base 40 made of an n-type SiC layer.
and a composite substrate 40 comprising an n-type Si plate 40b integrated on both sides of the lower surface of the base 40a. Thus, a concave groove 49 having a trapezoidal cross section is formed in the lower part of the composite substrate 40. A buffer layer 41 made of n-type GaN and a compound semiconductor crystal layer 42 made of n-type GaN are sequentially formed on the upper surface of the base 40a of the composite substrate 40. The composite substrate 40, the buffer layer 41, and the compound semiconductor crystal layer 42 Thus, a substrate A of the semiconductor laser device is configured.
【０１０８】化合物半導体結晶層４２の上には、ｎ型Ａ
ｌＧａＮよりなる第１のクラッド層４４、アンドープ活
性層４５、ストライプ状の窓部４６ａを有するｎ型Ａｌ
ＧａＮよりなる電流ブロック層４６が順次形成されてい
る。また、電流ブロック４６の上にはストライプ状の窓
部４６ａを埋めるようにｐ型ＡｌＧａＮよりなる第２の
クラッド層４７が形成され、該第２のクラッド層４７の
上にはｐ型ＧａＮよりなるコンタクト層４８が形成され
ている。アンドープ活性層４５はＩｎ0.08Ｇａ0.92Ｎと
Ｉｎ0.15Ｇａ0.85Ｎとが交互に積層された多重量子井戸
構造を有している。コンタクト層４８の上にはｐ型電極
５１が形成されていると共に、凹状溝４９の底面及び側
面を含む複合基板４０の下面にはｎ型電極５２が形成さ
れている。On the compound semiconductor crystal layer 42, an n-type A
n-type Al having a first cladding layer 44 of lGaN, an undoped active layer 45, and a striped window 46a
A current block layer 46 made of GaN is sequentially formed. A second cladding layer 47 made of p-type AlGaN is formed on the current block 46 so as to fill the stripe-shaped window portion 46a, and a second cladding layer 47 made of p-type GaN is formed on the second cladding layer 47. A contact layer 48 is formed. The undoped active layer 45 has a multiple quantum well structure in which In 0.08 Ga 0.92 N and In 0.15 Ga 0.85 N are alternately stacked. A p-type electrode 51 is formed on the contact layer 48, and an n-type electrode 52 is formed on the lower surface of the composite substrate 40 including the bottom and side surfaces of the concave groove 49.
【０１０９】第５の実施形態の特徴として、複合基板４
０における凹状溝４９の上側部分となる基部４０ａの厚
さは化合物半導体結晶層４２の厚さと同程度以下であ
る。また、半導体レーザ素子においては、光は電流ブロ
ック層４６のストライプ状の窓部４６ａに沿って導波す
るため、複合基板４０の下部には台形状の断面を有する
凹状溝４９が形成されており、複合基板４０の基部４０
ａにおける凹状溝４９の上側部分の幅寸法はストライプ
状の窓部４６ａの幅寸法よりも大きい。As a feature of the fifth embodiment, the composite substrate 4
The thickness of the base 40a, which is the upper part of the concave groove 49 at 0, is not more than the thickness of the compound semiconductor crystal layer 42. In the semiconductor laser device, since light is guided along the striped window 46a of the current block layer 46, a concave groove 49 having a trapezoidal cross section is formed below the composite substrate 40. The base 40 of the composite substrate 40
The width dimension of the upper portion of the concave groove 49 in FIG. 5A is larger than the width dimension of the striped window 46a.
【０１１０】このため、複合基板４０の基部４０ａと化
合物半導体結晶層４２との間の格子定数の相違及び熱膨
張係数の相違に起因して生じる歪みの多くは複合基板４
０の基部４０ａに負担されるので、複合基板４０の基部
４０ａの内部に多数の貫通転位が発生する。このため、
化合物半導体結晶層４２において格子定数及び熱膨張係
数の相違に起因して生じる歪みが大きく緩和されるた
め、化合物半導体結晶層４２の内部に発生する貫通転位
が減少するので、化合物半導体結晶層４２の結晶性、ひ
いては第１のクラッド層４４、アンドープ活性層４５、
電流ブロック層４６、第２のクラッド層４７及びコンタ
クト層４８からなる素子構造Ｂの結晶性が向上する。Therefore, most of the distortion caused by the difference in lattice constant and the difference in the coefficient of thermal expansion between the base portion 40a of the composite substrate 40 and the compound semiconductor crystal layer 42 is reduced.
Since the load is imposed on the base 40a, a number of threading dislocations are generated inside the base 40a of the composite substrate 40. For this reason,
Since strain caused in the compound semiconductor crystal layer 42 due to the difference between the lattice constant and the thermal expansion coefficient is greatly reduced, threading dislocations generated inside the compound semiconductor crystal layer 42 are reduced. Crystalline, and thus the first cladding layer 44, the undoped active layer 45,
The crystallinity of the element structure B including the current blocking layer 46, the second cladding layer 47, and the contact layer 48 is improved.
【０１１１】尚、第５の実施形態においては、内部スト
ライプ型の半導体レーザ素子であったが、これに代え
て、リッジ型の半導体レーザ素子のように、他の導波機
構を有する半導体レーザ素子であってもよい。In the fifth embodiment, the semiconductor laser device has an internal stripe type. However, instead of this, a semiconductor laser device having another waveguide mechanism, such as a ridge type semiconductor laser device, may be used. It may be.
【０１１２】また、第５の実施形態においては、アンド
ープ活性層４５はＩｎ0.08Ｇａ0.92ＮとＩｎ0.15Ｇａ
0.85Ｎとが交互に積層された多重量子井戸構造を有して
いるが、これに代えて、単層のＩｎＧａＮよりなる活性
層であってもよいし、ＧａＮとＩｎＧａＮとが交互に積
層された多重量子井戸構造を有する活性層であってもよ
い。In the fifth embodiment, the undoped active layer 45 is composed of In 0.08 Ga 0.92 N and In 0.15 Ga.
It has a multiple quantum well structure in which 0.85 N are alternately stacked, but may alternatively be an active layer made of a single layer of InGaN, or in which GaN and InGaN are alternately stacked. The active layer may have a multiple quantum well structure.
【０１１３】以下、第５の実施形態に係る半導体レーザ
素子の製造方法について説明する。第５の実施形態に係
る半導体レーザ素子の製造方法は、基本的には第４の実
施形態に係る発光ダイオードの製造方法と共通している
ので、図１２を参照しながら説明する。Hereinafter, a method for manufacturing a semiconductor laser device according to the fifth embodiment will be described. The method for manufacturing a semiconductor laser device according to the fifth embodiment is basically the same as the method for manufacturing a light-emitting diode according to the fourth embodiment, and will be described with reference to FIG.
【０１１４】まず、ｎ型Ｓｉ板の上にｎ型ＳｉＣ層より
なる基部を気相成長法により成長させた後、ｎ型Ｓｉ板
の一の表面の両側部にマスクを形成する。次に、基部の
全部とｎ型Ｓｉ板におけるマスクに覆われている部分と
を残す一方、ｎ型Ｓｉ板におけるマスクに覆われていな
い部分を除去する選択的エッチングを行なって、基部４
０ａと、該基部４０ａの下面に一体化された両側部４０
ｂとからなる複合基板４０を形成する。First, a base made of an n-type SiC layer is grown on an n-type Si plate by a vapor phase growth method, and then masks are formed on both sides of one surface of the n-type Si plate. Next, selective etching is performed to remove the portion of the n-type Si plate that is not covered by the mask while leaving the entire base portion and the portion of the n-type Si plate covered by the mask.
0a and both sides 40 integrated with the lower surface of the base 40a
b to form a composite substrate 40.
【０１１５】次に、複合基板４０の他の表面に、ＭＯＣ
ＶＤ法により、ｎ型ＧａＮよりなるバッファ層４１を形
成した後、バッファ層４１の上に、クロライドＶＰＥ成
長法により、ｎ型ＧａＮよりなる化合物半導体結晶層４
２を形成して、複合基板４０、バッファ層４１及び化合
物半導体結晶層４２よりなる半導体レーザ素子の基板Ａ
を形成する。Next, on the other surface of the composite substrate 40, the MOC
After the buffer layer 41 made of n-type GaN is formed by the VD method, the compound semiconductor crystal layer 4 made of n-type GaN is formed on the buffer layer 41 by the chloride VPE growth method.
2 to form a substrate A of a semiconductor laser device comprising a composite substrate 40, a buffer layer 41, and a compound semiconductor crystal layer 42.
To form
【０１１６】次に、化合物半導体結晶層４２の上に、Ｍ
ＯＣＶＤ法により、ｎ型ＡｌＧａＮよりなる第１のクラ
ッド層４４、アンドープ活性層４５及びｎ型ＡｌＧａＮ
よりなる電流ブロック層４６を形成した後、ドライエッ
チングを用いて、電流ブロック層４６にストライプ状の
窓部４６ａを形成する。その後、電流ブロック層４６の
上に、ＭＯＣＶＤ法により、ｐ型ＡｌＧａＮよりなる第
２のクラッド層４７及びｐ型ＧａＮよりなるコンタクト
層４８を順次形成して、素子構造Ｂを形成した後、蒸着
法により、コンタクト層４８の上にｐ型電極５１を形成
すると共に、凹状部４９の底面及び側面を含む複合基板
４０の下面にｎ型電極５２を形成すると、第５の実施形
態に係る半導体レーザ素子が得られる。Next, on the compound semiconductor crystal layer 42, M
The first cladding layer 44 made of n-type AlGaN, the undoped active layer 45 and the n-type AlGaN
After the current block layer 46 is formed, a striped window 46a is formed in the current block layer 46 by dry etching. Thereafter, a second cladding layer 47 made of p-type AlGaN and a contact layer 48 made of p-type GaN are sequentially formed on the current block layer 46 by MOCVD, and an element structure B is formed. Accordingly, when the p-type electrode 51 is formed on the contact layer 48 and the n-type electrode 52 is formed on the lower surface of the composite substrate 40 including the bottom surface and side surfaces of the concave portion 49, the semiconductor laser device according to the fifth embodiment Is obtained.
【０１１７】（第６の実施形態）以下、本発明の第６の
実施形態に係る半導体素子としての発光ダイオードにつ
いて図１３を参照しながら説明する。図１３は、第６の
実施形態に係る発光ダイオードの断面構造を示してい
る。(Sixth Embodiment) Hereinafter, a light emitting diode as a semiconductor device according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 13 shows a cross-sectional structure of a light emitting diode according to the sixth embodiment.
【０１１８】図１３に示すように、５０μｍの厚さを有
するサファイア基板６０の上に、アンドープＧａＮより
なり３０ｎｍの膜厚を有するバッファ層６１及びｎ型Ｇ
ａＮよりなり１００μｍの膜厚を有する化合物半導体結
晶層６２が形成されており、サファイア基板６０、バッ
ファ層６１及び化合物半導体結晶層６２によって発光ダ
イオードの基板Ａが構成されている。As shown in FIG. 13, on a sapphire substrate 60 having a thickness of 50 μm, a buffer layer 61 made of undoped GaN and having a thickness of 30 nm and an n-type G
A compound semiconductor crystal layer 62 made of aN and having a thickness of 100 μm is formed, and a sapphire substrate 60, a buffer layer 61 and the compound semiconductor crystal layer 62 constitute a substrate A of a light emitting diode.
【０１１９】化合物半導体結晶層６２の上には、ｎ型Ｇ
ａＮよりなり２μｍの膜厚を有する第１のクラッド層６
３、アンドープＩｎ0.2Ｇａ0.8Ｎよりなり３ｎｍの膜厚
を有する活性層６４及びｐ型ＧａＮよりなり１μｍの膜
厚を有する第２のクラッド層６５が順次形成されてお
り、第１のクラッド層６３、活性層６４及び第２のクラ
ッド層６５によって発光ダイオードの素子構造Ｂが構成
されている。素子構造Ｂは第１のクラッド層６３の途中
に達するまで部分的に除去されている。On the compound semiconductor crystal layer 62, an n-type G
First cladding layer 6 made of aN and having a thickness of 2 μm
3. An active layer 64 made of undoped In 0.2 Ga 0.8 N and having a thickness of 3 nm, and a second cladding layer 65 made of p-type GaN and having a thickness of 1 μm are sequentially formed. , The active layer 64 and the second cladding layer 65 constitute an element structure B of the light emitting diode. The element structure B is partially removed until reaching the middle of the first cladding layer 63.
【０１２０】第２のクラッド層６５の上にはｐ型電極６
６が形成されていると共に、第１のクラッド層６３の上
にはｎ型電極６７が形成されている。The p-type electrode 6 is formed on the second cladding layer 65.
6 and an n-type electrode 67 is formed on the first cladding layer 63.
【０１２１】第６の実施形態によると、サファイア基板
６０の厚さは化合物半導体結晶層６２の厚さに比べて５
０μｍ小さくなっているため、サファイア基板６０と化
合物半導体結晶層６２との間の格子定数の相違及び熱膨
張係数の相違に起因して生じる歪みはサファイア基板６
０にも負担されるので、サファイア基板６０の内部に貫
通転位が発生する。このため、化合物半導体結晶層６２
において格子定数及び熱膨張係数の相違に起因して生じ
る歪みが緩和されるため、化合物半導体結晶層６２の内
部に発生する貫通転位が減少するので、化合物半導体結
晶層６２の結晶性ひいては素子構造Ｂの結晶性が向上す
る。According to the sixth embodiment, the thickness of the sapphire substrate 60 is 5 times larger than the thickness of the compound semiconductor crystal layer 62.
Since the diameter of the sapphire substrate 60 is smaller than that of the compound semiconductor crystal layer 62, the strain caused by the difference in lattice constant and the difference in thermal expansion coefficient between the sapphire substrate 60 and the compound semiconductor crystal layer 62 is small.
As a result, threading dislocations are generated inside the sapphire substrate 60. Therefore, the compound semiconductor crystal layer 62
In this case, the strain caused by the difference between the lattice constant and the coefficient of thermal expansion is alleviated, so that threading dislocations generated inside the compound semiconductor crystal layer 62 are reduced. Therefore, the crystallinity of the compound semiconductor crystal layer 62 and the device structure B are reduced. Crystallinity is improved.
【０１２２】以下、第６の実施形態に係る発光ダイオー
ドの製造方法について、図１４（ａ）〜（ｃ）を参照し
ながら説明する。Hereinafter, a method for manufacturing the light emitting diode according to the sixth embodiment will be described with reference to FIGS.
【０１２３】まず、図１４（ａ）に示すように、例えば
３００μｍの膜厚を有するウエハ状のサファイア基板６
０の下面の周縁部にマスク６９を形成した後、図１４
（ｂ）に示すように、サファイア基板６０におけるマス
ク６９に覆われていない部分をエッチングにより除去し
て凹状部６８を形成すると共に、サファイア基板６０に
おける凹状部６８の上側部分を５０μｍの厚さにする。First, as shown in FIG. 14A, a wafer-like sapphire substrate 6 having a thickness of, for example, 300 μm is formed.
After the mask 69 is formed on the peripheral edge of the lower surface of FIG.
As shown in (b), a portion of the sapphire substrate 60 that is not covered with the mask 69 is removed by etching to form a concave portion 68, and the upper portion of the concave portion 68 of the sapphire substrate 60 is reduced to a thickness of 50 μm. I do.
【０１２４】次に、図１４（ｃ）に示すように、サファ
イア基板６０の上面にＭＯＣＶＤ法により、アンドープ
ＧａＮよりなるバッファ層６１を形成した後、バッファ
層６１の上に、クロライドＶＰＥ成長法により、ｎ型Ｇ
ａＮよりなる厚さ１００μｍの化合物半導体結晶層６２
を形成して、サファイア基板６０、バッファ層６１及び
化合物半導体結晶層６２よりなる発光ダイオードの基板
Ａを形成する。Next, as shown in FIG. 14C, a buffer layer 61 made of undoped GaN is formed on the upper surface of the sapphire substrate 60 by MOCVD, and then, on the buffer layer 61 by a chloride VPE growth method. , N-type G
100 μm thick compound semiconductor crystal layer 62 made of aN
Is formed to form a light emitting diode substrate A including a sapphire substrate 60, a buffer layer 61, and a compound semiconductor crystal layer 62.
【０１２５】次に、化合物半導体結晶層６２の上に、Ｍ
ＯＣＶＤ法により、ｎ型ＧａＮよりなる第１のクラッド
層６３、アンドープＩｎ0.2Ｇａ0.8Ｎよりなる活性層６
４及びｐ型ＧａＮよりなる第２のクラッド層６５が順次
形成して、第１のクラッド層６３、活性層６４及び第２
のクラッド層６５よりなる発光ダイオードの素子構造Ｂ
を形成する。その後、蒸着法により、第２のクラッド層
６５の上にｐ型電極６６を形成すると共に第１のクラッ
ド層６３の上にｎ型電極６７を形成する。その後、基板
Ａの素子形成領域を切断すると、第６の実施形態に係る
発光ダイオードが得られる。Next, on the compound semiconductor crystal layer 62, M
The first cladding layer 63 made of n-type GaN and the active layer 6 made of undoped In 0.2 Ga 0.8 N are formed by the OCVD method.
4 and a second cladding layer 65 made of p-type GaN are sequentially formed to form a first cladding layer 63, an active layer 64 and a second cladding layer 65.
Structure B of Light Emitting Diode Consisting of Cladding Layer 65
To form Thereafter, a p-type electrode 66 is formed on the second clad layer 65 and an n-type electrode 67 is formed on the first clad layer 63 by an evaporation method. Thereafter, when the element formation region of the substrate A is cut, the light emitting diode according to the sixth embodiment is obtained.
【０１２６】尚、第１〜第６の実施形態においては、窒
化物系化合物半導体結晶層をＭＯＣＶＤ法、又は成長速
度が大きくて成長膜の結晶性が確保できるクロライドＶ
ＰＥ成長法により形成したが、これに代えて、昇華法、
分子線エピタキシー法又は液相エピタキシー法等を用い
てもよい。In the first to sixth embodiments, the nitride-based compound semiconductor crystal layer is formed by MOCVD or chloride V, which has a high growth rate and can ensure the crystallinity of the grown film.
It was formed by PE growth method, but instead of this, sublimation method,
A molecular beam epitaxy method, a liquid phase epitaxy method, or the like may be used.
【０１２７】また、第２〜第６の実施形態においては、
基板Ａに対して、７６０Ｔｏｒｒの窒素雰囲気中にて６
００℃の熱処理を施してもよい。このようにすると、熱
処理は結晶中の貫通転位を移動させる効果を有している
ため、化合物半導体結晶層１２、６２、２２、３２、４
２に発生している貫通転位を、サファイア基板１０、６
０、ｎ型ＧａＡｓ基板２０又は複合基板３０、４０の基
部３０ａ、４０ａに移動させることができる。このた
め、基板Ａにおける貫通転位を一層減少させることがで
きるので、素子構造Ｂにおける貫通転位を一層減少させ
ることができる。Further, in the second to sixth embodiments,
Substrate A in a nitrogen atmosphere of 760 Torr
A heat treatment at 00 ° C. may be performed. In this case, since the heat treatment has an effect of moving threading dislocations in the crystal, the compound semiconductor crystal layers 12, 62, 22, 32, 4
Threading dislocations generated in the sapphire substrates 10 and 6
It can be moved to the base 30a, 40a of the 0, n-type GaAs substrate 20 or the composite substrate 30, 40. Therefore, threading dislocations in the substrate A can be further reduced, and thus threading dislocations in the element structure B can be further reduced.
【０１２８】熱処理の下限温度としては２５０℃以上が
好ましい。２５０℃以上の熱処理を行なうと、結晶中の
貫通転位を移動させることができる。The lower limit temperature of the heat treatment is preferably 250 ° C. or higher. When heat treatment at 250 ° C. or more is performed, threading dislocations in the crystal can be moved.
【０１２９】熱処理の上限温度は、基板によって異な
り、ＧａＡｓ基板のように高温で解離する基板の場合に
は８００℃以下が好ましく、ＬｉＧａＯ2 等の酸化物基
板又はＳｉＣ基板の場合には解離温度が高いので８００
℃以上でもよい。The upper limit temperature of the heat treatment varies depending on the substrate, and is preferably 800 ° C. or less for a substrate such as a GaAs substrate that dissociates at a high temperature, and is lower than 800 ° C. for an oxide substrate such as LiGaO 2 or a SiC substrate. 800 because it is expensive
C or higher.
【０１３０】熱処理の雰囲気ガスとしては、基板の熱解
離が起こらない温度下の熱処理の場合にはアルゴンや窒
素等の不活性ガスを用いればよく、基板の熱解離が起こ
るような高温下の熱処理の場合にはアルシンガスのよう
に基板の構成元素を含むガスを用いればよい。As the atmosphere gas for the heat treatment, in the case of a heat treatment at a temperature at which thermal dissociation of the substrate does not occur, an inert gas such as argon or nitrogen may be used, and a heat treatment at a high temperature at which thermal dissociation of the substrate occurs. In this case, a gas containing the constituent elements of the substrate, such as arsine gas, may be used.
【０１３１】また、第２〜第６の実施形態は、窒化物系
化合物半導体を有する半導体素子であったが、窒化物系
化合物半導体に代えて、ＳｉＣ等のＩＶ−ＩＶ族化合物
半導体又はＺｎＳ、ＺｎＳｅ等のＩＩ−ＶＩ族化合物半
導体を有する半導体素子にも適用できる。In the second to sixth embodiments, the semiconductor device has a nitride compound semiconductor. However, instead of the nitride compound semiconductor, an IV-IV compound semiconductor such as SiC or ZnS, The present invention can also be applied to a semiconductor device having a II-VI group compound semiconductor such as ZnSe.
【０１３２】さらに、第２〜第４及び第６の実施形態は
発光ダイオードであり、第５の実施形態は半導体レーザ
素子であったが、本発明の各実施形態は、化合物半導体
を有する半導体素子であれば、電界効果トランジスタ等
にも適用することができる。Further, the second to fourth and sixth embodiments are light emitting diodes, and the fifth embodiment is a semiconductor laser device. However, each embodiment of the present invention is directed to a semiconductor device having a compound semiconductor. Then, the present invention can be applied to a field effect transistor and the like.
【０１３３】[0133]
【発明の効果】本発明の半導体基板によると、ウエハ状
の板状結晶の下面に、板状結晶における各素子形成領域
の厚さが全面に亘って化合物半導体結晶層の厚さと同程
度以下になるように形成された凹部を備えているため、
本発明の半導体基板の各素子形成領域の上に素子構造を
形成すると、板状結晶の厚さが化合物半導体結晶層の厚
さと同程度以下であって化合物半導体結晶層の内部に発
生する貫通転位が減少する半導体素子を確実に製造する
ことができる。According to the semiconductor substrate of the present invention, the thickness of each element formation region in the plate-like crystal is set to be equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface of the wafer-like plate-like crystal. Because it has a recess formed so that
When the element structure is formed on each element formation region of the semiconductor substrate of the present invention, the thickness of the plate-like crystal is equal to or less than the thickness of the compound semiconductor crystal layer and the threading dislocation generated inside the compound semiconductor crystal layer Can be reliably manufactured.
【０１３４】本発明の半導体基板の製造方法によると、
ウエハ状の板状結晶の下面に、凹部を、板状結晶におけ
る各素子形成領域の厚さが全面に亘って化合物半導体結
晶層の厚さと同程度以下になるように形成する工程を備
えているため、本発明の半導体基板の製造方法によって
得られた半導体基板の各素子形成領域の上に素子構造を
形成すると、板状結晶の厚さが化合物半導体結晶層の厚
さと同程度以下であって、化合物半導体結晶層の内部に
発生する貫通転位が減少する半導体素子を確実に製造す
ることができる。According to the method of manufacturing a semiconductor substrate of the present invention,
Forming a recess on the lower surface of the wafer-shaped plate-shaped crystal such that the thickness of each element formation region in the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface; Therefore, when an element structure is formed on each element formation region of the semiconductor substrate obtained by the method of manufacturing a semiconductor substrate of the present invention, the thickness of the plate crystal is not more than the thickness of the compound semiconductor crystal layer. In addition, it is possible to reliably manufacture a semiconductor device in which threading dislocations generated inside the compound semiconductor crystal layer are reduced.
【０１３５】本発明の半導体基板の製造方法が、結晶層
形成工程の後に、板状結晶を除去する板状結晶除去工程
を備えていると、板状結晶を有しない半導体基板を得る
ことができるため、板状結晶と化合物半導体結晶との間
の格子定数の相違及び熱膨張率の相違の問題が存在しな
くなるので、化合物半導体層ひいては該化合物半導体層
の上に形成される素子構造の結晶性が大きく向上する。When the method for manufacturing a semiconductor substrate of the present invention includes a plate crystal removing step of removing plate crystals after the crystal layer forming step, a semiconductor substrate having no plate crystals can be obtained. Therefore, the problem of the difference in lattice constant and the difference in the coefficient of thermal expansion between the plate-like crystal and the compound semiconductor crystal no longer exists, so that the crystallinity of the compound semiconductor layer and hence the element structure formed on the compound semiconductor layer is reduced. Is greatly improved.
【０１３６】第１の半導体素子によると、板状結晶と化
合物半導体結晶層との間の格子定数の相違及び熱膨張係
数の相違に起因して生じる歪みは板状結晶にも負担さ
れ、板状結晶の内部に貫通転位が発生するため、化合物
半導体結晶層において格子定数及び熱膨張係数の相違に
起因して生じる歪みが緩和されるので、化合物半導体結
晶層の内部に発生する貫通転位が減少する。このため、
化合物半導体結晶層ひいては該化合物半導体結晶層の上
に形成される素子構造の結晶性が向上するので、該素子
構造よりなる機能素子の特性及び寿命が向上する。According to the first semiconductor element, the strain caused by the difference in lattice constant and the difference in thermal expansion coefficient between the plate-like crystal and the compound semiconductor crystal layer is also borne by the plate-like crystal, Since threading dislocations are generated inside the crystal, strains caused by differences in lattice constants and thermal expansion coefficients in the compound semiconductor crystal layer are relaxed, so that threading dislocations generated inside the compound semiconductor crystal layer are reduced. . For this reason,
Since the crystallinity of the compound semiconductor crystal layer and the device structure formed on the compound semiconductor crystal layer are improved, the characteristics and the life of the functional device having the device structure are improved.
【０１３７】また、第１の半導体素子によると、板状結
晶の下面に板状結晶の中央部の厚さが化合物半導体結晶
層の厚さと同程度以下になるように凹部を設けたため、
基板の周縁部の厚さとしては従来と同程度の厚さを確保
できるので、半導体素子の強度の確保と化合物半導体結
晶層の結晶性の向上との両立を図ることができる。Further, according to the first semiconductor device, since the concave portion is provided on the lower surface of the plate-shaped crystal such that the thickness of the central portion of the plate-shaped crystal is substantially equal to or less than the thickness of the compound semiconductor crystal layer.
Since the thickness of the peripheral portion of the substrate can be as large as the conventional thickness, it is possible to ensure both the strength of the semiconductor element and the improvement of the crystallinity of the compound semiconductor crystal layer.
【０１３８】第１の半導体素子が電圧印加用の電極を備
えている場合に、凹部の底面が電極よりも大きいなら
ば、化合物半導体結晶層ひいては該化合物半導体結晶層
の上に形成される素子構造における電圧が印加される部
分の結晶性が向上するので、素子構造よりなる発光素子
等の機能素子の特性及び寿命が確実に向上する。In the case where the first semiconductor element has an electrode for applying voltage, if the bottom surface of the concave portion is larger than the electrode, the compound semiconductor crystal layer and the element structure formed on the compound semiconductor crystal layer Since the crystallinity of the portion to which the voltage is applied is improved, the characteristics and the life of the functional element such as the light emitting element having the element structure are surely improved.
【０１３９】第１の半導体素子において、板状結晶が、
結晶層よりなる平板状の基部と、基部の下面の周縁部に
形成され基部に対してエッチング選択性を有する材料よ
りなる枠状部とからなると、基部に対してエッチング選
択性を有する材料よりなる板状体の上に結晶層よりなる
平板状の基部を形成した後、板状体の下部の中央部を選
択的にエッチングすることによって、板状結晶の下面に
確実に凹部を設けることができる。In the first semiconductor device, the plate-like crystal is
A flat base made of a crystal layer and a frame formed on the periphery of the lower surface of the base and made of a material having etching selectivity with respect to the base are made of a material having etching selectivity with respect to the base. After forming a flat base made of a crystal layer on the plate-like body, by selectively etching the lower central portion of the plate-like body, a concave portion can be reliably provided on the lower surface of the plate-like crystal. .
【０１４０】第１の半導体素子において、板状結晶が、
結晶層よりなる平板状の基部と、基部の下面の両側部に
形成され基部に対してエッチング選択性を有する材料よ
りなる側部とからなると、基部に対してエッチング選択
性を有する材料よりなる板状体の上に結晶層よりなる平
板状の基部を形成した後、板状体の下部の中央部を選択
的にエッチングすることによって、板状結晶の下面に確
実に凹部を設けることができる。In the first semiconductor device, the plate-like crystal is
A plate made of a material having an etching selectivity to the base, comprising a flat base having a crystal layer and side portions formed on both sides of the lower surface of the base and made of a material having an etching selectivity to the base. After a flat base made of a crystal layer is formed on the plate-like body, a concave portion can be reliably provided on the lower surface of the plate-like crystal by selectively etching the lower central portion of the plate-like body.
【０１４１】本発明に係る第２の半導体素子によると、
板状結晶と化合物半導体結晶層との間の格子定数の相違
及び熱膨張係数の相違に起因して生じる歪みは板状結晶
にも負担され、板状結晶の内部に貫通転位が発生するた
め、化合物半導体結晶層において格子定数及び熱膨張係
数の相違に起因して生じる歪みが緩和されるので、化合
物半導体結晶層の内部に発生する貫通転位が減少する。
このため、化合物半導体結晶層ひいては該化合物半導体
結晶層の上に形成される素子構造の結晶性が向上するの
で、該素子構造よりなる機能素子の特性及び寿命が向上
する。According to the second semiconductor device of the present invention,
The strain caused by the difference in lattice constant and the difference in thermal expansion coefficient between the plate crystal and the compound semiconductor crystal layer is also borne by the plate crystal, and threading dislocations occur inside the plate crystal, Since strain caused in the compound semiconductor crystal layer due to the difference between the lattice constant and the coefficient of thermal expansion is reduced, threading dislocations generated inside the compound semiconductor crystal layer are reduced.
For this reason, the crystallinity of the compound semiconductor crystal layer and the device structure formed on the compound semiconductor crystal layer are improved, so that the characteristics and the life of the functional device having the device structure are improved.
【０１４２】第１の半導体素子の製造方法によると、板
状結晶の各素子形成領域の下面に、各素子形成領域の中
央部の厚さが板状結晶の上側に形成される化合物半導体
結晶層の厚さと同程度以下になるように凹部を形成した
後、板状結晶の上側に化合物半導体結晶層を形成するた
め、板状結晶の下面に板状結晶の中央部の厚さが化合物
半導体結晶層の厚さと同程度以下になるように形成され
た凹部を備え、化合物半導体結晶層の結晶性が向上した
第１の半導体素子を確実に製造することができる。According to the first method for manufacturing a semiconductor device, a compound semiconductor crystal layer in which the thickness of the central portion of each element formation region is formed above the plate crystal on the lower surface of each element formation region of the plate crystal After forming the concave portion so as to be about the same as or less than the thickness of the compound semiconductor crystal, a compound semiconductor crystal layer is formed on the upper side of the plate crystal. It is possible to reliably manufacture the first semiconductor element having the concave portion formed to be approximately equal to or less than the thickness of the layer and having improved crystallinity of the compound semiconductor crystal layer.
【０１４３】第１の半導体素子の製造方法において、凹
部形成工程が、板状体の上に板状体に対してエッチング
選択性を有する結晶層よりなる平板状の基部を形成した
後、板状体に対して板状体の周縁部が残存するように選
択的エッチングを行なう工程を含むと、基部に対してエ
ッチング選択性を有する板状体に対してエッチングを行
なって板状体の周縁部を残存させることができるので、
基部の下面に板状体よりなる枠状部を確実に形成するこ
とができる。In the first method for fabricating a semiconductor device, the step of forming a concave portion comprises, after forming a flat base made of a crystal layer having an etching selectivity with respect to the plate, on the plate, A step of performing selective etching so that a peripheral portion of the plate-shaped body remains on the body; Can be left,
A frame-like portion made of a plate-like body can be reliably formed on the lower surface of the base.
【０１４４】第１の半導体素子の製造方法において、凹
部形成工程が、板状体の上に板状体に対してエッチング
選択性を有する結晶層よりなる平板状の基部を形成した
後、板状体に対して板状体の両側部が残存するように選
択的エッチングを行なう工程を含むと、基部に対してエ
ッチング選択性を有する板状体に対してエッチングを行
なって板状体の両側部を残存させることができるので、
基部の下面に板状体よりなる側部を確実に形成すること
ができる。In the first method for manufacturing a semiconductor device, the step of forming a concave portion comprises, after forming a flat base made of a crystal layer having an etching selectivity with respect to the plate-like body on the plate-like body, A step of performing selective etching so that both sides of the plate-shaped body remain with respect to the body; Can be left,
A side portion made of a plate-like body can be reliably formed on the lower surface of the base.
【０１４５】第１の半導体素子の製造方法が、結晶層形
成工程の後に化合物半導体結晶層に対して熱処理を行な
う工程を備えていると、化合物半導体結晶層に形成され
ている貫通転位を板状結晶に移動させることができるた
め、化合物半導体結晶層に形成されている貫通転位を一
層減少できるので、化合物半導体結晶層の結晶性を一層
向上させることができる。When the first method for manufacturing a semiconductor device includes a step of performing a heat treatment on the compound semiconductor crystal layer after the crystal layer forming step, the threading dislocations formed in the compound semiconductor crystal layer are formed in a plate-like shape. Since the dislocations can be transferred to crystals, threading dislocations formed in the compound semiconductor crystal layer can be further reduced, so that the crystallinity of the compound semiconductor crystal layer can be further improved.
【０１４６】第２の半導体素子の製造方法によると、板
状結晶の下面に、板状結晶における各素子形成領域の厚
さが全面に亘って板状結晶の上側に形成される化合物半
導体結晶層の厚さと同程度以下になるように凹部を形成
した後、板状結晶の上側に化合物半導体結晶層を形成す
るため、板状結晶の厚さが化合物半導体結晶層の厚さと
同程度以下であり、化合物半導体結晶層の結晶性が向上
した第２の半導体素子を確実に製造することができる。According to the second method for manufacturing a semiconductor device, the compound semiconductor crystal layer is formed on the lower surface of the plate-shaped crystal so that the thickness of each element formation region in the plate-shaped crystal is entirely over the plate-shaped crystal. After forming the concave portion so as to be equal to or less than the thickness of the compound semiconductor crystal layer on the upper side of the plate crystal, the thickness of the plate crystal is equal to or less than the thickness of the compound semiconductor crystal layer. Thus, it is possible to reliably manufacture the second semiconductor element in which the crystallinity of the compound semiconductor crystal layer is improved.
【０１４７】第２の半導体素子の製造方法が、結晶層形
成工程と切断工程との間に化合物半導体結晶層に対して
熱処理を行なう工程を備えていると、化合物半導体結晶
層に形成されている貫通転位を板状結晶に移動させるこ
とができるため、化合物半導体結晶層に形成されている
貫通転位を一層減少できるので、化合物半導体結晶層の
結晶性を一層向上させることができる。If the second method for manufacturing a semiconductor device includes a step of performing a heat treatment on the compound semiconductor crystal layer between the crystal layer forming step and the cutting step, the compound semiconductor crystal layer is formed. Since threading dislocations can be transferred to the plate-like crystal, threading dislocations formed in the compound semiconductor crystal layer can be further reduced, so that the crystallinity of the compound semiconductor crystal layer can be further improved.
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体基板の製造方法の各工程を示す断面図である。FIGS. 1A to 1C are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor substrate according to a first embodiment of the present invention.
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体基板の製造方法の各工程を示す断面図であ
る。FIGS. 2A and 2B are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor substrate according to the first embodiment of the present invention.
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体基板の製造方法の一工程を示す底面図であ
る。FIGS. 3A and 3B are bottom views showing one step of the method for manufacturing a semiconductor substrate according to the first embodiment of the present invention. FIGS.
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る発光ダイオードを示し、（ａ）は断面図であって、
（ｂ）は底面図である。FIGS. 4A and 4B show a light emitting diode according to the first embodiment of the present invention, and FIG.
(B) is a bottom view.
【図５】本発明の第２の実施形態に係る発光ダイオード
の断面を透過型電子顕微鏡により観察した結果を示す図
である。FIG. 5 is a diagram showing a result of observing a cross section of a light emitting diode according to a second embodiment of the present invention with a transmission electron microscope.
【図６】本発明の第２の実施形態の変形例に係る発光ダ
イオードの断面図である。FIG. 6 is a cross-sectional view of a light-emitting diode according to a modification of the second embodiment of the present invention.
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る発光ダイオードの製造方法の各工程を示す断面図であ
る。FIGS. 7A to 7C are cross-sectional views illustrating steps of a method for manufacturing a light emitting diode according to a second embodiment of the present invention.
【図８】本発明の第３の実施形態に係る発光ダイオード
を示す断面図である。FIG. 8 is a sectional view showing a light emitting diode according to a third embodiment of the present invention.
【図９】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る発光ダイオードの製造方法の各工程を示す断面図であ
る。FIGS. 9A to 9C are cross-sectional views illustrating steps of a method for manufacturing a light emitting diode according to a third embodiment of the present invention.
【図１０】本発明の第４の実施形態に係る発光ダイオー
ドを示す断面図である。FIG. 10 is a sectional view showing a light emitting diode according to a fourth embodiment of the present invention.
【図１１】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る発光ダイオードの製造方法の各工程を示す断面図で
ある。FIGS. 11A to 11C are cross-sectional views illustrating respective steps of a method for manufacturing a light emitting diode according to a fourth embodiment of the present invention.
【図１２】本発明の第５の実施形態に係る半導体レーザ
素子を示す断面図である。FIG. 12 is a sectional view showing a semiconductor laser device according to a fifth embodiment of the present invention.
【図１３】本発明の第６の実施形態に係る発光ダイオー
ドを示す断面図である。FIG. 13 is a sectional view showing a light emitting diode according to a sixth embodiment of the present invention.
【図１４】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る発光ダイオードの製造方法の各工程を示す断面図で
ある。FIGS. 14A to 14C are cross-sectional views illustrating respective steps of a method for manufacturing a light emitting diode according to a sixth embodiment of the present invention.
【図１５】従来の発光ダイオードを示す断面図である。FIG. 15 is a sectional view showing a conventional light emitting diode.
Ａ 基板 Ｂ 素子構造 １ サファイア基板 １ａ 凸状部 １ｂ 素子形成領域 ２ マスク ３ 凹状部 ４ バッファ層 ５ 化合物半導体結晶層 ６ 第１のクラッド層 ７ 活性層 ８ 第２のクラッド層 １０ サファイア基板 １０ａ 凹状部の上側部分 １１ バッファ層 １２ 化合物半導体結晶層 １３ 第１のクラッド層 １４ 活性層 １５ 第２のクラッド層 １６ ｐ型電極 １７ ｎ型電極 １８ 凹状部 １９ マスク ２０ ｎ型ＧａＡｓ基板 ２１ バッファ層 ２２ 化合物半導体結晶層 ２３ 第１のクラッド層 ２４ 活性層 ２５ 第２のクラッド層 ２６ ｐ型電極 ２７ ｎ型電極 ２８ 凹状部 ２９ マスク ３０ 複合基板 ３０ａ 基部 ３０ｂ 枠部 ３０ｃ ｎ型Ｓｉ板 ３１ バッファ層 ３２ 化合物半導体結晶層 ３３ 第１のクラッド層 ３４ 活性層 ３５ 第２のクラッド層 ３６ ｐ型電極 ３７ ｎ型電極 ３８ 凹状部 ３９ マスク ４０ 複合基板 ４０ａ 基部 ４０ｂ 側部 ４１ バッファ層 ４２ 化合物半導体結晶層 ４４ 第１のクラッド層 ４５ アンドープ活性層 ４６ 電流ブロック層 ４６ａ ストライプ状の窓部 ４７ 第２のクラッド層 ４８ コンタクト層 ４９ 凹状部 ５１ ｐ型電極 ５２ ｎ型電極 ６０ サファイア基板 ６１ バッファ層 ６２ 化合物半導体結晶層 ６３ 第１のクラッド層 ６４ 活性層 ６５ 第２のクラッド層 ６６ ｐ型電極 ６７ ｎ型電極 ６８ 凹状部 ６９ マスク A substrate B element structure 1 sapphire substrate 1a convex part 1b element formation region 2 mask 3 concave part 4 buffer layer 5 compound semiconductor crystal layer 6 first clad layer 7 active layer 8 second clad layer 10 sapphire substrate 10a concave part Upper portion 11 buffer layer 12 compound semiconductor crystal layer 13 first clad layer 14 active layer 15 second clad layer 16 p-type electrode 17 n-type electrode 18 concave portion 19 mask 20 n-type GaAs substrate 21 buffer layer 22 compound semiconductor Crystal layer 23 first cladding layer 24 active layer 25 second cladding layer 26 p-type electrode 27 n-type electrode 28 concave portion 29 mask 30 composite substrate 30a base 30b frame 30c n-type Si plate 31 buffer layer 32 compound semiconductor crystal Layer 33 first cladding layer 34 active layer 35 second cladding layer 36 p Type electrode 37 n-type electrode 38 concave portion 39 mask 40 composite substrate 40a base 40b side 41 buffer layer 42 compound semiconductor crystal layer 44 first cladding layer 45 undoped active layer 46 current blocking layer 46a striped window 47 second 48 contact layer 49 concave portion 51 p-type electrode 52 n-type electrode 60 sapphire substrate 61 buffer layer 62 compound semiconductor crystal layer 63 first cladding layer 64 active layer 65 second cladding layer 66 p-type electrode 67 n-type Electrode 68 Concave part 69 Mask
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 昌宏 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Masahiro Ishida 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics Corporation
Claims (16)
上側に形成され、前記板状結晶の格子定数と異なる格子
定数を持つ化合物半導体結晶層とを備えた半導体基板で
あって、 前記板状結晶の下面に、前記板状結晶における各素子形
成領域の厚さが全面に亘って前記化合物半導体結晶層の
厚さと同程度以下になるように形成された凹部を備えて
いることを特徴とする半導体基板。1. A semiconductor substrate comprising: a wafer-shaped plate-shaped crystal; and a compound semiconductor crystal layer formed above the plate-shaped crystal and having a lattice constant different from a lattice constant of the plate-shaped crystal. On the lower surface of the plate-shaped crystal, there is provided a recess formed so that the thickness of each element formation region in the plate-shaped crystal is equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface. Characteristic semiconductor substrate.
する凹部形成工程と、 前記板状結晶の上側に、前記板状結晶の格子定数と異な
る格子定数を持つ化合物半導体結晶層を形成する結晶層
形成工程とを備え、 前記凹部形成工程は、前記凹部を、前記板状結晶におけ
る各素子形成領域の厚さが全面に亘って前記化合物半導
体結晶層の厚さと同程度以下になるように形成する工程
を含むことを特徴とする半導体基板の製造方法。2. A recess forming step of forming a recess on the lower surface of a wafer-like plate crystal; and forming a compound semiconductor crystal layer having a lattice constant different from the lattice constant of the plate crystal on the upper side of the plate crystal. The concave portion forming step is such that the thickness of each element forming region in the plate-like crystal is equal to or less than the thickness of the compound semiconductor crystal layer over the entire surface. Forming a semiconductor substrate.
晶を除去する板状結晶除去工程をさらに備えていること
を特徴とする請求項２に記載の半導体基板の製造方法。3. The method according to claim 2, further comprising, after the crystal layer forming step, a plate crystal removing step of removing the plate crystals.
され前記板状結晶の格子定数と異なる格子定数を持つ化
合物半導体結晶層を有する基板と、前記基板の上に形成
された素子構造とを備えた半導体素子であって、 前記板状結晶の下面に、前記板状結晶の中央部の厚さが
前記化合物半導体結晶層の厚さと同程度以下になるよう
に形成された凹部を備えていることを特徴とする半導体
素子。4. A substrate having a plate crystal and a compound semiconductor crystal layer formed above the plate crystal and having a lattice constant different from the lattice constant of the plate crystal, and an element structure formed on the substrate A concave portion formed on the lower surface of the plate-shaped crystal such that the thickness of the central portion of the plate-shaped crystal is approximately equal to or less than the thickness of the compound semiconductor crystal layer. A semiconductor element characterized by the following.
加用の電極をさらに備え、 前記凹部の底面は前記電極よりも大きいことを特徴とす
る請求項４に記載の半導体素子。5. The semiconductor device according to claim 4, further comprising an electrode for voltage application provided on an upper side of the device structure, wherein a bottom surface of the concave portion is larger than the electrode.
の基部と、前記基部の下面の周縁部に形成され、前記基
部に対してエッチング選択性を持つ材料よりなる枠状部
とを有していることを特徴とする請求項４に記載の半導
体素子。6. The plate-shaped crystal includes a flat base formed of a crystal layer and a frame formed of a material having an etching selectivity with respect to the base formed on a peripheral portion of a lower surface of the base. The semiconductor device according to claim 4, comprising:
の基部と、前記基部の下面の両側部に形成され、前記基
部に対してエッチング選択性を持つ材料よりなる側部と
を有していることを特徴とする請求項４に記載の半導体
素子。7. The plate-shaped crystal has a flat base formed of a crystal layer, and side portions formed on both sides of a lower surface of the base and made of a material having an etching selectivity with respect to the base. The semiconductor device according to claim 4, wherein:
され前記板状結晶の格子定数と異なる格子定数を持つ化
合物半導体結晶層を有する基板と、前記基板の上に形成
された素子構造とを備えた半導体素子であって、 前記板状結晶の厚さは、前記化合物半導体結晶層の厚さ
と同程度以下であることを特徴とする半導体素子。8. A substrate having a plate crystal and a compound semiconductor crystal layer formed above the plate crystal and having a lattice constant different from the lattice constant of the plate crystal, and an element structure formed on the substrate A thickness of the plate-shaped crystal is approximately equal to or less than a thickness of the compound semiconductor crystal layer.
の上に形成され前記板状体と異なる材料よりなる結晶層
とを有していることを特徴とする請求項８に記載の半導
体素子。9. The plate-shaped crystal includes a plate-shaped body and a crystal layer formed on the plate-shaped body and made of a material different from that of the plate-shaped body. A semiconductor device according to item 1.
ａyＩｎ1-x-yＮ （０≦Ｘ≦１、０≦ｙ≦１）で表され
る窒化物系化合物よりなることを特徴とする請求項４又
は８に記載の半導体素子。10. The compound semiconductor crystal layer is formed of Al X G
The semiconductor device according to claim 4, wherein the semiconductor device is made of a nitride compound represented by a y In 1-xy N (0 ≦ X ≦ 1, 0 ≦ y ≦ 1).
成され前記板状結晶の格子定数と異なる格子定数を持つ
化合物半導体結晶層を有する基板と、前記基板の上に形
成された素子構造とを備えた半導体素子の製造方法であ
って、 ウエハ状の板状結晶の各素子形成領域の下面に、各素子
形成領域の中央部の厚さが前記板状結晶の上側に形成さ
れる前記化合物半導体結晶層の厚さと同程度以下になる
ように凹部をそれぞれ形成する凹部形成工程と、 前記板状結晶の上側に前記化合物半導体結晶層を形成し
て、前記板状結晶及び化合物半導体結晶を有する半導体
基板を形成する結晶層形成工程と、 前記半導体基板の各素子形成領域の上に前記素子構造を
それぞれ形成する素子構造形成工程と、 前記半導体基板を切断して前記半導体素子を形成する切
断工程とを備えていることを特徴とする半導体素子の製
造方法。11. A substrate having a plate crystal and a compound semiconductor crystal layer formed above the plate crystal and having a lattice constant different from the lattice constant of the plate crystal, and an element structure formed on the substrate A method of manufacturing a semiconductor device, comprising: forming a thickness of a central portion of each element forming region on an upper surface of the plate crystal on a lower surface of each element forming region of a wafer-shaped plate crystal. A recess forming step of forming each recess so as to be equal to or less than the thickness of the compound semiconductor crystal layer, and forming the compound semiconductor crystal layer on the upper side of the plate crystal, and forming the plate crystal and the compound semiconductor crystal. A crystal layer forming step of forming a semiconductor substrate having: an element structure forming step of forming the element structure on each element forming region of the semiconductor substrate; and forming the semiconductor element by cutting the semiconductor substrate. The method of manufacturing a semiconductor device characterized by comprising a cutting step.
結晶層よりなる平板状の基部を形成する工程と、 前記板状体に対して該板状体の周縁部が残存するように
選択的エッチングを行なって、前記基部の下面に前記板
状体よりなる枠状部を形成する工程とを含むことを特徴
とする請求項１１に記載の半導体素子の製造方法。12. The step of forming a concave portion, the step of forming a flat base made of a crystal layer having an etching selectivity with respect to the plate-like body on the plate-like body; 12. A step of performing selective etching so that a peripheral portion of the plate-like body remains to form a frame-like portion made of the plate-like body on the lower surface of the base. Of manufacturing a semiconductor device.
結晶層よりなる平板状の基部を形成する工程と、 前記板状体に対して該板状体の両側部が残存するように
選択的エッチングを行なって、前記基部の下面に前記板
状体よりなる側部を形成する工程とを含むことを特徴と
する請求項１１に記載の半導体素子の製造方法。13. The step of forming a concave portion, the step of forming a flat base made of a crystal layer having an etching selectivity with respect to the plate-like body on the plate-like body; Forming a side portion made of the plate-like body on the lower surface of the base by performing selective etching so that both side portions of the plate-like body remain. A method for manufacturing a semiconductor device.
成工程との間に、前記化合物半導体結晶層に対して熱処
理を行なって、前記化合物半導体結晶層に形成されてい
る貫通転位を前記板状結晶に移動させる熱処理工程をさ
らに備えていることを特徴とする請求項１１に記載の半
導体素子の製造方法。14. A heat treatment is performed on the compound semiconductor crystal layer between the crystal layer forming step and the element structure forming step to reduce threading dislocations formed in the compound semiconductor crystal layer to the plate-like shape. The method according to claim 11, further comprising a heat treatment step of transferring the crystal to a crystal.
成され前記板状結晶の格子定数と異なる格子定数を持つ
化合物半導体結晶層を有する基板と、前記基板の上に形
成された素子構造とを備えた半導体素子の製造方法であ
って、 ウエハ状の板状結晶の下面に、前記板状結晶における各
素子形成領域の厚さが全面に亘って前記板状結晶の上側
に形成される前記化合物半導体結晶層の厚さと同程度以
下になるように凹部を形成する凹部形成工程と、 前記板状結晶の上側に前記化合物半導体結晶層を形成し
て、前記板状結晶及び化合物半導体結晶層を有する半導
体基板を形成する結晶層形成工程と、 前記半導体基板の各素子形成領域の上に前記素子構造を
それぞれ形成する素子構造形成工程と、 前記半導体基板を切断して前記半導体素子を形成する切
断工程とを備えていることを特徴とする半導体素子の製
造方法。15. A substrate having a plate crystal and a compound semiconductor crystal layer formed above the plate crystal and having a lattice constant different from the lattice constant of the plate crystal, and an element structure formed on the substrate Wherein the thickness of each element forming region in the plate-shaped crystal is formed over the entire surface of the plate-shaped crystal on the lower surface of the wafer-shaped plate-shaped crystal. A recess forming step of forming a recess so as to be equal to or less than the thickness of the compound semiconductor crystal layer; and forming the compound semiconductor crystal layer on the upper side of the plate crystal, and forming the plate crystal and the compound semiconductor crystal layer. A crystal layer forming step of forming a semiconductor substrate having: an element structure forming step of forming each of the element structures on each element forming region of the semiconductor substrate; and forming the semiconductor element by cutting the semiconductor substrate. The method of manufacturing a semiconductor device characterized by comprising a that cutting step.
成工程との間に、前記化合物半導体結晶層に対して熱処
理を行なって、前記化合物半導体結晶層に形成されてい
る貫通転位を前記板状結晶に移動させる熱処理工程をさ
らに備えていることを特徴とする請求項１５に記載の半
導体素子の製造方法。16. A heat treatment is performed on the compound semiconductor crystal layer between the crystal layer forming step and the element structure forming step to reduce threading dislocations formed in the compound semiconductor crystal layer to the plate-like shape. The method according to claim 15, further comprising a heat treatment step of transferring the crystal to a crystal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07529598A JP3792041B2 (en) | 1997-04-09 | 1998-03-24 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067597 | 1997-04-09 | ||
| JP9-90675 | 1997-04-09 | ||
| JP07529598A JP3792041B2 (en) | 1997-04-09 | 1998-03-24 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10341036A true JPH10341036A (en) | 1998-12-22 |
| JP3792041B2 JP3792041B2 (en) | 2006-06-28 |
Family
ID=26416448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07529598A Expired - Fee Related JP3792041B2 (en) | 1997-04-09 | 1998-03-24 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3792041B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339014B1 (en) | 1998-04-14 | 2002-01-15 | Matsushita Electric Industrial Co., Ltd. | Method for growing nitride compound semiconductor |
| JP2003532298A (en) * | 2000-04-26 | 2003-10-28 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Light emitting semiconductor device |
| KR100604465B1 (en) | 2004-07-19 | 2006-07-25 | 김성진 | GaN-based high electron mobility transistor and method for manufacturing the same |
| JP2007073986A (en) * | 2000-10-17 | 2007-03-22 | Osram Opto Semiconductors Gmbh | METHOD FOR MANUFACTURING GaN-BASED SEMICONDUCTOR DEVICE |
| US7203771B2 (en) | 2002-09-03 | 2007-04-10 | Samsung Electronics Co., Ltd. | Apparatus, method and computer-readable medium for supplying a signal based on a user input to either a touch pad or an optical device |
| JP2011187606A (en) * | 2010-03-08 | 2011-09-22 | Toshiba Corp | Semiconductor laser device |
-
1998
- 1998-03-24 JP JP07529598A patent/JP3792041B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339014B1 (en) | 1998-04-14 | 2002-01-15 | Matsushita Electric Industrial Co., Ltd. | Method for growing nitride compound semiconductor |
| JP2003532298A (en) * | 2000-04-26 | 2003-10-28 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Light emitting semiconductor device |
| JP2007073986A (en) * | 2000-10-17 | 2007-03-22 | Osram Opto Semiconductors Gmbh | METHOD FOR MANUFACTURING GaN-BASED SEMICONDUCTOR DEVICE |
| US7203771B2 (en) | 2002-09-03 | 2007-04-10 | Samsung Electronics Co., Ltd. | Apparatus, method and computer-readable medium for supplying a signal based on a user input to either a touch pad or an optical device |
| KR100604465B1 (en) | 2004-07-19 | 2006-07-25 | 김성진 | GaN-based high electron mobility transistor and method for manufacturing the same |
| JP2011187606A (en) * | 2010-03-08 | 2011-09-22 | Toshiba Corp | Semiconductor laser device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3792041B2 (en) | 2006-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6069394A (en) | Semiconductor substrate, semiconductor device and method of manufacturing the same | |
| KR100634340B1 (en) | Nitride semiconductor device and its manufacturino method | |
| US6617061B2 (en) | Group III nitride compound semiconductor device and group III nitride compound semiconductor light-emitting device | |
| US8017932B2 (en) | Light-emitting device | |
| JP3924303B2 (en) | Nitride semiconductor device and manufacturing method thereof | |
| KR100303963B1 (en) | Gallium nitride group compound semiconductor light-emitting device and method for producing the same | |
| WO2002103812A1 (en) | Nitride semiconductor, production method therefor and nitride semiconductor element | |
| US7955881B2 (en) | Method of fabricating quantum well structure | |
| JP3460581B2 (en) | Method for growing nitride semiconductor and nitride semiconductor device | |
| US6631149B1 (en) | Laser diode using group III nitride group compound semiconductor | |
| JPH10229217A (en) | Semiconductor light emitting element | |
| JP4015865B2 (en) | Manufacturing method of semiconductor device | |
| JP2900990B2 (en) | Nitride semiconductor light emitting device | |
| JPH11243253A (en) | Growth of nitride-based iii-v compound semiconductor, manufacture of semiconductor device, substrate for growth of nitride-based iii-v compound semiconductor, manufacture of the substrate for growth of nitride-based iii-v compound semiconductor | |
| JPH05206513A (en) | Semiconductor light-emitting element | |
| JP4043087B2 (en) | Nitride semiconductor device manufacturing method and nitride semiconductor device | |
| JP2000252219A (en) | PRODUCTION OF GaN SUBSTRATE | |
| JP2003124576A (en) | Nitride semiconductor substrate and its growing method | |
| JP3792041B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10284802A (en) | Nitride-based compound semiconductor light emitting element | |
| JPH11224972A (en) | Nitride semiconductor light-emitting element | |
| WO2006106928A1 (en) | Process for producing gallium nitride-based compound semiconductor laser element and gallium nitride-based compound semiconductor laser element | |
| JP3543628B2 (en) | Method for growing nitride III-V compound semiconductor and method for manufacturing semiconductor light emitting device | |
| JP3219231B2 (en) | Compound semiconductor light emitting device and method of manufacturing the same | |
| JP2000174343A (en) | Manufacture of nitride semiconductor and light-emitting element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060404 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |