JPH10339888A - 薄膜トランジスタアレイ及びその製造方法 - Google Patents
薄膜トランジスタアレイ及びその製造方法Info
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Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 239000010409 thin film Substances 0.000 title claims description 71
- 238000002161 passivation Methods 0.000 claims abstract description 109
- 238000000059 patterning Methods 0.000 claims abstract description 53
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 52
- 230000007547 defect Effects 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims description 271
- 239000000758 substrate Substances 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 46
- 238000003860 storage Methods 0.000 claims description 44
- 239000003990 capacitor Substances 0.000 claims description 41
- 239000011521 glass Substances 0.000 claims description 40
- 239000011159 matrix material Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 238000007796 conventional method Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
減するTFT構造を維持しながら、パターニング不良で
生じたa−Si残留物をパターニング工程数を増やすこ
となく除去することにより、a−Si残留物に起因す
る、ドレインバスラインと画素電極との間の寄生容量が
増大するために生じる半明点の点欠陥の発生も低減し品
質の高い薄膜トランジスタアレイの提供。 【解決手段】画素電極下のゲート絶縁膜を全面或いはド
レインバスライン沿いのスリット状にエッチング除去す
ることにより、パターニング不良で生じたa−Si残留
物を同時に除去する。パターニング不良で生じたa−S
i残留物がドレインバスラインと導通して画素電極との
間に容量結合が発生して生じる、半明点の点欠陥の発生
を低減して不良率を抑制する。
Description
レイに関し、特に、アクティブマトリクス液晶表示パネ
ルに用いて好適とされる薄膜トランジスタアレイに関す
る。
記する)をスイッチング素子として用いるアクティブマ
トリクス型液晶表示装置は、TFT及び画素電極がマト
リクス状に配置されたTFT基板と、遮光膜(いわゆる
ブラックマトリクス)、カラーフィルタおよび共通電極
が形成された対向基板電極と、を対向配置して、その間
に液晶材料を挾持して構成される。
イの1画素分の構成を示す平面図であり、図16は、そ
のG−G′線の断面図である(「第一の従来技術」とい
う)。
技術の構成について説明する。
ティブマトリクス型液晶表示装置は、ゲートドライバか
ら水平方向に配線されるゲートバスライン101とソー
スドライバから垂直方向に配線されるドレインバスライ
ン112とを、それぞれTFT素子のゲート電極10
1、ドレイン電極103に接続し、TFT素子のソース
電極104には画素電極106を接続した構造を有して
いる。
ルになると、該ゲートバスライン111に接続されたT
FTは一斉にオン状態になる。そして、当該TFTに接
続された画素電極106は、そのとき、ドレインバスラ
イン112に印加されている信号電圧に充電される。
レベルに駆動されると、オン状態にあったTFTがオフ
されるが、画素電極106は、その充電電圧を保持し続
ける。この保持電圧は、該当するTFTが再びオン状態
になった時に、次の信号電圧によって書き換えられる。
クス型液晶表示装置に良好な品質の表示を行わせるに
は、画素電極106が、その充電電圧を、次回の書き換
え時まで充分に保持できるようにする必要がある。
ランジスタアレイ(第一の従来技術)の製造工程を工程
順に示した工程断面図である。以下、図17を参照し
て、第一の従来技術の製造方法について説明する。
属膜からなるゲート電極101をパターニングした後
(図17(a)参照)、ゲート絶縁膜114、真性半導
体非晶質シリコン(以下、「a−Si(I)」という)
からなるチャネル層102、n+型半導体非晶質シリコ
ン(以下、「a−Si(n+)」という)からなるコン
タクト層107を順次形成する。
17(b)参照)、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜114を除去するパターニ
ング工程を行い、ゲート電極101を形成している金属
膜とドレイン電極103、ソース電極104及びドレイ
ンバスライン112を形成している金属膜とを導通させ
るためのスルーホール(図示せず)を形成する。
r、Al等の金属膜にて形成されるドレイン電極10
3、ソース電極104、ドレインバスライン112及び
画素電極106を形成し(図17(c)、図17(d)
参照)、その後、パッシベーション膜115を形成して
TFTアレイ基板とする(図17(e)参照)。
01を形成するパターニング工程で同時に形成する。蓄
積容量電極108と画素電極106とが、蓄積容量用絶
縁膜として作用するゲート絶縁膜114を介して対向す
ることにより蓄積容量を形成している。
ガラス基板上に対向電極を形成して製造する。
れぞれ配向膜(図示せず)を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶(図示せず)を注入、封孔して液晶パネルが完
成する。
体などを付加し、液晶表示装置となる。
極との間で形成したことを特徴とする代表的な薄膜トラ
ンジスタアレイの1画素分の構成を示す平面図である
(「第二の従来技術」という)。なお、この構造におけ
るパターニング工程の数および製造方法は、図17を参
照して説明した第一の従来技術と同じである。
造のTFTにおいては、ドレインバスライン112と画
素電極106とは、共にゲート絶縁膜114上、つま
り、同一平面上に続けて設けられる導電層であり、一定
以上の間隔を有しているが、いずれかのパターニング工
程において、残留パターニング不良が発生すると、ドレ
インバスライン112と画素電極106との短絡が発生
しやすい。
6との短絡があると画素電極106の充放電がTFTの
オン/オフで制御できなくなり、その画素は明点欠陥と
して視認される。
ば特開平7−325314号公報には、図19(a)に
示すように、蓄積容量電極108の段差起因による、a
−Si残留物116に対して、図19(b)に示すよう
に、蓄積容量電極108付近の画素電極106をくびら
せる構造とすることにより、a−Si残留物116によ
るドレインバスライン112と画素電極106を導通し
難い構造とした液晶表示装置が提案されている。しか
し、この構造は、蓄積容量電極108の段差に起因する
a−Siエッチング残り以外の場合には、適用できない
という問題を有している。
極106とを絶縁膜を挟んで積層し短絡の発生を低減す
るTFTの構造が提案されている。図20は、ドレイン
バスライン112と画素電極106とのショートを低減
することを目的としたTFTアレイの1画素分の構成を
示す平面図であり、図21は、そのH−H′線の断面図
である(「第三の従来技術」という)。
技術の構成について説明する。
スライン112はゲート絶縁膜114上に設けられてお
り、一方、画素電極106はパッシベーション膜115
上に形成されている。ドレインバスライン112と画素
電極106とはパッシベーション膜115により層間分
離されている。
イン112と画素電極106とのショートを低減するこ
とを目的とした薄膜トランジスタアレイ(第三の従来技
術)の製造工程を工程順に示した工程図である。以下図
22を参照して、この第三の従来技術の製造方法につい
て説明する。
属膜からなるゲート電極101をパターニングした後
(図22(a)参照)、ゲート絶縁膜114、a−Si
(I)からなるチャネル層102、a−Si(n+)か
らなるコンタクト層107を順次形成する。
22(b)参照)、ゲート層とドレイン層を接続するコ
ンタクト領域のゲート絶縁膜114を除去するパターニ
ング工程を行い、ゲート電極101を形成している金属
膜とドレイン電極103、ソース電極104及びドレイ
ンバスライン112を形成している金属膜とを導通させ
るためのスルーホール(図示せず)を形成する。
r、Al等の金属膜にて形成されるドレイン電極10
3、ソース電極104、ドレインバスライン112を設
ける(図22(c)参照)。
5を形成し、ソース電極104と画素電極106とを導
通させるスルーホール110を設けた後(図22(d)
参照)、画素電極106を形成して、TFTアレイ基板
とする(図22(e)参照)。
はゲート電極101を形成するパターニング工程で同時
に形成する。なお、この構造におけるパターニング工程
の数は第一の従来技術と同じである。
バスライン112と画素電極106との短絡を低減し、
且つ前記蓄積容量電極がゲート電極を兼ねていることを
特徴とした従来技術(「第四の従来技術」という)の平
面図を、図23に、そのD−D′線の断面図を図9に示
す。なお、この構造におけるパターニング工程の数およ
び製造方法は第三の従来技術(図22参照)と同じであ
る。
て、画素上に、a−Si残留物が発生したときの平面図
を図23に示し、そのB−B′線の断面図を図24に示
す。
2と画素電極106とはパッシベーション膜115によ
り層間分離されているので、それぞれのパターニング工
程においてパターニング不良が発生しても、ドレインバ
スライン112と画素電極106との短絡が発生しな
い。このため、明、暗点の点欠陥の発生は低減される。
12と画素電極106が層間分離された構造でも、図2
6に示すように、パターニング不良発生時に画素領域に
a−Si等の導電性異物が残り、更にドレインバスライ
ン112と接しているとドレインバスライン112と画
素電極106との間の寄生容量Caが増大する。ドレイ
ンバスラインと画素電極間に寄生容量が存在すると、画
素保持電圧Vpは、次式(1)に示すような変調(ΔV
p)を受ける。
容量Caが増大すると、正常な画素に比べて、画素の電
圧が2×ΔVp低下するため、半明点の点欠陥不良が増
加する可能性がある。
うに、ドレインバスラインと画素電極との短絡を抑える
ために、上記第三及び第四の従来技術のように、ドレイ
ンバスラインと画素電極とを絶縁膜で層間分離した構成
では、図23及び図24に示すように、a−Si残留物
が発生した場合、そのa−Si残留物は、ドレインバス
ライン112と導通しているため、ドレインバスライン
112と画素電極106との間の寄生容量が増大し、適
切な明るさにならない半明点の点欠陥が増加する、とい
う問題点を有している。
てなされたものであって、その目的は、ドレインバスラ
インと画素電極との間での短絡に起因する明、暗点の点
欠陥の発生を低減すると共に、パターニング不良で生じ
たa−Si残留物をパターニング工程数を増やすことな
く除去し、a−Si残留物がドレインバスラインと導通
して画素電極との間の寄生容量が増大するために生じる
半明点の点欠陥不良の発生も低減して、生産ロスが少な
く歩留りを向上し高品質化を達成するトランジスタアレ
イを提供することにある。
め、本発明の第一の薄膜トランジスタアレイは、透明ガ
ラス基板上に、ゲート電極、ゲート絶縁膜、チャネル
層、コンタクト層、ドレイン電極、ソース電極及びパッ
シベーション膜から構成されている薄膜トランジスタ
と、該パッシベーション膜上に設けられ、かつ前記ソー
ス電極とパッシベーション膜の開口部を通し電気的に接
続された画素電極とがマトリクス状に配置され、各画素
電極に対向して前記ゲート電極と同層に蓄積容量電極が
設けられている薄膜トランジスタアレイにおいて、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜が少
なくとも一部の領域でパッシベーション膜のみで形成さ
れていることを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電極
及びパッシベーション膜から構成されている薄膜トラン
ジスタと、該パッシベーション膜上に設けられ、かつ前
記ソース電極とパッシベーション膜の開口部を通し電気
的に接続された画素電極とがマトリクス状に配置され、
各画素電極と前段ゲートバスライン間に蓄積容量が設け
られている薄膜トランジスタアレイにおいて、各画素の
画素電極とガラス基板の間に介在し、ゲート絶縁膜とパ
ッシベーション膜とからなる画素電極用絶縁膜が少なく
とも一部の領域でパッシベーション膜のみで形成されて
いることを特徴とする。
は、前記第一、第二の薄膜トランジスタアレイにおい
て、前記画素電極の辺に沿ったスリット領域において、
前記画素電極用絶縁膜がパッシベーション膜のみで形成
されることを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電極
及びパッシベーション膜から構成されている薄膜トラン
ジスタと、該パッシベーション膜上に設けられ、かつ前
記ソース電極とパッシベーション膜の開口部を通し電気
的に接続された画素電極とがマトリクス状に配置され、
各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられている薄膜トランジスタアレイにおい
て、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜が少なくとも一部の領域でゲート絶縁膜のみで形成
されていることを特徴とする。
は、透明ガラス基板上に、ゲート電極、ゲート絶縁膜、
チャネル層、コンタクト層、ドレイン電極、ソース電極
及びパッシベーション膜から構成されている薄膜トラン
ジスタと、該パッシベーション膜上に設けられ、かつ前
記ソース電極とパッシベーション膜の開口部を通し電気
的に接続された画素電極とがマトリクス状に配置され、
各画素電極と前段ゲートバスライン間に蓄積容量が設け
られている薄膜トランジスタアレイにおいて、各画素の
画素電極とガラス基板の間に介在し、ゲート絶縁膜とパ
ッシベーション膜とからなる画素電極用絶縁膜が少なく
とも一部の領域でゲート絶縁膜のみで形成されているこ
とを特徴とする。
は、前記第四、第五の薄膜トランジスタにおいて、前記
画素電極の辺に沿ったスリット領域において、前記画素
電極用絶縁膜がゲート絶縁膜のみで形成されることを特
徴とする。
第一の製造方法は、透明ガラス基板上にゲート電極及び
蓄積容量電極をパターニングした後、ゲート絶縁膜、真
性半導体非晶質シリコンからなるチャネル層、n型半導
体非晶質シリコンからなるコンタクト層を順次形成し、
非晶質シリコン層を島状にパターニングした後、ゲート
電極を形成している金属膜とドレイン電極、ソース電極
及び映像信号線を形成している金属膜とを導通させるた
めのスルーホールをゲート絶縁膜に形成した後に、ドレ
イン電極、ソース電極を形成し、パッシベーション膜を
設け、画素電極とソース電極とを導通させるためのスル
ーホールをパッシベーション膜に形成して、その上にソ
ース電極と導通するように画素電極を形成する薄膜トラ
ンジスタアレイの製造方法において、各画素の画素電極
とガラス基板の間に介在し、ゲート絶縁膜とパッシベー
ション膜とからなる画素電極用絶縁膜の少なくとも一部
の領域のゲート絶縁膜がゲート電極を形成している金属
膜とドレイン電極、ソース電極及び映像信号線を形成し
ている金属膜とを導通させるためのスルーホールを形成
するパターニング工程と同一のパターニング工程によっ
て除去されていることを特徴とする。
板上にゲート電極及び蓄積容量電極をパターニングした
後、ゲート絶縁膜、真性半導体非晶質シリコンからなる
チャネル層、n型半導体非晶質シリコンからなるコンタ
クト層を順次形成し、非晶質シリコン層を島状にパター
ニングした後、ゲート電極を形成している金属膜とドレ
イン電極、ソース電極及び映像信号線を形成している金
属膜とを導通させるためのスルーホールをゲート絶縁膜
に形成した後に、ドレイン電極、ソース電極を形成し、
パッシベーション膜を設け、画素電極とソース電極とを
導通させるためのスルーホールをパッシベーション膜に
形成して、その上にソース電極と導通するように画素電
極を形成する薄膜トランジスタアレイの製造方法におい
て、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜の少なくとも一部の領域のパッシベーション膜が画
素電極とソース電極とを導通させるためのスルーホール
を形成するパターニング工程と同一のパターニング工程
によって除去されていることを特徴とする。
電極との間に存在し、画素電極用絶縁膜として作用して
いたゲート絶縁膜をエッチング除去することにより、ド
レインバスラインやゲートバスラインと画素電極間にオ
ーバーラップしたa−Si残留物を同時に除去すること
が可能であり、点欠陥の不良率を抑制し、製造歩留まり
を向上させることができる。
に説明する。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている逆スタガ型トラa−Si薄膜ト
ランジスタと、該パッシベーション膜上に設けられ、か
つ前記ソース電極とパッシベーション膜の開口部を通し
電気的に接続された画素電極とがマトリクス状に配置さ
れ、各画素電極に対向して前記ゲート電極と同層に蓄積
容量電極が設けられており、各画素の画素電極とガラス
基板の間に介在し、ゲート絶縁膜(図1の114)とパ
ッシベーション膜(図1の115)とからなる画素電極
用絶縁膜が、少なくとも一部の領域で、パッシベーショ
ン膜(図1の115)のみで形成されている。
は、その好ましい実施の形態の形態において、透明ガラ
ス基板上に、ゲート電極、ゲート絶縁膜、チャネル層、
コンタクト層、ドレイン電極、ソース電極及びパッシベ
ーション膜から構成されている薄膜トランジスタと、該
パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、各画素電極
(図6の106)と前段ゲートバスライン(図6の11
1)との間に蓄積容量が設けられており、各画素の画素
電極とガラス基板の間に介在し、ゲート絶縁膜とパッシ
ベーション膜とからなる画素電極用絶縁膜が少なくとも
一部の領域でパッシベーション膜のみで形成されている
(図7参照)。
は、その好ましい実施の形態において、前記第一、第二
の薄膜トランジスタアレイの実施の形態において、前記
画素電極の辺に沿ったスリット領域において(図8の1
17参照)、前記画素電極用絶縁膜がパッシベーション
膜のみで形成されている。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極に対向し
て前記ゲート電極と同層に蓄積容量電極が設けられてお
り、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜が少なくとも一部の領域でゲート絶縁膜のみで形成
されている(図13参照)。
は、その好ましい実施の形態において、透明ガラス基板
上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタ
クト層、ドレイン電極、ソース電極及びパッシベーショ
ン膜から構成されている薄膜トランジスタと、該パッシ
ベーション膜上に設けられ、かつ前記ソース電極とパッ
シベーション膜の開口部を通し電気的に接続された画素
電極とがマトリクス状に配置され、各画素電極と前段ゲ
ートバスライン間に蓄積容量が設けられており、各画素
の画素電極とガラス基板の間に介在し、ゲート絶縁膜と
パッシベーション膜とからなる画素電極用絶縁膜が少な
くとも一部の領域でゲート絶縁膜のみで形成した構成と
してもよい。
は、その好ましい実施の形態において、前記第四、第五
の薄膜トランジスタの実施の形態において、前記画素電
極の辺に沿ったスリット領域において、前記画素電極用
絶縁膜がゲート絶縁膜のみで形成したものである。
実施の形態において、(a)透明ガラス基板上にゲート
電極及び蓄積容量電極をパターニングする工程(図3
(a)参照)、(b)ゲート絶縁膜、真性半導体非晶質
シリコンからなるチャネル層、n型半導体非晶質シリコ
ンからなるコンタクト層を順次形成し、該非晶質シリコ
ン層を島状にパターニングする工程(図3(b)参
照)、(c)次に、ゲート電極を形成している金属膜と
ドレイン電極、ソース電極及び映像信号線を形成してい
る金属膜とを導通させるためのスルーホールをゲート絶
縁膜に形成する工程(図3(c)参照)、(d)ドレイ
ン電極、ソース電極を形成する工程(図3(d)参
照)、(e)パッシベーション膜を設け、画素電極とソ
ース電極とを導通させるためのスルーホールをパッシベ
ーション膜に形成する工程(図3(e)参照)、(f)
その上にソース電極と導通するように画素電極を形成す
る工程(図3(f)参照)、の上記各工程を含み、各画
素の画素電極とガラス基板の間に介在し、ゲート絶縁膜
とパッシベーション膜とからなる画素電極用絶縁膜の少
なくとも一部の領域のゲート絶縁膜が、ゲート電極を形
成している金属膜とドレイン電極、ソース電極及び映像
信号線を形成している金属膜とを導通させるためのスル
ーホールを形成するパターニング工程と同一のパターニ
ング工程によって、除去される。
実施の形態において、(a)透明ガラス基板上にゲート
電極及び蓄積容量電極をパターニングする工程(図14
(a)参照)、(b)ゲート絶縁膜、真性半導体非晶質
シリコンからなるチャネル層、n型半導体非晶質シリコ
ンからなるコンタクト層を順次形成し、非晶質シリコン
層を島状にパターニングする工程(図14(b)参
照)、(c)ゲート電極を形成している金属膜とドレイ
ン電極、ソース電極及び映像信号線を形成している金属
膜とを導通させるためのスルーホールをゲート絶縁膜に
形成した後に、ドレイン電極、ソース電極を形成する工
程(図14(c)参照)、(d)パッシベーション膜を
設ける工程(図14(d)参照)、(e)画素電極とソ
ース電極とを導通させるためのスルーホールをパッシベ
ーション膜に形成する工程(図14(e)参照)、
(f)その上にソース電極と導通するように画素電極を
形成する工程(図14(f)参照)、の上記各工程を含
み、各画素の画素電極とガラス基板の間に介在し、ゲー
ト絶縁膜とパッシベーション膜とからなる画素電極用絶
縁膜の少なくとも一部の領域のパッシベーション膜が、
画素電極とソース電極とを導通させるためのスルーホー
ルを形成するパターニング工程と同一のパターニング工
程によって除去される。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
ジスタアレイの第一の実施例の平面図を示し、また図2
に、図1のA−A′線の断面図を示す。
実施例の構成について説明する。
イン111及びゲート電極101の上層膜としては、ゲ
ート絶縁膜114とパッシベーション膜115の2層が
存在するものの、画素電極106の下にある画素電極用
絶縁膜は、パッシベーション膜115のみで構成されて
いる。
極106の間には、絶縁膜であるパッシベーション膜1
15が存在する構造となっている。
例の薄膜トランジスタアレイの製造工程を工程順に示し
た工程断面図である。図3を参照して、本発明の第一の
実施例の製造方法について説明する。
膜からなるゲートバスライン111及びゲート電極10
1をパターニングをすると同時に、蓄積容量電極108
を同じパターニング工程で形成する(図3(a)参
照)。
(I)からなるチャネル層102、a−Si(n+)か
らなるコンタクト層107を順次形成した後、半導体層
のエッチングを施し(図3(b)参照)、ゲート層とド
レイン層を接続するコンタクト領域のゲート絶縁膜11
4を除去し、ゲート電極101を形成している金属膜
と、ドレイン電極103、ソース電極104及びドレイ
ンバスライン112を形成している金属膜と、を導通さ
せるための、スルーホール(図示せず)を設けるパター
ニング工程において、ゲート電極101と蓄積容量電極
108に架からないように、各単位素子の画素電極下に
あたる領域117のゲート絶縁膜114を同時に除去す
る(図3(c)参照)。
残りがある場合に、ゲート絶縁膜114のエッチング後
に、ゲート金属のエッチング液に浸すことにより、ゲー
ト金属のパターン残りを除去することが可能であり、寄
生容量増加やショート等を同時に防ぐこともできる。
r、Al等の金属膜にて形成されるドレイン電極10
3、ソース電極104、ドレインバスライン112を形
成する(図3(d)参照)。
し、ソース電極104と画素電極106とを導通させる
スルーホール110を設ける(図3(e)参照)。
に画素電極106を形成してTFTアレイ基板とする
(図3(f)参照)。
ず)上に、Cr等の金属膜からなるブラックマトリクス
層(図示せず)を設けた後、対向電極(図示せず)を形
成して製造する。
れぞれ配向膜(図示せず)を形成して配向処理を行い、
シールパターンを形成してから重ね合わせてこれを焼成
し、液晶を注入、封孔して液晶パネルが完成する。
して、画素上に、a−Si残留物が発生したときの平面
図を図4に示し、図4のB−B′線断面図を図5に示
す。
ゲート絶縁膜114をコンタクト工程で除去すること
で、図4の平面図及び図5の断面図に示すように、アイ
ランド工程時のパターニング不良で発生したa−Si残
留物を同時に除去することが可能である。
導通して画素電極106との間の寄生容量が増大するた
めに生じる半明点の点欠陥不良の発生を低減して不良率
を抑制し、製造歩留まりを向上させることができる。
電極101を形成している金属膜とドレイン電極10
3、ソース電極104及びドレインバスライン112を
形成している金属膜とを導通させるためのスルーホール
(図示せず)を設けるパターニング工程と同じパターニ
ング工程を用いて、画素電極下のゲート絶縁膜114を
エッチング除去しているので、パターニング工程の数
は、従来の製造方法の工程と同じであり、工程が煩雑化
することはない。
金属の薄いパターン残りがある場合にゲート絶縁膜のエ
ッチング後にゲート金属のエッチング液を下層のゲート
配線が大きくエッチングされない程度に短時間浸すこと
で、ある程度除去することができる。
電極106の間には絶縁膜であるパッシベーション膜1
15が存在するので、ドレインバスライン112と画素
電極106との間での短絡に起因する明、暗点の点欠陥
等の発生を低減する構造となっており、また、ドレイン
バスライン112と画素電極106が別々の層に形成さ
れるため、画素電極106の面積を増加することができ
るので、開口率も同時に増やすことができる。
ジスタアレイの第二の実施例の構成を示す平面図でる。
図7は、図6のC−C′線の断面を示す図である。
実施例の構成及び製造方法について説明する。
08がゲート電極101を兼ねていることを特徴として
おり、それ以外の構造及び製造方法は、前記第一の実施
例と同様に形成する。
施例と同様に、画素電極106の下にある画素電極用絶
縁膜は、パッシベーション膜115のみで構成されてい
るので、アイランド工程時のパターニング不良で発生し
たa−Si残留物を同時に除去することが可能である。
これにより、ドレインバスライン112と導通して画素
電極106との間の寄生容量が増大するために生じる半
明点の点欠陥の発生を低減して不良率を抑制し、製造歩
留まりを向上させることができる。
インバスライン112と画素電極106の間には、絶縁
膜であるパッシベーション膜115が存在するので、ド
レインバスライン112と画素電極106との間での短
絡に起因する、明、暗点の点欠陥等の発生を低減する構
造となっており、且つ、蓄積容量電極108がゲート電
極101を兼ねている構造であるため、蓄積容量電極の
金属膜の面積を最小限に抑えることが可能である。
極106とが別々の層に形成されているため、画素電極
106の面積を増加することができるので、開口率も同
時に増やすことができる。
ジスタアレイの第三の実施例の構成を示す平面図であ
る。図9は、図8のD−D′線の断面を示す図である。
実施例の構成及び製造方法について説明する。
素電極下にあたるゲート絶縁膜114を除去する際に、
ドレインバスライン112沿いに、数μm幅のスリット
状の除去パターン117を形成することを特徴としてい
る。これ以外の構成及び製造方法は、前記第一の実施例
或いは前記第二の実施例と同様とされる。
て、画素上にa−Si残留物が発生したときの平面図を
図10、図10のE−E′線の断面図を図11に示す。
ゲート絶縁膜114をドレインバスライン112沿いに
数μm幅のスリット状にコンタクト工程で除去すること
で、アイランド工程時のパターニング不良で発生したa
−Si残留物を同時に除去することが可能である。これ
により、ドレインバスライン112と導通して画素電極
106との間の寄生容量が増大するために生じる半明点
の点欠陥の発生を低減し、不良率を抑制し、製造歩留ま
りを向上させることができる。
物除去パターンがスリット状になっているため、TFT
の画素電極引き出し部で画素電極が、前記第一、第二の
実施例のように、段を越える必要がないので、画素電極
の切断を抑えることができる。
物除去パターンを、ドレインバスライン112沿いにス
リット状に形成した構造となっているが、ドレインバス
ライン112と同時にゲートバスライン111沿いにも
同様にしてスリットを形成して画素電極を取り囲む構造
にも適用可能である。
量電極はゲート電極101を兼ねているが、独立タイプ
にも適用可能である。
いる構造の場合は、蓄積容量電極の金属膜の面積を最小
限に抑えることが可能であり、また、ドレインバスライ
ン112と画素電極106が別々の層に形成されるた
め、画素電極106の面積を増加することができるの
で、開口率も同時に増やすことができる。
ンジスタアレイの第四の実施例の構成を示す平面図であ
る。図13は、図12のF−F′線の断面を示す図であ
る。
の実施例の構成について説明する。
ン111及びゲート電極101の上層膜としてはゲート
絶縁膜114とパッシベーション膜115の2層が存在
するものの、画素電極106の下にある画素電極用絶縁
膜は、ゲート絶縁膜114のみで構成されていることを
特徴としている。
実施例の製造工程を工程順に示した工程断面図である。
以下図14を参照して、本発明の第四の実施例の製造方
法について説明する。
属膜からなるゲートバスライン111及びゲート電極1
01をパターニングをすると同時に、蓄積容量電極10
8を同じパターニング工程で形成する(図14(a)参
照)。
(I)からなるチャネル層102、a−Si(n+)か
らなるコンタクト層107を順次形成した後、半導体層
のエッチングを施し(図14(b)参照)、ゲート層と
ドレイン層を接続するコンタクト領域のゲート絶縁膜1
14を除去する(図示せず)。
r、Al等の金属膜にて形成されるドレイン電極10
3、ソース電極104、ドレインバスライン112を形
成する(図14(c)参照)。
し、ソース電極104と画素電極106とを導通させる
スルーホール110を設けるパターニング工程におい
て、ゲート電極101と蓄積容量電極108に架からな
いように、各単位素子の画素電極下にあたる領域118
のパッシベーション膜のみをエッチングレートを調整し
て同時に除去する(図14(d)、(e)参照)。
に画素電極106を形成してTFTアレイ基板とする
(図14(f)参照)。上記以外の構成および製造方法
は、前記第一の実施例と同様である。
6の下にある画素電極用絶縁膜はゲート絶縁膜114の
みで構成されているので、アイランド工程時のパターニ
ング不良で発生したa−Si残留物を同時に除去するこ
とが可能である。これにより、ドレインバスライン11
2を導通して画素電極106との間の寄生容量が増大す
るために生じる半明点の点欠陥不良の発生を低減して不
良率を抑制し、製造歩留まりを向上させることができ
る。
の薄いパターニング残りがある場合に、パッシベーショ
ン膜のエッチング後に、ドレイン金属のエッチング液
を、ドレイン層が大きくエッチングされない程度に短時
間に浸すことで、ある程度除去することができる。
ベーション膜にソース電極104と画素電極106とを
導通させるためのスルーホール110を設けるパターニ
ング工程と同じパターニング工程を用いて、画素電極下
の領域118のパッシベーション膜のみをエッチング除
去しているので、パターニング工程の数は、従来の工程
と同じであり、工程が煩雑化することはない。
インバスライン112と画素電極106の間には絶縁膜
であるパッシベーション膜115が存在するので、ドレ
インバスライン112と画素電極106との間での短絡
に起因する明、暗点の点欠陥等の発生を低減する構造と
なっている。
蓄積容量電極方式に適用しているが、当然ゲート電極を
兼ねた蓄積容量電極タイプにも適用できる。その場合に
は、蓄積容量電極の金属膜の面積を最小限に抑えること
が可能であり、また、ドレインバスライン112と画素
電極106が別々の層に形成されるため、画素電極10
6の面積を増加することができるので、開口率も同時に
増やすことができる。
が、本発明は、これらの実施例に限定されるものではな
く、各種の変更が可能である。例えば、ゲート電極、蓄
積容量電極、ソース・ドレイン電極等を他の金属材料や
複合膜で構成することができ、ゲート絶縁膜やパッシベ
ーション膜を種々の絶縁膜や複合膜によって形成するよ
うにしてもよい。
以下に記載する通りの顕著な効果を奏する。
をエッチングにより形成する工程で、同時に画素電極下
の全面あるいはドレインバスライン沿いのスリット状に
ゲート絶縁膜を除去することで、アイランド工程時のパ
ターニング不良で発生したa−Si残留物を同時に除去
することが可能である。このため、本発明によれば、ド
レインバスラインと導通して画素電極との間に容量結合
が発生して生じる、半明点の点欠陥の発生を低減して不
良率を抑制し、製造歩留まりを向上させることができ
る。
形成している金属膜とドレイン電極、ソース電極及びド
レインバスラインを形成している金属膜とを導通させる
ためのスルーホールを設けるパターニング工程と同じパ
ターニング工程を用いて画素電極下のゲート絶縁膜を全
面あるいはドレインバスライン沿いのスリット状にエッ
チング除去しているので、パターニング工程の数は従来
の工程と同じであり、工程の煩雑化を回避することがで
きる。
バスラインと画素電極の間には絶縁膜として、パッシベ
ーション膜が存在するので、ドレインバスラインと画素
電極との間での短絡に起因する明、暗点の点欠陥等の発
生を低減する構造となっており、また、ドレインバスラ
インと画素電極が別々の層に形成されるため、画素電極
の面積を増加することができるので、開口率も同時に増
やすことができる。
イの平面図である。
ある。
イの製造工程を示す断面図である。
イの平面図で、a−Si残留物が発生した場合を示す図
である。
ある。
イの平面図である。
ある。
イの平面図である。
す断面図である。
残留物が発生した場合を示す図である。
図である。
レイの平面図である。
図である。
レイの製造工程を示す断面図である。
表示装置の一画素分の平面図である(第一の従来技
術)。
図である。
る。
表示装置の一画素分の平面図である(第二の従来技
術)。
表示装置の一画素分の平面図である(第三の従来技
術)。
図である。
である。
表示装置の一画素分の平面図である(第四の従来技
術)。
が発生した場合を示す図である。
図である。
明する説明図である。
説明図である。
Claims (9)
- 【請求項1】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 前記各画素電極に対向して前記ゲート電極と同層に蓄積
容量電極が設けられてなる薄膜トランジスタアレイにお
いて、 各画素の前記画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜とパッシベーション膜とからなる画素
電極用絶縁膜が、少なくとも一部の領域で前記パッシベ
ーション膜のみで形成されている、 ことを特徴とする薄膜トランジスタアレイ。 - 【請求項2】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 前記各画素電極と、前段のゲートバスラインと間に、蓄
積容量が設けられてなる薄膜トランジスタアレイにおい
て、 前記各画素の画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜とパッシベーション膜とからなる画素
電極用絶縁膜が、少なくとも一部の領域で、パッシベー
ション膜のみで形成されている、ことを特徴とする薄膜
トランジスタアレイ。 - 【請求項3】請求項1または2に記載の薄膜トランジス
タアレイにおいて、 前記画素電極の辺に沿ったスリット領域において、前記
画素電極用絶縁膜がパッシベーション膜のみで形成され
ている、ことを特徴とする薄膜トランジスタアレイ。 - 【請求項4】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及びパッシベーション膜から構成されている
薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
と前記パッシベーション膜の開口部を通し電気的に接続
された画素電極と、 がマトリクス状に配置され、 各画素電極に対向して前記ゲート電極と同層に蓄積容量
電極が設けられている薄膜トランジスタアレイにおい
て、 各画素の前記画素電極と前記ガラス基板との間に介在
し、ゲート絶縁膜と前記パッシベーション膜とからなる
画素電極用絶縁膜が少なくとも一部の領域でゲート絶縁
膜のみで形成されている、ことを特徴とする薄膜トラン
ジスタアレイ。 - 【請求項5】透明ガラス基板上に、ゲート電極、ゲート
絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソ
ース電極、及び、パッシベーション膜から構成されてい
る薄膜トランジスタと、 パッシベーション膜上に設けられ、かつ前記ソース電極
とパッシベーション膜の開口部を通し電気的に接続され
た画素電極とがマトリクス状に配置され、各画素電極と
前段ゲートバスライン間に蓄積容量が設けられている薄
膜トランジスタアレイにおいて、各画素の画素電極とガ
ラス基板の間に介在し、ゲート絶縁膜とパッシベーショ
ン膜とからなる画素電極用絶縁膜が少なくとも一部の領
域でゲート絶縁膜のみで形成されている、ことを特徴と
する薄膜トランジスタアレイ。 - 【請求項6】請求項4または5記載の薄膜トランジスタ
アレイにおいて、前記画素電極の辺に沿ったスリット領
域において、前記画素電極用絶縁膜がゲート絶縁膜のみ
で形成されることを特徴とする薄膜トランジスタアレ
イ。 - 【請求項7】透明ガラス基板上に、ゲート電極及び蓄積
容量電極をパターニングした後、 ゲート絶縁膜、真性半導体非晶質シリコンからなるチャ
ネル層、n型半導体非晶質シリコンからなるコンタクト
層を順次形成し、該非晶質シリコン層を島状にパターニ
ングした後、ゲート電極を形成している金属膜とドレイ
ン電極、ソース電極、及び映像信号線を形成している金
属膜とを導通させるためのスルーホールを、前記ゲート
絶縁膜に形成した後に、ドレイン電極、ソース電極を形
成し、パッシベーション膜を設け、画素電極とソース電
極とを導通させるためのスルーホールをパッシベーショ
ン膜に形成して、その上にソース電極と導通するように
画素電極を形成する薄膜トランジスタアレイの製造方法
において、 各画素の画素電極とガラス基板の間に介在し、ゲート絶
縁膜とパッシベーション膜とからなる画素電極用絶縁膜
の少なくとも一部の領域のゲート絶縁膜が、前記ゲート
電極を形成している金属膜とドレイン電極、ソース電極
及び映像信号線を形成している金属膜とを導通させるた
めのスルーホールを形成するパターニング工程と同一の
パターニング工程によって、除去される、ことを特徴と
する薄膜トランジスタアレイの製造方法。 - 【請求項8】透明ガラス基板上にゲート電極及び蓄積容
量電極をパターニングした後、 ゲート絶縁膜、真性半導体非晶質シリコンからなるチャ
ネル層、n型半導体非晶質シリコンからなるコンタクト
層を順次形成し、該非晶質シリコン層を島状にパターニ
ングした後、ゲート電極を形成している金属膜とドレイ
ン電極、ソース電極及び映像信号線を形成している金属
膜とを導通させるためのスルーホールをゲート絶縁膜に
形成した後に、ドレイン電極、ソース電極を形成し、パ
ッシベーション膜を設け、 画素電極とソース電極とを導通させるためのスルーホー
ルをパッシベーション膜に形成して、その上にソース電
極と導通するように画素電極を形成する薄膜トランジス
タアレイの製造方法において、 各画素の画素電極とガラス基板の間に介在し、ゲート絶
縁膜とパッシベーション膜とからなる画素電極用絶縁膜
の少なくとも一部の領域のパッシベーション膜が、画素
電極とソース電極とを導通させるためのスルーホールを
形成するパターニング工程と同一のパターニング工程に
よって、除去される、ことを特徴とする薄膜トランジス
タアレイの製造方法。 - 【請求項9】透明ガラス基板と画素電極との間にあり、
パッシベーション膜と共に画素電極用絶縁膜として機能
するゲート絶縁膜を一部の領域を、コンタクト工程にお
いて、エッチング除去することにより、ドレインバスラ
インやゲートバスラインと画素電極間にオーバーラップ
した、逆スタガ型a−Si(非晶質シリコン)薄膜トラ
ンジスタ形成のアイランド工程時のパターン不良で生じ
たa−Si残留物を同時に除去する、ようにしたことを
特徴とする、薄膜トランジスタアレイの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16652997A JP3270361B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタアレイ及びその製造方法 |
TW087107499A TW425719B (en) | 1997-06-09 | 1998-05-14 | Thin film transistor array and the manufacturing method thereof |
US09/092,944 US6121632A (en) | 1997-06-09 | 1998-06-08 | Thin-film transistor array and method for manufacturing same |
KR1019980021246A KR100275650B1 (ko) | 1997-06-09 | 1998-06-09 | 박막 트랜지스터 어레이 및 그 제조 방법 |
US09/632,247 US6657226B1 (en) | 1997-06-09 | 2000-08-03 | Thin-film transistor array and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16652997A JP3270361B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタアレイ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10339888A true JPH10339888A (ja) | 1998-12-22 |
JP3270361B2 JP3270361B2 (ja) | 2002-04-02 |
Family
ID=15832999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (4)
Country | Link |
---|---|
US (2) | US6121632A (ja) |
JP (1) | JP3270361B2 (ja) |
KR (1) | KR100275650B1 (ja) |
TW (1) | TW425719B (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002148656A (ja) * | 2000-11-10 | 2002-05-22 | Nec Corp | Tft液晶表示装置 |
KR100425859B1 (ko) * | 2001-05-31 | 2004-04-03 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 표시소자의 반도체층 패턴 불량 수리방법 |
KR100653467B1 (ko) * | 1999-12-24 | 2006-12-04 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터-액정표시소자의 제조방법 |
JP2007334284A (ja) * | 2006-06-19 | 2007-12-27 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
JP2010237485A (ja) * | 2009-03-31 | 2010-10-21 | Dainippon Printing Co Ltd | 薄膜トランジスタアレイの製造方法及び表示装置 |
US8259244B2 (en) | 2008-01-10 | 2012-09-04 | Samsung Electronics Co., Ltd. | Display substrate and method of manufacturing the same |
CN109767736A (zh) * | 2019-03-05 | 2019-05-17 | 重庆京东方光电科技有限公司 | 一种显示面板、显示装置 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1020920B1 (en) * | 1999-01-11 | 2010-06-02 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate |
JP2001053283A (ja) | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP3505445B2 (ja) * | 1999-08-30 | 2004-03-08 | シャープ株式会社 | 液晶表示装置及びその製造方法 |
TW594135B (en) * | 2000-01-29 | 2004-06-21 | Chi Mei Optorlrctronics Co Ltd | Wide viewing-angle liquid crystal display and the manufacturing method thereof |
US6838696B2 (en) * | 2000-03-15 | 2005-01-04 | Advanced Display Inc. | Liquid crystal display |
JP3736513B2 (ja) | 2001-10-04 | 2006-01-18 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法並びに電子機器 |
US7133098B2 (en) * | 2002-10-16 | 2006-11-07 | Chi Mei Optoelectronics Corp. | Liquid crystal display including array of protrusions in a broken zigzag pattern all formed within area of light-shielding matrix |
CN101566766A (zh) * | 2008-04-23 | 2009-10-28 | 深超光电(深圳)有限公司 | 画素布局结构及其制造方法 |
CN105679763A (zh) * | 2016-01-05 | 2016-06-15 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制作方法、显示面板 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3009438B2 (ja) * | 1989-08-14 | 2000-02-14 | 株式会社日立製作所 | 液晶表示装置 |
KR970009491B1 (ko) * | 1989-11-30 | 1997-06-13 | 가부시끼가이샤 도시바 | 배선재료와 이를 이용한 전자장치 및 액정표시장치 |
JP3239504B2 (ja) * | 1993-01-13 | 2001-12-17 | 富士通株式会社 | 薄膜トランジスタマトリクスの製造方法 |
JPH07325314A (ja) * | 1994-05-31 | 1995-12-12 | Sanyo Electric Co Ltd | 液晶表示装置 |
KR100205388B1 (ko) * | 1995-09-12 | 1999-07-01 | 구자홍 | 액정표시장치 및 그 제조방법 |
JPH09127548A (ja) * | 1995-10-30 | 1997-05-16 | Sharp Corp | 液晶表示装置 |
US5731216A (en) * | 1996-03-27 | 1998-03-24 | Image Quest Technologies, Inc. | Method of making an active matrix display incorporating an improved TFT |
TWI255957B (en) * | 1999-03-26 | 2006-06-01 | Hitachi Ltd | Liquid crystal display device and method of manufacturing the same |
-
1997
- 1997-06-09 JP JP16652997A patent/JP3270361B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-14 TW TW087107499A patent/TW425719B/zh not_active IP Right Cessation
- 1998-06-08 US US09/092,944 patent/US6121632A/en not_active Expired - Lifetime
- 1998-06-09 KR KR1019980021246A patent/KR100275650B1/ko not_active IP Right Cessation
-
2000
- 2000-08-03 US US09/632,247 patent/US6657226B1/en not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100653467B1 (ko) * | 1999-12-24 | 2006-12-04 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터-액정표시소자의 제조방법 |
JP2002148656A (ja) * | 2000-11-10 | 2002-05-22 | Nec Corp | Tft液晶表示装置 |
KR100425859B1 (ko) * | 2001-05-31 | 2004-04-03 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 표시소자의 반도체층 패턴 불량 수리방법 |
JP2007334284A (ja) * | 2006-06-19 | 2007-12-27 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
US8259244B2 (en) | 2008-01-10 | 2012-09-04 | Samsung Electronics Co., Ltd. | Display substrate and method of manufacturing the same |
US8922730B2 (en) | 2008-01-10 | 2014-12-30 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the same |
JP2010237485A (ja) * | 2009-03-31 | 2010-10-21 | Dainippon Printing Co Ltd | 薄膜トランジスタアレイの製造方法及び表示装置 |
CN109767736A (zh) * | 2019-03-05 | 2019-05-17 | 重庆京东方光电科技有限公司 | 一种显示面板、显示装置 |
Also Published As
Publication number | Publication date |
---|---|
US6121632A (en) | 2000-09-19 |
US6657226B1 (en) | 2003-12-02 |
TW425719B (en) | 2001-03-11 |
JP3270361B2 (ja) | 2002-04-02 |
KR100275650B1 (ko) | 2001-01-15 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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