JPH10336006A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10336006A JPH10336006A JP9139596A JP13959697A JPH10336006A JP H10336006 A JPH10336006 A JP H10336006A JP 9139596 A JP9139596 A JP 9139596A JP 13959697 A JP13959697 A JP 13959697A JP H10336006 A JPH10336006 A JP H10336006A
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- JP
- Japan
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- mosfet
- circuit
- channel mosfet
- pull output
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】プッシュプル出力回路において、ノイズで貫通
電流が流れることを防止し、また負荷短絡で流れる過電
流を抑制する。 【解決手段】プッシュプル回路50を構成するpチャネ
ルMOSFET1のソース2が付加抵抗21を介して電
源の高電位側(VCC)に接続され、ドレイン3がnチャ
ネルMOFET5のドレイン7と接続し、nチャネルM
OSFET5のソース6が電源の低電位側(GND)に
接続され、pチャネルMOSFET1のゲート4はレベ
ルシフト回路10と接続され、レベルシフト回路10お
よびnチャネルMOSFET5のゲート8はロジック回
路11と接続され、pチャネルMOSFET1のドレイ
ン3とnチャネルMOSFET5のドレイン7が接続さ
れる接続点9からプッシュプル出力(OUT)が取り出
される。
電流が流れることを防止し、また負荷短絡で流れる過電
流を抑制する。 【解決手段】プッシュプル回路50を構成するpチャネ
ルMOSFET1のソース2が付加抵抗21を介して電
源の高電位側(VCC)に接続され、ドレイン3がnチャ
ネルMOFET5のドレイン7と接続し、nチャネルM
OSFET5のソース6が電源の低電位側(GND)に
接続され、pチャネルMOSFET1のゲート4はレベ
ルシフト回路10と接続され、レベルシフト回路10お
よびnチャネルMOSFET5のゲート8はロジック回
路11と接続され、pチャネルMOSFET1のドレイ
ン3とnチャネルMOSFET5のドレイン7が接続さ
れる接続点9からプッシュプル出力(OUT)が取り出
される。
Description
【0001】
【発明の属する技術分野】この発明は、プッシュプル出
力回路を有し、プッシュプル出力でプラズマディスプレ
ーなど外部負荷をスイッチング駆動する半導体集積回路
に関する。
力回路を有し、プッシュプル出力でプラズマディスプレ
ーなど外部負荷をスイッチング駆動する半導体集積回路
に関する。
【0002】
【従来の技術】図5に従来のプッシュプル出力回路を示
す。pチャネルMOSFET1のソース2が電源の高電
位側(VCC)に接続され、ドレイン3がnチャネルMO
FET5のドレイン7と接続し、nチャネルMOSFE
T5のソース6が電源の低電位側(GND)に接続され
ている。pチャネルMOSFET1のゲート4はレベル
シフト回路10と接続されている。pチャネルMOSF
ET1のドレイン3とnチャネルMOSFET5のドレ
イン7が接続される接続点9からプッシュプル出力回路
50の出力(OUT)が取り出される。
す。pチャネルMOSFET1のソース2が電源の高電
位側(VCC)に接続され、ドレイン3がnチャネルMO
FET5のドレイン7と接続し、nチャネルMOSFE
T5のソース6が電源の低電位側(GND)に接続され
ている。pチャネルMOSFET1のゲート4はレベル
シフト回路10と接続されている。pチャネルMOSF
ET1のドレイン3とnチャネルMOSFET5のドレ
イン7が接続される接続点9からプッシュプル出力回路
50の出力(OUT)が取り出される。
【0003】図6は図1のプッシュプル出力回路50の
ゲート波形と出力波形を示す。(a)はnチャネルMO
SFETのゲート電圧波形、(b)はpチャネルMOS
FETのゲート電圧波形、(c)は出力(OUT)の電
圧波形を示す。ロジック回路11から0〜5Vの信号が
入力されると、レベルシフト回路10を介して、pチャ
ネルMOSFET1のゲート4に0〜VCCの電圧が印加
される。その波形が(a)の波形である。一方nチャネ
ルMOSFET5のゲート8に0〜5Vの電圧が印加さ
れる。その波形が(b)の波形である。またプッシュプ
ル出力回路50のOUTから0〜VCCの電圧が出力さ
れ、その波形が(c)の波形である。このようにpチャ
ネルMOSFET1とnチャネルMOSFET5とが交
互にオン・オフしてOUTからVCCと0Vの電圧が交互
に出力される。
ゲート波形と出力波形を示す。(a)はnチャネルMO
SFETのゲート電圧波形、(b)はpチャネルMOS
FETのゲート電圧波形、(c)は出力(OUT)の電
圧波形を示す。ロジック回路11から0〜5Vの信号が
入力されると、レベルシフト回路10を介して、pチャ
ネルMOSFET1のゲート4に0〜VCCの電圧が印加
される。その波形が(a)の波形である。一方nチャネ
ルMOSFET5のゲート8に0〜5Vの電圧が印加さ
れる。その波形が(b)の波形である。またプッシュプ
ル出力回路50のOUTから0〜VCCの電圧が出力さ
れ、その波形が(c)の波形である。このようにpチャ
ネルMOSFET1とnチャネルMOSFET5とが交
互にオン・オフしてOUTからVCCと0Vの電圧が交互
に出力される。
【0004】図7、図8に従来の別のプッシュプル出力
回路と波形を示す。図5、図6との違いは遅延回路12
を設けて、nチャネルMOSFET1とpチャネルMO
SFET5が同時に点弧しないように遅延時間(ハイイ
ンピーダンス期間)を設けたことである。図9は高電位
側および低電位側のMOSFETにnチャネルMOSF
ETを使用した場合の従来のプッシュプル出力回路を示
す。この回路はトーテムポール回路とも呼ばれているも
のでる。高電位側のnチャネルMOSFET15を駆動
するために、pチャネルMOSFET42とnチャネル
MOSFET41でレベルシフト回路が構成されてい
る。動作波形は図6または図8と同じである。ツェナー
ダイオード31はnチャネルMOSFET15のゲート
保護用である。
回路と波形を示す。図5、図6との違いは遅延回路12
を設けて、nチャネルMOSFET1とpチャネルMO
SFET5が同時に点弧しないように遅延時間(ハイイ
ンピーダンス期間)を設けたことである。図9は高電位
側および低電位側のMOSFETにnチャネルMOSF
ETを使用した場合の従来のプッシュプル出力回路を示
す。この回路はトーテムポール回路とも呼ばれているも
のでる。高電位側のnチャネルMOSFET15を駆動
するために、pチャネルMOSFET42とnチャネル
MOSFET41でレベルシフト回路が構成されてい
る。動作波形は図6または図8と同じである。ツェナー
ダイオード31はnチャネルMOSFET15のゲート
保護用である。
【0005】
【発明が解決しようとする課題】ところで、図5の回路
ではロジック回路11にノイズが入るとpチャネルMO
SFET1とnチャネルMOSFET5が同時に点弧し
て、過大な貫通電流が流れて、MOSFETを加熱した
り、破壊させたりする。またこれを防止するために図7
のように遅延回路12を設けるとコストが高くなる。
ではロジック回路11にノイズが入るとpチャネルMO
SFET1とnチャネルMOSFET5が同時に点弧し
て、過大な貫通電流が流れて、MOSFETを加熱した
り、破壊させたりする。またこれを防止するために図7
のように遅延回路12を設けるとコストが高くなる。
【0006】この発明の目的は、前記課題を解決して、
破壊しにくく、且つ低コストのプッシュプル出力回路を
構成する半導体集積回路を提供することにある。
破壊しにくく、且つ低コストのプッシュプル出力回路を
構成する半導体集積回路を提供することにある。
【0007】
【課題を解決するための手段】前記の目的を達成するた
めに、pチャネル型MOSFETとnチャネル型MOS
FETとで構成されるプッシュプル出力回路を有し、プ
ッシュプル出力回路により外部負荷をスイッチング駆動
する半導体集積回路において、該プッシュプル出力回路
のpチャネルMOSFETのソース側に所定の値を有す
る抵抗を付加する構成とする。
めに、pチャネル型MOSFETとnチャネル型MOS
FETとで構成されるプッシュプル出力回路を有し、プ
ッシュプル出力回路により外部負荷をスイッチング駆動
する半導体集積回路において、該プッシュプル出力回路
のpチャネルMOSFETのソース側に所定の値を有す
る抵抗を付加する構成とする。
【0008】pチャネル型MOSFETとnチャネル型
MOSFETとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のnチャネルMOSFETのソース側に所定の値
を有する抵抗を付加する構成としてもよい。高電位側お
よび低電位側のMOSFETが双方ともnチャネル型M
OSFETで構成されるプッシュプル出力回路を有し、
プッシュプル出力回路により外部負荷をスイッチング駆
動する半導体集積回路において、高電位側のnチャネル
型MOSFETおよび低電位側のnチャネル型MOSF
ETの双方のソース側にそれぞれ所定の値を有する抵抗
を付加する構成とすると効果的である。
MOSFETとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のnチャネルMOSFETのソース側に所定の値
を有する抵抗を付加する構成としてもよい。高電位側お
よび低電位側のMOSFETが双方ともnチャネル型M
OSFETで構成されるプッシュプル出力回路を有し、
プッシュプル出力回路により外部負荷をスイッチング駆
動する半導体集積回路において、高電位側のnチャネル
型MOSFETおよび低電位側のnチャネル型MOSF
ETの双方のソース側にそれぞれ所定の値を有する抵抗
を付加する構成とすると効果的である。
【0009】前記の抵抗の所定の値がプッシュプル出力
回路の所定の出力インピーダンスを満たすとよい。前記
のように所定の抵抗をMOSFETのソースに接続する
ことで、例え高電位側と低電位側のMOSFETが同時
に点弧しても、この抵抗に発生する電圧によって、MO
SFETをオフさせることができて、貫通電流が長時間
流れることを防止できる。また負荷短絡が起こってもこ
の抵抗により過電流が抑制されるのでMOSFETの破
壊が防止できる。
回路の所定の出力インピーダンスを満たすとよい。前記
のように所定の抵抗をMOSFETのソースに接続する
ことで、例え高電位側と低電位側のMOSFETが同時
に点弧しても、この抵抗に発生する電圧によって、MO
SFETをオフさせることができて、貫通電流が長時間
流れることを防止できる。また負荷短絡が起こってもこ
の抵抗により過電流が抑制されるのでMOSFETの破
壊が防止できる。
【0010】
【発明の実施の形態】図1はこの発明の第1実施例の半
導体集積回路である。プッシュプル出力回路50にレベ
ルシフト回路10および5Vのロジック回路11が接続
されている。、プッシュプル回路50を構成するpチャ
ネルMOSFET1のソース2が付加抵抗21を介して
電源の高電位側(VCC)に接続され、ドレイン3がnチ
ャネルMOFET5のドレイン7と接続し、nチャネル
MOSFET5のソース6が電源の低電位側(GND)
に接続されている。pチャネルMOSFET1のゲート
4はレベルシフト回路10と接続されている。またレベ
ルシフト回路10およびnチャネルMOSFET5のゲ
ート8はロジック回路11と接続されている。プッシュ
プル出力回路50を構成するpチャネルMOSFET1
のドレイン3とnチャネルMOSFET5のドレイン7
が接続される接続点9からプッシュプル出力(OUT)
が取り出される。前記の付加抵抗21としてはプッシュ
プル出力回路50の出力インピーダンス(MOSFET
のオン抵抗とこの付加抵抗の和)の規格が満足されるよ
うに決定する。例えば、規格の内部インピーダンスが3
30Ω(出力電圧の低下分が出力電流が±33mAで1
0Vの場合)の場合、pチャネルMOSFET1のオン
抵抗が150Ωとすると、付加抵抗21は180Ωまで
許容できる。
導体集積回路である。プッシュプル出力回路50にレベ
ルシフト回路10および5Vのロジック回路11が接続
されている。、プッシュプル回路50を構成するpチャ
ネルMOSFET1のソース2が付加抵抗21を介して
電源の高電位側(VCC)に接続され、ドレイン3がnチ
ャネルMOFET5のドレイン7と接続し、nチャネル
MOSFET5のソース6が電源の低電位側(GND)
に接続されている。pチャネルMOSFET1のゲート
4はレベルシフト回路10と接続されている。またレベ
ルシフト回路10およびnチャネルMOSFET5のゲ
ート8はロジック回路11と接続されている。プッシュ
プル出力回路50を構成するpチャネルMOSFET1
のドレイン3とnチャネルMOSFET5のドレイン7
が接続される接続点9からプッシュプル出力(OUT)
が取り出される。前記の付加抵抗21としてはプッシュ
プル出力回路50の出力インピーダンス(MOSFET
のオン抵抗とこの付加抵抗の和)の規格が満足されるよ
うに決定する。例えば、規格の内部インピーダンスが3
30Ω(出力電圧の低下分が出力電流が±33mAで1
0Vの場合)の場合、pチャネルMOSFET1のオン
抵抗が150Ωとすると、付加抵抗21は180Ωまで
許容できる。
【0011】ノイズでロジック回路11が誤動作して、
pチャネルMOSFET1とnチャネルMOSFET5
とが同時に点弧した場合、両MOSFET1、5に貫通
電流が流れる。この貫通電流によって付加抵抗21に電
圧が発生し、この電圧により、pチャネルMOSFET
1のソース・ゲート間電圧が低下して、pチャネルMO
SFET1が瞬時にオフ状態となり、貫通電流が遮断さ
れる。また、プッシュプル出力回路50の出力部(OU
T部)に接続されている図示されていない負荷が短絡し
た場合もこの付加抵抗21により過電流が抑制され、p
チャネルMOSFET1の破壊が防止される。例えば、
前記の条件のようにpチャネルMOSFET1のオン抵
抗が150Ωで付加抵抗が180Ωの場合では、付加抵
抗21を接続することでpチャネルMOSFET1に流
れるドレイン電流は半分以下にできる。
pチャネルMOSFET1とnチャネルMOSFET5
とが同時に点弧した場合、両MOSFET1、5に貫通
電流が流れる。この貫通電流によって付加抵抗21に電
圧が発生し、この電圧により、pチャネルMOSFET
1のソース・ゲート間電圧が低下して、pチャネルMO
SFET1が瞬時にオフ状態となり、貫通電流が遮断さ
れる。また、プッシュプル出力回路50の出力部(OU
T部)に接続されている図示されていない負荷が短絡し
た場合もこの付加抵抗21により過電流が抑制され、p
チャネルMOSFET1の破壊が防止される。例えば、
前記の条件のようにpチャネルMOSFET1のオン抵
抗が150Ωで付加抵抗が180Ωの場合では、付加抵
抗21を接続することでpチャネルMOSFET1に流
れるドレイン電流は半分以下にできる。
【0012】つまり、この付加抵抗21の挿入により、
図7の遅延回路なしでもプッシュプル出力回路50自身
の継続的なアーム短絡が防止され、且つ負荷短絡時に流
れる過電流も抑制できて、MOSFETの破壊が防止で
きる。勿論、MOSFETの発生損失も抑制できる。図
2はこの発明の第2実施例のプッシュプル出力回路であ
る。図1との違いはpチャネルでなくnチャネルMOS
FET1のソース2に付加抵抗22が接続されている点
である。動作としてはpチャネルMOSFET1でなく
nチャネルMOSFET5が貫通電流を遮断する点であ
る。効果は図1の場合と同じであるので省略する。
図7の遅延回路なしでもプッシュプル出力回路50自身
の継続的なアーム短絡が防止され、且つ負荷短絡時に流
れる過電流も抑制できて、MOSFETの破壊が防止で
きる。勿論、MOSFETの発生損失も抑制できる。図
2はこの発明の第2実施例のプッシュプル出力回路であ
る。図1との違いはpチャネルでなくnチャネルMOS
FET1のソース2に付加抵抗22が接続されている点
である。動作としてはpチャネルMOSFET1でなく
nチャネルMOSFET5が貫通電流を遮断する点であ
る。効果は図1の場合と同じであるので省略する。
【0013】図3はこの発明の第3実施例のプッシュプ
ル出力回路である。このプッシュプル出力回路50では
pチャネルMOSFET1およびnチャネルMOSFE
T5の双方に付加抵抗23、24を接続し、図1および
図2よりさらに確実に貫通電流を遮断し、また負荷短絡
による過電流を防止できるようにしている。図4はこの
発明の第4実施例のプッシュプル出力回路である。図9
の回路の高電位側のnチャネルMOSFETのソースお
よび低電位側のnチャネルMOSFETのソースにそれ
ぞれ抵抗を付加している。動作および効果は前記の通り
である。勿論、片方のnチャネルMOSFETに抵抗を
接続してもよい。
ル出力回路である。このプッシュプル出力回路50では
pチャネルMOSFET1およびnチャネルMOSFE
T5の双方に付加抵抗23、24を接続し、図1および
図2よりさらに確実に貫通電流を遮断し、また負荷短絡
による過電流を防止できるようにしている。図4はこの
発明の第4実施例のプッシュプル出力回路である。図9
の回路の高電位側のnチャネルMOSFETのソースお
よび低電位側のnチャネルMOSFETのソースにそれ
ぞれ抵抗を付加している。動作および効果は前記の通り
である。勿論、片方のnチャネルMOSFETに抵抗を
接続してもよい。
【0014】尚、前記の実施例ではMOSFETのソー
ス側にのみ抵抗を接続したが、ドレイン側にも抵抗を接
続して、貫通電流や負荷短絡による過電流の抑制をさら
に効果的に行っても勿論構わない。また、MOSFET
の代わりにIGBTやバイポーラトランジスタでプッシ
ュプル出力回路を構成してもよい。
ス側にのみ抵抗を接続したが、ドレイン側にも抵抗を接
続して、貫通電流や負荷短絡による過電流の抑制をさら
に効果的に行っても勿論構わない。また、MOSFET
の代わりにIGBTやバイポーラトランジスタでプッシ
ュプル出力回路を構成してもよい。
【0015】
【発明の効果】この発明によれば、プッシュプル出力回
路を集積した半導体集積回路において、プッシュプルを
構成するMOSFETのソースに抵抗を接続すること
で、ロジック回路の誤動作による高電位側および低電位
側のMOSFETが同時にオンしても、抵抗に発生する
電圧をゲートにフィードバックすることで、瞬時にオフ
状態戻すことができて、遅延回路を設置しなくても貫通
電流の流れを遮断できる。また負荷短絡時の過電流もこ
の抵抗で抑制できる。その結果、プッシュプル出力回路
を構成するMOSFETを破壊から守ることができて、
且つ遅延回路を不要とすることで低コスト化が実現でき
る。
路を集積した半導体集積回路において、プッシュプルを
構成するMOSFETのソースに抵抗を接続すること
で、ロジック回路の誤動作による高電位側および低電位
側のMOSFETが同時にオンしても、抵抗に発生する
電圧をゲートにフィードバックすることで、瞬時にオフ
状態戻すことができて、遅延回路を設置しなくても貫通
電流の流れを遮断できる。また負荷短絡時の過電流もこ
の抵抗で抑制できる。その結果、プッシュプル出力回路
を構成するMOSFETを破壊から守ることができて、
且つ遅延回路を不要とすることで低コスト化が実現でき
る。
【図1】この発明の第1実施例のプッシュプル出力回路
図
図
【図2】この発明の第2実施例のプッシュプル出力回路
図
図
【図3】この発明の第3実施例のプッシュプル出力回路
図
図
【図4】この発明の第4実施例のプッシュプル出力回路
図
図
【図5】従来のプッシュプル出力回路図
【図6】図1のプッシュプル出力回路のゲート波形と出
力波形を示す図
力波形を示す図
【図7】従来の別のプッシュプル出力回路図
【図8】従来の別のプッシュプル出力回路の動作波形図
【図9】高電位側および低電位側のMOSFETにnチ
ャネルMOSFETを使用した場合の従来のプッシュプ
ル出力回路図
ャネルMOSFETを使用した場合の従来のプッシュプ
ル出力回路図
1 pチャネルMOSFET 2 ソース 3 ドレイン 4 ゲート 5 nチャネルMOSFET 6 ソース 7 ドレイン 8 ゲート 9 接続点 10 レベルシフト回路 11 ロジック回路 12 遅延回路 15 nチャネルMOSFET 16 ソース 17 ドレイン 18 ゲート 21 抵抗 22 抵抗 23 抵抗 24 抵抗 25 抵抗 26 抵抗 31 ツェナーダイオード 32 抵抗 41 nチャネルMOSFET 42 pチャネルMOSFET 50 プッシュプル出力回路
Claims (4)
- 【請求項1】pチャネル型MOSFETとnチャネル型
MOSFETとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のpチャネルMOSFETのソース側に所定の値
を有する抵抗を付加することを特徴とする半導体集積回
路。 - 【請求項2】pチャネル型MOSFETとnチャネル型
MOSFETとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のnチャネルMOSFETのソース側に所定の値
を有する抵抗を付加することを特徴とする半導体集積回
路。 - 【請求項3】高電位側および低電位側のMOSFETが
双方ともnチャネル型MOSFETで構成されるプッシ
ュプル出力回路を有し、プッシュプル出力回路により外
部負荷をスイッチング駆動する半導体集積回路におい
て、高電位側のnチャネル型MOSFETおよび低電位
側のnチャネル型MOSFETの双方のソース側にそれ
ぞれ所定の値を有する抵抗を付加することを特徴とする
半導体集積回路。 - 【請求項4】抵抗の所定の値がプッシュプル出力回路の
所定の出力インピーダンスを満たすことを特徴とする請
求項1、2または3記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9139596A JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9139596A JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10336006A true JPH10336006A (ja) | 1998-12-18 |
Family
ID=15248958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9139596A Pending JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10336006A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088524A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | バスファイト検出装置 |
JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
US8242976B2 (en) | 2006-11-20 | 2012-08-14 | Fuji Electric Systems Co., Ltd. | Display driving device, which performs scan driving of a display panel |
JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
-
1997
- 1997-05-29 JP JP9139596A patent/JPH10336006A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088524A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | バスファイト検出装置 |
JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
US8242976B2 (en) | 2006-11-20 | 2012-08-14 | Fuji Electric Systems Co., Ltd. | Display driving device, which performs scan driving of a display panel |
JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
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