JPH10336006A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10336006A JPH10336006A JP9139596A JP13959697A JPH10336006A JP H10336006 A JPH10336006 A JP H10336006A JP 9139596 A JP9139596 A JP 9139596A JP 13959697 A JP13959697 A JP 13959697A JP H10336006 A JPH10336006 A JP H10336006A
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Abstract
(57)【要約】
【課題】プッシュプル出力回路において、ノイズで貫通
電流が流れることを防止し、また負荷短絡で流れる過電
流を抑制する。 【解決手段】プッシュプル回路５０を構成するｐチャネ
ルＭＯＳＦＥＴ１のソース２が付加抵抗２１を介して電
源の高電位側（ＶCC）に接続され、ドレイン３がｎチャ
ネルＭＯＦＥＴ５のドレイン７と接続し、ｎチャネルＭ
ＯＳＦＥＴ５のソース６が電源の低電位側（ＧＮＤ）に
接続され、ｐチャネルＭＯＳＦＥＴ１のゲート４はレベ
ルシフト回路１０と接続され、レベルシフト回路１０お
よびｎチャネルＭＯＳＦＥＴ５のゲート８はロジック回
路１１と接続され、ｐチャネルＭＯＳＦＥＴ１のドレイ
ン３とｎチャネルＭＯＳＦＥＴ５のドレイン７が接続さ
れる接続点９からプッシュプル出力（ＯＵＴ）が取り出
される。
電流が流れることを防止し、また負荷短絡で流れる過電
流を抑制する。 【解決手段】プッシュプル回路５０を構成するｐチャネ
ルＭＯＳＦＥＴ１のソース２が付加抵抗２１を介して電
源の高電位側（ＶCC）に接続され、ドレイン３がｎチャ
ネルＭＯＦＥＴ５のドレイン７と接続し、ｎチャネルＭ
ＯＳＦＥＴ５のソース６が電源の低電位側（ＧＮＤ）に
接続され、ｐチャネルＭＯＳＦＥＴ１のゲート４はレベ
ルシフト回路１０と接続され、レベルシフト回路１０お
よびｎチャネルＭＯＳＦＥＴ５のゲート８はロジック回
路１１と接続され、ｐチャネルＭＯＳＦＥＴ１のドレイ
ン３とｎチャネルＭＯＳＦＥＴ５のドレイン７が接続さ
れる接続点９からプッシュプル出力（ＯＵＴ）が取り出
される。
Description
【０００１】
【発明の属する技術分野】この発明は、プッシュプル出
力回路を有し、プッシュプル出力でプラズマディスプレ
ーなど外部負荷をスイッチング駆動する半導体集積回路
に関する。
力回路を有し、プッシュプル出力でプラズマディスプレ
ーなど外部負荷をスイッチング駆動する半導体集積回路
に関する。
【０００２】
【従来の技術】図５に従来のプッシュプル出力回路を示
す。ｐチャネルＭＯＳＦＥＴ１のソース２が電源の高電
位側（ＶCC）に接続され、ドレイン３がｎチャネルＭＯ
ＦＥＴ５のドレイン７と接続し、ｎチャネルＭＯＳＦＥ
Ｔ５のソース６が電源の低電位側（ＧＮＤ）に接続され
ている。ｐチャネルＭＯＳＦＥＴ１のゲート４はレベル
シフト回路１０と接続されている。ｐチャネルＭＯＳＦ
ＥＴ１のドレイン３とｎチャネルＭＯＳＦＥＴ５のドレ
イン７が接続される接続点９からプッシュプル出力回路
５０の出力（ＯＵＴ）が取り出される。
す。ｐチャネルＭＯＳＦＥＴ１のソース２が電源の高電
位側（ＶCC）に接続され、ドレイン３がｎチャネルＭＯ
ＦＥＴ５のドレイン７と接続し、ｎチャネルＭＯＳＦＥ
Ｔ５のソース６が電源の低電位側（ＧＮＤ）に接続され
ている。ｐチャネルＭＯＳＦＥＴ１のゲート４はレベル
シフト回路１０と接続されている。ｐチャネルＭＯＳＦ
ＥＴ１のドレイン３とｎチャネルＭＯＳＦＥＴ５のドレ
イン７が接続される接続点９からプッシュプル出力回路
５０の出力（ＯＵＴ）が取り出される。
【０００３】図６は図１のプッシュプル出力回路５０の
ゲート波形と出力波形を示す。（ａ）はｎチャネルＭＯ
ＳＦＥＴのゲート電圧波形、（ｂ）はｐチャネルＭＯＳ
ＦＥＴのゲート電圧波形、（ｃ）は出力（ＯＵＴ）の電
圧波形を示す。ロジック回路１１から０〜５Ｖの信号が
入力されると、レベルシフト回路１０を介して、ｐチャ
ネルＭＯＳＦＥＴ１のゲート４に０〜ＶCCの電圧が印加
される。その波形が（ａ）の波形である。一方ｎチャネ
ルＭＯＳＦＥＴ５のゲート８に０〜５Ｖの電圧が印加さ
れる。その波形が（ｂ）の波形である。またプッシュプ
ル出力回路５０のＯＵＴから０〜ＶCCの電圧が出力さ
れ、その波形が（ｃ）の波形である。このようにｐチャ
ネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５とが交
互にオン・オフしてＯＵＴからＶCCと０Ｖの電圧が交互
に出力される。
ゲート波形と出力波形を示す。（ａ）はｎチャネルＭＯ
ＳＦＥＴのゲート電圧波形、（ｂ）はｐチャネルＭＯＳ
ＦＥＴのゲート電圧波形、（ｃ）は出力（ＯＵＴ）の電
圧波形を示す。ロジック回路１１から０〜５Ｖの信号が
入力されると、レベルシフト回路１０を介して、ｐチャ
ネルＭＯＳＦＥＴ１のゲート４に０〜ＶCCの電圧が印加
される。その波形が（ａ）の波形である。一方ｎチャネ
ルＭＯＳＦＥＴ５のゲート８に０〜５Ｖの電圧が印加さ
れる。その波形が（ｂ）の波形である。またプッシュプ
ル出力回路５０のＯＵＴから０〜ＶCCの電圧が出力さ
れ、その波形が（ｃ）の波形である。このようにｐチャ
ネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５とが交
互にオン・オフしてＯＵＴからＶCCと０Ｖの電圧が交互
に出力される。
【０００４】図７、図８に従来の別のプッシュプル出力
回路と波形を示す。図５、図６との違いは遅延回路１２
を設けて、ｎチャネルＭＯＳＦＥＴ１とｐチャネルＭＯ
ＳＦＥＴ５が同時に点弧しないように遅延時間（ハイイ
ンピーダンス期間）を設けたことである。図９は高電位
側および低電位側のＭＯＳＦＥＴにｎチャネルＭＯＳＦ
ＥＴを使用した場合の従来のプッシュプル出力回路を示
す。この回路はトーテムポール回路とも呼ばれているも
のでる。高電位側のｎチャネルＭＯＳＦＥＴ１５を駆動
するために、ｐチャネルＭＯＳＦＥＴ４２とｎチャネル
ＭＯＳＦＥＴ４１でレベルシフト回路が構成されてい
る。動作波形は図６または図８と同じである。ツェナー
ダイオード３１はｎチャネルＭＯＳＦＥＴ１５のゲート
保護用である。
回路と波形を示す。図５、図６との違いは遅延回路１２
を設けて、ｎチャネルＭＯＳＦＥＴ１とｐチャネルＭＯ
ＳＦＥＴ５が同時に点弧しないように遅延時間（ハイイ
ンピーダンス期間）を設けたことである。図９は高電位
側および低電位側のＭＯＳＦＥＴにｎチャネルＭＯＳＦ
ＥＴを使用した場合の従来のプッシュプル出力回路を示
す。この回路はトーテムポール回路とも呼ばれているも
のでる。高電位側のｎチャネルＭＯＳＦＥＴ１５を駆動
するために、ｐチャネルＭＯＳＦＥＴ４２とｎチャネル
ＭＯＳＦＥＴ４１でレベルシフト回路が構成されてい
る。動作波形は図６または図８と同じである。ツェナー
ダイオード３１はｎチャネルＭＯＳＦＥＴ１５のゲート
保護用である。
【０００５】
【発明が解決しようとする課題】ところで、図５の回路
ではロジック回路１１にノイズが入るとｐチャネルＭＯ
ＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５が同時に点弧し
て、過大な貫通電流が流れて、ＭＯＳＦＥＴを加熱した
り、破壊させたりする。またこれを防止するために図７
のように遅延回路１２を設けるとコストが高くなる。
ではロジック回路１１にノイズが入るとｐチャネルＭＯ
ＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５が同時に点弧し
て、過大な貫通電流が流れて、ＭＯＳＦＥＴを加熱した
り、破壊させたりする。またこれを防止するために図７
のように遅延回路１２を設けるとコストが高くなる。
【０００６】この発明の目的は、前記課題を解決して、
破壊しにくく、且つ低コストのプッシュプル出力回路を
構成する半導体集積回路を提供することにある。
破壊しにくく、且つ低コストのプッシュプル出力回路を
構成する半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳ
ＦＥＴとで構成されるプッシュプル出力回路を有し、プ
ッシュプル出力回路により外部負荷をスイッチング駆動
する半導体集積回路において、該プッシュプル出力回路
のｐチャネルＭＯＳＦＥＴのソース側に所定の値を有す
る抵抗を付加する構成とする。
めに、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳ
ＦＥＴとで構成されるプッシュプル出力回路を有し、プ
ッシュプル出力回路により外部負荷をスイッチング駆動
する半導体集積回路において、該プッシュプル出力回路
のｐチャネルＭＯＳＦＥＴのソース側に所定の値を有す
る抵抗を付加する構成とする。
【０００８】ｐチャネル型ＭＯＳＦＥＴとｎチャネル型
ＭＯＳＦＥＴとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のｎチャネルＭＯＳＦＥＴのソース側に所定の値
を有する抵抗を付加する構成としてもよい。高電位側お
よび低電位側のＭＯＳＦＥＴが双方ともｎチャネル型Ｍ
ＯＳＦＥＴで構成されるプッシュプル出力回路を有し、
プッシュプル出力回路により外部負荷をスイッチング駆
動する半導体集積回路において、高電位側のｎチャネル
型ＭＯＳＦＥＴおよび低電位側のｎチャネル型ＭＯＳＦ
ＥＴの双方のソース側にそれぞれ所定の値を有する抵抗
を付加する構成とすると効果的である。
ＭＯＳＦＥＴとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のｎチャネルＭＯＳＦＥＴのソース側に所定の値
を有する抵抗を付加する構成としてもよい。高電位側お
よび低電位側のＭＯＳＦＥＴが双方ともｎチャネル型Ｍ
ＯＳＦＥＴで構成されるプッシュプル出力回路を有し、
プッシュプル出力回路により外部負荷をスイッチング駆
動する半導体集積回路において、高電位側のｎチャネル
型ＭＯＳＦＥＴおよび低電位側のｎチャネル型ＭＯＳＦ
ＥＴの双方のソース側にそれぞれ所定の値を有する抵抗
を付加する構成とすると効果的である。
【０００９】前記の抵抗の所定の値がプッシュプル出力
回路の所定の出力インピーダンスを満たすとよい。前記
のように所定の抵抗をＭＯＳＦＥＴのソースに接続する
ことで、例え高電位側と低電位側のＭＯＳＦＥＴが同時
に点弧しても、この抵抗に発生する電圧によって、ＭＯ
ＳＦＥＴをオフさせることができて、貫通電流が長時間
流れることを防止できる。また負荷短絡が起こってもこ
の抵抗により過電流が抑制されるのでＭＯＳＦＥＴの破
壊が防止できる。
回路の所定の出力インピーダンスを満たすとよい。前記
のように所定の抵抗をＭＯＳＦＥＴのソースに接続する
ことで、例え高電位側と低電位側のＭＯＳＦＥＴが同時
に点弧しても、この抵抗に発生する電圧によって、ＭＯ
ＳＦＥＴをオフさせることができて、貫通電流が長時間
流れることを防止できる。また負荷短絡が起こってもこ
の抵抗により過電流が抑制されるのでＭＯＳＦＥＴの破
壊が防止できる。
【００１０】
【発明の実施の形態】図１はこの発明の第１実施例の半
導体集積回路である。プッシュプル出力回路５０にレベ
ルシフト回路１０および５Ｖのロジック回路１１が接続
されている。、プッシュプル回路５０を構成するｐチャ
ネルＭＯＳＦＥＴ１のソース２が付加抵抗２１を介して
電源の高電位側（ＶCC）に接続され、ドレイン３がｎチ
ャネルＭＯＦＥＴ５のドレイン７と接続し、ｎチャネル
ＭＯＳＦＥＴ５のソース６が電源の低電位側（ＧＮＤ）
に接続されている。ｐチャネルＭＯＳＦＥＴ１のゲート
４はレベルシフト回路１０と接続されている。またレベ
ルシフト回路１０およびｎチャネルＭＯＳＦＥＴ５のゲ
ート８はロジック回路１１と接続されている。プッシュ
プル出力回路５０を構成するｐチャネルＭＯＳＦＥＴ１
のドレイン３とｎチャネルＭＯＳＦＥＴ５のドレイン７
が接続される接続点９からプッシュプル出力（ＯＵＴ）
が取り出される。前記の付加抵抗２１としてはプッシュ
プル出力回路５０の出力インピーダンス（ＭＯＳＦＥＴ
のオン抵抗とこの付加抵抗の和）の規格が満足されるよ
うに決定する。例えば、規格の内部インピーダンスが３
３０Ω（出力電圧の低下分が出力電流が±３３ｍＡで１
０Ｖの場合）の場合、ｐチャネルＭＯＳＦＥＴ１のオン
抵抗が１５０Ωとすると、付加抵抗２１は１８０Ωまで
許容できる。
導体集積回路である。プッシュプル出力回路５０にレベ
ルシフト回路１０および５Ｖのロジック回路１１が接続
されている。、プッシュプル回路５０を構成するｐチャ
ネルＭＯＳＦＥＴ１のソース２が付加抵抗２１を介して
電源の高電位側（ＶCC）に接続され、ドレイン３がｎチ
ャネルＭＯＦＥＴ５のドレイン７と接続し、ｎチャネル
ＭＯＳＦＥＴ５のソース６が電源の低電位側（ＧＮＤ）
に接続されている。ｐチャネルＭＯＳＦＥＴ１のゲート
４はレベルシフト回路１０と接続されている。またレベ
ルシフト回路１０およびｎチャネルＭＯＳＦＥＴ５のゲ
ート８はロジック回路１１と接続されている。プッシュ
プル出力回路５０を構成するｐチャネルＭＯＳＦＥＴ１
のドレイン３とｎチャネルＭＯＳＦＥＴ５のドレイン７
が接続される接続点９からプッシュプル出力（ＯＵＴ）
が取り出される。前記の付加抵抗２１としてはプッシュ
プル出力回路５０の出力インピーダンス（ＭＯＳＦＥＴ
のオン抵抗とこの付加抵抗の和）の規格が満足されるよ
うに決定する。例えば、規格の内部インピーダンスが３
３０Ω（出力電圧の低下分が出力電流が±３３ｍＡで１
０Ｖの場合）の場合、ｐチャネルＭＯＳＦＥＴ１のオン
抵抗が１５０Ωとすると、付加抵抗２１は１８０Ωまで
許容できる。
【００１１】ノイズでロジック回路１１が誤動作して、
ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５
とが同時に点弧した場合、両ＭＯＳＦＥＴ１、５に貫通
電流が流れる。この貫通電流によって付加抵抗２１に電
圧が発生し、この電圧により、ｐチャネルＭＯＳＦＥＴ
１のソース・ゲート間電圧が低下して、ｐチャネルＭＯ
ＳＦＥＴ１が瞬時にオフ状態となり、貫通電流が遮断さ
れる。また、プッシュプル出力回路５０の出力部（ＯＵ
Ｔ部）に接続されている図示されていない負荷が短絡し
た場合もこの付加抵抗２１により過電流が抑制され、ｐ
チャネルＭＯＳＦＥＴ１の破壊が防止される。例えば、
前記の条件のようにｐチャネルＭＯＳＦＥＴ１のオン抵
抗が１５０Ωで付加抵抗が１８０Ωの場合では、付加抵
抗２１を接続することでｐチャネルＭＯＳＦＥＴ１に流
れるドレイン電流は半分以下にできる。
ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ５
とが同時に点弧した場合、両ＭＯＳＦＥＴ１、５に貫通
電流が流れる。この貫通電流によって付加抵抗２１に電
圧が発生し、この電圧により、ｐチャネルＭＯＳＦＥＴ
１のソース・ゲート間電圧が低下して、ｐチャネルＭＯ
ＳＦＥＴ１が瞬時にオフ状態となり、貫通電流が遮断さ
れる。また、プッシュプル出力回路５０の出力部（ＯＵ
Ｔ部）に接続されている図示されていない負荷が短絡し
た場合もこの付加抵抗２１により過電流が抑制され、ｐ
チャネルＭＯＳＦＥＴ１の破壊が防止される。例えば、
前記の条件のようにｐチャネルＭＯＳＦＥＴ１のオン抵
抗が１５０Ωで付加抵抗が１８０Ωの場合では、付加抵
抗２１を接続することでｐチャネルＭＯＳＦＥＴ１に流
れるドレイン電流は半分以下にできる。
【００１２】つまり、この付加抵抗２１の挿入により、
図７の遅延回路なしでもプッシュプル出力回路５０自身
の継続的なアーム短絡が防止され、且つ負荷短絡時に流
れる過電流も抑制できて、ＭＯＳＦＥＴの破壊が防止で
きる。勿論、ＭＯＳＦＥＴの発生損失も抑制できる。図
２はこの発明の第２実施例のプッシュプル出力回路であ
る。図１との違いはｐチャネルでなくｎチャネルＭＯＳ
ＦＥＴ１のソース２に付加抵抗２２が接続されている点
である。動作としてはｐチャネルＭＯＳＦＥＴ１でなく
ｎチャネルＭＯＳＦＥＴ５が貫通電流を遮断する点であ
る。効果は図１の場合と同じであるので省略する。
図７の遅延回路なしでもプッシュプル出力回路５０自身
の継続的なアーム短絡が防止され、且つ負荷短絡時に流
れる過電流も抑制できて、ＭＯＳＦＥＴの破壊が防止で
きる。勿論、ＭＯＳＦＥＴの発生損失も抑制できる。図
２はこの発明の第２実施例のプッシュプル出力回路であ
る。図１との違いはｐチャネルでなくｎチャネルＭＯＳ
ＦＥＴ１のソース２に付加抵抗２２が接続されている点
である。動作としてはｐチャネルＭＯＳＦＥＴ１でなく
ｎチャネルＭＯＳＦＥＴ５が貫通電流を遮断する点であ
る。効果は図１の場合と同じであるので省略する。
【００１３】図３はこの発明の第３実施例のプッシュプ
ル出力回路である。このプッシュプル出力回路５０では
ｐチャネルＭＯＳＦＥＴ１およびｎチャネルＭＯＳＦＥ
Ｔ５の双方に付加抵抗２３、２４を接続し、図１および
図２よりさらに確実に貫通電流を遮断し、また負荷短絡
による過電流を防止できるようにしている。図４はこの
発明の第４実施例のプッシュプル出力回路である。図９
の回路の高電位側のｎチャネルＭＯＳＦＥＴのソースお
よび低電位側のｎチャネルＭＯＳＦＥＴのソースにそれ
ぞれ抵抗を付加している。動作および効果は前記の通り
である。勿論、片方のｎチャネルＭＯＳＦＥＴに抵抗を
接続してもよい。
ル出力回路である。このプッシュプル出力回路５０では
ｐチャネルＭＯＳＦＥＴ１およびｎチャネルＭＯＳＦＥ
Ｔ５の双方に付加抵抗２３、２４を接続し、図１および
図２よりさらに確実に貫通電流を遮断し、また負荷短絡
による過電流を防止できるようにしている。図４はこの
発明の第４実施例のプッシュプル出力回路である。図９
の回路の高電位側のｎチャネルＭＯＳＦＥＴのソースお
よび低電位側のｎチャネルＭＯＳＦＥＴのソースにそれ
ぞれ抵抗を付加している。動作および効果は前記の通り
である。勿論、片方のｎチャネルＭＯＳＦＥＴに抵抗を
接続してもよい。
【００１４】尚、前記の実施例ではＭＯＳＦＥＴのソー
ス側にのみ抵抗を接続したが、ドレイン側にも抵抗を接
続して、貫通電流や負荷短絡による過電流の抑制をさら
に効果的に行っても勿論構わない。また、ＭＯＳＦＥＴ
の代わりにＩＧＢＴやバイポーラトランジスタでプッシ
ュプル出力回路を構成してもよい。
ス側にのみ抵抗を接続したが、ドレイン側にも抵抗を接
続して、貫通電流や負荷短絡による過電流の抑制をさら
に効果的に行っても勿論構わない。また、ＭＯＳＦＥＴ
の代わりにＩＧＢＴやバイポーラトランジスタでプッシ
ュプル出力回路を構成してもよい。
【００１５】
【発明の効果】この発明によれば、プッシュプル出力回
路を集積した半導体集積回路において、プッシュプルを
構成するＭＯＳＦＥＴのソースに抵抗を接続すること
で、ロジック回路の誤動作による高電位側および低電位
側のＭＯＳＦＥＴが同時にオンしても、抵抗に発生する
電圧をゲートにフィードバックすることで、瞬時にオフ
状態戻すことができて、遅延回路を設置しなくても貫通
電流の流れを遮断できる。また負荷短絡時の過電流もこ
の抵抗で抑制できる。その結果、プッシュプル出力回路
を構成するＭＯＳＦＥＴを破壊から守ることができて、
且つ遅延回路を不要とすることで低コスト化が実現でき
る。
路を集積した半導体集積回路において、プッシュプルを
構成するＭＯＳＦＥＴのソースに抵抗を接続すること
で、ロジック回路の誤動作による高電位側および低電位
側のＭＯＳＦＥＴが同時にオンしても、抵抗に発生する
電圧をゲートにフィードバックすることで、瞬時にオフ
状態戻すことができて、遅延回路を設置しなくても貫通
電流の流れを遮断できる。また負荷短絡時の過電流もこ
の抵抗で抑制できる。その結果、プッシュプル出力回路
を構成するＭＯＳＦＥＴを破壊から守ることができて、
且つ遅延回路を不要とすることで低コスト化が実現でき
る。
【図１】この発明の第１実施例のプッシュプル出力回路
図
図
【図２】この発明の第２実施例のプッシュプル出力回路
図
図
【図３】この発明の第３実施例のプッシュプル出力回路
図
図
【図４】この発明の第４実施例のプッシュプル出力回路
図
図
【図５】従来のプッシュプル出力回路図
【図６】図１のプッシュプル出力回路のゲート波形と出
力波形を示す図
力波形を示す図
【図７】従来の別のプッシュプル出力回路図
【図８】従来の別のプッシュプル出力回路の動作波形図
【図９】高電位側および低電位側のＭＯＳＦＥＴにｎチ
ャネルＭＯＳＦＥＴを使用した場合の従来のプッシュプ
ル出力回路図
ャネルＭＯＳＦＥＴを使用した場合の従来のプッシュプ
ル出力回路図
１ ｐチャネルＭＯＳＦＥＴ ２ ソース ３ ドレイン ４ ゲート ５ ｎチャネルＭＯＳＦＥＴ ６ ソース ７ ドレイン ８ ゲート ９ 接続点 １０ レベルシフト回路 １１ ロジック回路 １２ 遅延回路 １５ ｎチャネルＭＯＳＦＥＴ １６ ソース １７ ドレイン １８ ゲート ２１ 抵抗 ２２ 抵抗 ２３ 抵抗 ２４ 抵抗 ２５ 抵抗 ２６ 抵抗 ３１ ツェナーダイオード ３２ 抵抗 ４１ ｎチャネルＭＯＳＦＥＴ ４２ ｐチャネルＭＯＳＦＥＴ ５０ プッシュプル出力回路
Claims (4)
- 【請求項１】ｐチャネル型ＭＯＳＦＥＴとｎチャネル型
ＭＯＳＦＥＴとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のｐチャネルＭＯＳＦＥＴのソース側に所定の値
を有する抵抗を付加することを特徴とする半導体集積回
路。 - 【請求項２】ｐチャネル型ＭＯＳＦＥＴとｎチャネル型
ＭＯＳＦＥＴとで構成されるプッシュプル出力回路を有
し、プッシュプル出力回路により外部負荷をスイッチン
グ駆動する半導体集積回路において、該プッシュプル出
力回路のｎチャネルＭＯＳＦＥＴのソース側に所定の値
を有する抵抗を付加することを特徴とする半導体集積回
路。 - 【請求項３】高電位側および低電位側のＭＯＳＦＥＴが
双方ともｎチャネル型ＭＯＳＦＥＴで構成されるプッシ
ュプル出力回路を有し、プッシュプル出力回路により外
部負荷をスイッチング駆動する半導体集積回路におい
て、高電位側のｎチャネル型ＭＯＳＦＥＴおよび低電位
側のｎチャネル型ＭＯＳＦＥＴの双方のソース側にそれ
ぞれ所定の値を有する抵抗を付加することを特徴とする
半導体集積回路。 - 【請求項４】抵抗の所定の値がプッシュプル出力回路の
所定の出力インピーダンスを満たすことを特徴とする請
求項１、２または３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139596A JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9139596A JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336006A true JPH10336006A (ja) | 1998-12-18 |
Family
ID=15248958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9139596A Pending JPH10336006A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10336006A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088524A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | バスファイト検出装置 |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
| US8242976B2 (en) | 2006-11-20 | 2012-08-14 | Fuji Electric Systems Co., Ltd. | Display driving device, which performs scan driving of a display panel |
| JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
-
1997
- 1997-05-29 JP JP9139596A patent/JPH10336006A/ja active Pending
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