JPH1032582A - セル交換機用回線対応部 - Google Patents
セル交換機用回線対応部Info
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- JPH1032582A JPH1032582A JP18631096A JP18631096A JPH1032582A JP H1032582 A JPH1032582 A JP H1032582A JP 18631096 A JP18631096 A JP 18631096A JP 18631096 A JP18631096 A JP 18631096A JP H1032582 A JPH1032582 A JP H1032582A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5639—Tariffs or charging
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 シェーピングのためのバッファの容量の適正
化を可能とし、廃棄セルに対する課金を防止し、回線速
度に一致したフルレートの設定を可能とする。 【解決手段】 ＡＴＭスイッチ１０の側でなく回線対応
部１４にシェーパ回路１８を設ける。課金処理部２０は
シェーパ回路１８の出力側に設ける。シェーパ回路１８
は、Ｍ，Ｎを整数とするとき、Ｎ個のセルスロットに対
してＭ個のセルを時間的に均一に出力するように構成さ
れる。
化を可能とし、廃棄セルに対する課金を防止し、回線速
度に一致したフルレートの設定を可能とする。 【解決手段】 ＡＴＭスイッチ１０の側でなく回線対応
部１４にシェーパ回路１８を設ける。課金処理部２０は
シェーパ回路１８の出力側に設ける。シェーパ回路１８
は、Ｍ，Ｎを整数とするとき、Ｎ個のセルスロットに対
してＭ個のセルを時間的に均一に出力するように構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、高速回線と低速回
線を混載して収容しセルベースで交換を行なうＡＴＭ
（Asynchronous Transfer Mode）交換機において、ＡＴ
Ｍスイッチ部と交換機が収容する各回線との間のインタ
ーフェースを司どる回線対応部の構成に関する。
線を混載して収容しセルベースで交換を行なうＡＴＭ
（Asynchronous Transfer Mode）交換機において、ＡＴ
Ｍスイッチ部と交換機が収容する各回線との間のインタ
ーフェースを司どる回線対応部の構成に関する。
【０００２】
【従来の技術】４５Ｍ，１５５Ｍ等の高速回線と６Ｍ，
１．５Ｍ等の低速回線を混載収容するＡＴＭ交換機で
は、ＡＴＭスイッチ部からのセルのトラヒックの変動が
著しいので、トラヒックを均一にして各回線へ供給する
ためのシェーパ回路を設ける必要がある。
１．５Ｍ等の低速回線を混載収容するＡＴＭ交換機で
は、ＡＴＭスイッチ部からのセルのトラヒックの変動が
著しいので、トラヒックを均一にして各回線へ供給する
ためのシェーパ回路を設ける必要がある。
【０００３】シェーパ回路はその入力側にセルを蓄積す
るセルバッファを持ち、到着したセルをセルバッファに
一時的に格納し、一定速度で読み出して出力することに
よって、セルのトラヒックを均一にするものである。シ
ェーパ回路では、シェーパ回路に入力するセルハイウェ
イの速度とシェーパ回路から出力するセルの速度（回線
速度）に大きな差がある（回線速度が低い）場合はセル
ロスレート（ＣＬＲ）を小さくする為にセルバッファに
蓄積できるセル容量を大きくしなければならないことが
トラヒック理論の観点から判明している。
るセルバッファを持ち、到着したセルをセルバッファに
一時的に格納し、一定速度で読み出して出力することに
よって、セルのトラヒックを均一にするものである。シ
ェーパ回路では、シェーパ回路に入力するセルハイウェ
イの速度とシェーパ回路から出力するセルの速度（回線
速度）に大きな差がある（回線速度が低い）場合はセル
ロスレート（ＣＬＲ）を小さくする為にセルバッファに
蓄積できるセル容量を大きくしなければならないことが
トラヒック理論の観点から判明している。
【０００４】従来は、ＡＴＭスイッチ部にシェーパ回路
を置いていたが、この場合、多種の回線速度系に対応で
きるようにする為、低速回線に適した容量のセルバッフ
ァを各回線のために持たせる必要があった。従って高速
回線にとってはこのセル容量は冗長であり、ＡＴＭ交換
機のコストアップを招くことになる。ＡＴＭ交換におけ
る課金は、一般に加入者回線に送信したセル量で行う。
一方、シェーパ回路では入力セルがバースト的に入力さ
れた場合セルロスが発生することがあるので廃棄したセ
ルが課金されることを防ぐ必要がある。
を置いていたが、この場合、多種の回線速度系に対応で
きるようにする為、低速回線に適した容量のセルバッフ
ァを各回線のために持たせる必要があった。従って高速
回線にとってはこのセル容量は冗長であり、ＡＴＭ交換
機のコストアップを招くことになる。ＡＴＭ交換におけ
る課金は、一般に加入者回線に送信したセル量で行う。
一方、シェーパ回路では入力セルがバースト的に入力さ
れた場合セルロスが発生することがあるので廃棄したセ
ルが課金されることを防ぐ必要がある。
【０００５】従来のシェーパ回路では、入力側のセルハ
イウェイの速度を指定された出力セル速度で割った値を
Ｎとするとき、Ｎ個のセルスロットごとにセルを読み出
して出力する構成がとられていた。Ｎは整数に限らず固
定小数点の実数とすることも可能である。シェーパ回路
については、回線速度に完全に一致した速度（フルレー
ト）でセルを出力することによって、シェーパ回路にお
けるセルの廃棄を可能な限り少なくすることが要請され
ることがある。この場合に、上記のＮはシステム側のセ
ルハイウェイの速度を回線速度で割った値に設定され
る。この値は例えば３／７の様に必ずしも有限桁の固定
小数点表示で表わされるとは限らず、その場合に上記の
様な従来のシェーパ回路では正確にフルレートでの出力
ができない。
イウェイの速度を指定された出力セル速度で割った値を
Ｎとするとき、Ｎ個のセルスロットごとにセルを読み出
して出力する構成がとられていた。Ｎは整数に限らず固
定小数点の実数とすることも可能である。シェーパ回路
については、回線速度に完全に一致した速度（フルレー
ト）でセルを出力することによって、シェーパ回路にお
けるセルの廃棄を可能な限り少なくすることが要請され
ることがある。この場合に、上記のＮはシステム側のセ
ルハイウェイの速度を回線速度で割った値に設定され
る。この値は例えば３／７の様に必ずしも有限桁の固定
小数点表示で表わされるとは限らず、その場合に上記の
様な従来のシェーパ回路では正確にフルレートでの出力
ができない。
【０００６】ＡＴＭ交換機システムから回線側に送出さ
れるセルについて、ＡＴＭ交換機内のセルフォーマット
に従うセルに含まれるデータを回線上のセルのフォーマ
ットにマッピングするためのフォーマット変換用バッフ
ァが設けられる。そして、システム側のクロックに回線
側のクロックを同期させるため、ＰＬＯ（位相同期発振
器）が使用される。しかし、システムの保守等により系
の切り換えが行われた時、一時的にＰＬＯが非同期にな
る状態が発生する。その間、仮にシステム側の速度が速
く、回線側が遅い場合、セルバッファの許容を超えるセ
ルが送信される可能性がある。その為に通常運用時に使
用する以上のバッファ容量を設置する必要があった。
れるセルについて、ＡＴＭ交換機内のセルフォーマット
に従うセルに含まれるデータを回線上のセルのフォーマ
ットにマッピングするためのフォーマット変換用バッフ
ァが設けられる。そして、システム側のクロックに回線
側のクロックを同期させるため、ＰＬＯ（位相同期発振
器）が使用される。しかし、システムの保守等により系
の切り換えが行われた時、一時的にＰＬＯが非同期にな
る状態が発生する。その間、仮にシステム側の速度が速
く、回線側が遅い場合、セルバッファの許容を超えるセ
ルが送信される可能性がある。その為に通常運用時に使
用する以上のバッファ容量を設置する必要があった。
【０００７】従来では汎用の測定器等を使用し、出力さ
れるセルデータやセルスロットなどをトレースして人間
が確認する方法を採っていた為、実運用下の速度やセル
量を対象にした試験を行うには限界がある。また、必要
な測定器を揃える為にコストアップにつながっていた。
れるセルデータやセルスロットなどをトレースして人間
が確認する方法を採っていた為、実運用下の速度やセル
量を対象にした試験を行うには限界がある。また、必要
な測定器を揃える為にコストアップにつながっていた。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、上記の問題を解決したＡＴＭ交換機用の回線対応
部の構成を提案することにある。
的は、上記の問題を解決したＡＴＭ交換機用の回線対応
部の構成を提案することにある。
【０００９】
【課題を解決するための手段】本発明によれば、セルベ
ースで交換を行なうセル交換部と所定の回線速度を有す
る通信回線との間のインターフェースを司どる回線対応
部であって、セル交換部からのセルを一時的に格納する
受信バッファと、受信バッファに格納されたセルを指定
されたセル速度で読み出して出力するシェーパ回路と、
シェーパ回路から出力されるセル内のデータを通信回線
上のセルフォーマットにマッピングするフォーマット変
換回路とを具備するセル交換機用回線対応部が提供され
る。
ースで交換を行なうセル交換部と所定の回線速度を有す
る通信回線との間のインターフェースを司どる回線対応
部であって、セル交換部からのセルを一時的に格納する
受信バッファと、受信バッファに格納されたセルを指定
されたセル速度で読み出して出力するシェーパ回路と、
シェーパ回路から出力されるセル内のデータを通信回線
上のセルフォーマットにマッピングするフォーマット変
換回路とを具備するセル交換機用回線対応部が提供され
る。
【００１０】シェーパ回路を、ＡＴＭスイッチ部でなく
回線対応部に設けることにより、回線速度に応じたセル
容量を有する受信バッファを設けることができる。回線
対応部は、シェーパ回路から出力されるセルを計数して
課金処理を行なう課金処理部をさらに具備することが好
適である。シェーパ回路から出力されるセルについて課
金処理を行なうことにより、廃棄セルに対する課金を防
止することができる。
回線対応部に設けることにより、回線速度に応じたセル
容量を有する受信バッファを設けることができる。回線
対応部は、シェーパ回路から出力されるセルを計数して
課金処理を行なう課金処理部をさらに具備することが好
適である。シェーパ回路から出力されるセルについて課
金処理を行なうことにより、廃棄セルに対する課金を防
止することができる。
【００１１】シェーパ回路は、Ｍ，Ｎを整数とすると
き、Ｎ個のセルスロットに対してＭ個のセルを時間的に
均一に出力することが好適である。Ｍ／Ｎをセルスロッ
トの速度に対する回線速度の比とすることにより、フル
レートの設定が可能になる。フォーマット変換回路はマ
ッピングのためにセルを一時的に格納するフォーマット
変換用送信バッファを含み、フォーマット変換用送信バ
ッファは所定の数以上のセルを蓄積したときシェーパ回
路へビジー信号を送出し、シェーパ回路はビジー信号に
応じてセルの送出を停止することが好適である。
き、Ｎ個のセルスロットに対してＭ個のセルを時間的に
均一に出力することが好適である。Ｍ／Ｎをセルスロッ
トの速度に対する回線速度の比とすることにより、フル
レートの設定が可能になる。フォーマット変換回路はマ
ッピングのためにセルを一時的に格納するフォーマット
変換用送信バッファを含み、フォーマット変換用送信バ
ッファは所定の数以上のセルを蓄積したときシェーパ回
路へビジー信号を送出し、シェーパ回路はビジー信号に
応じてセルの送出を停止することが好適である。
【００１２】回線対応部は、受信バッファへの入力ライ
ンをセル交換部とテスト用セルジェネレータとの間で切
り換えるセレクタと、所定時間内においてシェーパ回路
から出力されるセルを計数する第１のカウンタと所定時
間内のセルスロットを計数する第２のカウンタとをさら
に具備することが好適である。回線対応部は、受信バッ
ファへの入力ラインをセル交換部とテスト用セルジェネ
レータの出力との間で切り換えるセレクタと、Ｎ／Ｍの
小数点以下を切りすてて整数化したものをＹとすると
き、シェーパ回路からＹ個のセルスロットの間隔で出力
されるセルを計数する第１のカウンタと、シェーパ回路
からＹ＋１個のセルスロットの間隔で出力されるセルを
計数する第２のカウンタとをさらに具備することもまた
好適である。
ンをセル交換部とテスト用セルジェネレータとの間で切
り換えるセレクタと、所定時間内においてシェーパ回路
から出力されるセルを計数する第１のカウンタと所定時
間内のセルスロットを計数する第２のカウンタとをさら
に具備することが好適である。回線対応部は、受信バッ
ファへの入力ラインをセル交換部とテスト用セルジェネ
レータの出力との間で切り換えるセレクタと、Ｎ／Ｍの
小数点以下を切りすてて整数化したものをＹとすると
き、シェーパ回路からＹ個のセルスロットの間隔で出力
されるセルを計数する第１のカウンタと、シェーパ回路
からＹ＋１個のセルスロットの間隔で出力されるセルを
計数する第２のカウンタとをさらに具備することもまた
好適である。
【００１３】上記のカウンタを備えることにより、実運
用下の速度におけるシェーパ回路の動作試験が可能とな
る。
用下の速度におけるシェーパ回路の動作試験が可能とな
る。
【００１４】
【発明の実施の形態】図１は、本発明の一実施例に係
り、６Ｍの低速回線から１５５Ｍの高速回線までを収容
可能なＡＴＭスイッチ部１０と回線１２とのインターフ
ェースを司どる回線対応部１４の概略構成を示す。図
中、太線は速度１５５．５２MbpsでＡＴＭセルを転送す
るセルハイウェイを示し、細線はシステム側に同期した
６．１４４Mbpsの回線及び動作クロックを示し、破線は
回線側に同期した速度６．１４４Mbpsの回線を示し、２
点鎖線はその他の信号ラインを示す。
り、６Ｍの低速回線から１５５Ｍの高速回線までを収容
可能なＡＴＭスイッチ部１０と回線１２とのインターフ
ェースを司どる回線対応部１４の概略構成を示す。図
中、太線は速度１５５．５２MbpsでＡＴＭセルを転送す
るセルハイウェイを示し、細線はシステム側に同期した
６．１４４Mbpsの回線及び動作クロックを示し、破線は
回線側に同期した速度６．１４４Mbpsの回線を示し、２
点鎖線はその他の信号ラインを示す。
【００１５】受信バッファ１６はＡＴＭスイッチ部１０
からのセルを一時的に格納する。シェーパ回路１８は受
信バッファ１６に格納されたセルを指定された速度で読
み出して出力する。課金処理部２０はシェーパ回路１８
から出力されるセルを計数して課金処理を行なう。送信
フォーマット変換用バッファ２２は課金処理部２０から
のセルを一時的に格納し、５４オクテット／セルのシス
テム内セルフォーマットから５３オクテット／セルの回
線上のセルフォーマットに変換して回線側１２へ出力す
る。受信フォーマット変換部２４は回線側１２からのセ
ルについて回線上のセルフォーマットからシステム内セ
ルフォーマットに変換し、１５５．５２Mbpsのセルハイ
ウェイに乗せて出力する。送信バッファ２６は受信フォ
ーマット変換部２４からのセルを一時的に格納し、ＡＴ
Ｍスイッチ部１０へ出力する。位相同期発振器２８はシ
ステム側のクロックに同期した６Ｍ回線用クロックを生
成し、送信フォーマット変換用バッファ２２へ供給す
る。
からのセルを一時的に格納する。シェーパ回路１８は受
信バッファ１６に格納されたセルを指定された速度で読
み出して出力する。課金処理部２０はシェーパ回路１８
から出力されるセルを計数して課金処理を行なう。送信
フォーマット変換用バッファ２２は課金処理部２０から
のセルを一時的に格納し、５４オクテット／セルのシス
テム内セルフォーマットから５３オクテット／セルの回
線上のセルフォーマットに変換して回線側１２へ出力す
る。受信フォーマット変換部２４は回線側１２からのセ
ルについて回線上のセルフォーマットからシステム内セ
ルフォーマットに変換し、１５５．５２Mbpsのセルハイ
ウェイに乗せて出力する。送信バッファ２６は受信フォ
ーマット変換部２４からのセルを一時的に格納し、ＡＴ
Ｍスイッチ部１０へ出力する。位相同期発振器２８はシ
ステム側のクロックに同期した６Ｍ回線用クロックを生
成し、送信フォーマット変換用バッファ２２へ供給す
る。
【００１６】回線対応部は収容される回線の速度に応じ
て選択されて使用される。言い換えれば、個々の回線対
応部に接続される回線の速度は予め決まっている。本発
明では、シェーパ回路はＡＴＭスイッチ部１０ではなく
回線対応部１４に設けられるので、それに接続される予
定の回線の速度に応じた適切なセル容量を受信バッファ
１６に持たせることができる。
て選択されて使用される。言い換えれば、個々の回線対
応部に接続される回線の速度は予め決まっている。本発
明では、シェーパ回路はＡＴＭスイッチ部１０ではなく
回線対応部１４に設けられるので、それに接続される予
定の回線の速度に応じた適切なセル容量を受信バッファ
１６に持たせることができる。
【００１７】ＡＴＭスイッチ部１０からセルがバースト
的に入力されるとき、受信バッファ１６があふれセルの
廃棄が発生する。本発明の回線対応部１４においては、
課金処理部２０はシェーパ回路１８の出力側に設けられ
ているので、廃棄したセルに対して課金される恐れはな
い。一方、課金処理部２０の下流側ではセル廃棄の発生
は許されない。しかし、前述したように、システムの保
守等により系の切り換えが行なわれたとき、ＰＬＯ２８
が非同期になって送信フォーマット変換用バッファ２２
があふれてセル廃棄が生じる恐れがある。そこで本発明
の回線対応部１４では、送信フォーマット変換用バッフ
ァ２２に蓄積されたセルの量が所定の閾値を超えるとビ
ジー信号が出力され、それによってシェーパ回路１８か
らのセルの出力が停止される。蓄積セル量については、
バッファ２２へのセルの書き込みと読み出しをそれぞれ
カウントし、両者の差分から決定される。
的に入力されるとき、受信バッファ１６があふれセルの
廃棄が発生する。本発明の回線対応部１４においては、
課金処理部２０はシェーパ回路１８の出力側に設けられ
ているので、廃棄したセルに対して課金される恐れはな
い。一方、課金処理部２０の下流側ではセル廃棄の発生
は許されない。しかし、前述したように、システムの保
守等により系の切り換えが行なわれたとき、ＰＬＯ２８
が非同期になって送信フォーマット変換用バッファ２２
があふれてセル廃棄が生じる恐れがある。そこで本発明
の回線対応部１４では、送信フォーマット変換用バッフ
ァ２２に蓄積されたセルの量が所定の閾値を超えるとビ
ジー信号が出力され、それによってシェーパ回路１８か
らのセルの出力が停止される。蓄積セル量については、
バッファ２２へのセルの書き込みと読み出しをそれぞれ
カウントし、両者の差分から決定される。
【００１８】図２はシェーパ回路１８の詳細な構成の一
例を示す。本発明のシェーパ回路１８は、Ｍ，Ｎを整数
として、Ｎ個のセルスロットに対してＭ個のセルを均一
に出力するものである。なお、Ｍ≧Ｎであるときは毎ス
ロットごとにセルが出力される。Ｍが０であればセルの
出力は停止される。図２において、Ｍ，Ｎ設定回路３０
は指定されたセル速度からＭ，Ｎを決定し、出力する。
フルレートの指定があればフルレート出力のためのＭ，
Ｎの値を決定し、出力する。Ｍ，Ｎの決定方法について
は後述する。また、Ｍ，Ｎの値を外部から直接入力して
設定するようにしても良い。
例を示す。本発明のシェーパ回路１８は、Ｍ，Ｎを整数
として、Ｎ個のセルスロットに対してＭ個のセルを均一
に出力するものである。なお、Ｍ≧Ｎであるときは毎ス
ロットごとにセルが出力される。Ｍが０であればセルの
出力は停止される。図２において、Ｍ，Ｎ設定回路３０
は指定されたセル速度からＭ，Ｎを決定し、出力する。
フルレートの指定があればフルレート出力のためのＭ，
Ｎの値を決定し、出力する。Ｍ，Ｎの決定方法について
は後述する。また、Ｍ，Ｎの値を外部から直接入力して
設定するようにしても良い。
【００１９】加算器３２はフリップフロップ３４にラッ
チされている値にＭ値を加算し、フリップフロップ３４
はセルスロットの先頭のタイミングを示すセルフレーム
パルス（ＣＦＰ）に同期して加算器３２の出力をラッチ
する。従って、フリップフロップ３４にラッチされる値
は、リセットされるまではセルスロットごとにＭずつ加
算される。加算器３６はフリップフロップ３４にラッチ
されている値に、前回にＮを減算した残り（後述）を加
算する。比較器３８は加算器３６の出力とＮ値を比較
し、加算器３６の出力がＮ以上であればセル出力信号を
出力し、同時にフリップフロップ３４がリセットされ
る。減算器４０は加算器３６の出力からＮを減算し、そ
の結果はセル読出信号の出力と同時にフリップフロップ
４２にラッチされて、前述したように、加算器３６へ供
給をされる。すなわち、加算器３２、フリップフロップ
３４、加算器３６、減算器４０及びフリップフロップ４
２で構成される回路を加算器３６の出力を出力とする１
つのカウンタと考えれば、このカウンタの出力はセルス
ロットごとにＭずつ増え、Ｎ以上になったらセルが出力
されると同時にＮだけ減らされる。
チされている値にＭ値を加算し、フリップフロップ３４
はセルスロットの先頭のタイミングを示すセルフレーム
パルス（ＣＦＰ）に同期して加算器３２の出力をラッチ
する。従って、フリップフロップ３４にラッチされる値
は、リセットされるまではセルスロットごとにＭずつ加
算される。加算器３６はフリップフロップ３４にラッチ
されている値に、前回にＮを減算した残り（後述）を加
算する。比較器３８は加算器３６の出力とＮ値を比較
し、加算器３６の出力がＮ以上であればセル出力信号を
出力し、同時にフリップフロップ３４がリセットされ
る。減算器４０は加算器３６の出力からＮを減算し、そ
の結果はセル読出信号の出力と同時にフリップフロップ
４２にラッチされて、前述したように、加算器３６へ供
給をされる。すなわち、加算器３２、フリップフロップ
３４、加算器３６、減算器４０及びフリップフロップ４
２で構成される回路を加算器３６の出力を出力とする１
つのカウンタと考えれば、このカウンタの出力はセルス
ロットごとにＭずつ増え、Ｎ以上になったらセルが出力
されると同時にＮだけ減らされる。
【００２０】図３はＭ＝２，Ｎ＝５の場合のシェーパ回
路１８の動作を説明する図である。図３において、カウ
ンタの初期値は０であり、セルスロットごとにＭ＝２ず
つ加算される。３番目のセルスロットでＮ以上の６にな
るのでセルが出力されると同時にＮ＝５が差し引かれて
１になる。５番目のセルスロットでカウンタ値が５にな
るのでセルが出力される。この様にしてＮ個のセルスロ
ットに対してＭ個のセルが時間的に均一に出力される。
路１８の動作を説明する図である。図３において、カウ
ンタの初期値は０であり、セルスロットごとにＭ＝２ず
つ加算される。３番目のセルスロットでＮ以上の６にな
るのでセルが出力されると同時にＮ＝５が差し引かれて
１になる。５番目のセルスロットでカウンタ値が５にな
るのでセルが出力される。この様にしてＮ個のセルスロ
ットに対してＭ個のセルが時間的に均一に出力される。
【００２１】次に、フルレートの出力が指定されるとき
のＭ，Ｎの値の決定について説明する。システム側のセ
ルが５４オクテット／セルで構成され、システム側のセ
ルハイウェイのビット速度は１５５Ｍの高速回線を収容
するために１５５．５２Mbpsであるとする。また、回線
側のセルは５３オクテット／セルで構成され、ビット速
度は６．１４４Mbpsであるとする。このときＭとＮの比
は
のＭ，Ｎの値の決定について説明する。システム側のセ
ルが５４オクテット／セルで構成され、システム側のセ
ルハイウェイのビット速度は１５５Ｍの高速回線を収容
するために１５５．５２Mbpsであるとする。また、回線
側のセルは５３オクテット／セルで構成され、ビット速
度は６．１４４Mbpsであるとする。このときＭとＮの比
は
【００２２】
【数１】
【００２３】と表わすことができる。従ってＮ＝１５２
６４００００（bps ），Ｍ＝６１４４０００（bps ）と
すればフルレートで出力することができる。６．１４４
Mbps以外の回線速度についても回線速度が１bps の整数
倍である限り、Ｎは１５２６４００００に固定し、bps
を単位とする回線速度の値をそのままＭの値として使用
すればフルレートで出力することができる。１５２６４
００００を１６進表示で表わすとＨ‘９１９１Ａ００で
あるから、カウンタのビット幅は２８ビット必要であ
る。
６４００００（bps ），Ｍ＝６１４４０００（bps ）と
すればフルレートで出力することができる。６．１４４
Mbps以外の回線速度についても回線速度が１bps の整数
倍である限り、Ｎは１５２６４００００に固定し、bps
を単位とする回線速度の値をそのままＭの値として使用
すればフルレートで出力することができる。１５２６４
００００を１６進表示で表わすとＨ‘９１９１Ａ００で
あるから、カウンタのビット幅は２８ビット必要であ
る。
【００２４】図２に示されるように、シェーパ回路の出
力セル速度は通常、セル／秒を単位として設定される。
このような設定で必ずしもフルレートの設定ができると
は限らない。その理由は、１セルは５３×８＝４２４ビ
ットに相当するが、回線速度は４２４bps の倍数になる
とは限らないからである。そこで、図２のＭ，Ｎ設定回
路３０にはフルレート指定の入力が設けられている。そ
の代わりとして、セル／秒により指定された値がフルレ
ートの速度を超えていたらフルレートの設定として取り
扱うようにすればフルレート指定の入力は不要となる。
力セル速度は通常、セル／秒を単位として設定される。
このような設定で必ずしもフルレートの設定ができると
は限らない。その理由は、１セルは５３×８＝４２４ビ
ットに相当するが、回線速度は４２４bps の倍数になる
とは限らないからである。そこで、図２のＭ，Ｎ設定回
路３０にはフルレート指定の入力が設けられている。そ
の代わりとして、セル／秒により指定された値がフルレ
ートの速度を超えていたらフルレートの設定として取り
扱うようにすればフルレート指定の入力は不要となる。
【００２５】図４はシェーパ回路１８の動作の正常性の
試験を行なうために回線対応部１４内に設けられる装置
の構成を示す。セルジェネレータ４４は設定された種々
の速度条件のセルを発生する。セルジェネレータ４４は
回線対応部１４に組み込まず、試験時のみに接続するよ
うにしても良い。セレクタ４６はシェーパ１８への入力
としてＡＴＭスイッチ部からのセルハイウェイとセルジ
ェネレータ４４からのセルハイウェイのいずれか一方を
選択する。ＡＮＤ回路４８はシェーパ回路１８の出力側
ハイウェイに含まれるセルイネーブル（ＣＥＮ）信号及
びセルフレームパルス（ＣＦＰ）の論理積をとって出力
し、カウンタ５０はタイマ５２で指定された期間内にお
いてＡＮＤ回路４８が出力するパルスを計数する。カウ
ンタ５４はタイマ５２で指定された期間内においてＣＦ
Ｐをカウントする。カウンタ５０，５４のカウント値は
適当な表示手段により表示される。
試験を行なうために回線対応部１４内に設けられる装置
の構成を示す。セルジェネレータ４４は設定された種々
の速度条件のセルを発生する。セルジェネレータ４４は
回線対応部１４に組み込まず、試験時のみに接続するよ
うにしても良い。セレクタ４６はシェーパ１８への入力
としてＡＴＭスイッチ部からのセルハイウェイとセルジ
ェネレータ４４からのセルハイウェイのいずれか一方を
選択する。ＡＮＤ回路４８はシェーパ回路１８の出力側
ハイウェイに含まれるセルイネーブル（ＣＥＮ）信号及
びセルフレームパルス（ＣＦＰ）の論理積をとって出力
し、カウンタ５０はタイマ５２で指定された期間内にお
いてＡＮＤ回路４８が出力するパルスを計数する。カウ
ンタ５４はタイマ５２で指定された期間内においてＣＦ
Ｐをカウントする。カウンタ５０，５４のカウント値は
適当な表示手段により表示される。
【００２６】図５に示すように、ＣＦＰは各セルスロッ
トの先頭のタイミングを示し、ＣＥＮはセルスロット中
に有効なセルが入っているか空きセルであるかを示す。
従って、カウンタ５４の値Ｂはタイマ５２で指定された
期間におけるセルスロット数を示し、カウンタ５０の値
Ａはその期間内にシェーパ１８から出力された有効なセ
ルの数を示す。種々の測定時間についてカウンタ５０，
５４の計数値Ａ，Ｂを読み、Ａ／ＢがＭ／Ｎに一致する
ことを確認する。
トの先頭のタイミングを示し、ＣＥＮはセルスロット中
に有効なセルが入っているか空きセルであるかを示す。
従って、カウンタ５４の値Ｂはタイマ５２で指定された
期間におけるセルスロット数を示し、カウンタ５０の値
Ａはその期間内にシェーパ１８から出力された有効なセ
ルの数を示す。種々の測定時間についてカウンタ５０，
５４の計数値Ａ，Ｂを読み、Ａ／ＢがＭ／Ｎに一致する
ことを確認する。
【００２７】図６はシェーパ回路１８の動作の正常性の
試験のための装置の他の例の構成を示す。図６では、図
４のセルジェネレータ４４、セレクタ４６、受信バッフ
ァ１６、シェーパ回路１８は省略されている。Ｎ／Ｍの
小数点以下を切りすてて整数化したものをＹとすると
き、シェーパ回路が正常に動作していてＮ個のセルスロ
ットに対してＭ個の有効セルを時間的に均一に出力して
いれば、Ｙ個のセルスロットごとに１個の有効セルを出
力するパターンとＹ＋１個のセルスロットごとに１個の
セルスロットを出力するパターンのみがシェーパ回路か
ら出力される。Ｎ個のセルスロットに対して前者のパタ
ーンが出力される個数をＣ、後者のパターンが出力され
る個数をＤとすると、 Ｃ＝Ｍ−Ｚ Ｄ＝Ｚ ただしＺ＝〔（Ｎ／Ｍ）−Ｙ〕×Ｍ が成立するはずであるので、これらが成立すればシェー
パ回路は正常である。
試験のための装置の他の例の構成を示す。図６では、図
４のセルジェネレータ４４、セレクタ４６、受信バッフ
ァ１６、シェーパ回路１８は省略されている。Ｎ／Ｍの
小数点以下を切りすてて整数化したものをＹとすると
き、シェーパ回路が正常に動作していてＮ個のセルスロ
ットに対してＭ個の有効セルを時間的に均一に出力して
いれば、Ｙ個のセルスロットごとに１個の有効セルを出
力するパターンとＹ＋１個のセルスロットごとに１個の
セルスロットを出力するパターンのみがシェーパ回路か
ら出力される。Ｎ個のセルスロットに対して前者のパタ
ーンが出力される個数をＣ、後者のパターンが出力され
る個数をＤとすると、 Ｃ＝Ｍ−Ｚ Ｄ＝Ｚ ただしＺ＝〔（Ｎ／Ｍ）−Ｙ〕×Ｍ が成立するはずであるので、これらが成立すればシェー
パ回路は正常である。
【００２８】図６中でカウンタ６０、比較器６２、ＡＮ
Ｄ回路６４及びカウンタ６６で構成される回路は、Ｙ個
のセルスロットごとに１個の有効セルを出力するパター
ンの数Ｃを表示するための回路であり、カウンタ６８、
比較器７０、ＡＮＤ回路７２、及びカウンタ７４で構成
される回路は、Ｙ＋１個のセルスロットごとに１個の有
効セルを出力するパターンの数Ｄを表示するための回路
であり、カウンタ７６はセルスロットの数Ｎを表示する
ための回路である。
Ｄ回路６４及びカウンタ６６で構成される回路は、Ｙ個
のセルスロットごとに１個の有効セルを出力するパター
ンの数Ｃを表示するための回路であり、カウンタ６８、
比較器７０、ＡＮＤ回路７２、及びカウンタ７４で構成
される回路は、Ｙ＋１個のセルスロットごとに１個の有
効セルを出力するパターンの数Ｄを表示するための回路
であり、カウンタ７６はセルスロットの数Ｎを表示する
ための回路である。
【００２９】Ｃを表示するための回路において、カウン
タ６０は最後の有効セルからのセルスロット数をカウン
トし、比較器６２においてこの値がＹに等しくなったこ
とが検出され、かつ、次のセルスロットに有効セルが入
っていればＡＮＤ回路６４の出力はＨレベルになる。こ
のときのみカウンタ６６の値はＣＦＰにより進められる
ので、カウンタ６６はＹ個に１個の有効セルが出力され
るパターンの数Ｃを示す。Ｄを表示するための回路もこ
れと同様にして動作する。Ｙ，Ｙ＋１の値はＭ，Ｎ設定
回路３０（図２）が出力するＭ，Ｎの値から演算回路で
計算して与えることができるが、これの他に、外部から
保守者が与えることもできるようにするのが望ましい。
タ６０は最後の有効セルからのセルスロット数をカウン
トし、比較器６２においてこの値がＹに等しくなったこ
とが検出され、かつ、次のセルスロットに有効セルが入
っていればＡＮＤ回路６４の出力はＨレベルになる。こ
のときのみカウンタ６６の値はＣＦＰにより進められる
ので、カウンタ６６はＹ個に１個の有効セルが出力され
るパターンの数Ｃを示す。Ｄを表示するための回路もこ
れと同様にして動作する。Ｙ，Ｙ＋１の値はＭ，Ｎ設定
回路３０（図２）が出力するＭ，Ｎの値から演算回路で
計算して与えることができるが、これの他に、外部から
保守者が与えることもできるようにするのが望ましい。
【００３０】
【発明の効果】以上説明してきたように本発明によれ
ば、シェーパ回路のためのバッファの容量が適正化さ
れ、廃棄されたセルへの課金が防止され、フルレートの
出力が可能となり、シェーパ回路の動作試験が可能とな
る。
ば、シェーパ回路のためのバッファの容量が適正化さ
れ、廃棄されたセルへの課金が防止され、フルレートの
出力が可能となり、シェーパ回路の動作試験が可能とな
る。
【図１】本発明の回線対応部の概略構成を示すブロック
図である。
図である。
【図２】シェーパ回路１８の詳細な構成の一例を示す回
路図である。
路図である。
【図３】シェーパ回路の動作を説明する図である。
【図４】シェーパ回路の動作試験のための装置の第１の
例の回路図である。
例の回路図である。
【図５】信号ＣＦＰ，ＣＥＮを説明する図である。
【図６】シェーパ回路の動作試験のための装置の第２の
例の回路図である。
例の回路図である。
３２，３６…加算器 ３４，４２…フリップフロップ ３８，６２，７０…比較器 ４０…減算器 ４６…セレクタ ５０，５４，６０，６６，６８，７４，７６…カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 貴朗 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内
Claims (10)
- 【請求項１】 セルベースで交換を行なうセル交換部と
所定の回線速度を有する通信回線との間のインターフェ
ースを司どる回線対応部であって、 セル交換部からのセルを一時的に格納する受信バッファ
と、 受信バッファに格納されたセルを指定されたセル速度で
読み出して出力するシェーパ回路と、 シェーパ回路から出力されるセル内のデータを通信回線
上のセルフォーマットにマッピングするフォーマット変
換回路とを具備するセル交換機用回線対応部。 - 【請求項２】 シェーパ回路から出力されるセルを計数
して課金処理を行なう課金処理部をさらに具備する請求
項１記載の回線対応部。 - 【請求項３】 シェーパ回路は、Ｍ，Ｎを整数とすると
き、Ｎ個のセルスロットに対してＭ個のセルを時間的に
均一に出力する請求項１記載の回線対応部。 - 【請求項４】 シェーパ回路は、 セルスロットごとにＭが加算されるカウンタと、 カウンタの値とＮとを比較し、カウンタの値がＮ以上で
あるとき、カウンタをＮだけ減らし受信バッファ内のセ
ルの出力を許可する比較器とを含む請求項３記載の回線
対応部。 - 【請求項５】 Ｎの値は、指定セル速度の値にかかわら
ずセルスロットの速度に対応する整数値に固定される請
求項３記載の回線対応部。 - 【請求項６】 シェーパ回路に対してフルレート出力が
指示されるとき、Ｍの値として回線速度に対応する整数
値が設定される請求項５記載の回線対応部。 - 【請求項７】 指定セル速度に対応するビット速度が回
線速度を超えるとき、Ｍの値として回線速度に対応する
整数値が設定される請求項５記載の回線対応部。 - 【請求項８】 フォーマット変換回路は、マッピングの
ためにセルを一時的に格納するフォーマット変換用送信
バッファを含み、フォーマット変換用送信バッファは所
定の数以上のセルを蓄積したときシェーパ回路へビジー
信号を送出し、 シェーパ回路はビジー信号に応じてセルの送出を停止す
る請求項１記載の回線対応部。 - 【請求項９】 受信バッファへの入力ラインをセル交換
部とテスト用セルジェネレータとの間で切り換えるセレ
クタと、 所定時間内においてシェーパ回路から出力されるセルを
計数する第１のカウンタと所定時間内のセルスロットを
計数する第２のカウンタとをさらに具備する請求項３記
載の回線対応部。 - 【請求項１０】 受信バッファへの入力ラインをセル交
換部とテスト用セルジェネレータの出力との間で切り換
えるセレクタと、 Ｎ／Ｍの小数点以下を切りすてて整数化したものをＹと
するとき、シェーパ回路からＹ個のセルスロットの間隔
で出力されるセルを計数する第１のカウンタと、 シェーパ回路からＹ＋１個のセルスロットの間隔で出力
されるセルを計数する第２のカウンタとをさらに具備す
る請求項３記載の回線対応部。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18631096A JPH1032582A (ja) | 1996-07-16 | 1996-07-16 | セル交換機用回線対応部 |
| US08/764,955 US5995508A (en) | 1996-07-16 | 1996-12-13 | Line adapter for cell switching machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18631096A JPH1032582A (ja) | 1996-07-16 | 1996-07-16 | セル交換機用回線対応部 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032582A true JPH1032582A (ja) | 1998-02-03 |
Family
ID=16186101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18631096A Withdrawn JPH1032582A (ja) | 1996-07-16 | 1996-07-16 | セル交換機用回線対応部 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5995508A (ja) |
| JP (1) | JPH1032582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6631861B1 (en) | 2000-06-23 | 2003-10-14 | Sumitomo Bakelite Company Limited | Grinding device for resin composition |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030091031A1 (en) * | 2001-11-14 | 2003-05-15 | International Business Machines Corporation | Variable pricing structure for transmitting packets across a communications link |
| WO2005015825A1 (en) * | 2003-07-22 | 2005-02-17 | Telefonaktiebolaget Lm Ericsson (Publ) | An arrangement, a node and a method relating to handling of lost/discarded data packets |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696764A (en) * | 1993-07-21 | 1997-12-09 | Fujitsu Limited | ATM exchange for monitoring congestion and allocating and transmitting bandwidth-guaranteed and non-bandwidth-guaranteed connection calls |
| JP3354689B2 (ja) * | 1994-02-28 | 2002-12-09 | 富士通株式会社 | Ａｔｍ交換機、交換機及びそのスイッチングパス設定方法 |
| US5504744A (en) * | 1994-03-09 | 1996-04-02 | British Telecommunications Public Limited Company | Broadband switching network |
| US5784358A (en) * | 1994-03-09 | 1998-07-21 | Oxford Brookes University | Broadband switching network with automatic bandwidth allocation in response to data cell detection |
| US5537400A (en) * | 1994-04-15 | 1996-07-16 | Dsc Communications Corporation | Buffered crosspoint matrix for an asynchronous transfer mode switch and method of operation |
| JP3291122B2 (ja) * | 1994-06-02 | 2002-06-10 | 富士通株式会社 | 自己ルーチング交換機、ａｔｍ交換機及び交換システム |
| EP0702473A1 (en) * | 1994-09-19 | 1996-03-20 | International Business Machines Corporation | A method and an apparatus for shaping the output traffic in a fixed length cell switching network node |
| US5633868A (en) * | 1994-10-17 | 1997-05-27 | Lucent Technologies Inc. | Virtual circuit management in cellular telecommunications |
-
1996
- 1996-07-16 JP JP18631096A patent/JPH1032582A/ja not_active Withdrawn
- 1996-12-13 US US08/764,955 patent/US5995508A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6631861B1 (en) | 2000-06-23 | 2003-10-14 | Sumitomo Bakelite Company Limited | Grinding device for resin composition |
Also Published As
| Publication number | Publication date |
|---|---|
| US5995508A (en) | 1999-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |