JPH10303208A - 半導体基板およびその製造方法 - Google Patents
半導体基板およびその製造方法Info
- Publication number
- JPH10303208A JPH10303208A JP9112696A JP11269697A JPH10303208A JP H10303208 A JPH10303208 A JP H10303208A JP 9112696 A JP9112696 A JP 9112696A JP 11269697 A JP11269697 A JP 11269697A JP H10303208 A JPH10303208 A JP H10303208A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxygen
- density
- mechanical strength
- oxygen precipitate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 127
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 127
- 239000001301 oxygen Substances 0.000 claims abstract description 127
- 239000000758 substrate Substances 0.000 claims description 124
- 239000002244 precipitate Substances 0.000 claims description 93
- 238000010438 heat treatment Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 5
- 238000005452 bending Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 claims description 3
- 230000006911 nucleation Effects 0.000 claims description 3
- 238000010899 nucleation Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 20
- 238000001556 precipitation Methods 0.000 abstract description 11
- 238000005247 gettering Methods 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000000354 decomposition reaction Methods 0.000 description 18
- 125000004429 atom Chemical group 0.000 description 17
- 230000007423 decrease Effects 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002245 particle Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【課題】 効率良くＩＧ効果を発揮させると共に、スリ
ップや転位が少なく機械的強度の低下が小さい半導体基
板を提供する。 【解決手段】 半導体基板の内部に１０11個／ｃｍ3 以
上の個数密度で酸素析出物を分散して存在させる。
ップや転位が少なく機械的強度の低下が小さい半導体基
板を提供する。 【解決手段】 半導体基板の内部に１０11個／ｃｍ3 以
上の個数密度で酸素析出物を分散して存在させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板および半
導体基板の製造方法に関する。特に、本発明はＭＯＳ構
造を有するメモリーデバイス、ロジックデバイスに使用
される半導体基板、ＭＯＳ型半導体装置およびその製造
方法に関する。
導体基板の製造方法に関する。特に、本発明はＭＯＳ構
造を有するメモリーデバイス、ロジックデバイスに使用
される半導体基板、ＭＯＳ型半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】半導体装置の基板となるシリコンウエハ
としては、主としてチョクラルスキ法（ＣＺ法）によっ
て育成された単結晶シリコンから切り出したＣＺシリコ
ン基板が用いられている。また、ＣＺシリコン基板上に
気相エピタキシャル成長法により単結晶シリコン層を形
成したエピタキシャルウエハも用いられている。
としては、主としてチョクラルスキ法（ＣＺ法）によっ
て育成された単結晶シリコンから切り出したＣＺシリコ
ン基板が用いられている。また、ＣＺシリコン基板上に
気相エピタキシャル成長法により単結晶シリコン層を形
成したエピタキシャルウエハも用いられている。
【０００３】前述のシリコン基板を用いてＭＯＳ構造の
デバイス形成を行うと、製造工程中の熱処理により半導
体基板中に含まれる酸素が析出し、酸素析出物（ＢＭ
Ｄ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｔｅｃｔ）が形成され
る。半導体基板中に形成されたこれら酸素析出物は、金
属不純物を取り込む性質を有しているので、素子形成工
程中の金属不純物に起因する電気的不良などを解消する
ＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）効果
（以下、ゲッタリング効果とも言う）が期待できる。こ
のＩＧ効果は基本的に酸素析出物密度が高い程その効果
が大きく、そのためＩＧ効果を効率良く得るためには、
酸素析出物密度は一般に１０8 個／ｃｍ3以上が必要で
あると考えられている。
デバイス形成を行うと、製造工程中の熱処理により半導
体基板中に含まれる酸素が析出し、酸素析出物（ＢＭ
Ｄ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｔｅｃｔ）が形成され
る。半導体基板中に形成されたこれら酸素析出物は、金
属不純物を取り込む性質を有しているので、素子形成工
程中の金属不純物に起因する電気的不良などを解消する
ＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）効果
（以下、ゲッタリング効果とも言う）が期待できる。こ
のＩＧ効果は基本的に酸素析出物密度が高い程その効果
が大きく、そのためＩＧ効果を効率良く得るためには、
酸素析出物密度は一般に１０8 個／ｃｍ3以上が必要で
あると考えられている。
【０００４】しかしながら、半導体基板に酸素析出物を
形成した場合、酸素析出物が素子形成領域に存在する
と、ゲート酸化膜耐圧不良、接合リーク不良等の電気的
不良の原因となる。このため、素子形成領域を無欠陥層
（ＤＺ層）としたＤＺＩＧウエハが通常用いられる。こ
のＤＺＩＧウエハでは、通常半導体基板内部に１０8 −
１０10個／ｃｍ3 の酸素析出物が形成される。このＤＺ
ＩＧの酸素析出物密度はＩＧ効果を得る上で都合が良
い。
形成した場合、酸素析出物が素子形成領域に存在する
と、ゲート酸化膜耐圧不良、接合リーク不良等の電気的
不良の原因となる。このため、素子形成領域を無欠陥層
（ＤＺ層）としたＤＺＩＧウエハが通常用いられる。こ
のＤＺＩＧウエハでは、通常半導体基板内部に１０8 −
１０10個／ｃｍ3 の酸素析出物が形成される。このＤＺ
ＩＧの酸素析出物密度はＩＧ効果を得る上で都合が良
い。
【０００５】しかしながら、上記の１０8 −１０10個／
ｃｍ3 の酸素析出物密度のＤＺＩＧ基板を用いてＭＯＳ
構造の素子を形成すると、しばしば、スリップや素子形
成領域に転位が発生し、半導体基板の機械的強度が低下
する。すなわち、半導体基板の酸素析出物密度が高い場
合、半導体基板の機械的強度が低下する現象が見られる
のである。これらの特性に対し、半導体基板単体であれ
ば、酸素析出物が成長する温度領域（９００℃以上）で
の熱処理をコントロールすることにより機械的強度の低
下を低減することも可能であるが、素子を形成する場合
は、最終的な熱処理条件が、素子形成プロセスにより決
定されてしまうため、９００℃以上での熱処理によって
機械的強度をコントロールすることは実用上困難であ
る。
ｃｍ3 の酸素析出物密度のＤＺＩＧ基板を用いてＭＯＳ
構造の素子を形成すると、しばしば、スリップや素子形
成領域に転位が発生し、半導体基板の機械的強度が低下
する。すなわち、半導体基板の酸素析出物密度が高い場
合、半導体基板の機械的強度が低下する現象が見られる
のである。これらの特性に対し、半導体基板単体であれ
ば、酸素析出物が成長する温度領域（９００℃以上）で
の熱処理をコントロールすることにより機械的強度の低
下を低減することも可能であるが、素子を形成する場合
は、最終的な熱処理条件が、素子形成プロセスにより決
定されてしまうため、９００℃以上での熱処理によって
機械的強度をコントロールすることは実用上困難であ
る。
【０００６】このように現状ではＩＧ効果と高機械的強
度とは相反する特性であって、これらの双方を調和的に
具備する半導体基板を得ることは、現状では困難であっ
た。
度とは相反する特性であって、これらの双方を調和的に
具備する半導体基板を得ることは、現状では困難であっ
た。
【０００７】
【発明が解決しようとする課題】本発明は、従来は両立
させることができなかった上記ＩＧ効果と高機械的強度
の両特性を共に満足する半導体基板、すなわち半導体基
板内部に酸素析出物を発生させ、効率良くＩＧ効果を発
揮させると共に、スリップや転位の発生が少なく機械的
強度に優れた半導体基板を提供することを目的とする。
させることができなかった上記ＩＧ効果と高機械的強度
の両特性を共に満足する半導体基板、すなわち半導体基
板内部に酸素析出物を発生させ、効率良くＩＧ効果を発
揮させると共に、スリップや転位の発生が少なく機械的
強度に優れた半導体基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明者らは、半導体基
板中の酸素析出物の個数密度を従来なかった一定レベル
まで高めることによって、従来の常識からすれば予想外
にも、スリップや転位が著しく低減し、機械的強度が満
足できるレベルまで高まり、しかも十分なＩＧ効果を発
現する半導体基板を得ることができることを知見し、本
発明を完成させるに至ったものである。
板中の酸素析出物の個数密度を従来なかった一定レベル
まで高めることによって、従来の常識からすれば予想外
にも、スリップや転位が著しく低減し、機械的強度が満
足できるレベルまで高まり、しかも十分なＩＧ効果を発
現する半導体基板を得ることができることを知見し、本
発明を完成させるに至ったものである。
【０００９】ここに本発明による半導体基板は、半導体
基板の内部に、１０11個／ｃｍ3 以上の個数密度で酸素
析出物が分散して存在することを特徴とするものであ
る。
基板の内部に、１０11個／ｃｍ3 以上の個数密度で酸素
析出物が分散して存在することを特徴とするものであ
る。
【００１０】本発明の好ましい態様によれば、半導体基
板の初期酸素濃度が９×１０17ａｔｏｍｓ／ｃｍ3 以下
（ただし換算係数ＩＯＣ−８８による）であり、半導体
基板内部に存在する酸素析出物の平均サイズが３００ｎ
ｍ以下であり、半導体基板の抵抗率を０．０５Ω・ｃｍ
以下とし、半導体基板中のホウ素の濃度が１０18〜１０
20ａｔｏｍｓ／ｃｍ3 であり、半導体基板に対しＪＩＳ
Ｒ１６０１に基いて変位速度０．１ｍｍ／ｍｉｎの曲
げ試験を行った場合の最大分解剪断応力を、１４ＭＰａ
以上とする。
板の初期酸素濃度が９×１０17ａｔｏｍｓ／ｃｍ3 以下
（ただし換算係数ＩＯＣ−８８による）であり、半導体
基板内部に存在する酸素析出物の平均サイズが３００ｎ
ｍ以下であり、半導体基板の抵抗率を０．０５Ω・ｃｍ
以下とし、半導体基板中のホウ素の濃度が１０18〜１０
20ａｔｏｍｓ／ｃｍ3 であり、半導体基板に対しＪＩＳ
Ｒ１６０１に基いて変位速度０．１ｍｍ／ｍｉｎの曲
げ試験を行った場合の最大分解剪断応力を、１４ＭＰａ
以上とする。
【００１１】本発明の別の好適態様による半導体基板
は、前記の半導体基板上に、さらにエピタキシャル成長
または、還元性雰囲気、不活性ガス雰囲気、もしくはこ
れらの混合ガス雰囲気中での高温アニールにより無欠陥
層が形成されてなることを特徴とし、本発明のさらに別
の好適態様による半導体装置は、前記半導体基板に少な
くともＭＯＳ型トランジスタまたはキャパシタが形成さ
れてなる、ＭＯＳ型半導体装置であることを特徴とす
る。
は、前記の半導体基板上に、さらにエピタキシャル成長
または、還元性雰囲気、不活性ガス雰囲気、もしくはこ
れらの混合ガス雰囲気中での高温アニールにより無欠陥
層が形成されてなることを特徴とし、本発明のさらに別
の好適態様による半導体装置は、前記半導体基板に少な
くともＭＯＳ型トランジスタまたはキャパシタが形成さ
れてなる、ＭＯＳ型半導体装置であることを特徴とす
る。
【００１２】本発明による半導体基板の製造方法は、前
記の半導体基板の製造方法であって、半導体基板に対し
４５０℃〜８００℃の核形成熱処理を１時間以上行い、
次いで９００〜１１００℃の成長熱処理を行う半導体基
板の製造方法であり、さらに好ましくは、この半導体基
板に、エピタキシャル成長または、還元性雰囲気、不活
性ガス雰囲気、もしくはこれらの混合ガス雰囲気中での
高温アニールにより半導体基板表面に無欠陥層を形成す
ることを特徴とする。
記の半導体基板の製造方法であって、半導体基板に対し
４５０℃〜８００℃の核形成熱処理を１時間以上行い、
次いで９００〜１１００℃の成長熱処理を行う半導体基
板の製造方法であり、さらに好ましくは、この半導体基
板に、エピタキシャル成長または、還元性雰囲気、不活
性ガス雰囲気、もしくはこれらの混合ガス雰囲気中での
高温アニールにより半導体基板表面に無欠陥層を形成す
ることを特徴とする。
【００１３】
【発明の実施の形態】本発明を以下さらに詳細に説明す
る。酸素析出物密度 酸素析出物は、ＩＧ効果を生起させる反面、半導体基板
中の欠陥として、スリップ、転位を発生させ、機械的強
度の低下を引き起こすものである。この機械的強度の低
下は、シリコン基板上の酸素析出物がＳｉ→ＳｉＯ2 に
変化する際の体積膨脹により歪が生じることに起因する
と考えられる。すなわち、このような酸素析出物が成長
し歪が大きくなると、酸素析出物の周辺に転位が発生
し、歪を解放（パンチアウト転位の発生）し、それに伴
い機械的強度が低下すると考えられる。
る。酸素析出物密度 酸素析出物は、ＩＧ効果を生起させる反面、半導体基板
中の欠陥として、スリップ、転位を発生させ、機械的強
度の低下を引き起こすものである。この機械的強度の低
下は、シリコン基板上の酸素析出物がＳｉ→ＳｉＯ2 に
変化する際の体積膨脹により歪が生じることに起因する
と考えられる。すなわち、このような酸素析出物が成長
し歪が大きくなると、酸素析出物の周辺に転位が発生
し、歪を解放（パンチアウト転位の発生）し、それに伴
い機械的強度が低下すると考えられる。
【００１４】本発明者らは、半導体基板中の初期酸素濃
度がほぼ一定な半導体基板の中で、酸素析出物が個数密
度として従来一般的である１０8 〜１０10個／ｃｍ3 の
範囲のものを比較した場合、酸素析出物密度が高い程半
導体基板の機械的強度が低下するが、この範囲以上の密
度になると、一転して酸素析出物密度が高い程半導体基
板の機械的強度が高まるという予想外の現象を知見し
た。すなわち、酸素析出物の個数密度が、１０11個／ｃ
ｍ3 以上になると、予想に反して酸素析出物密度が高い
程機械的強度が向上し、スリップ、転位の発生が低下す
るのである。一方、半導体基板中に生成できる酸素析出
物量には一定の上限が存在し、それはおよそ１０16個／
ｃｍ3 である。したがって、効率の良いゲッタリング効
果が得られ、かつ、半導体基板の機械的強度が大きくは
低下しない本発明の半導体基板においては、酸素析出物
密度は１０11〜１０13個／ｃｍ3 とすることが好まし
い。また、より高い機械的強度を得たい場合には、この
範囲内で酸素析出物密度を増加させることが好ましい。
したがって、本発明の半導体基板中の酸素析出物密度
は、好ましくは１０12〜１０13個／ｃｍ3 が好適であ
る。なお、本明細書では酸素析出物密度は透過電子顕微
鏡による観察によって測定した値を用いている。初期酸素濃度 半導体基板中の酸素析出物は酸素濃度が不飽和になるま
で成長するため、酸素析出物密度が等しい場合には初期
酸素濃度が高い程十分な熱処理後の酸素析出物のサイズ
が大になる。初期酸素濃度は、一般的なレベルであれば
特に限定されないが、低すぎると、酸素析出物の密度を
増すことによる十分なＩＧ効果を得ることが困難にな
る。また、高すぎると酸素析出物のサイズが大きくな
り、半導体基板の機械的強度が低下する。十分な熱処理
後に酸素析出物のサイズを小さくするためには初期酸素
濃度を９×１０17ａｔｏｍｓ／ｃｍ3 以下とすることが
好ましい。したがって、本発明の好ましい態様によれ
ば、半導体基板の初期酸素濃度が９×１０17ａｔｏｍｓ
／ｃｍ3 以下（ただし換算係数ＩＯＣ（International
oxigen coefficient ）−８８による）より好ましくは
７×１０17〜９×１０17ａｔｏｍｓ／ｃｍ3 とするのが
好適である。酸素析出物の平均サイズ 本発明の半導体基板中の酸素析出物は、個々の粒子を微
小にすることで、スリップおよび転位の発生を低下さ
せ、機械的強度の低下を抑えることができる。また、こ
の酸素析出物の平均サイズと酸素析出物密度とは、酸素
析出物の個数が多いほど酸素析出物の平均サイズが小さ
くなる関係がある。これは酸素析出物が成長するために
は半導体基板中に過飽和以上の酸素が必要であるが、酸
素析出物の個数密度が高いと、酸素析出物１個当りに消
費される酸素の原子数が少なくなるためであると考えら
れる。本発明において好ましい酸素析出物の平均サイズ
は３００ｎｍ以下、より好ましくは２００ｎｍ以下の範
囲とする。なお、本明細書における酸素析出物の平均サ
イズは、透過電子顕微鏡による観察によるものであり、
ほぼ直方体の形状をした粒子形態を想定し、各々の粒子
の最長部分の測定値の平均値を意味するものとする。半導体基板の抵抗率 ｐ型、ｎ型に係わらず、一般に抵抗率が小さい半導体基
板は酸素析出物密度を高めやすい傾向がある。したがっ
て、本発明において好ましい半導体基板の抵抗率は０．
０５Ω・ｃｍ以下、より好ましくは０．００１〜０．０
５Ω・ｃｍとする。半導体基板中のＢ（ホウ素）の濃度 ｐ型半導体であって、ホウ素濃度の高い半導体基板は、
酸素析出物密度を高めやすい半導体基板である。したが
って、本発明の１つの好ましい態様によれば、半導体基
板中のホウ素の含有量は１０18〜１０20ａｔｏｍｓ／ｃ
ｍ3 、より好ましくは１０19〜１０20ａｔｏｍｓ／ｃｍ
3 が好適である。最大分解剪断応力 本発明の半導体基板は、機械的強度が高いことを特徴と
するが、その機械的強度の指標として代表的なものとし
て、最大分解剪断応力を挙げることができる。この場合
実用的な最大分解剪断応力は、半導体基板に対しＪＩＳ
Ｒ１６０１に基き、変位速度０．１ｍｍ／ｍｉｎの曲
げ試験を行った場合の最大分解剪断応力が、１４ＭＰａ
以上であることである。したがって、本発明の半導体基
板としては、好ましくはこの最大分解剪断応力が、１４
ＭＰａ以上、より好ましくは１６ＭＰａ以上が好まし
い。無欠陥層の形成方法 前記のように、酸素析出物を含有する半導体基板として
は、素子形成領域を無欠陥層とすることが好ましい。本
発明においてそのような無欠陥層を形成するには、エピ
タキシャル成長、または還元性雰囲気、不活性ガス雰囲
気、もしくはこれらの混合ガス雰囲気中での高温アニー
ルにより半導体基板表面に無欠陥層を形成することがで
きる。ＭＯＳ型半導体装置 本発明の半導体基板は、その用途は特に限定されない
が、ＭＯＳ型半導体装置として好適に用いることができ
る。熱処理方法 本発明の半導体基板を製造する上での熱処理条件は、特
に限定されない。しかしながら、本発明で規定した範囲
内の高密度の酸素析出物を生成させるためには、半導体
基板を比較的低温で長時間処理し、その後高温処理によ
って、酸素析出物粒子を成長させることが好ましい。例
えば酸素析出物を本発明の個数密度の範囲に形成する一
方法としては、熱処理の初期段階において低温（８００
℃以下）の温度領域で、長時間（半導体基板の不純物
（ドーパント）濃度、結晶の育成条件により必要な熱処
理時間は異なるが、例えば３時間以上）の熱処理を行
い、析出核を高密度で形成することが挙げられる。ＭＯ
Ｓ型素子の製造工程の初期に上述の低温長時間熱処理工
程が存在する場合は、工程中の熱処理により析出核を形
成することが可能であるが、それ以外の場合は素子形成
工程前に、低温熱処理を行っておくことが好ましい。し
たがって、本発明の半導体基板の好ましい製造方法によ
れば、半導体基板に対し４５０℃〜８００℃の核形成熱
処理を１時間以上、より好ましくは、６００〜７００℃
の核形成熱処理を３〜４８時間行い、次いで９００〜１
１００℃の成長熱処理を、より好ましくは１０００℃の
成長熱処理を行う。
度がほぼ一定な半導体基板の中で、酸素析出物が個数密
度として従来一般的である１０8 〜１０10個／ｃｍ3 の
範囲のものを比較した場合、酸素析出物密度が高い程半
導体基板の機械的強度が低下するが、この範囲以上の密
度になると、一転して酸素析出物密度が高い程半導体基
板の機械的強度が高まるという予想外の現象を知見し
た。すなわち、酸素析出物の個数密度が、１０11個／ｃ
ｍ3 以上になると、予想に反して酸素析出物密度が高い
程機械的強度が向上し、スリップ、転位の発生が低下す
るのである。一方、半導体基板中に生成できる酸素析出
物量には一定の上限が存在し、それはおよそ１０16個／
ｃｍ3 である。したがって、効率の良いゲッタリング効
果が得られ、かつ、半導体基板の機械的強度が大きくは
低下しない本発明の半導体基板においては、酸素析出物
密度は１０11〜１０13個／ｃｍ3 とすることが好まし
い。また、より高い機械的強度を得たい場合には、この
範囲内で酸素析出物密度を増加させることが好ましい。
したがって、本発明の半導体基板中の酸素析出物密度
は、好ましくは１０12〜１０13個／ｃｍ3 が好適であ
る。なお、本明細書では酸素析出物密度は透過電子顕微
鏡による観察によって測定した値を用いている。初期酸素濃度 半導体基板中の酸素析出物は酸素濃度が不飽和になるま
で成長するため、酸素析出物密度が等しい場合には初期
酸素濃度が高い程十分な熱処理後の酸素析出物のサイズ
が大になる。初期酸素濃度は、一般的なレベルであれば
特に限定されないが、低すぎると、酸素析出物の密度を
増すことによる十分なＩＧ効果を得ることが困難にな
る。また、高すぎると酸素析出物のサイズが大きくな
り、半導体基板の機械的強度が低下する。十分な熱処理
後に酸素析出物のサイズを小さくするためには初期酸素
濃度を９×１０17ａｔｏｍｓ／ｃｍ3 以下とすることが
好ましい。したがって、本発明の好ましい態様によれ
ば、半導体基板の初期酸素濃度が９×１０17ａｔｏｍｓ
／ｃｍ3 以下（ただし換算係数ＩＯＣ（International
oxigen coefficient ）−８８による）より好ましくは
７×１０17〜９×１０17ａｔｏｍｓ／ｃｍ3 とするのが
好適である。酸素析出物の平均サイズ 本発明の半導体基板中の酸素析出物は、個々の粒子を微
小にすることで、スリップおよび転位の発生を低下さ
せ、機械的強度の低下を抑えることができる。また、こ
の酸素析出物の平均サイズと酸素析出物密度とは、酸素
析出物の個数が多いほど酸素析出物の平均サイズが小さ
くなる関係がある。これは酸素析出物が成長するために
は半導体基板中に過飽和以上の酸素が必要であるが、酸
素析出物の個数密度が高いと、酸素析出物１個当りに消
費される酸素の原子数が少なくなるためであると考えら
れる。本発明において好ましい酸素析出物の平均サイズ
は３００ｎｍ以下、より好ましくは２００ｎｍ以下の範
囲とする。なお、本明細書における酸素析出物の平均サ
イズは、透過電子顕微鏡による観察によるものであり、
ほぼ直方体の形状をした粒子形態を想定し、各々の粒子
の最長部分の測定値の平均値を意味するものとする。半導体基板の抵抗率 ｐ型、ｎ型に係わらず、一般に抵抗率が小さい半導体基
板は酸素析出物密度を高めやすい傾向がある。したがっ
て、本発明において好ましい半導体基板の抵抗率は０．
０５Ω・ｃｍ以下、より好ましくは０．００１〜０．０
５Ω・ｃｍとする。半導体基板中のＢ（ホウ素）の濃度 ｐ型半導体であって、ホウ素濃度の高い半導体基板は、
酸素析出物密度を高めやすい半導体基板である。したが
って、本発明の１つの好ましい態様によれば、半導体基
板中のホウ素の含有量は１０18〜１０20ａｔｏｍｓ／ｃ
ｍ3 、より好ましくは１０19〜１０20ａｔｏｍｓ／ｃｍ
3 が好適である。最大分解剪断応力 本発明の半導体基板は、機械的強度が高いことを特徴と
するが、その機械的強度の指標として代表的なものとし
て、最大分解剪断応力を挙げることができる。この場合
実用的な最大分解剪断応力は、半導体基板に対しＪＩＳ
Ｒ１６０１に基き、変位速度０．１ｍｍ／ｍｉｎの曲
げ試験を行った場合の最大分解剪断応力が、１４ＭＰａ
以上であることである。したがって、本発明の半導体基
板としては、好ましくはこの最大分解剪断応力が、１４
ＭＰａ以上、より好ましくは１６ＭＰａ以上が好まし
い。無欠陥層の形成方法 前記のように、酸素析出物を含有する半導体基板として
は、素子形成領域を無欠陥層とすることが好ましい。本
発明においてそのような無欠陥層を形成するには、エピ
タキシャル成長、または還元性雰囲気、不活性ガス雰囲
気、もしくはこれらの混合ガス雰囲気中での高温アニー
ルにより半導体基板表面に無欠陥層を形成することがで
きる。ＭＯＳ型半導体装置 本発明の半導体基板は、その用途は特に限定されない
が、ＭＯＳ型半導体装置として好適に用いることができ
る。熱処理方法 本発明の半導体基板を製造する上での熱処理条件は、特
に限定されない。しかしながら、本発明で規定した範囲
内の高密度の酸素析出物を生成させるためには、半導体
基板を比較的低温で長時間処理し、その後高温処理によ
って、酸素析出物粒子を成長させることが好ましい。例
えば酸素析出物を本発明の個数密度の範囲に形成する一
方法としては、熱処理の初期段階において低温（８００
℃以下）の温度領域で、長時間（半導体基板の不純物
（ドーパント）濃度、結晶の育成条件により必要な熱処
理時間は異なるが、例えば３時間以上）の熱処理を行
い、析出核を高密度で形成することが挙げられる。ＭＯ
Ｓ型素子の製造工程の初期に上述の低温長時間熱処理工
程が存在する場合は、工程中の熱処理により析出核を形
成することが可能であるが、それ以外の場合は素子形成
工程前に、低温熱処理を行っておくことが好ましい。し
たがって、本発明の半導体基板の好ましい製造方法によ
れば、半導体基板に対し４５０℃〜８００℃の核形成熱
処理を１時間以上、より好ましくは、６００〜７００℃
の核形成熱処理を３〜４８時間行い、次いで９００〜１
１００℃の成長熱処理を、より好ましくは１０００℃の
成長熱処理を行う。
【００１５】
【実施例】本発明の実施例を以下に述べる。
【００１６】半導体基板として面方位（１００）におけ
るホウ素（ボロン）濃度が１×１０19ａｔｏｍｓ／ｃｍ
3 のｐ+ ＣＺ基板、ホウ素濃度が５×１０15ａｔｏｍｓ
／ｃｍ3 のｐ- ＣＺ基板及びリン濃度が５×１０15ａｔ
ｏｍｓ／ｃｍ3 のｎ- ＣＺ基板を用いた。半導体基板中
の初期酸素濃度は７〜１１×１０17ａｔｏｍｓ／ｃｍ3
（ＩＯＣ−８８）の範囲のものを用いた。実施例１ まず実施例１として、上記のｐ+ ＣＺ基板、ｐ- ＣＺ基
板、ｎ- ＣＺであって、初期酸素濃度が８〜１０×１０
17ａｔｏｍｓ／ｃｍ3 である半導体基板に、酸素雰囲気
中において、（１）７００℃で４時間、（２）７００℃
で８時間、（３）８００℃で４時間、（４）８００℃で
８時間の熱処理を行い、酸素析出核を生成させた。これ
に引き続き酸素析出物を成長させるために、１０００℃
で１６時間の熱処理を行った。この後、曲げ試験により
１０００℃での最大分解剪断応力（上降伏応力）、およ
び透過電子顕微鏡により酸素析出物の密度、サイズを測
定した。
るホウ素（ボロン）濃度が１×１０19ａｔｏｍｓ／ｃｍ
3 のｐ+ ＣＺ基板、ホウ素濃度が５×１０15ａｔｏｍｓ
／ｃｍ3 のｐ- ＣＺ基板及びリン濃度が５×１０15ａｔ
ｏｍｓ／ｃｍ3 のｎ- ＣＺ基板を用いた。半導体基板中
の初期酸素濃度は７〜１１×１０17ａｔｏｍｓ／ｃｍ3
（ＩＯＣ−８８）の範囲のものを用いた。実施例１ まず実施例１として、上記のｐ+ ＣＺ基板、ｐ- ＣＺ基
板、ｎ- ＣＺであって、初期酸素濃度が８〜１０×１０
17ａｔｏｍｓ／ｃｍ3 である半導体基板に、酸素雰囲気
中において、（１）７００℃で４時間、（２）７００℃
で８時間、（３）８００℃で４時間、（４）８００℃で
８時間の熱処理を行い、酸素析出核を生成させた。これ
に引き続き酸素析出物を成長させるために、１０００℃
で１６時間の熱処理を行った。この後、曲げ試験により
１０００℃での最大分解剪断応力（上降伏応力）、およ
び透過電子顕微鏡により酸素析出物の密度、サイズを測
定した。
【００１７】図１は、実施例１によって得られた半導体
基板の、最大分解剪断応力の酸素析出物密度依存性を示
すグラフである。酸素析出物密度が１０10個／ｃｍ3 以
下の領域では、最大分解剪断応力は酸素析出物密度の増
加と共に低くなる。
基板の、最大分解剪断応力の酸素析出物密度依存性を示
すグラフである。酸素析出物密度が１０10個／ｃｍ3 以
下の領域では、最大分解剪断応力は酸素析出物密度の増
加と共に低くなる。
【００１８】しかしながら、図１で酸素析出物密度が１
０11個／ｃｍ3 以上の領域では、酸素析出物密度が増加
するに伴い、最大分解剪断応力が増大している。
０11個／ｃｍ3 以上の領域では、酸素析出物密度が増加
するに伴い、最大分解剪断応力が増大している。
【００１９】図２は、実施例１によって得られた半導体
基板の、酸素析出物のサイズの酸素析出物密度依存性を
示すグラフである。前記最大分解剪断応力の増大は、図
２に示すように酸素析出物密度が増加すると酸素析出物
のサイズが小さくなることに起因すると考えられる。こ
のように酸素析出物が高密度であってもサイズが小さい
場合、最大分解剪断応力の低下は小さいことが確認でき
る。実施例２ 上記の酸素析出物のサイズと最大分解剪断応力との関係
を具体的に調べるため実施例２を行った。初期酸素濃度
が１０18ａｔｏｍｓ／ｃｍ3 のｐ- ＣＺ基板に酸素中に
て８００℃で２４時間の熱処理後、１０００℃にて
（１）１時間、（２）３時間、（３）５時間、（４）７
時間、（５）９時間、（６）１１時間、（７）１６時間
の熱処理を行った。ここで１０００℃の熱処理時間を変
化させた理由は１０００℃において、酸素析出物を成長
させて酸素析出物のサイズを調節するためである。この
後、実施例１と同様に最大分解剪断応力、酸素析出物密
度、酸素析出物のサイズを測定した。
基板の、酸素析出物のサイズの酸素析出物密度依存性を
示すグラフである。前記最大分解剪断応力の増大は、図
２に示すように酸素析出物密度が増加すると酸素析出物
のサイズが小さくなることに起因すると考えられる。こ
のように酸素析出物が高密度であってもサイズが小さい
場合、最大分解剪断応力の低下は小さいことが確認でき
る。実施例２ 上記の酸素析出物のサイズと最大分解剪断応力との関係
を具体的に調べるため実施例２を行った。初期酸素濃度
が１０18ａｔｏｍｓ／ｃｍ3 のｐ- ＣＺ基板に酸素中に
て８００℃で２４時間の熱処理後、１０００℃にて
（１）１時間、（２）３時間、（３）５時間、（４）７
時間、（５）９時間、（６）１１時間、（７）１６時間
の熱処理を行った。ここで１０００℃の熱処理時間を変
化させた理由は１０００℃において、酸素析出物を成長
させて酸素析出物のサイズを調節するためである。この
後、実施例１と同様に最大分解剪断応力、酸素析出物密
度、酸素析出物のサイズを測定した。
【００２０】図３は実施例２における最大分解剪断応力
の酸素析出物サイズ依存性を示すグラフである。最大分
解剪断応力は酸素析出物サイズが大きくなると低下する
ことが分かる。実施例３ 実施例３として、初期酸素濃度が７．０〜１１×１０17
ａｔｏｍｓ／ｃｍ3 のｐ+ （ホウ素濃度が１×１０19ａ
ｔｏｍｓ／ｃｍ3 ）半導体基板を用い、７００℃で８時
間、次いで１０００℃で１６時間の熱処理を行った後、
最大分解剪断応力及び酸素析出物サイズを測定した。図
４（ａ）及び（ｂ）に結果を示す。この時、酸素析出物
密度は初期酸素濃度によらず、２×１０11個／ｃｍ3 で
ほぼ一定であった。酸素析出物のサイズは初期酸素濃度
が高い程大きくなっており、最大分解剪断応力も初期酸
素濃度９×１０17ａｔｏｍｓ／ｃｍ3 以上で低下が大き
いことがわかる。実施例４ 実際のデバイスへの適用例を実施例４に示す。半導体基
板として、初期酸素濃度が８．５×１０17ａｔｏｍｓ／
ｃｍ3 のｐ+ ＣＺ基板（Ｓｕｂ−１）、初期酸素濃度が
９×１０17ａｔｏｍｓ／ｃｍ3 のｐ- ＣＺ基板（Ｓｕｂ
−２）、初期酸素濃度が７×１０17ａｔｏｍｓ／ｃｍ3
のｐ- ＣＺ基板（Ｓｕｂ−３）の３種を用いた。まず、
これらの半導体基板に気相成長法により１１５０℃にお
いてＳｉＨＣｌ3 を用い５μｍのｐ- （ρが１〜２Ω・
ｃｍ）エピタキシャル層（無欠陥層）を形成した。この
後、７００℃において３時間の酸素雰囲気熱処理を行
い、析出核を形成させた。
の酸素析出物サイズ依存性を示すグラフである。最大分
解剪断応力は酸素析出物サイズが大きくなると低下する
ことが分かる。実施例３ 実施例３として、初期酸素濃度が７．０〜１１×１０17
ａｔｏｍｓ／ｃｍ3 のｐ+ （ホウ素濃度が１×１０19ａ
ｔｏｍｓ／ｃｍ3 ）半導体基板を用い、７００℃で８時
間、次いで１０００℃で１６時間の熱処理を行った後、
最大分解剪断応力及び酸素析出物サイズを測定した。図
４（ａ）及び（ｂ）に結果を示す。この時、酸素析出物
密度は初期酸素濃度によらず、２×１０11個／ｃｍ3 で
ほぼ一定であった。酸素析出物のサイズは初期酸素濃度
が高い程大きくなっており、最大分解剪断応力も初期酸
素濃度９×１０17ａｔｏｍｓ／ｃｍ3 以上で低下が大き
いことがわかる。実施例４ 実際のデバイスへの適用例を実施例４に示す。半導体基
板として、初期酸素濃度が８．５×１０17ａｔｏｍｓ／
ｃｍ3 のｐ+ ＣＺ基板（Ｓｕｂ−１）、初期酸素濃度が
９×１０17ａｔｏｍｓ／ｃｍ3 のｐ- ＣＺ基板（Ｓｕｂ
−２）、初期酸素濃度が７×１０17ａｔｏｍｓ／ｃｍ3
のｐ- ＣＺ基板（Ｓｕｂ−３）の３種を用いた。まず、
これらの半導体基板に気相成長法により１１５０℃にお
いてＳｉＨＣｌ3 を用い５μｍのｐ- （ρが１〜２Ω・
ｃｍ）エピタキシャル層（無欠陥層）を形成した。この
後、７００℃において３時間の酸素雰囲気熱処理を行
い、析出核を形成させた。
【００２１】図５はこのようにして酸素析出核を形成さ
せた半導体基板であって、酸素析出核５３を含む半導体
基板５１の上に、エピタキシャル層５２が設けられてい
る。
せた半導体基板であって、酸素析出核５３を含む半導体
基板５１の上に、エピタキシャル層５２が設けられてい
る。
【００２２】図６は、図５に示す半導体基板から形成し
た１６Ｍｂｉｔ ＣＭＯＳ ＤＲＡＭの断面図である。
このＣＭＯＳ ＤＲＡＭには、酸素析出物６３を含む半
導体基板６１の上に形成されたエピタキシャル層６２
に、拡散層形成、選択酸化法（Ｌｏｃｉｓ）による素子
分離、（蓄積キャパシタ（トレンチ型）形成、ＭＯＳト
ランジスタ形成、及び配線の各工程によって、１Ｇａｔ
ｅ Ｐｏｌｙ・Ｓｉ６４、２Ｇａｔｅ Ｐｏｌｙ・Ｓｉ
６５、Ｌｏｃｏｓ素子分離６６などの各種素子が設けら
れている。素子形成後、ＤＲＡＭの動作テスト、スリッ
プ、析出密度、サイズを評価した。表１に結果を示す。
た１６Ｍｂｉｔ ＣＭＯＳ ＤＲＡＭの断面図である。
このＣＭＯＳ ＤＲＡＭには、酸素析出物６３を含む半
導体基板６１の上に形成されたエピタキシャル層６２
に、拡散層形成、選択酸化法（Ｌｏｃｉｓ）による素子
分離、（蓄積キャパシタ（トレンチ型）形成、ＭＯＳト
ランジスタ形成、及び配線の各工程によって、１Ｇａｔ
ｅ Ｐｏｌｙ・Ｓｉ６４、２Ｇａｔｅ Ｐｏｌｙ・Ｓｉ
６５、Ｌｏｃｏｓ素子分離６６などの各種素子が設けら
れている。素子形成後、ＤＲＡＭの動作テスト、スリッ
プ、析出密度、サイズを評価した。表１に結果を示す。
【００２３】 表１ 酸素析出物 酸素析出物 スリップ 歩留比* 密度（cm-3） サイズ(nm) 発生率（％） Ｓｕｂ．１ ３×１０11 ９８ ０ ３．３ 〜１×１０12 〜１６２ Ｓｕｂ．２ ５×１０8 ４６０ ８３ １．０ 〜２×１０9 〜５３１ Ｓｕｂ．３ ６×１０6 ４７３ ２１ ０．５ 〜４×１０7 〜６０３ * Ｓｕｂ．２を１．０とした。
【００２４】Ｓｕｂ．１〜Ｓｕｂ．３でＳｕｂ．１が本
発明による半導体基板である。Ｓｕｂ．１はスリップ発
生率、歩留り共良好であった。Ｓｕｂ．３はスリップ発
生率は低いものの歩留りとしては低下していた。これは
酸素析出物密度が低く、ゲッタリング効果が得られなか
ったためと考えられる。逆にＳｕｂ．２は酸素析出物密
度が十分なゲッタリング効果が得られている程度に高い
と考えられるが、低歩留りである。これはスリップ発生
によるものと考えられる。このように、安定的に高歩留
りを得るにはＳｕｂ．１のように十分なゲッタリング効
果が得られること、結晶欠陥（転位）に対して抑制効果
がある（高機械的強度）の両方が必要である。なお、実
施例４でエピタキシャル基板を使用した理由は、素子形
成層は無欠陥層であることが好適なためである。
発明による半導体基板である。Ｓｕｂ．１はスリップ発
生率、歩留り共良好であった。Ｓｕｂ．３はスリップ発
生率は低いものの歩留りとしては低下していた。これは
酸素析出物密度が低く、ゲッタリング効果が得られなか
ったためと考えられる。逆にＳｕｂ．２は酸素析出物密
度が十分なゲッタリング効果が得られている程度に高い
と考えられるが、低歩留りである。これはスリップ発生
によるものと考えられる。このように、安定的に高歩留
りを得るにはＳｕｂ．１のように十分なゲッタリング効
果が得られること、結晶欠陥（転位）に対して抑制効果
がある（高機械的強度）の両方が必要である。なお、実
施例４でエピタキシャル基板を使用した理由は、素子形
成層は無欠陥層であることが好適なためである。
【００２５】
【発明の効果】本発明によれば、酸素析出物による効率
の良いゲッタリング効果が得られ、しかも機械的強度に
も優れた半導体基板を提供することができる。
の良いゲッタリング効果が得られ、しかも機械的強度に
も優れた半導体基板を提供することができる。
【００２６】これにより、例えば、素子形成工程中の熱
処理によるスリップ発生が低減される。具体的にはＤＲ
ＡＭを形成する際、従来技術である５×１０8 〜２×１
０9個／ｃｍ3 の酸素析出物濃度の半導体基板では、ス
リップが約８０％の割合で発生したのに対し、本発明の
半導体基板ではスリップが実質的に発生しない。
処理によるスリップ発生が低減される。具体的にはＤＲ
ＡＭを形成する際、従来技術である５×１０8 〜２×１
０9個／ｃｍ3 の酸素析出物濃度の半導体基板では、ス
リップが約８０％の割合で発生したのに対し、本発明の
半導体基板ではスリップが実質的に発生しない。
【図１】図１は、実施例１によって得られた半導体基板
の最大分解剪断応力の酸素析出物密度依存性を示すグラ
フである。
の最大分解剪断応力の酸素析出物密度依存性を示すグラ
フである。
【図２】図２は実施例１によって得られた半導体基板の
酸素析出物サイズの酸素析出物密度依存性を示すグラフ
である。
酸素析出物サイズの酸素析出物密度依存性を示すグラフ
である。
【図３】図３は実施例２にて得られた半導体基板の最大
分解剪断応力の酸素析出物サイズ依存性を示すグラフで
ある。
分解剪断応力の酸素析出物サイズ依存性を示すグラフで
ある。
【図４】図４（ａ）は、実施例３により得られた半導体
基板の最大分解剪断応力の酸素濃度依存性を示すグラフ
であり、図４（ｂ）は、実施例３により得られた半導体
基板の酸素析出物サイズの酸素濃度依存性を示すグラフ
である。
基板の最大分解剪断応力の酸素濃度依存性を示すグラフ
であり、図４（ｂ）は、実施例３により得られた半導体
基板の酸素析出物サイズの酸素濃度依存性を示すグラフ
である。
【図５】図５は、実施例４に用いた半導体基板の断面図
である。
である。
【図６】図６は実施例４において半導体基板にデバイス
を形成した後の断面図である。
を形成した後の断面図である。
５１ 半導体基板 ５２ エピタキシャル層 ５３ 酸素析出核 ６１ 半導体基板 ６２ エピタキシャル層 ６３ 酸素析出物 ６４ １Ｇａｔｅ Ｐｏｌｙ・Ｓｉ ６５ ２Ｇａｔｅ Ｐｏｌｙ・Ｓｉ ６６ Ｌｏｃｏｓ素子分離
Claims (10)
- 【請求項１】半導体基板の内部に、１０11個／ｃｍ3 以
上の個数密度で酸素析出物が分散して存在することを特
徴とする、半導体基板。 - 【請求項２】半導体基板の初期酸素濃度が、９×１０17
ａｔｏｍｓ／ｃｍ3 以下（ただし換算係数ＩＯＣ−８８
による）である、請求項１に記載の半導体基板。 - 【請求項３】半導体基板内部に存在する酸素析出物の平
均サイズが３００ｎｍ以下である、請求項１または２に
記載の半導体基板。 - 【請求項４】半導体基板の抵抗率が０．０５Ω・ｃｍ以
下である、請求項１〜３いずれか１項に記載の半導体基
板。 - 【請求項５】半導体基板中のホウ素の濃度が１０18〜１
０20ａｔｏｍｓ／ｃｍ3 である、請求項１〜４のいずれ
か１項に記載の半導体基板。 - 【請求項６】半導体基板に対し、ＪＩＳ Ｒ１６０１に
基いて、変位速度０．１ｍｍ／ｍｉｎの曲げ試験を行っ
た場合の最大分解剪断応力が、１４ＭＰａ以上である、
請求項１〜５いずれか１項に記載の半導体基板。 - 【請求項７】請求項１〜６のいずれか１項に記載の半導
体基板上に、エピタキシャル成長または、還元性雰囲
気、不活性ガス雰囲気、もしくはこれらの混合ガス雰囲
気中での高温アニールにより無欠陥層が形成されてな
る、半導体基板。 - 【請求項８】請求項１〜７いずれか１項に記載の半導体
基板に、少なくともＭＯＳ型トランジスタまたはキャパ
シタが形成されてなる、ＭＯＳ型半導体装置。 - 【請求項９】請求項１〜６いずれか１項に記載の半導体
基板の製造方法であって、半導体基板に対し４５０℃〜
８００℃の核形成熱処理を１時間以上行い、次いで９０
０〜１１００℃の成長熱処理を行うことを特徴とする、
半導体基板の製造方法。 - 【請求項１０】請求項１〜６のいずれか１項に記載の半
導体基板上に、エピタキシャル成長または、還元性雰囲
気、不活性ガス雰囲気、もしくはこれらの混合ガス雰囲
気中での高温アニールにより半導体基板に無欠陥層を形
成することを特徴とする、半導体基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9112696A JPH10303208A (ja) | 1997-04-30 | 1997-04-30 | 半導体基板およびその製造方法 |
| US09/069,146 US6222252B1 (en) | 1997-04-30 | 1998-04-29 | Semiconductor substrate and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9112696A JPH10303208A (ja) | 1997-04-30 | 1997-04-30 | 半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303208A true JPH10303208A (ja) | 1998-11-13 |
Family
ID=14593211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9112696A Pending JPH10303208A (ja) | 1997-04-30 | 1997-04-30 | 半導体基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6222252B1 (ja) |
| JP (1) | JPH10303208A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000012787A1 (en) * | 1998-08-31 | 2000-03-09 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them |
| WO2003003441A1 (fr) * | 2001-06-28 | 2003-01-09 | Shin-Etsu Handotai Co., Ltd. | Procede de production de plaquette recuite et plaquette recuite ainsi obtenue |
| WO2006003812A1 (ja) * | 2004-06-30 | 2006-01-12 | Sumitomo Mitsubishi Silicon Corporation | シリコンウェーハの製造方法及びこの方法により製造されたシリコンウェーハ |
| JP2006190896A (ja) * | 2005-01-07 | 2006-07-20 | Renesas Technology Corp | エピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法 |
| JP2008103673A (ja) * | 2006-09-20 | 2008-05-01 | Siltronic Ag | 半導体用シリコンウエハ、およびその製造方法 |
| JP2008166721A (ja) * | 2006-12-07 | 2008-07-17 | Siltronic Ag | シリコンウエハ及びその製造方法 |
| WO2008136500A1 (ja) * | 2007-05-02 | 2008-11-13 | Siltronic Ag | シリコンウエハ及びその製造方法 |
| JP2011054821A (ja) * | 2009-09-03 | 2011-03-17 | Sumco Corp | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
| JP2011077281A (ja) * | 2009-09-30 | 2011-04-14 | Covalent Materials Corp | 窒化物半導体基板及びその製造方法 |
| JP2011238664A (ja) * | 2010-05-06 | 2011-11-24 | Sumco Corp | シリコンウェーハの熱処理方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009081A (ja) * | 2000-06-26 | 2002-01-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8357939B2 (en) * | 2009-12-29 | 2013-01-22 | Siltronic Ag | Silicon wafer and production method therefor |
| US9945048B2 (en) * | 2012-06-15 | 2018-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and method |
| US8907494B2 (en) | 2013-03-14 | 2014-12-09 | International Business Machines Corporation | Electrical leakage reduction in stacked integrated circuits having through-silicon-via (TSV) structures |
| JP6610056B2 (ja) | 2015-07-28 | 2019-11-27 | 株式会社Ｓｕｍｃｏ | エピタキシャルシリコンウェーハの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994761A (en) * | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
-
1997
- 1997-04-30 JP JP9112696A patent/JPH10303208A/ja active Pending
-
1998
- 1998-04-29 US US09/069,146 patent/US6222252B1/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6478883B1 (en) | 1998-08-31 | 2002-11-12 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer, epitaxial silicon wafer, and methods for producing them |
| WO2000012787A1 (en) * | 1998-08-31 | 2000-03-09 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them |
| US7189293B2 (en) | 2001-06-28 | 2007-03-13 | Shin-Etsu Handotai Co., Ltd. | Method of producing annealed wafer and annealed wafer |
| WO2003003441A1 (fr) * | 2001-06-28 | 2003-01-09 | Shin-Etsu Handotai Co., Ltd. | Procede de production de plaquette recuite et plaquette recuite ainsi obtenue |
| JPWO2003003441A1 (ja) * | 2001-06-28 | 2004-10-21 | 信越半導体株式会社 | アニールウェーハの製造方法及びアニールウェーハ |
| EP1780781A4 (en) * | 2004-06-30 | 2010-05-05 | Sumco Corp | PROCESS FOR PRODUCING SILICON DISK AND SILICON DISC PRODUCED THEREBY |
| US7700394B2 (en) | 2004-06-30 | 2010-04-20 | Sumco Corporation | Method for manufacturing silicon wafer method |
| JPWO2006003812A1 (ja) * | 2004-06-30 | 2008-04-17 | 株式会社Sumco | シリコンウェーハの製造方法及びこの方法により製造されたシリコンウェーハ |
| WO2006003812A1 (ja) * | 2004-06-30 | 2006-01-12 | Sumitomo Mitsubishi Silicon Corporation | シリコンウェーハの製造方法及びこの方法により製造されたシリコンウェーハ |
| JP2006190896A (ja) * | 2005-01-07 | 2006-07-20 | Renesas Technology Corp | エピタキシャルシリコンウエハとその製造方法および半導体装置とその製造方法 |
| JP2008103673A (ja) * | 2006-09-20 | 2008-05-01 | Siltronic Ag | 半導体用シリコンウエハ、およびその製造方法 |
| JP2008166721A (ja) * | 2006-12-07 | 2008-07-17 | Siltronic Ag | シリコンウエハ及びその製造方法 |
| WO2008136500A1 (ja) * | 2007-05-02 | 2008-11-13 | Siltronic Ag | シリコンウエハ及びその製造方法 |
| KR101043011B1 (ko) | 2007-05-02 | 2011-06-21 | 실트로닉 아게 | 실리콘 웨이퍼 및 그 제조방법 |
| US8382894B2 (en) | 2007-05-02 | 2013-02-26 | Siltronic Ag | Process for the preparation of silicon wafer with reduced slip and warpage |
| JP5256195B2 (ja) * | 2007-05-02 | 2013-08-07 | ジルトロニック アクチエンゲゼルシャフト | シリコンウエハ及びその製造方法 |
| JP2011054821A (ja) * | 2009-09-03 | 2011-03-17 | Sumco Corp | エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ |
| JP2011077281A (ja) * | 2009-09-30 | 2011-04-14 | Covalent Materials Corp | 窒化物半導体基板及びその製造方法 |
| JP2011238664A (ja) * | 2010-05-06 | 2011-11-24 | Sumco Corp | シリコンウェーハの熱処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6222252B1 (en) | 2001-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6165872A (en) | Semiconductor device and its manufacturing method | |
| JPH10303208A (ja) | 半導体基板およびその製造方法 | |
| JP2000272995A (ja) | シリコン単結晶、シリコンウェーハ及びエピタキシャルウェーハ | |
| JP3381816B2 (ja) | 半導体基板の製造方法 | |
| US5951755A (en) | Manufacturing method of semiconductor substrate and inspection method therefor | |
| US6626994B1 (en) | Silicon wafer for epitaxial wafer, epitaxial wafer, and method of manufacture thereof | |
| JP2004175658A (ja) | シリコンウェーハおよびエピタキシャルシリコンウェーハ | |
| JPH0845947A (ja) | シリコン基板の熱処理方法 | |
| JP3022044B2 (ja) | シリコンウエハの製造方法およびシリコンウエハ | |
| JP5609025B2 (ja) | エピタキシャルシリコンウェーハの製造方法 | |
| JP5246065B2 (ja) | エピタキシャルシリコンウェーハとその製造方法 | |
| WO2010131412A1 (ja) | シリコンウェーハおよびその製造方法 | |
| JP4817078B2 (ja) | シリコンウェーハ | |
| JP2002184779A (ja) | アニールウェーハの製造方法及びアニールウェーハ | |
| JP5533869B2 (ja) | エピタキシャルシリコンウェーハとその製造方法 | |
| US5574307A (en) | Semiconductor device and method of producing the same | |
| JPH11204534A (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JP3022045B2 (ja) | シリコンウエハの製造方法及びシリコンウエハ | |
| JPH10270455A (ja) | 半導体基板の製造方法 | |
| JPH05326467A (ja) | 半導体基板及びその製造方法 | |
| JP2006040972A (ja) | シリコンエピタキシャルウェーハおよびその製造方法 | |
| JPH09223699A (ja) | シリコンウェーハとその製造方法 | |
| JPH06310517A (ja) | 半導体基板及びその製造方法 | |
| JP3294722B2 (ja) | シリコンウェーハの製造方法及びシリコンウェーハ | |
| JP2002057159A (ja) | シリコンウェーハおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |