JPH10303037A - 薄膜積層型磁気誘導素子およびその製造方法 - Google Patents
薄膜積層型磁気誘導素子およびその製造方法Info
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- JPH10303037A JPH10303037A JP10557297A JP10557297A JPH10303037A JP H10303037 A JPH10303037 A JP H10303037A JP 10557297 A JP10557297 A JP 10557297A JP 10557297 A JP10557297 A JP 10557297A JP H10303037 A JPH10303037 A JP H10303037A
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Abstract
(57)【要約】
【課題】集積回路等の半導体基板のチップ上に直接かつ
容易に作り込むに適した薄膜積層構造をもち、かつ高周
波領域内でもＱ値を高く維持することができる磁気誘導
素子およびその製造方法を提供する。 【解決手段】半導体ウェハ上に分離絶縁膜を介して下側
磁性薄膜を積層し更に下側絶縁膜で覆った基板１０上
に、減圧ＣＶＤ法により中間絶縁膜１６となる厚さ２μ
ｍの酸化シリコン膜を堆積し、リアクティブイオンエッ
チング法により幅１μｍの溝２４を形成し、リフロース
パッタ法により薄膜導体１５となる厚さ２μｍのＡｌ膜
を成膜して前記溝２４に充填し、ＣＭＰ法によりシリコ
ン酸化膜１６ａ上のＡｌ膜１５ａを除去して平坦化する
他に、ＭＯＣＶＤ法により薄膜導体を成膜してもよい。
容易に作り込むに適した薄膜積層構造をもち、かつ高周
波領域内でもＱ値を高く維持することができる磁気誘導
素子およびその製造方法を提供する。 【解決手段】半導体ウェハ上に分離絶縁膜を介して下側
磁性薄膜を積層し更に下側絶縁膜で覆った基板１０上
に、減圧ＣＶＤ法により中間絶縁膜１６となる厚さ２μ
ｍの酸化シリコン膜を堆積し、リアクティブイオンエッ
チング法により幅１μｍの溝２４を形成し、リフロース
パッタ法により薄膜導体１５となる厚さ２μｍのＡｌ膜
を成膜して前記溝２４に充填し、ＣＭＰ法によりシリコ
ン酸化膜１６ａ上のＡｌ膜１５ａを除去して平坦化する
他に、ＭＯＣＶＤ法により薄膜導体を成膜してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
のワンチップ化等のため、半導体製造技術を利用して集
積回路装置のチップに搭載するに適する薄膜積層形磁気
誘導素子に関する。
のワンチップ化等のため、半導体製造技術を利用して集
積回路装置のチップに搭載するに適する薄膜積層形磁気
誘導素子に関する。
【０００２】
【従来の技術】チョッパ装置やスイッチング電源等の小
形の電子装置は、従来からインダクタや変圧器等の受動
素子と、個別半導体素子や集積回路等の能動素子とを、
組み合わせて構成されてきたが、能動素子側の半導体技
術の急速な進歩に比べて、受動素子側の技術進歩は立ち
遅れ気味である。特にインダクタや変圧器等の磁気誘導
素子は、集積回路装置と比べると体格が非常に大きいた
めに、電子装置の小形化を図る上で最大の隘路になって
いる。このため、電子装置のチョッピングやスイッチン
グの動作周波数を、１ＭＨｚ以上に高めて、小形化をい
わば側面から容易にするとともに、磁気誘導素子自体の
構造面でも種々の試みがなされている。
形の電子装置は、従来からインダクタや変圧器等の受動
素子と、個別半導体素子や集積回路等の能動素子とを、
組み合わせて構成されてきたが、能動素子側の半導体技
術の急速な進歩に比べて、受動素子側の技術進歩は立ち
遅れ気味である。特にインダクタや変圧器等の磁気誘導
素子は、集積回路装置と比べると体格が非常に大きいた
めに、電子装置の小形化を図る上で最大の隘路になって
いる。このため、電子装置のチョッピングやスイッチン
グの動作周波数を、１ＭＨｚ以上に高めて、小形化をい
わば側面から容易にするとともに、磁気誘導素子自体の
構造面でも種々の試みがなされている。
【０００３】例えば、特開昭６１−２１９１１４号公報
に開示された技術では、磁性繊維を縦糸に、極細銅線を
横糸にして編んだ織物構造でインダクタが構成される。
特開平１−１５１２１１号公報の技術では、磁気誘導素
子がセラミックの積層構造体から構成される。また、特
開平２−２７５６０６号公報には、可撓性フィルムにコ
イルを担持させて、それらを両側から磁性シートで挟み
込んだ構造の平面形のインダクタが開示されている。
に開示された技術では、磁性繊維を縦糸に、極細銅線を
横糸にして編んだ織物構造でインダクタが構成される。
特開平１−１５１２１１号公報の技術では、磁気誘導素
子がセラミックの積層構造体から構成される。また、特
開平２−２７５６０６号公報には、可撓性フィルムにコ
イルを担持させて、それらを両側から磁性シートで挟み
込んだ構造の平面形のインダクタが開示されている。
【０００４】これらの従来技術からもわかるように、磁
気誘導素子の小形化には個別素子をそれに適した構造に
する方向と、能動素子用の半導体チップ上に直接搭載な
いし作り付ける方向とがあるが、電子装置の全体構造を
小形化し、かつ面実装等の組み立ての手間を極力省いて
合理化できる点では、後者の方向が明らかに有利であ
り、前述の特開昭６１−２１９１１４号公報および特開
平１−１５１２１１号公報の技術は、個別素子を小形化
する方向なので余り有利でない。
気誘導素子の小形化には個別素子をそれに適した構造に
する方向と、能動素子用の半導体チップ上に直接搭載な
いし作り付ける方向とがあるが、電子装置の全体構造を
小形化し、かつ面実装等の組み立ての手間を極力省いて
合理化できる点では、後者の方向が明らかに有利であ
り、前述の特開昭６１−２１９１１４号公報および特開
平１−１５１２１１号公報の技術は、個別素子を小形化
する方向なので余り有利でない。
【０００５】コイル導体を平面上でスパイラル状に形成
した平面インダクタンスと称する特開平２−２７５６０
６号公報の技術は本質は個別素子であるが、チップへの
搭載に適すると考えられる。しかし、これはポリイミド
フィルムの両面に銅のコイルを形成したものであって、
しかも、銅コイルの断面積は、３５μｍ×２５０μｍ、
コイルのピッチ５００μｍというような、数〜１０ｍｍ
角の小形チップに搭載できる程度までの小形化は、実際
にはかならずしも容易でなく、かつ個別素子である以上
は、チップと接合するための実装作業が不可欠になる。
した平面インダクタンスと称する特開平２−２７５６０
６号公報の技術は本質は個別素子であるが、チップへの
搭載に適すると考えられる。しかし、これはポリイミド
フィルムの両面に銅のコイルを形成したものであって、
しかも、銅コイルの断面積は、３５μｍ×２５０μｍ、
コイルのピッチ５００μｍというような、数〜１０ｍｍ
角の小形チップに搭載できる程度までの小形化は、実際
にはかならずしも容易でなく、かつ個別素子である以上
は、チップと接合するための実装作業が不可欠になる。
【０００６】かかる問題に加えて、高周波領域内で磁気
誘導素子に高いＱ（＝ω・Ｌ／Ｒ）値を持たせるのが困
難な問題である。ここでωは角周波数、Ｌはインダクタ
ンス、Ｒは抵抗である。すなわち、従来から磁気誘導素
子を小形化するには、先ず電子装置の動作周波数を上げ
て、小さなインダクタンス値でも所定のリアクタンス値
が得られるようにしているが、１ＭＨｚ以上の周波数領
域では、磁気回路やコイル内の高周波損失のために磁気
誘導素子のインダクタンス値が飽和し、抵抗値が増加す
るので、動作周波数を上げると、Ｑ値が飽和ないし逆に
減少してくる。このため、動作周波数を上げてもＱ値を
所定レベルに維持するために磁気誘導素子の体格を小さ
くできなくなってくる。特開平２−２７５６０６号公報
の平面インダクタンスにおいて、銅コイルを大きくした
理由の一つは、Ｑ値を高くするためであった。
誘導素子に高いＱ（＝ω・Ｌ／Ｒ）値を持たせるのが困
難な問題である。ここでωは角周波数、Ｌはインダクタ
ンス、Ｒは抵抗である。すなわち、従来から磁気誘導素
子を小形化するには、先ず電子装置の動作周波数を上げ
て、小さなインダクタンス値でも所定のリアクタンス値
が得られるようにしているが、１ＭＨｚ以上の周波数領
域では、磁気回路やコイル内の高周波損失のために磁気
誘導素子のインダクタンス値が飽和し、抵抗値が増加す
るので、動作周波数を上げると、Ｑ値が飽和ないし逆に
減少してくる。このため、動作周波数を上げてもＱ値を
所定レベルに維持するために磁気誘導素子の体格を小さ
くできなくなってくる。特開平２−２７５６０６号公報
の平面インダクタンスにおいて、銅コイルを大きくした
理由の一つは、Ｑ値を高くするためであった。
【０００７】
【発明が解決しようとする課題】近年、磁気誘導素子の
小形化の要求に応えて、半導体技術の適用により、半導
体基板上に磁気誘導素子を搭載した例も報告されてい
る。発明者の同僚も特願平８−１４９６２６において、
そのような薄膜磁気誘導素子を提案した。図３（ａ）な
いし（ｄ）は、その提案に記載された例のコイルの主な
製造工程を工程順に示した部分断面図である。半導体ウ
ェハ上に絶縁膜を介して下側磁性薄膜を積層し、更に下
側絶縁膜で覆ったものを基板１としている。基板１上に
中間絶縁膜となるポリイミド薄膜２を、コイル導体の高
さであるｔc の厚さに形成する［図３（ａ）］。
小形化の要求に応えて、半導体技術の適用により、半導
体基板上に磁気誘導素子を搭載した例も報告されてい
る。発明者の同僚も特願平８−１４９６２６において、
そのような薄膜磁気誘導素子を提案した。図３（ａ）な
いし（ｄ）は、その提案に記載された例のコイルの主な
製造工程を工程順に示した部分断面図である。半導体ウ
ェハ上に絶縁膜を介して下側磁性薄膜を積層し、更に下
側絶縁膜で覆ったものを基板１としている。基板１上に
中間絶縁膜となるポリイミド薄膜２を、コイル導体の高
さであるｔc の厚さに形成する［図３（ａ）］。
【０００８】フォトレジスト３を塗布し、フォトマスク
を使用して露光、現像をおこなう。ポリイミド薄膜２
は、現像時にフォトレジスト３と同時にウェットエッチ
ングされ、ポリイミド薄膜２に幅ｄ、間隔ｓの溝４が形
成される［同図（ｂ）］。フォトレジスト３を除去する
［同図（ｃ）］。ポリイミド薄膜２の焼結乾燥後、溝４
内にメッキにより薄膜導体５となる銅を充填する［同２
（ｄ）］。
を使用して露光、現像をおこなう。ポリイミド薄膜２
は、現像時にフォトレジスト３と同時にウェットエッチ
ングされ、ポリイミド薄膜２に幅ｄ、間隔ｓの溝４が形
成される［同図（ｂ）］。フォトレジスト３を除去する
［同図（ｃ）］。ポリイミド薄膜２の焼結乾燥後、溝４
内にメッキにより薄膜導体５となる銅を充填する［同２
（ｄ）］。
【０００９】この後、薄膜導体５および中間絶縁膜６の
上に上側絶縁膜を介して上側磁性薄膜を堆積して、断面
がｔc ×ｄ、間隔がｓのコイルが形成される。先に記し
た式に従ってＱ値を高くするためには、角周波数ωを高
くすることは、勿論であるが、Ｌ値をなるべく大きく、
Ｒ値をなるべく小さくする必要がある。図３に示すよう
な薄膜インダクタの場合、Ｒ値を小さくするには、導体
の長さおよび巻き数を変えずに、導体の断面積ｔc ×ｄ
を大きくすればよい。
上に上側絶縁膜を介して上側磁性薄膜を堆積して、断面
がｔc ×ｄ、間隔がｓのコイルが形成される。先に記し
た式に従ってＱ値を高くするためには、角周波数ωを高
くすることは、勿論であるが、Ｌ値をなるべく大きく、
Ｒ値をなるべく小さくする必要がある。図３に示すよう
な薄膜インダクタの場合、Ｒ値を小さくするには、導体
の長さおよび巻き数を変えずに、導体の断面積ｔc ×ｄ
を大きくすればよい。
【００１０】しかし、通常ウェットエッチングで形成で
きる溝は、アスペクト比（＝ｔc ／ｄ）１が最大であ
り、アスペクト比の大きなコイル導体を形成するのは、
非常に困難であった。例えば、厚さｔc ＝３μｍとする
と、幅ｄは３μｍ以上となり、コイルを小型化する上で
制限が生じ、また、コイルの効率化も困難となる。ま
た、コイルの薄膜導体幅ｄを増加させた場合、近接効果
や表皮効果等による銅損により、却って交流抵抗を増大
させてしまうという問題をも生じる。
きる溝は、アスペクト比（＝ｔc ／ｄ）１が最大であ
り、アスペクト比の大きなコイル導体を形成するのは、
非常に困難であった。例えば、厚さｔc ＝３μｍとする
と、幅ｄは３μｍ以上となり、コイルを小型化する上で
制限が生じ、また、コイルの効率化も困難となる。ま
た、コイルの薄膜導体幅ｄを増加させた場合、近接効果
や表皮効果等による銅損により、却って交流抵抗を増大
させてしまうという問題をも生じる。
【００１１】このような現状に立脚して、本発明は集積
回路等の半導体装置のチップ上に直接かつ容易に作り込
むに適した薄膜積層構造をもち、かつ高周波領域内でも
Ｑ値を高く維持することができる磁気誘導素子およびそ
の製造方法を提供することを目的とする。
回路等の半導体装置のチップ上に直接かつ容易に作り込
むに適した薄膜積層構造をもち、かつ高周波領域内でも
Ｑ値を高く維持することができる磁気誘導素子およびそ
の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の課題解決のため本
発明は、シリコン基板上に形成された、コイル状に成形
された薄膜導体が一対の絶縁膜の相互間に挟み込まれた
構造を有する磁気誘導素子において、薄膜導体の断面の
幅ｄと厚さｔc との関係が ｔc ＞ｄであるものとす
る。
発明は、シリコン基板上に形成された、コイル状に成形
された薄膜導体が一対の絶縁膜の相互間に挟み込まれた
構造を有する磁気誘導素子において、薄膜導体の断面の
幅ｄと厚さｔc との関係が ｔc ＞ｄであるものとす
る。
【００１３】そのようにすれば、幅ｄを変えずに抵抗Ｒ
を低減できる。逆に一定の抵抗Ｒとした場合、幅ｄを小
さくでき、小形化に適する。特に、一対の絶縁膜の外側
に一対の磁性層を有するものとする。そのようにすれ
ば、薄膜積層型磁気誘導素子のインダクタンスを増大で
きる。本発明の薄膜積層型磁気誘導素子の製造方法とし
ては、下層側磁性薄膜を下層側絶縁膜で被覆し、下層側
絶縁膜上に中間絶縁膜を付け、その中間絶縁膜にコイル
のパターンに対応する溝幅より深さが深い溝を設け、そ
の溝に薄膜導体を充填し、薄膜導体の中間絶縁膜上に堆
積された部分を除去し、薄膜導体と中間絶縁膜とを上層
絶縁膜で被覆し、その上に上層側磁性薄膜を配設するも
のとする。
を低減できる。逆に一定の抵抗Ｒとした場合、幅ｄを小
さくでき、小形化に適する。特に、一対の絶縁膜の外側
に一対の磁性層を有するものとする。そのようにすれ
ば、薄膜積層型磁気誘導素子のインダクタンスを増大で
きる。本発明の薄膜積層型磁気誘導素子の製造方法とし
ては、下層側磁性薄膜を下層側絶縁膜で被覆し、下層側
絶縁膜上に中間絶縁膜を付け、その中間絶縁膜にコイル
のパターンに対応する溝幅より深さが深い溝を設け、そ
の溝に薄膜導体を充填し、薄膜導体の中間絶縁膜上に堆
積された部分を除去し、薄膜導体と中間絶縁膜とを上層
絶縁膜で被覆し、その上に上層側磁性薄膜を配設するも
のとする。
【００１４】そのようにすれば、幅ｄより厚さｔc の厚
い薄膜導体をもつ薄膜積層型磁気誘導素子が形成され
る。特に、中間絶縁膜の溝をリアクティブイオンエッチ
ング法によりおこなうものとすれば、異方性エッチング
が可能であり、アスペクト比の大きい溝を形成できる。
い薄膜導体をもつ薄膜積層型磁気誘導素子が形成され
る。特に、中間絶縁膜の溝をリアクティブイオンエッチ
ング法によりおこなうものとすれば、異方性エッチング
が可能であり、アスペクト比の大きい溝を形成できる。
【００１５】そして、薄膜導体の充填をリフロースパッ
タ法によりおこなうものとすれば、アスペクト比の大き
い溝への充填が可能である。また、薄膜導体の充填をＭ
ＯＣＶＤ法によりおこなうものとすれば、アスペクト比
の一層大きい溝への充填が可能である。更に、薄膜導体
の中間絶縁膜上に堆積された部分の除去を、化学機械的
研磨法（以下ＣＭＰ法と記す）によりおこなうものとす
れば、中間絶縁膜をストッパにするので、充填された薄
膜導体の厚さを殆ど損なわずにできる。
タ法によりおこなうものとすれば、アスペクト比の大き
い溝への充填が可能である。また、薄膜導体の充填をＭ
ＯＣＶＤ法によりおこなうものとすれば、アスペクト比
の一層大きい溝への充填が可能である。更に、薄膜導体
の中間絶縁膜上に堆積された部分の除去を、化学機械的
研磨法（以下ＣＭＰ法と記す）によりおこなうものとす
れば、中間絶縁膜をストッパにするので、充填された薄
膜導体の厚さを殆ど損なわずにできる。
【００１６】
【発明の実施の形態】以下、実施例を参照しながら本発
明の実施の形態を詳細に説明する。 ［実施例１］図１は、本発明第一の実施例（以下実施例
１と記す）のコイルの断面図である。
明の実施の形態を詳細に説明する。 ［実施例１］図１は、本発明第一の実施例（以下実施例
１と記す）のコイルの断面図である。
【００１７】図１において、１１はシリコンウェハであ
り、図示されない右方には、半導体素子が作製されてい
る。シリコンウェハ１１上にポリイミドからなる分離絶
縁膜１２を介して、パーマロイの下側磁性薄膜１３が積
層されており、その下側磁性薄膜１３を覆うポリイミド
からなる下側絶縁膜１４の上に、コイルが形成されてい
る。図では、コイルの断面のアルミニウムからなる薄膜
導体１５と、その間の酸化シリコン膜の中間絶縁膜１６
とが示されている。薄膜導体１５と中間絶縁膜１６との
上には、ポリイミドの上側絶縁膜１７を介してパーマロ
イの上側磁性薄膜１８が積層され、更にその上をポリイ
ミドの保護絶縁膜１９が覆っている。２０は、図示しな
い断面で薄膜導体１５の一端と接続しているコンタクト
である。
り、図示されない右方には、半導体素子が作製されてい
る。シリコンウェハ１１上にポリイミドからなる分離絶
縁膜１２を介して、パーマロイの下側磁性薄膜１３が積
層されており、その下側磁性薄膜１３を覆うポリイミド
からなる下側絶縁膜１４の上に、コイルが形成されてい
る。図では、コイルの断面のアルミニウムからなる薄膜
導体１５と、その間の酸化シリコン膜の中間絶縁膜１６
とが示されている。薄膜導体１５と中間絶縁膜１６との
上には、ポリイミドの上側絶縁膜１７を介してパーマロ
イの上側磁性薄膜１８が積層され、更にその上をポリイ
ミドの保護絶縁膜１９が覆っている。２０は、図示しな
い断面で薄膜導体１５の一端と接続しているコンタクト
である。
【００１８】この実施例１のコイルにおいて、特徴的な
点は、薄膜導体１５の高さｔc が、その幅ｄより約二倍
と大きいことである。図２（ａ）ないし（ｄ）は、実施
例１のコイルの製造方法を説明するための製造工程順の
部分断面図である。半導体ウェハ上に分離絶縁膜を介し
て下側磁性薄膜を積層し、更に下側絶縁膜で覆ったもの
を基板１０としている。なお、ポリイミド膜は、塗布と
焼成により、パーマロイ膜はスパッタ法により成膜でき
る。
点は、薄膜導体１５の高さｔc が、その幅ｄより約二倍
と大きいことである。図２（ａ）ないし（ｄ）は、実施
例１のコイルの製造方法を説明するための製造工程順の
部分断面図である。半導体ウェハ上に分離絶縁膜を介し
て下側磁性薄膜を積層し、更に下側絶縁膜で覆ったもの
を基板１０としている。なお、ポリイミド膜は、塗布と
焼成により、パーマロイ膜はスパッタ法により成膜でき
る。
【００１９】基板１０上にコイル導体の所定の厚さｔc
に等しい厚さ（本実施例では２μｍ）の中間絶縁膜１６
となるシリコン酸化膜１６ａを形成する。後にコイル間
の絶縁となるこの酸化シリコン膜１６ａの形成方法は色
々あるが、基板１０の図示されない部分に既に半導体素
子が形成されていることから、３５０℃程度の低温下
で、モノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）との混合ガ
スの雰囲気内の減圧ＣＶＤ法により成膜するのがよい。
成膜時の圧力は１７０Ｐａである。次いで、フォトレジ
スト２３を塗布し、フォトマスクを使用して露光、現像
をおこない、所望の薄膜導体幅ｄ（この例の場合１μ
ｍ、間隔ｓ＝３μｍ）となるように、パターニングする
［図１（ａ）］。
に等しい厚さ（本実施例では２μｍ）の中間絶縁膜１６
となるシリコン酸化膜１６ａを形成する。後にコイル間
の絶縁となるこの酸化シリコン膜１６ａの形成方法は色
々あるが、基板１０の図示されない部分に既に半導体素
子が形成されていることから、３５０℃程度の低温下
で、モノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）との混合ガ
スの雰囲気内の減圧ＣＶＤ法により成膜するのがよい。
成膜時の圧力は１７０Ｐａである。次いで、フォトレジ
スト２３を塗布し、フォトマスクを使用して露光、現像
をおこない、所望の薄膜導体幅ｄ（この例の場合１μ
ｍ、間隔ｓ＝３μｍ）となるように、パターニングする
［図１（ａ）］。
【００２０】次いで、このフォトレジスト２３のパター
ンをマスクとして酸化シリコン膜１６ａをエッチング
し、溝２４を形成する。溝２４の側面を図のように垂直
にして狭い幅ｓを狙いどおり正確にするため、リアクテ
ィブイオンエッチング法を利用するのが有利である。こ
の際、異方性エッチング条件とするため、エッチングガ
スとして六ふっ化エタン（Ｃ2 Ｆ6 ）と三ふっ化メタン
（ＣＨＦ3 ）の混合ガスを用い、その雰囲気圧力は１５
０Ｐａ、電力密度は、０．２Ｗ／ｃｍ2 程度とするのが
良い［図１（ｂ）］。
ンをマスクとして酸化シリコン膜１６ａをエッチング
し、溝２４を形成する。溝２４の側面を図のように垂直
にして狭い幅ｓを狙いどおり正確にするため、リアクテ
ィブイオンエッチング法を利用するのが有利である。こ
の際、異方性エッチング条件とするため、エッチングガ
スとして六ふっ化エタン（Ｃ2 Ｆ6 ）と三ふっ化メタン
（ＣＨＦ3 ）の混合ガスを用い、その雰囲気圧力は１５
０Ｐａ、電力密度は、０．２Ｗ／ｃｍ2 程度とするのが
良い［図１（ｂ）］。
【００２１】以上のように加工された基板１０の全面上
に、この実施例ではコイルの薄膜導体１５となるアルミ
ニウム（Ａｌ）をリフロースパッタ法によって２μｍの
膜厚に成膜する［図１（ｃ）］。条件は、基板温度５０
０℃、アルゴンガス圧力１Ｐａ、スパッタ電力３ｋＷで
ある。リフローのため下地として薄い多結晶シリコン層
を形成しておくとよい。またこの際、図では、１５ａで
示すようにシリコン酸化膜１６ａの上側にも薄膜導体が
被着する。リフロースパッタ法では、アスペクト比が１
以上、２程度までのコイル導体の形成が可能であり、本
実施例の幅１μｍ深さ２μｍの溝に充填することができ
る。
に、この実施例ではコイルの薄膜導体１５となるアルミ
ニウム（Ａｌ）をリフロースパッタ法によって２μｍの
膜厚に成膜する［図１（ｃ）］。条件は、基板温度５０
０℃、アルゴンガス圧力１Ｐａ、スパッタ電力３ｋＷで
ある。リフローのため下地として薄い多結晶シリコン層
を形成しておくとよい。またこの際、図では、１５ａで
示すようにシリコン酸化膜１６ａの上側にも薄膜導体が
被着する。リフロースパッタ法では、アスペクト比が１
以上、２程度までのコイル導体の形成が可能であり、本
実施例の幅１μｍ深さ２μｍの溝に充填することができ
る。
【００２２】その後、ＣＭＰ（化学機械研磨）法によ
り、表面を研磨してシリコン酸化膜１６ａの上側のＡｌ
膜１５ａを除去し、平坦化する［図１（ｄ）］。ＣＭＰ
法により平坦化をおこなうと、中間絶縁膜１６をストッ
パにするので、充填された薄膜導体１５の厚さを殆ど損
なわずにできる。しかも、中間絶縁膜１５と薄膜導体１
５との上面が平坦化されるので、例えば、コイルを積層
する場合等、その後のプロセスを容易にする。
り、表面を研磨してシリコン酸化膜１６ａの上側のＡｌ
膜１５ａを除去し、平坦化する［図１（ｄ）］。ＣＭＰ
法により平坦化をおこなうと、中間絶縁膜１６をストッ
パにするので、充填された薄膜導体１５の厚さを殆ど損
なわずにできる。しかも、中間絶縁膜１５と薄膜導体１
５との上面が平坦化されるので、例えば、コイルを積層
する場合等、その後のプロセスを容易にする。
【００２３】更に、半導体基板１を水洗してエッチング
液を完全に除去した後、前述と同様にポリイミド膜を基
板１０の全面に成膜して、上側絶縁膜１７とする。また
は、低温の減圧ＣＶＤ法により酸化シリコン膜を形成し
て薄膜導体１５間の中間絶縁膜１６と連続した上側絶縁
膜１７としてもよい。これ以降は図１のように上側磁性
薄膜１８を配設し、ポリイミド等の保護絶縁膜１９によ
りそれを被覆し、コンタクト２０を設けて薄膜積層型磁
気誘導素子の完成状態とすることでよい。
液を完全に除去した後、前述と同様にポリイミド膜を基
板１０の全面に成膜して、上側絶縁膜１７とする。また
は、低温の減圧ＣＶＤ法により酸化シリコン膜を形成し
て薄膜導体１５間の中間絶縁膜１６と連続した上側絶縁
膜１７としてもよい。これ以降は図１のように上側磁性
薄膜１８を配設し、ポリイミド等の保護絶縁膜１９によ
りそれを被覆し、コンタクト２０を設けて薄膜積層型磁
気誘導素子の完成状態とすることでよい。
【００２４】以上説明した薄膜積層型磁気誘導素子の製
造方法によれば、アスペクト比が１より大きい溝２２を
充填することができた。すなわち、高さｔc が幅ｄより
大きい薄膜導体１５のコイルを形成できた。これによ
り、薄膜導体１５の抵抗Ｒの値を低減して電流容量を増
加させ、かつそのＱ値を高めることができる。また、抵
抗Ｒを一定とすれば、幅ｄを小さくでき、コイルを小型
化する上で有利で、コイルの効率化もできる。更に、近
接効果や表皮効果等による銅損を低減できる効果もあ
る。
造方法によれば、アスペクト比が１より大きい溝２２を
充填することができた。すなわち、高さｔc が幅ｄより
大きい薄膜導体１５のコイルを形成できた。これによ
り、薄膜導体１５の抵抗Ｒの値を低減して電流容量を増
加させ、かつそのＱ値を高めることができる。また、抵
抗Ｒを一定とすれば、幅ｄを小さくでき、コイルを小型
化する上で有利で、コイルの効率化もできる。更に、近
接効果や表皮効果等による銅損を低減できる効果もあ
る。
【００２５】また、膜厚ｔc が幅ｄより大きい薄膜導体
１５のコイルとすることによって、上下の磁性薄膜１
３、１８間に漏れるわたり磁束を低減でき、わたり磁束
による抵抗Ｒの増大を抑制できるという効果も得られ
る。なお、以上の実施例では、磁気誘導素子が単一のコ
イルをもつインダクタとして説明したが、薄膜導体から
形成する可能であればつづら折れ状等の種々な形状を採
用できる。さらに、実施例にしめされた具体的な寸法、
形状、構造、配置等はあくまで例示であって、本発明の
要旨内で適宜な変更ないし変形が可能である。
１５のコイルとすることによって、上下の磁性薄膜１
３、１８間に漏れるわたり磁束を低減でき、わたり磁束
による抵抗Ｒの増大を抑制できるという効果も得られ
る。なお、以上の実施例では、磁気誘導素子が単一のコ
イルをもつインダクタとして説明したが、薄膜導体から
形成する可能であればつづら折れ状等の種々な形状を採
用できる。さらに、実施例にしめされた具体的な寸法、
形状、構造、配置等はあくまで例示であって、本発明の
要旨内で適宜な変更ないし変形が可能である。
【００２６】［実施例２］実施例１と同様であるが、図
１（ｃ）において、コイルの薄膜導体１５となるＡｌの
堆積方法として、ＭＯＣＶＤ法を用いる。成膜条件は、
基板温度３００℃、供給ガスは、ジメチルアルミニウム
ハイドライド（ＡｌＨ（ＣＨ3 ）2 ）と水素（Ｈ2 ）と
の混合ガスである。その他の加工方法は、実施例１と同
じである。この方法により、アスペクト比が４程度まで
のコイル導体の形成が可能となった。
１（ｃ）において、コイルの薄膜導体１５となるＡｌの
堆積方法として、ＭＯＣＶＤ法を用いる。成膜条件は、
基板温度３００℃、供給ガスは、ジメチルアルミニウム
ハイドライド（ＡｌＨ（ＣＨ3 ）2 ）と水素（Ｈ2 ）と
の混合ガスである。その他の加工方法は、実施例１と同
じである。この方法により、アスペクト比が４程度まで
のコイル導体の形成が可能となった。
【００２７】これにより、薄膜導体１５の抵抗Ｒの値を
低減して電流容量を増加させ、かつそのＱ値を高める効
果、および、上下の磁性薄膜１３、１８間に漏れるわた
り磁束による抵抗Ｒの増大を抑制できるという効果が一
層大きなものとなる。 ［実施例３］実施例２と同様であるが、コイルの薄膜導
体の堆積方法として、銅のＭＯＣＶＤ法を用いる。成膜
条件は、基板温度３００℃、供給ガスは、ヘキサフロロ
アセチルアセトン銅（Ｃｕ（ｈｆａｃ）2 ）と水素（Ｈ
2 ）との混合ガスである。その他の加工方法は、実施例
２と同じである。この方法ても、アスペクト比が４程度
までのコイル導体の形成が可能となる。効果は実施例２
とほぼ同じである。
低減して電流容量を増加させ、かつそのＱ値を高める効
果、および、上下の磁性薄膜１３、１８間に漏れるわた
り磁束による抵抗Ｒの増大を抑制できるという効果が一
層大きなものとなる。 ［実施例３］実施例２と同様であるが、コイルの薄膜導
体の堆積方法として、銅のＭＯＣＶＤ法を用いる。成膜
条件は、基板温度３００℃、供給ガスは、ヘキサフロロ
アセチルアセトン銅（Ｃｕ（ｈｆａｃ）2 ）と水素（Ｈ
2 ）との混合ガスである。その他の加工方法は、実施例
２と同じである。この方法ても、アスペクト比が４程度
までのコイル導体の形成が可能となる。効果は実施例２
とほぼ同じである。
【００２８】
【発明の効果】以上説明したように本発明によれば、コ
イルの薄膜導体断面を幅より高さの高いものとすること
によって、おなじ幅であれば、抵抗を低減し、電流容量
を増加させ、かつＱ値の高いすなわち高効率の薄膜積層
型磁気誘導素子が得られる。また、わたり磁束による抵
抗の増大を抑制できるという効果も得られる。
イルの薄膜導体断面を幅より高さの高いものとすること
によって、おなじ幅であれば、抵抗を低減し、電流容量
を増加させ、かつＱ値の高いすなわち高効率の薄膜積層
型磁気誘導素子が得られる。また、わたり磁束による抵
抗の増大を抑制できるという効果も得られる。
【００２９】逆に、抵抗Ｒを一定とすれば、幅を小さく
できて、薄膜積層型磁気誘導素子を小型化する上で有利
である。
できて、薄膜積層型磁気誘導素子を小型化する上で有利
である。
【図１】本発明第一の実施例のコイルの断面図
【図２】（ａ）ないし（ｄ）は実施例１のコイルの製造
方法を示す工程順の断面図
方法を示す工程順の断面図
【図３】（ａ）ないし（ｄ）は従来のコイルの製造方法
による工程順の断面図
による工程順の断面図
１、１０ 基板 ２ ポリイミド膜 ３、２３ フォトレジスト ４、２４ 溝 ５、１５ 薄膜導体 １１ シリコンウェハ １２ 分離絶縁膜 １３ 下側磁性薄膜 １４ 下側絶縁膜 １５ａ 酸化シリコン膜上のＡｌ膜 １６ 中間絶縁膜 １６ａ 酸化シリコン膜 １７ 上側絶縁膜 １８ 下側磁性薄膜 １９ 保護絶縁膜 ２０ コンタクト
Claims (7)
- 【請求項１】シリコン基板上に形成された、コイル状に
成形された薄膜導体が一対の絶縁膜の相互間に挟み込ま
れた構造を有する磁気誘導素子において、薄膜導体の断
面の幅ｄと厚さｔc との関係が ｔc ＞ｄであることを
特徴とする薄膜積層型磁気誘導素子。 - 【請求項２】一対の絶縁膜の外側に一対の磁性層を有す
ることを特徴とする請求項１記載の薄膜積層型磁気誘導
素子。 - 【請求項３】コイル状に成形された薄膜導体を一対の磁
性薄膜の相互間に挟み込んだ構造の磁気誘導素子の製造
方法であって、下層側磁性薄膜を下層側絶縁膜で被覆
し、下層側絶縁膜上に中間絶縁膜を付け、その中間絶縁
膜にコイルのパターンに対応する溝幅より深さが深い溝
を設け、その溝に薄膜導体を充填し、薄膜導体の中間絶
縁膜上に堆積された部分を除去し、薄膜導体と中間絶縁
膜とを上層絶縁膜で被覆し、その上に上層側磁性薄膜を
配設するようにしたことを特徴とする薄膜積層形磁気誘
導素子の製造方法。 - 【請求項４】中間絶縁膜の溝をリアクティブイオンエッ
チング法によりおこなうことを特徴とする請求項３記載
の薄膜積層型磁気誘導素子の製造方法。 - 【請求項５】薄膜導体の充填をリフロースパッタ法によ
りおこなうことを特徴とする請求項３または４に記載の
薄膜積層型磁気誘導素子の製造方法。 - 【請求項６】薄膜導体の充填をＭＯＣＶＤ法によりおこ
なうことを特徴とする請求項３または４に記載の薄膜積
層型磁気誘導素子の製造方法。 - 【請求項７】薄膜導体の中間絶縁膜上に堆積された部分
を除去を化学機械的研磨法によりおこなうことを特徴と
する請求項５または６に記載の薄膜積層型磁気誘導素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10557297A JPH10303037A (ja) | 1997-04-23 | 1997-04-23 | 薄膜積層型磁気誘導素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10557297A JPH10303037A (ja) | 1997-04-23 | 1997-04-23 | 薄膜積層型磁気誘導素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303037A true JPH10303037A (ja) | 1998-11-13 |
Family
ID=14411247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10557297A Pending JPH10303037A (ja) | 1997-04-23 | 1997-04-23 | 薄膜積層型磁気誘導素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303037A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2830670A1 (fr) * | 2001-10-10 | 2003-04-11 | St Microelectronics Sa | Inductance et son procede de fabrication |
| US6830970B2 (en) | 2001-10-10 | 2004-12-14 | Stmicroelectronics, S.A. | Inductance and via forming in a monolithic circuit |
| WO2007043405A1 (ja) * | 2005-10-14 | 2007-04-19 | Matsushita Electric Industrial Co., Ltd. | 電子部品及びその製造方法 |
| KR100720499B1 (ko) | 2005-12-30 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 인덕터 형성 방법 |
| KR100880794B1 (ko) * | 2002-07-05 | 2009-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 및 그 형성방법 |
| US11763982B2 (en) | 2018-04-12 | 2023-09-19 | Samsung Electro-Mechanics Co., Ltd. | Inductor and manufacturing method thereof |
-
1997
- 1997-04-23 JP JP10557297A patent/JPH10303037A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2830670A1 (fr) * | 2001-10-10 | 2003-04-11 | St Microelectronics Sa | Inductance et son procede de fabrication |
| EP1302955A1 (fr) * | 2001-10-10 | 2003-04-16 | STMicroelectronics S.A. | Inductance et son procédé de fabrication |
| US6830970B2 (en) | 2001-10-10 | 2004-12-14 | Stmicroelectronics, S.A. | Inductance and via forming in a monolithic circuit |
| US7404249B2 (en) | 2001-10-10 | 2008-07-29 | Stmicroelectronics S.A. | Method of manufacturing an inductance |
| KR100938501B1 (ko) * | 2001-10-10 | 2010-01-25 | 에스티마이크로일렉트로닉스 에스.에이. | 인덕터 및 그 제조 방법 |
| KR100880794B1 (ko) * | 2002-07-05 | 2009-02-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 및 그 형성방법 |
| WO2007043405A1 (ja) * | 2005-10-14 | 2007-04-19 | Matsushita Electric Industrial Co., Ltd. | 電子部品及びその製造方法 |
| JP2007109934A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | 電子部品及びその製造方法 |
| KR100720499B1 (ko) | 2005-12-30 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 인덕터 형성 방법 |
| US11763982B2 (en) | 2018-04-12 | 2023-09-19 | Samsung Electro-Mechanics Co., Ltd. | Inductor and manufacturing method thereof |
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