JPH10284732A - ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 - Google Patents
２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法Info
- Publication number
- JPH10284732A JPH10284732A JP10094757A JP9475798A JPH10284732A JP H10284732 A JPH10284732 A JP H10284732A JP 10094757 A JP10094757 A JP 10094757A JP 9475798 A JP9475798 A JP 9475798A JP H10284732 A JPH10284732 A JP H10284732A
- Authority
- JP
- Japan
- Prior art keywords
- titanium
- cobalt
- layer
- annealing
- mos structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010941 cobalt Substances 0.000 title claims abstract description 136
- 229910017052 cobalt Inorganic materials 0.000 title claims abstract description 136
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 title claims abstract description 136
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 70
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 47
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 90
- 239000010936 titanium Substances 0.000 claims abstract description 90
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 90
- 238000000137 annealing Methods 0.000 claims abstract description 52
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 36
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000001301 oxygen Substances 0.000 claims abstract description 34
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 239000007789 gas Substances 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 238000004544 sputter deposition Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 238000005477 sputtering target Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 150000001869 cobalt compounds Chemical class 0.000 claims 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- 229910018999 CoSi2 Inorganic materials 0.000 abstract 2
- 150000001868 cobalt Chemical class 0.000 abstract 1
- 239000004020 conductor Substances 0.000 abstract 1
- 150000003608 titanium Chemical class 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 15
- 229910019001 CoSi Inorganic materials 0.000 description 11
- 229910021341 titanium silicide Inorganic materials 0.000 description 8
- 238000003475 lamination Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 208000012868 Overgrowth Diseases 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005247 gettering Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- AVWLPUQJODERGA-UHFFFAOYSA-L cobalt(2+);diiodide Chemical compound [Co+2].[I-].[I-] AVWLPUQJODERGA-UHFFFAOYSA-L 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/976—Temporary protective layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 集積回路構造上にケイ化コバルト（ＣｏＳｉ
2）導電層の形成する優れた方法を提供すること。 【解決手段】 酸素ゲッタとしても作用するチタンから
成る第１のキャッピング層を用い、第１のアニーリング
・ステップに先だって、積層されたコバルト層を酸素を
含みうる気体への露出からまず保護することによって、
集積回路構造のシリコン表面上に一様な厚さでケイ化コ
バルト（ＣｏＳｉ2）を適切に形成できる。このチタン
・キャップ（３０）は、チタン層の上に窒化チタンから
成る更なる保護キャッピング層を形成することによっ
て、それ自身を、酸素を生じうる気体への露出から保護
する。
2）導電層の形成する優れた方法を提供すること。 【解決手段】 酸素ゲッタとしても作用するチタンから
成る第１のキャッピング層を用い、第１のアニーリング
・ステップに先だって、積層されたコバルト層を酸素を
含みうる気体への露出からまず保護することによって、
集積回路構造のシリコン表面上に一様な厚さでケイ化コ
バルト（ＣｏＳｉ2）を適切に形成できる。このチタン
・キャップ（３０）は、チタン層の上に窒化チタンから
成る更なる保護キャッピング層を形成することによっ
て、それ自身を、酸素を生じうる気体への露出から保護
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の集
積回路構造の形成に関する。更に詳しくは、本発明は、
集積回路構造上のケイ化コバルト（ＣｏＳｉ2）導電層
の形成方法に関する。
積回路構造の形成に関する。更に詳しくは、本発明は、
集積回路構造上のケイ化コバルト（ＣｏＳｉ2）導電層
の形成方法に関する。
【０００２】
【従来の技術】集積回路構造の形成においては、そして
特に、ポリシリコン・ゲート電極を用いたＭＯＳデバイ
スの形成においては、シリコン基板のポリシリコン・ゲ
ート電極とソース及びドレイン領域との上に金属ケイ化
物を提供してシリコンを金属相互接続物に電気的及び金
属的に容易に接続することが通常となっている。従っ
て、例えば、チタン金属層が、通常は、例えばフィール
ド酸化物領域などの基板のシリコン酸化物絶縁領域の上
だけでなく、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上にもブランケット積層
（デポジット）される。この構造は、次に、シリコン酸
化物上のチタンは反応しないが、シリコンと接触してい
るチタンが反応してケイ化チタンを形成するのに十分な
温度である例えば７００℃まで加熱される。未反応のチ
タンは除去され、基板のシリコン・ソース／ドレイン領
域とポリシリコン・ゲート電極との上のケイ化チタンだ
けが残る。結果として残ったケイ化チタンは、次に、例
えば約７５０℃よりも高温で更にアニーリングされ、抵
抗値の高いＣ４９フェーズとして形成されている先に形
成されたケイ化チタンを、電気的により望ましい（抵抗
値が低い）Ｃ５４フェーズに変換する（この構造は、当
初は高い方（Ｃ５４形成）の温度ではアニーリングされ
ないが、その理由は、チタンは、この高い方の温度でシ
リコン酸化物の絶縁物と反応する傾向にあるからであ
る）。次に、タングステン、アルミニウムなどの金属層
をケイ化チタン層上に積層することができる。
特に、ポリシリコン・ゲート電極を用いたＭＯＳデバイ
スの形成においては、シリコン基板のポリシリコン・ゲ
ート電極とソース及びドレイン領域との上に金属ケイ化
物を提供してシリコンを金属相互接続物に電気的及び金
属的に容易に接続することが通常となっている。従っ
て、例えば、チタン金属層が、通常は、例えばフィール
ド酸化物領域などの基板のシリコン酸化物絶縁領域の上
だけでなく、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上にもブランケット積層
（デポジット）される。この構造は、次に、シリコン酸
化物上のチタンは反応しないが、シリコンと接触してい
るチタンが反応してケイ化チタンを形成するのに十分な
温度である例えば７００℃まで加熱される。未反応のチ
タンは除去され、基板のシリコン・ソース／ドレイン領
域とポリシリコン・ゲート電極との上のケイ化チタンだ
けが残る。結果として残ったケイ化チタンは、次に、例
えば約７５０℃よりも高温で更にアニーリングされ、抵
抗値の高いＣ４９フェーズとして形成されている先に形
成されたケイ化チタンを、電気的により望ましい（抵抗
値が低い）Ｃ５４フェーズに変換する（この構造は、当
初は高い方（Ｃ５４形成）の温度ではアニーリングされ
ないが、その理由は、チタンは、この高い方の温度でシ
リコン酸化物の絶縁物と反応する傾向にあるからであ
る）。次に、タングステン、アルミニウムなどの金属層
をケイ化チタン層上に積層することができる。
【０００３】しかし、集積回路構造のサイズがますます
小さくなるにつれて、特に狭いラインの形成に関して、
ケイ化チタンの継続的な使用が問題を生じさせている。
その理由は、ケイ化チタンの抵抗値の高い方のＣ４９フ
ェーズは、狭いライン上で支配的になる傾向を有するか
らである。しかし、ケイ化コバルト（ＣｏＳｉ2）は、
狭いラインを形成するのに用いられる際に、同じフェー
ズの問題を生じないことが分かっている。が、コバルト
はチタンほどには酸化物を還元せず、従って、所望の金
属ケイ化物を形成するのにコバルトを用いる場合には、
半導体基板がクリーンであることが遙かに重要になる。
更に、ドーピングの異なるシリコン基板の酸化速度が変
動すると、ケイ化コバルトの形成が基板に依存するよう
になる。
小さくなるにつれて、特に狭いラインの形成に関して、
ケイ化チタンの継続的な使用が問題を生じさせている。
その理由は、ケイ化チタンの抵抗値の高い方のＣ４９フ
ェーズは、狭いライン上で支配的になる傾向を有するか
らである。しかし、ケイ化コバルト（ＣｏＳｉ2）は、
狭いラインを形成するのに用いられる際に、同じフェー
ズの問題を生じないことが分かっている。が、コバルト
はチタンほどには酸化物を還元せず、従って、所望の金
属ケイ化物を形成するのにコバルトを用いる場合には、
半導体基板がクリーンであることが遙かに重要になる。
更に、ドーピングの異なるシリコン基板の酸化速度が変
動すると、ケイ化コバルトの形成が基板に依存するよう
になる。
【０００４】Berti et al. による"A Manufacturable P
rocess for the Formation of SelfAligned Cobalt Sil
icide in a Sub Micrometer CMOS Technology"(pages 2
67-273 of the VMIC Conference held in Santa Clara,
CA in 1992)には、ケイ化チタンの代わりにケイ化コバ
ルトを用いると、処理温度、抵抗率（resistivity）、
接点抵抗（contact resistance）、ジャンクション・リ
ーケージ（junctionleakage）及び応力のすべてが、低
くなることが述べられている。しかし、この文献には、
製造環境においてケイ化コバルトを実現させる困難は、
厚さがあり一様なケイ化コバルトを同時に形成しなが
ら、酸化物スペーサ上の望まないケイ化コバルトの過剰
成長（これは結果的に電気的短絡を生じさせうる）を反
復的に防止することができないことに起因する。更にこ
の文献には、集積回路構造の酸化物部分上のケイ化コバ
ルトの過剰成長の問題は、ケイ化コバルトを形成するア
ニーリングのステップの前に、コバルト層の上に窒化チ
タンのキャッピング（capping）層を反応性スパッタリ
ングすることによって除去することができると記載され
ている。
rocess for the Formation of SelfAligned Cobalt Sil
icide in a Sub Micrometer CMOS Technology"(pages 2
67-273 of the VMIC Conference held in Santa Clara,
CA in 1992)には、ケイ化チタンの代わりにケイ化コバ
ルトを用いると、処理温度、抵抗率（resistivity）、
接点抵抗（contact resistance）、ジャンクション・リ
ーケージ（junctionleakage）及び応力のすべてが、低
くなることが述べられている。しかし、この文献には、
製造環境においてケイ化コバルトを実現させる困難は、
厚さがあり一様なケイ化コバルトを同時に形成しなが
ら、酸化物スペーサ上の望まないケイ化コバルトの過剰
成長（これは結果的に電気的短絡を生じさせうる）を反
復的に防止することができないことに起因する。更にこ
の文献には、集積回路構造の酸化物部分上のケイ化コバ
ルトの過剰成長の問題は、ケイ化コバルトを形成するア
ニーリングのステップの前に、コバルト層の上に窒化チ
タンのキャッピング（capping）層を反応性スパッタリ
ングすることによって除去することができると記載され
ている。
【０００５】やはりYamaguchi et al.によるその後の文
献である"21 psec switching 0.1 micrometer-CMOS at
room temperature using high performance Co salicid
e process(pages 6.7.1-6.7.3 of 906 IDEM 93)では、
従来型のケイ化コバルト（自己アライメントのとれたケ
イ化物）では、コバルト層が最初のアニーリング・ステ
ップの間に酸化されているので、１．０μｍよりも短い
ゲート長ではゲート・シートの抵抗値が増加することが
報告されている。この文献によると、ケイ化コバルト上
に窒化チタンから成るキャッピング層を用いることによ
って、酸化を防止でき、ゲート・シートの抵抗値のゲー
ト長への依存性を劇的に改善することができ、その結
果、０．１μｍのゲート長の場合に２１ｐｓ、０．０７
５μｍのゲート長の場合に１９ｐｓのゲート遅延が達成
できると報告されている。
献である"21 psec switching 0.1 micrometer-CMOS at
room temperature using high performance Co salicid
e process(pages 6.7.1-6.7.3 of 906 IDEM 93)では、
従来型のケイ化コバルト（自己アライメントのとれたケ
イ化物）では、コバルト層が最初のアニーリング・ステ
ップの間に酸化されているので、１．０μｍよりも短い
ゲート長ではゲート・シートの抵抗値が増加することが
報告されている。この文献によると、ケイ化コバルト上
に窒化チタンから成るキャッピング層を用いることによ
って、酸化を防止でき、ゲート・シートの抵抗値のゲー
ト長への依存性を劇的に改善することができ、その結
果、０．１μｍのゲート長の場合に２１ｐｓ、０．０７
５μｍのゲート長の場合に１９ｐｓのゲート遅延が達成
できると報告されている。
【０００６】ケイ化ステップの前に、コバルト層の上に
チタンから成るキャッピング層を提供することは、既に
提案されている。Wang et al.,"New CoSi2 SALICIDE Te
chnology for 0.1 micrometer Processes and Below",
pages 17 and 18 of the 1995 Symposium on VLSI Tech
nology Digest of Technical Papersでは、ケイ化コバ
ルトの形成の際にコバルトの上にチタンを用いることに
より、従来のプロセスよりもはるかになめらかなＣｏＳ
ｉ2／ポリシリコン間のインターフェースが得られ、ス
パッタリング前の表面条件及びアニーリング条件に対す
る感度も低いことが報告されている。しかし、この文献
には、同時に、従来のプロセスを用いて０．１μｍ未満
のポリシリコン・ランナ上に薄いＣｏＳｉ2を形成する
ことは困難であるが、薄いチタン・キャッピング層を用
いることにより０．１μｍ未満のＣｏＳｉ2／ポリシリ
コン・スタック構造の形成及び熱安定性が向上すること
が報告されている。
チタンから成るキャッピング層を提供することは、既に
提案されている。Wang et al.,"New CoSi2 SALICIDE Te
chnology for 0.1 micrometer Processes and Below",
pages 17 and 18 of the 1995 Symposium on VLSI Tech
nology Digest of Technical Papersでは、ケイ化コバ
ルトの形成の際にコバルトの上にチタンを用いることに
より、従来のプロセスよりもはるかになめらかなＣｏＳ
ｉ2／ポリシリコン間のインターフェースが得られ、ス
パッタリング前の表面条件及びアニーリング条件に対す
る感度も低いことが報告されている。しかし、この文献
には、同時に、従来のプロセスを用いて０．１μｍ未満
のポリシリコン・ランナ上に薄いＣｏＳｉ2を形成する
ことは困難であるが、薄いチタン・キャッピング層を用
いることにより０．１μｍ未満のＣｏＳｉ2／ポリシリ
コン・スタック構造の形成及び熱安定性が向上すること
が報告されている。
【０００７】先に挙げた文献は、コバルト層がチタン又
は窒化チタンのいずれかを用いてキャッピングされる場
合に０．１μｍライン技術に対してケイ化コバルト（Ｃ
ｏＳｉ2）を用いる際の優れた結果を示しているが、少
なくとも、ポリシリコン・ゲート電極上に形成されるケ
イ化コバルト（ＣｏＳｉ2）の厚さの一様性に関して
は、均等にキャッピングされたケイ化コバルトの使用に
伴って依然として問題があることがわかっている。この
例は、従来技術の図１に図解されている。図１には、従
来型のＮＭＯＳ構造がその上に形成されているシリコン
基板２を有する集積回路構造の一部が示されているが、
この問題は、ＮＭＯＳデバイスの構成に限定されるもの
ではなく、ＰＭＯＳデバイスでも同様である。図解され
ているＭＯＳ構造では、Ｎ＋ソース／ドレイン領域４及
び６が、フィールド酸化物部分８に隣接するＰ形シリコ
ン基板２に形成され、ゲート酸化物層１０とポリシリコ
ン・ゲート電極１２とが、ソース／ドレイン領域４及び
６の間のシリコン基板２の上に形成され、酸化物スペー
サ１３がポリシリコン・ゲート電極１２の側壁上に形成
されている。図１には、更に、ソース／ドレイン領域４
及び６上のそれぞれ形成されたケイ化コバルト（ＣｏＳ
ｉ2）セグメント１４及び１６と、ポリシリコン・ゲー
ト電極１２の上方表面上に形成されたケイ化コバルト・
セグメント１８とが示されている。ケイ化コバルトのこ
の従来技術による形成では、基板及び／又はコバルト層
がアニーリング・ステップの前に酸素への露出に関して
充分に保護されていないので、ケイ化物形成が結果する
可能性がある。例えば、従来技術を示す図１において
は、酸化物スペーサ１３に隣接するポリシリコン・ゲー
ト電極１２の上方表面上のケイ化コバルト・セグメント
１８の端部１９は、ケイ化コバルト・セグメント１８の
それ以外の部分よりも薄くなっている。
は窒化チタンのいずれかを用いてキャッピングされる場
合に０．１μｍライン技術に対してケイ化コバルト（Ｃ
ｏＳｉ2）を用いる際の優れた結果を示しているが、少
なくとも、ポリシリコン・ゲート電極上に形成されるケ
イ化コバルト（ＣｏＳｉ2）の厚さの一様性に関して
は、均等にキャッピングされたケイ化コバルトの使用に
伴って依然として問題があることがわかっている。この
例は、従来技術の図１に図解されている。図１には、従
来型のＮＭＯＳ構造がその上に形成されているシリコン
基板２を有する集積回路構造の一部が示されているが、
この問題は、ＮＭＯＳデバイスの構成に限定されるもの
ではなく、ＰＭＯＳデバイスでも同様である。図解され
ているＭＯＳ構造では、Ｎ＋ソース／ドレイン領域４及
び６が、フィールド酸化物部分８に隣接するＰ形シリコ
ン基板２に形成され、ゲート酸化物層１０とポリシリコ
ン・ゲート電極１２とが、ソース／ドレイン領域４及び
６の間のシリコン基板２の上に形成され、酸化物スペー
サ１３がポリシリコン・ゲート電極１２の側壁上に形成
されている。図１には、更に、ソース／ドレイン領域４
及び６上のそれぞれ形成されたケイ化コバルト（ＣｏＳ
ｉ2）セグメント１４及び１６と、ポリシリコン・ゲー
ト電極１２の上方表面上に形成されたケイ化コバルト・
セグメント１８とが示されている。ケイ化コバルトのこ
の従来技術による形成では、基板及び／又はコバルト層
がアニーリング・ステップの前に酸素への露出に関して
充分に保護されていないので、ケイ化物形成が結果する
可能性がある。例えば、従来技術を示す図１において
は、酸化物スペーサ１３に隣接するポリシリコン・ゲー
ト電極１２の上方表面上のケイ化コバルト・セグメント
１８の端部１９は、ケイ化コバルト・セグメント１８の
それ以外の部分よりも薄くなっている。
【０００８】
【課題を解決するための手段】本発明によると、ＭＯＳ
構造において、特に０．１μｍ技術においてケイ化コバ
ルト（ＣｏＳｉ2）の形成の際に、ケイ化コバルトを成
功裏に積層することは非常に酸素感知性があり（oxygen
-sensitive）、更に、窒化チタン・キャッピング層を用
いることによるシリコン上でそれを積層した後でコバル
ト金属から外部酸素を除去することも、ヤマグチ他によ
る上述の文献に開示されているようにこの問題を解決す
るのには十分でないことが分かっている。更に詳しく
は、コバルト層に酸素が存在すると、前清浄とデポジシ
ョンとの間の酸化物再成長から、そして、コバルト・デ
ポジション・プロセスの間とコバルト層の任意のキャッ
ピングに先立ち、結果的に、ポリシリコン・ゲート電極
の上にイ化コバルト層が形成されるが、この層は厚さが
一様ではなく、ポリシリコン・ゲート電極の頂部表面の
エッジに隣接する位置で予想以上に薄くなる。
構造において、特に０．１μｍ技術においてケイ化コバ
ルト（ＣｏＳｉ2）の形成の際に、ケイ化コバルトを成
功裏に積層することは非常に酸素感知性があり（oxygen
-sensitive）、更に、窒化チタン・キャッピング層を用
いることによるシリコン上でそれを積層した後でコバル
ト金属から外部酸素を除去することも、ヤマグチ他によ
る上述の文献に開示されているようにこの問題を解決す
るのには十分でないことが分かっている。更に詳しく
は、コバルト層に酸素が存在すると、前清浄とデポジシ
ョンとの間の酸化物再成長から、そして、コバルト・デ
ポジション・プロセスの間とコバルト層の任意のキャッ
ピングに先立ち、結果的に、ポリシリコン・ゲート電極
の上にイ化コバルト層が形成されるが、この層は厚さが
一様ではなく、ポリシリコン・ゲート電極の頂部表面の
エッジに隣接する位置で予想以上に薄くなる。
【０００９】本発明によると、チタン・キャッピング層
が、ケイ化コバルトが形成される前に、酸素を生じる
（oxygen-bearing）気体をこのチタン・キャッピング層
の積層に先立って完全に排除しながらＭＯＳ構造上に形
成されたコバルト層の上に形成され、次に、チタン・キ
ャッピング層との接点から酸素を生じる気体を継続的に
排除しながら、窒化チタンから成る第２のキャッピング
層がチタン・キャッピング層に形成される。この窒化チ
タンから成る第２のキャッピング層は、チタン・キャッ
ピング層の上の（１）チタン層を積層するのに用いられ
たのと同じチャンバか、（２）別個の窒化チタン積層チ
ャンバかのどちらかに積層されるが、その際に、チタン
被覆（コーティング）された半導体基板をチタン積層チ
ャンバから別の窒化チタン積層チャンバに移動させる
間、このチタン・コーティングされた半導体基板は酸素
フリーな雰囲気中に維持される。いずれの場合にも、チ
タン・キャッピング層は、コバルト層の上に積層され、
窒化チタンから成る第２のキャッピング層が、第１のア
ニーリング・ステップに先立って、チタン・キャッピン
グ層の上に形成される。
が、ケイ化コバルトが形成される前に、酸素を生じる
（oxygen-bearing）気体をこのチタン・キャッピング層
の積層に先立って完全に排除しながらＭＯＳ構造上に形
成されたコバルト層の上に形成され、次に、チタン・キ
ャッピング層との接点から酸素を生じる気体を継続的に
排除しながら、窒化チタンから成る第２のキャッピング
層がチタン・キャッピング層に形成される。この窒化チ
タンから成る第２のキャッピング層は、チタン・キャッ
ピング層の上の（１）チタン層を積層するのに用いられ
たのと同じチャンバか、（２）別個の窒化チタン積層チ
ャンバかのどちらかに積層されるが、その際に、チタン
被覆（コーティング）された半導体基板をチタン積層チ
ャンバから別の窒化チタン積層チャンバに移動させる
間、このチタン・コーティングされた半導体基板は酸素
フリーな雰囲気中に維持される。いずれの場合にも、チ
タン・キャッピング層は、コバルト層の上に積層され、
窒化チタンから成る第２のキャッピング層が、第１のア
ニーリング・ステップに先立って、チタン・キャッピン
グ層の上に形成される。
【００１０】
【発明の実施の態様】図２を参照すると、図１の場合と
同じ基本的なＮＭＯＳデバイスが示されているが、この
図は、ケイ化コバルトがソース／ドレイン領域４及び６
又はポリシリコン・ゲート電極の上に形成される前の状
態を示している。図２においては、例えばＨＦ前洗浄な
どのシリコン基板の前洗浄の後に、最初にコバルト層２
０がＭＯＳデバイス（このＭＯＳデバイスは図解されて
いるようにＮＭＯＳでも、又はＰＭＯＳでもよい）の上
に、更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲ
ート電極１２の露出されている上方表面とシリコン・ソ
ース／ドレイン領域４との上に積層される。次に、チタ
ン層３０が、コバルト層２０の上に積層され、チタン層
３０の上には、窒化チタン層４０が積層される。
同じ基本的なＮＭＯＳデバイスが示されているが、この
図は、ケイ化コバルトがソース／ドレイン領域４及び６
又はポリシリコン・ゲート電極の上に形成される前の状
態を示している。図２においては、例えばＨＦ前洗浄な
どのシリコン基板の前洗浄の後に、最初にコバルト層２
０がＭＯＳデバイス（このＭＯＳデバイスは図解されて
いるようにＮＭＯＳでも、又はＰＭＯＳでもよい）の上
に、更に詳しくは、ＭＯＳデバイスのポリシリコン・ゲ
ート電極１２の露出されている上方表面とシリコン・ソ
ース／ドレイン領域４との上に積層される。次に、チタ
ン層３０が、コバルト層２０の上に積層され、チタン層
３０の上には、窒化チタン層４０が積層される。
【００１１】コバルト層２０は、ＭＯＳ構造の上に積層
されるが、特に詳しくは、ソース／ドレイン領域４及び
６の露出しているシリコン表面とポリシリコン・ゲート
電極１２の露出している上方表面との上に、少なくとも
約３０Åの厚さまで、好ましくは少なくとも約１００Å
の厚さまで積層され、下層のシリコンとこの後で反応し
て所望のケイ化コバルトの充分な厚さを得ることができ
る程度の量のコバルトを提供する。積層されたコバルト
層の厚さは、最大で４００Å程度まで可能であり、それ
以上の高さでもかまわないが、必要であるとは見なされ
ない。好ましくは、コバルト層の厚さは、約１２５Åか
ら２７５Åの間で変動し得るが、典型的な厚さは、約１
８０Åである。コバルト層２０は、従来は、基板を適切
に洗浄し酸素を生じうる残存物をすべて除去した後に、
スパッタリング・チャンバなどの真空チャンバの中で、
シリコン基板２上のＭＯＳ構造の上に積層されている。
コバルト層２０の積層の間に用いられる圧力は、約０．
１ミリトル（milliTorr）から約１トル（Torr）の間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
されるが、特に詳しくは、ソース／ドレイン領域４及び
６の露出しているシリコン表面とポリシリコン・ゲート
電極１２の露出している上方表面との上に、少なくとも
約３０Åの厚さまで、好ましくは少なくとも約１００Å
の厚さまで積層され、下層のシリコンとこの後で反応し
て所望のケイ化コバルトの充分な厚さを得ることができ
る程度の量のコバルトを提供する。積層されたコバルト
層の厚さは、最大で４００Å程度まで可能であり、それ
以上の高さでもかまわないが、必要であるとは見なされ
ない。好ましくは、コバルト層の厚さは、約１２５Åか
ら２７５Åの間で変動し得るが、典型的な厚さは、約１
８０Åである。コバルト層２０は、従来は、基板を適切
に洗浄し酸素を生じうる残存物をすべて除去した後に、
スパッタリング・チャンバなどの真空チャンバの中で、
シリコン基板２上のＭＯＳ構造の上に積層されている。
コバルト層２０の積層の間に用いられる圧力は、約０．
１ミリトル（milliTorr）から約１トル（Torr）の間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
【００１２】次に、新たに積層されたコバルト層を酸素
を生じうる気体に全く露出させることなく、チタン３０
のキャッピング層が、コバルト層２０の上に形成され
る。好ましくは、チタン層３０は、同じスパッタリング
・チャンバの中で、又は、少なくとも同じ真空チャンバ
の中の別のチャンバの中で異なるスパッタリング・ター
ゲットを用いてスパッタリングを行うことにより、コバ
ルト層２０の上に形成される。チタン・キャッピング層
３０は、少なくとも約１０Åの厚さ、好ましくは少なく
とも約５０Åから、約２００Åまでの厚さの範囲に、形
成される。これよりも厚いチタン層を用いることもでき
るが、必要であるとは考えられず、従って、積層装置に
おける貴重なプロセス時間の使用という観点からは、望
ましいとは考えられない。チタン層３０の積層の間に用
いられる圧力は、約０．１ミリトルから約１トルの間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
を生じうる気体に全く露出させることなく、チタン３０
のキャッピング層が、コバルト層２０の上に形成され
る。好ましくは、チタン層３０は、同じスパッタリング
・チャンバの中で、又は、少なくとも同じ真空チャンバ
の中の別のチャンバの中で異なるスパッタリング・ター
ゲットを用いてスパッタリングを行うことにより、コバ
ルト層２０の上に形成される。チタン・キャッピング層
３０は、少なくとも約１０Åの厚さ、好ましくは少なく
とも約５０Åから、約２００Åまでの厚さの範囲に、形
成される。これよりも厚いチタン層を用いることもでき
るが、必要であるとは考えられず、従って、積層装置に
おける貴重なプロセス時間の使用という観点からは、望
ましいとは考えられない。チタン層３０の積層の間に用
いられる圧力は、約０．１ミリトルから約１トルの間で
変動し、温度は、約２０℃から約３００℃の間で変動す
る。
【００１３】どのような動作理論にも拘束されることを
意図するものではないが、チタン層３０は、コバルト層
がアニーリングのステップの前に酸素を生じうる気体に
露出するのを防止するシールド又はキャップとして機能
するだけではなく、コバルトから又はコバルト・シリコ
ン間のインターフェースから、コバルト層２０の内部に
閉じこめられた又は吸収された酸素を生じうる気体を含
む汚染物質を、例えば、スパッタリングのステップの間
に抽出又は除去し、コバルト・スパッタリング・ターゲ
ットがそのような吸収された又は閉じこめられた気体を
含む場合には、コバルト層２０を形成するゲッタリング
・エージェントとして機能すると考えられる。
意図するものではないが、チタン層３０は、コバルト層
がアニーリングのステップの前に酸素を生じうる気体に
露出するのを防止するシールド又はキャップとして機能
するだけではなく、コバルトから又はコバルト・シリコ
ン間のインターフェースから、コバルト層２０の内部に
閉じこめられた又は吸収された酸素を生じうる気体を含
む汚染物質を、例えば、スパッタリングのステップの間
に抽出又は除去し、コバルト・スパッタリング・ターゲ
ットがそのような吸収された又は閉じこめられた気体を
含む場合には、コバルト層２０を形成するゲッタリング
・エージェントとして機能すると考えられる。
【００１４】いずれにしても、チタン・キャッピング層
３０は、存在する場合にはチタン層３０をコバルト層２
０の上に直接に形成することの積極的な利点の妨げにな
る可能性を有するように思われる酸素を生じうる気体の
存在に対する強い感知性を有することがわかっている。
従って、コバルトをアニーリングして第１のケイ化コバ
ルト・フェーズ（ＣｏＳｉフェーズ）を形成する最初の
ステップの前に、チタン層３０もまた酸素を生じうる気
体への露出に関して保護されることが非常に重要であ
る。
３０は、存在する場合にはチタン層３０をコバルト層２
０の上に直接に形成することの積極的な利点の妨げにな
る可能性を有するように思われる酸素を生じうる気体の
存在に対する強い感知性を有することがわかっている。
従って、コバルトをアニーリングして第１のケイ化コバ
ルト・フェーズ（ＣｏＳｉフェーズ）を形成する最初の
ステップの前に、チタン層３０もまた酸素を生じうる気
体への露出に関して保護されることが非常に重要であ
る。
【００１５】本発明によると、図２に図解されているよ
うに、チタン層３０は、ケイ化コバルトを形成するアニ
ーリングのステップの前に、酸素を生じうる気体がチタ
ン層３０と接触することを防止しながらチタン・キャッ
ピング層３０の上に窒化チタン４０から成る第２のキャ
ッピング層を形成することによって、酸素を生じうる気
体から保護されている。窒化チタンのキャッピング層４
０は、ゲッタリング層としては機能しないが、拡散バリ
ア層として作用して、酸素を生じうる気体が下層のチタ
ン層３０の表面に達することを防止する。
うに、チタン層３０は、ケイ化コバルトを形成するアニ
ーリングのステップの前に、酸素を生じうる気体がチタ
ン層３０と接触することを防止しながらチタン・キャッ
ピング層３０の上に窒化チタン４０から成る第２のキャ
ッピング層を形成することによって、酸素を生じうる気
体から保護されている。窒化チタンのキャッピング層４
０は、ゲッタリング層としては機能しないが、拡散バリ
ア層として作用して、酸素を生じうる気体が下層のチタ
ン層３０の表面に達することを防止する。
【００１６】窒化チタン層４０は、好ましくは、窒化チ
タンのターゲットをスパッタリングするか、又は、窒素
の気体源が存在するときにチタン・ターゲットの反応性
スパッタリングを行うかのどちらかによって、チタン層
３０を形成するのに用いられたのと同じスパッタリング
・チャンバの中で形成される。別のスパッタリング・チ
ャンバを用いて窒化チタン層４０を形成するときには、
この別のスパッタリング・チャンバは、好ましくは、同
じ真空チャンバの中にある。窒化チタン層４０の厚さ
は、約１０Åから約２５０Åの範囲にあり、好ましく
は、約５０Åから約１５０Åの範囲にあるが、典型的な
厚さは、約１００Åである。それよりも厚い窒化チタン
層を積層することも可能であるが、必要ではないと考え
られる。窒化チタン層４０の積層の間に用いられる圧力
は、約０．１ミリトルから約１トルの範囲で変動し、温
度は、約２０℃から約３００℃の範囲内にある。
タンのターゲットをスパッタリングするか、又は、窒素
の気体源が存在するときにチタン・ターゲットの反応性
スパッタリングを行うかのどちらかによって、チタン層
３０を形成するのに用いられたのと同じスパッタリング
・チャンバの中で形成される。別のスパッタリング・チ
ャンバを用いて窒化チタン層４０を形成するときには、
この別のスパッタリング・チャンバは、好ましくは、同
じ真空チャンバの中にある。窒化チタン層４０の厚さ
は、約１０Åから約２５０Åの範囲にあり、好ましく
は、約５０Åから約１５０Åの範囲にあるが、典型的な
厚さは、約１００Åである。それよりも厚い窒化チタン
層を積層することも可能であるが、必要ではないと考え
られる。窒化チタン層４０の積層の間に用いられる圧力
は、約０．１ミリトルから約１トルの範囲で変動し、温
度は、約２０℃から約３００℃の範囲内にある。
【００１７】次に図３を参照すると、本発明に従って、
ＭＯＳ構造に対し、コバルト層２０、その上のチタン・
キャッピング層３０及びこのチタン層３０の上の窒化チ
タンから成るキャッピング層４０の形成の後に、最初の
アニーリングがなされる。この第１のアニーリング・ス
テップは、好ましくは約３５０℃から約６００℃の範囲
の温度で、そして最も好ましくは約４２５℃から約４７
５℃の範囲のアニーリング温度で、約１０秒から約２分
の間、好ましくは約１０から６０秒の間、酸素を生じう
る気体が全く存在しないアニーリング・チャンバにおい
て、急速熱アニーリング（ＲＴＡ）を用いて実行され
る。この点に関しては次のことを更に留意すべきであ
る。すなわち、積層された構造（コバルト、チタン及び
窒化チタン層がその上に積層されている基板）は、スパ
ッタリング・チャンバからアニーリング・チャンバに移
動する際に、この基板が酸素を生じうる気体への露出を
最小にすべきである。すなわち、窒化チタン積層のステ
ップと第１のアニーリング・ステップの間の停止時間を
最小にすべきである。好ましくは、この移動は、請求項
蔵された構造を酸素を生じうる気体には全く露出させず
に達成すべきである。可能であれば、積層された構造
が、コバルト、チタン及び窒化チタン層を基板上にスパ
ッタリングするのに用いたのと同じチャンバの中で、又
は、少なくとも、スパッタリング・ステップが行われる
のと同じ真空装置の中の別個のアニーリング・チャンバ
の中でアニーリングされれば、最も好ましい。
ＭＯＳ構造に対し、コバルト層２０、その上のチタン・
キャッピング層３０及びこのチタン層３０の上の窒化チ
タンから成るキャッピング層４０の形成の後に、最初の
アニーリングがなされる。この第１のアニーリング・ス
テップは、好ましくは約３５０℃から約６００℃の範囲
の温度で、そして最も好ましくは約４２５℃から約４７
５℃の範囲のアニーリング温度で、約１０秒から約２分
の間、好ましくは約１０から６０秒の間、酸素を生じう
る気体が全く存在しないアニーリング・チャンバにおい
て、急速熱アニーリング（ＲＴＡ）を用いて実行され
る。この点に関しては次のことを更に留意すべきであ
る。すなわち、積層された構造（コバルト、チタン及び
窒化チタン層がその上に積層されている基板）は、スパ
ッタリング・チャンバからアニーリング・チャンバに移
動する際に、この基板が酸素を生じうる気体への露出を
最小にすべきである。すなわち、窒化チタン積層のステ
ップと第１のアニーリング・ステップの間の停止時間を
最小にすべきである。好ましくは、この移動は、請求項
蔵された構造を酸素を生じうる気体には全く露出させず
に達成すべきである。可能であれば、積層された構造
が、コバルト、チタン及び窒化チタン層を基板上にスパ
ッタリングするのに用いたのと同じチャンバの中で、又
は、少なくとも、スパッタリング・ステップが行われる
のと同じ真空装置の中の別個のアニーリング・チャンバ
の中でアニーリングされれば、最も好ましい。
【００１８】図３に示されているように、アニーリング
の間、シリコン基板のソース／ドレイン領域４及び６と
ポリシリコン・ゲート電極１２とに接触しているコバル
ト層２０の部分は、シリコンと反応し、ゲート電極１２
の上のケイ化コバルト部分２２と、シリコン基板２のソ
ース／ドレイン領域４及び６の上のケイ化コバルト部分
２４及び２６とを形成する。
の間、シリコン基板のソース／ドレイン領域４及び６と
ポリシリコン・ゲート電極１２とに接触しているコバル
ト層２０の部分は、シリコンと反応し、ゲート電極１２
の上のケイ化コバルト部分２２と、シリコン基板２のソ
ース／ドレイン領域４及び６の上のケイ化コバルト部分
２４及び２６とを形成する。
【００１９】ケイ化コバルト部分２２、２４及び２６を
形成する当初のアニーリング・ステップの後で、キャッ
ピング層３０及び４０（未反応のチタン金属を含む）か
ら導かれるチタンを含むすべての物質及び／又は化合物
と、コバルトを含む他のすべての物質（例えば、コバル
ト・オキシニトリド（cobalt oxynitride）などの未反
応のコバルトを含む）とは、例えば、それぞれの物質に
適したウェット・エッチャントを用いて除去され、ケイ
化コバルト部分２２、２４及び２６だけが残る。上述の
物質をそれぞれ除去するのに用いられるウェット・エッ
チャント・システムの例は、硫酸／過酸化水素エッチャ
ント・システムである。
形成する当初のアニーリング・ステップの後で、キャッ
ピング層３０及び４０（未反応のチタン金属を含む）か
ら導かれるチタンを含むすべての物質及び／又は化合物
と、コバルトを含む他のすべての物質（例えば、コバル
ト・オキシニトリド（cobalt oxynitride）などの未反
応のコバルトを含む）とは、例えば、それぞれの物質に
適したウェット・エッチャントを用いて除去され、ケイ
化コバルト部分２２、２４及び２６だけが残る。上述の
物質をそれぞれ除去するのに用いられるウェット・エッ
チャント・システムの例は、硫酸／過酸化水素エッチャ
ント・システムである。
【００２０】未反応のコバルトやコバルト・オキシニト
リドなどのように形成されたケイ化コバルトではない反
応生成物だけでなく、チタンとチタンを含む物質及び化
合物を除去した後で、ＭＯＳ構造は、少なくとも約７０
０℃、好ましくは７００℃から８００℃というより高温
で、更にアニーリングされる。このより高温でのアニー
リングは、先のより低温でのアニーリングのように、約
１０秒から約２分の間、好ましくは、約１０から６０秒
の間、アニーリング・チャンバの中に置かれて、急速熱
アニーリング（ＲＴＡ）を用いて実行される。このアニ
ーリングにはキャッピング層は必要ではないが、この第
２のアニーリング・ステップの間は、構造から酸素を生
じうる気体をやはり排除し続けることが望ましい。すな
わち、この第２のアニーリングは、酸素を生じうる気体
が排除された雰囲気の中で実行されるべきである。
リドなどのように形成されたケイ化コバルトではない反
応生成物だけでなく、チタンとチタンを含む物質及び化
合物を除去した後で、ＭＯＳ構造は、少なくとも約７０
０℃、好ましくは７００℃から８００℃というより高温
で、更にアニーリングされる。このより高温でのアニー
リングは、先のより低温でのアニーリングのように、約
１０秒から約２分の間、好ましくは、約１０から６０秒
の間、アニーリング・チャンバの中に置かれて、急速熱
アニーリング（ＲＴＡ）を用いて実行される。このアニ
ーリングにはキャッピング層は必要ではないが、この第
２のアニーリング・ステップの間は、構造から酸素を生
じうる気体をやはり排除し続けることが望ましい。すな
わち、この第２のアニーリングは、酸素を生じうる気体
が排除された雰囲気の中で実行されるべきである。
【００２１】より低温での第１のアニーリングの後に上
述の物質を除去することを挟んで異なる２つの温度で２
回のアニーリングを行う理由は、第１のより低温でのア
ニーリングの間に、基板の露出したシリコン・ソース／
ドレイン領域と露出したポリシリコン・ゲート電極との
上だけにケイ化コバルトが選択的に形成されることを可
能にするためである。これによって、ケイ化コバルトの
最初の形成の間にマスキング及びマスク除去のステップ
を別個に行うことが不要になる。
述の物質を除去することを挟んで異なる２つの温度で２
回のアニーリングを行う理由は、第１のより低温でのア
ニーリングの間に、基板の露出したシリコン・ソース／
ドレイン領域と露出したポリシリコン・ゲート電極との
上だけにケイ化コバルトが選択的に形成されることを可
能にするためである。これによって、ケイ化コバルトの
最初の形成の間にマスキング及びマスク除去のステップ
を別個に行うことが不要になる。
【００２２】しかし、より低温での第１のアニーリング
によって形成される最初のケイ化コバルトは、ＣｏＳ
ｉ、ＣｏＳｉ2またはその合成物であり、「低温ケイ化
コバルト」と称されるが、高い抵抗率（resistivity）
を含む物理的特性が劣っている。従って、この低温ケイ
化コバルトは、第２のアニーリングのより高温でのアニ
ーリングが必要である。すなわち、少なくとも７００℃
の温度でアニーリングされ、第１のアニーリングの間に
形成された低温ケイ化コバルトを、ほとんどがＣｏＳｉ
2から構成され抵抗率がより低い「高温ケイ化コバル
ト」に変換することが必要である。
によって形成される最初のケイ化コバルトは、ＣｏＳ
ｉ、ＣｏＳｉ2またはその合成物であり、「低温ケイ化
コバルト」と称されるが、高い抵抗率（resistivity）
を含む物理的特性が劣っている。従って、この低温ケイ
化コバルトは、第２のアニーリングのより高温でのアニ
ーリングが必要である。すなわち、少なくとも７００℃
の温度でアニーリングされ、第１のアニーリングの間に
形成された低温ケイ化コバルトを、ほとんどがＣｏＳｉ
2から構成され抵抗率がより低い「高温ケイ化コバル
ト」に変換することが必要である。
【００２３】本発明による方法の結果は、図４に示され
ているように、シリコン基板２のポリシリコン・ゲート
電極１２とソース／ドレイン領域４及び６との上にそれ
ぞれ形成され一様な厚さを有するケイ化コバルト（Ｃｏ
Ｓｉ2）セグメント３２、３４及び３６を備えたＭＯＳ
デバイスを有する集積回路構造である。
ているように、シリコン基板２のポリシリコン・ゲート
電極１２とソース／ドレイン領域４及び６との上にそれ
ぞれ形成され一様な厚さを有するケイ化コバルト（Ｃｏ
Ｓｉ2）セグメント３２、３４及び３６を備えたＭＯＳ
デバイスを有する集積回路構造である。
【００２４】従来のケイ化コバルトの反応速度は、基板
のドーピングに従っていくらか変動することを理解すべ
きである。本発明による二重キャップ法（dual cap pro
cess）を用いると、Ｎ及びＰドープのなされた単結晶及
び多結晶シリコン上に成長したそれぞれのケイ化コバル
トの厚さの変動は、キャップが単一である方法と比較し
て、２０パーセント以上減少する。
のドーピングに従っていくらか変動することを理解すべ
きである。本発明による二重キャップ法（dual cap pro
cess）を用いると、Ｎ及びＰドープのなされた単結晶及
び多結晶シリコン上に成長したそれぞれのケイ化コバル
トの厚さの変動は、キャップが単一である方法と比較し
て、２０パーセント以上減少する。
【００２５】従って、本発明は、酸素ゲッタとしても作
用するチタンから成る第１のキャッピング層を用いて、
第１のアニーリング・ステップに先だって、積層された
コバルト層を酸素を含みうる気体への露出からまず保護
することによって、集積回路構造のシリコン表面上に一
様な厚さでケイ化コバルト（ＣｏＳｉ2）を適切に形成
する方法を提供する。このチタン・キャップは、チタン
層の上に窒化チタンから成る更なる保護キャッピング層
を形成することによって、それ自身を、酸素を生じうる
気体への露出から保護する。
用するチタンから成る第１のキャッピング層を用いて、
第１のアニーリング・ステップに先だって、積層された
コバルト層を酸素を含みうる気体への露出からまず保護
することによって、集積回路構造のシリコン表面上に一
様な厚さでケイ化コバルト（ＣｏＳｉ2）を適切に形成
する方法を提供する。このチタン・キャップは、チタン
層の上に窒化チタンから成る更なる保護キャッピング層
を形成することによって、それ自身を、酸素を生じうる
気体への露出から保護する。
【図１】従来技術によるケイ化コバルト層がそのポリシ
リコン・ゲート電極の上部表面の上に形成されたＭＯＳ
デバイスの一部分の垂直方向の断面図であり、ゲート電
極のトップの端部においてケイ化コバルト層が薄くなっ
ている様子を図解している。
リコン・ゲート電極の上部表面の上に形成されたＭＯＳ
デバイスの一部分の垂直方向の断面図であり、ゲート電
極のトップの端部においてケイ化コバルト層が薄くなっ
ている様子を図解している。
【図２】本発明によるものであり、ケイ化コバルトを形
成する第１のアニーリング・ステップに先立って、ポリ
シリコン・ゲート電極の上にコバルト層が形成され、コ
バルト層の上に第１のチタン・キャッピング層が形成さ
れ、チタン・キャッピング層の上に窒化チタンから成る
第２のキャッピング層が形成されているポリシリコン・
ゲート電極を含むＭＯＳデバイスの一部分の垂直方向の
断面図である。
成する第１のアニーリング・ステップに先立って、ポリ
シリコン・ゲート電極の上にコバルト層が形成され、コ
バルト層の上に第１のチタン・キャッピング層が形成さ
れ、チタン・キャッピング層の上に窒化チタンから成る
第２のキャッピング層が形成されているポリシリコン・
ゲート電極を含むＭＯＳデバイスの一部分の垂直方向の
断面図である。
【図３】図２の構造の垂直方向の断面図であるが、この
構造が最初にアニーリングされてポリシリコン・ゲート
電極の上部表面の上にケイ化コバルト層が形成された後
の、しかし、キャッピング層と未反応のコバルトとの除
去の前のものである。
構造が最初にアニーリングされてポリシリコン・ゲート
電極の上部表面の上にケイ化コバルト層が形成された後
の、しかし、キャッピング層と未反応のコバルトとの除
去の前のものである。
【図４】キャッピング層と未反応のコバルトとの除去の
後の、図３の構造の垂直方向の断面図である。
後の、図３の構造の垂直方向の断面図である。
【図５】本発明の方法を図解する流れ図である。
【手続補正書】
【提出日】平成１０年４月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
フロントページの続き (72)発明者 チェイハイ・ワン アメリカ合衆国カリフォルニア州94087, サニーヴェール，ダンホルム・ウェイ 655 (72)発明者 ウィルバー・ジー・キャタベイ アメリカ合衆国カリフォルニア州95051, サンタ・クララ，スロート・コート 375
Claims (20)
- 【請求項１】 シリコン基板上にＭＯＳ構造を形成する
方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造
のソース及びドレイン領域上と前記ＭＯＳ構造のポリシ
リコン・ゲート電極上に形成されており、 ａ）前記ＭＯＳ構造上にコバルト層を形成するステップ
と、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上にチタン層を形成するステップ
と、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に窒化チタン層を形成するステップ
と、 ｄ）前記ＭＯＳ構造を第１の温度でアニーリングして、
前記ＭＯＳ構造の前記シリコン・ソース及びドレイン領
域と前記ポリシリコン・ゲート領域との上にケイ化コバ
ルトを形成するステップと、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記アニ
ーリングのステップの後で、前記ＭＯＳ構造から未反応
のコバルト、チタン及び窒化チタンを除去する追加的な
ステップを含むことを特徴とする方法。 - 【請求項３】 請求項２記載の方法において、前記未反
応のコバルト、チタン及び窒化チタンを除去するステッ
プの後で、前記第１の温度よりも高い第２の温度で前記
ＭＯＳ構造をアニーリングして前記第１のアニーリング
温度で形成された当初の低温のケイ化コバルトを高温の
ケイ化コバルトに変換する更なるステップを含むことを
特徴とする方法。 - 【請求項４】 請求項３記載の方法において、前記ＭＯ
Ｓ構造が当初にアニーリングされる前記第１の温度は、
約３５０℃から約６００℃の範囲の温度を含むことを特
徴とする方法。 - 【請求項５】 請求項３記載の方法において、前記ＭＯ
Ｓ構造が後でアニーリングされる前記第２の温度は、少
なくとも約７００℃の温度範囲を含むことを特徴とする
方法。 - 【請求項６】 シリコン基板上にＭＯＳ構造を形成する
方法であって、ケイ化コバルト接点が、前記ＭＯＳ構造
のソース及びドレイン領域上と前記ＭＯＳ構造のポリシ
リコン・ゲート電極上に形成され、前記ポリシリコン・
ゲート電極上に形成されたケイ化コバルトの厚さが一様
であり、 ａ）前記ＭＯＳ構造上にコバルト層を形成するステップ
と、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上にチタン層を形成するステップ
と、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に窒化チタン層を形成するステップ
と、 ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの
範囲の第１の温度でアニーリングして、前記チタン層を
酸素を生じる気体に露出させることなく、前記ＭＯＳ構
造の前記シリコン・ソース及びドレイン領域と前記ポリ
シリコン・ゲート領域との上に低温ケイ化コバルトを形
成するステップと、 ｅ）前記第１の温度での前記アニーリングのステップの
後で、未反応のコバルトとチタンを含むすべての物質及
び／又は化合物（未反応のチタン金属を含む）とを前記
ＭＯＳ構造から除去するステップと、 ｆ）前記未反応のコバルトとチタンを含むすべての物質
及び／又は化合物（未反応のチタン金属を含む）を除去
するステップの後で、前記ＭＯＳ構造を少なくとも約７
００℃の第２の温度でアニーリングして、前記第１のア
ニーリング温度で形成された当初の低温のケイ化コバル
トを高温のケイ化コバルトに変換するステップと、 を含むことを特徴とする方法。 - 【請求項７】 請求項６記載の方法において、前記コバ
ルト層を前記ＭＯＳ構造上に形成するステップは、少な
くとも約３０Åのコバルトを前記ＭＯＳ構造の前記シリ
コン・ソース及びドレイン領域とポリシリコン電極領域
との上にスパッタリングするステップを更に含むことを
特徴とする方法。 - 【請求項８】 請求項６記載の方法において、前記コバ
ルト層を前記ＭＯＳ構造上に形成するステップは、少な
くとも約１００Åのコバルトを前記ＭＯＳ構造の前記シ
リコン・ソース及びドレイン領域とポリシリコン電極領
域との上にスパッタリングするステップを更に含むこと
を特徴とする方法。 - 【請求項９】 請求項６記載の方法において、前記チタ
ン層を前記コバルト層の上に形成するステップは、少な
くとも１０Åのチタンを前記コバルト層の上にスパッタ
リングするステップを含むことを特徴とする方法。 - 【請求項１０】 請求項６記載の方法において、前記チ
タン層を前記コバルト層の上に形成するステップは、少
なくとも５０Åのチタンを前記コバルト層の上にスパッ
タリングするステップを含むことを特徴とする方法。 - 【請求項１１】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
少なくとも１０Åの窒化チタンを前記チタン層の上にス
パッタリングするステップを更に含むことを特徴とする
方法。 - 【請求項１２】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
少なくとも５０Åの窒化チタンを前記チタン層の上にス
パッタリングするステップを更に含むことを特徴とする
方法。 - 【請求項１３】 請求項６記載の方法において、前記窒
化チタン層を前記チタン層の上に形成するステップは、
チタン・スパッタリング・ターゲットと窒素の気体源と
を用いて、前記窒化チタンを前記チタン層の上に反応性
スパッタリングするステップを更に含むことを特徴とす
る方法。 - 【請求項１４】 請求項６記載の方法において、前記第
１のアニーリング温度で前記ＭＯＳ構造をアニーリング
するステップは、前記ＭＯＳ構造を前記第１の温度で１
０秒から約１２０秒の間アニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項１５】 請求項６記載の方法において、前記第
１のアニーリング温度で前記ＭＯＳ構造をアニーリング
するステップは、前記ＭＯＳ構造を前記第１の温度で１
０秒から約６０秒の間アニーリングするステップを更に
含むことを特徴とする方法。 - 【請求項１６】 請求項６記載の方法において、未反応
のコバルトとチタンを含むすべての物質及び／又は化合
物（未反応のチタン金属を含む）とを除去するステップ
は、前記第１のアニーリングの間に前記基板上に形成さ
れたすべてのコバルト化合物をケイ化コバルトを除いて
除去するステップを更に含むことを特徴とする方法。 - 【請求項１７】 請求項６記載の方法において、前記Ｍ
ＯＳ構造を前記第２のアニーリング温度でアニーリング
するステップは、前記ＭＯＳ構造を前記第２の温度で１
０秒から約１２０秒の間アニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項１８】 請求項６記載の方法において、前記Ｍ
ＯＳ構造を前記第２のアニーリング温度でアニーリング
するステップは、前記ＭＯＳ構造を前記第２の温度で１
０秒から約６０秒の間アニーリングするステップを更に
含むことを特徴とする方法。 - 【請求項１９】 シリコン基板上にＭＯＳ構造を形成す
る方法であって、ケイ化コバルト接点が、前記ＭＯＳ構
造のソース及びドレイン領域上と前記ＭＯＳ構造のポリ
シリコン・ゲート電極上とに形成され、前記ポリシリコ
ン・ゲート電極上に形成されたケイ化コバルトの厚さが
一様であり、 ａ）前記ＭＯＳ構造上に少なくとも約３０Åのコバルト
層をスパッタリングするステップと、 ｂ）前記コバルト層を酸素を生じる気体に露出すること
なく、前記コバルト層上に少なくとも約１０Åのチタン
層をスパッタリングするステップと、 ｃ）前記チタン層を酸素を生じる気体に露出することな
く、前記チタン層上に少なくとも約１０Åの窒化チタン
層をスパッタリングするステップと、 ｄ）前記ＭＯＳ構造を約３５０℃から約６００℃までの
範囲の第１の温度で約１０秒から約１２０秒の間アニー
リングして、前記ＭＯＳ構造の前記シリコン・ソース及
びドレイン領域と前記ポリシリコン・ゲート領域との上
に低温ケイ化コバルトを形成するステップと、 ｅ）前記第１の温度での前記アニーリングのステップの
後で、未反応のコバルトとチタンを含むすべての物質及
び／又は化合物（未反応のチタン金属を含む）とを前記
ＭＯＳ構造から除去するステップと、 ｆ）前記未反応のコバルトとチタンを含むすべての物質
及び／又は化合物（未反応のチタン金属を含む）とを除
去するステップの後で、前記ＭＯＳ構造を約７００℃か
ら約８００℃の第２の温度で約１０秒の間アニーリング
して、前記第１のアニーリング温度で形成された当初の
低温のケイ化コバルトを高温のケイ化コバルトに変換す
るステップと、 を含むことを特徴とする方法。 - 【請求項２０】 請求項１９記載の方法において、未反
応のコバルトとチタンを含むすべての物質及び／又は化
合物（未反応のチタン金属を含む）とを除去するステッ
プは、前記第１のアニーリングの間に前記基板上に形成
されたすべてのコバルト化合物をケイ化コバルトを除い
て除去するステップを更に含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/833,597 US5902129A (en) | 1997-04-07 | 1997-04-07 | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
| US833597 | 1997-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284732A true JPH10284732A (ja) | 1998-10-23 |
| JP4996781B2 JP4996781B2 (ja) | 2012-08-08 |
Family
ID=25264833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09475798A Expired - Lifetime JP4996781B2 (ja) | 1997-04-07 | 1998-04-07 | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5902129A (ja) |
| JP (1) | JP4996781B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19952177C2 (de) * | 1998-11-04 | 2002-11-28 | Nat Semiconductor Corp | Verfahren zum Ausbilden einer zweifachen Kobaltsilicidschicht mit zwei unterschiedlichen Dicken während der Herstellung einer integrierten Schaltung und entsprechende IC-Struktur |
| JP2008172013A (ja) * | 2007-01-11 | 2008-07-24 | Oki Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタの製造方法 |
| US7605068B2 (en) | 2005-11-04 | 2009-10-20 | Electronics And Telecommunications Research Institute | Semiconductor device having a silicide layer and manufacturing method thereof |
| JP2020537359A (ja) * | 2017-10-09 | 2020-12-17 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属堆積用の核生成層としての共形ドープアモルファスシリコン |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022795A (en) * | 1998-05-07 | 2000-02-08 | United Microelectronics Corp. | Salicide formation process |
| JP3248570B2 (ja) * | 1997-10-09 | 2002-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6103609A (en) * | 1997-12-11 | 2000-08-15 | Lg Semicon Co., Ltd. | Method for fabricating semiconductor device |
| US6171959B1 (en) * | 1998-01-20 | 2001-01-09 | Motorola, Inc. | Method for making a semiconductor device |
| US6136705A (en) * | 1998-10-22 | 2000-10-24 | National Semiconductor Corporation | Self-aligned dual thickness cobalt silicide layer formation process |
| US6180469B1 (en) * | 1998-11-06 | 2001-01-30 | Advanced Micro Devices, Inc. | Low resistance salicide technology with reduced silicon consumption |
| KR100271948B1 (ko) * | 1998-12-01 | 2000-11-15 | 윤종용 | 반도체 장치의 셀프-얼라인 실리사이드 형성방법 |
| US5970370A (en) * | 1998-12-08 | 1999-10-19 | Advanced Micro Devices | Manufacturing capping layer for the fabrication of cobalt salicide structures |
| US6207563B1 (en) | 1999-02-05 | 2001-03-27 | Advanced Micro Devices, Inc. | Low-leakage CoSi2-processing by high temperature thermal processing |
| US6133124A (en) * | 1999-02-05 | 2000-10-17 | Advanced Micro Devices, Inc. | Device improvement by source to drain resistance lowering through undersilicidation |
| JP3394927B2 (ja) * | 1999-06-29 | 2003-04-07 | 沖電気工業株式会社 | 金属シリサイド層の形成方法 |
| JP2001111040A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US6365516B1 (en) | 2000-01-14 | 2002-04-02 | Advanced Micro Devices, Inc. | Advanced cobalt silicidation with in-situ hydrogen plasma clean |
| US6627543B1 (en) * | 2000-05-03 | 2003-09-30 | Integrated Device Technology, Inc. | Low-temperature sputtering system and method for salicide process |
| US6579783B2 (en) | 2000-07-07 | 2003-06-17 | Applied Materials, Inc. | Method for high temperature metal deposition for reducing lateral silicidation |
| US6388327B1 (en) * | 2001-01-09 | 2002-05-14 | International Business Machines Corporation | Capping layer for improved silicide formation in narrow semiconductor structures |
| US6346477B1 (en) | 2001-01-09 | 2002-02-12 | Research Foundation Of Suny - New York | Method of interlayer mediated epitaxy of cobalt silicide from low temperature chemical vapor deposition of cobalt |
| KR100399357B1 (ko) * | 2001-03-19 | 2003-09-26 | 삼성전자주식회사 | 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 |
| JP3626115B2 (ja) * | 2001-06-14 | 2005-03-02 | 沖電気工業株式会社 | チタン化合物を含有するｃｖｄチタン膜の形成方法 |
| US6551927B1 (en) * | 2001-06-15 | 2003-04-22 | Taiwan Semiconductor Manufacturing Company | CoSix process to improve junction leakage |
| WO2003030224A2 (en) | 2001-07-25 | 2003-04-10 | Applied Materials, Inc. | Barrier formation using novel sputter-deposition method |
| US8110489B2 (en) | 2001-07-25 | 2012-02-07 | Applied Materials, Inc. | Process for forming cobalt-containing materials |
| US9051641B2 (en) | 2001-07-25 | 2015-06-09 | Applied Materials, Inc. | Cobalt deposition on barrier surfaces |
| US20090004850A1 (en) * | 2001-07-25 | 2009-01-01 | Seshadri Ganguli | Process for forming cobalt and cobalt silicide materials in tungsten contact applications |
| US20030029715A1 (en) | 2001-07-25 | 2003-02-13 | Applied Materials, Inc. | An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems |
| JP3545744B2 (ja) * | 2001-12-28 | 2004-07-21 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| DE10208728B4 (de) * | 2002-02-28 | 2009-05-07 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen |
| DE10208904B4 (de) * | 2002-02-28 | 2007-03-01 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
| DE10209059B4 (de) * | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| DE10214065B4 (de) * | 2002-03-28 | 2006-07-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung |
| US6743721B2 (en) * | 2002-06-10 | 2004-06-01 | United Microelectronics Corp. | Method and system for making cobalt silicide |
| KR100465876B1 (ko) * | 2002-07-25 | 2005-01-13 | 삼성전자주식회사 | 반도체 소자 실리사이드 배선 형성방법 |
| DE10234931A1 (de) * | 2002-07-31 | 2004-02-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz |
| US6734098B2 (en) * | 2002-08-08 | 2004-05-11 | Macronix International Co., Ltd. | Method for fabricating cobalt salicide contact |
| CN100337320C (zh) * | 2002-08-13 | 2007-09-12 | 旺宏电子股份有限公司 | 自行对准钴硅化物的接触窗制作工艺方法 |
| US7250356B2 (en) * | 2002-09-17 | 2007-07-31 | Agere Systems Inc. | Method for forming metal silicide regions in an integrated circuit |
| US6627527B1 (en) * | 2002-10-10 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Method to reduce metal silicide void formation |
| US6936528B2 (en) * | 2002-10-17 | 2005-08-30 | Samsung Electronics Co., Ltd. | Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film |
| EP1411146B1 (en) * | 2002-10-17 | 2010-06-09 | Samsung Electronics Co., Ltd. | Method of forming cobalt silicide film and method of manufacturing semiconductor device having cobalt silicide film |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| US6916729B2 (en) * | 2003-04-08 | 2005-07-12 | Infineon Technologies Ag | Salicide formation method |
| SG141216A1 (en) * | 2003-06-16 | 2008-04-28 | Taiwan Semiconductor Mfg | Method of forming cosix |
| US20060163671A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Silicide cap structure and process for reduced stress and improved gate sheet resistance |
| US7399702B2 (en) * | 2005-02-01 | 2008-07-15 | Infineon Technologies Ag | Methods of forming silicide |
| KR100776174B1 (ko) * | 2006-08-24 | 2007-11-12 | 동부일렉트로닉스 주식회사 | 실리사이드를 포함하는 반도체 소자 및 그 제조방법 |
| KR100752200B1 (ko) * | 2006-09-22 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7485572B2 (en) * | 2006-09-25 | 2009-02-03 | International Business Machines Corporation | Method for improved formation of cobalt silicide contacts in semiconductor devices |
| US8652912B2 (en) * | 2006-12-08 | 2014-02-18 | Micron Technology, Inc. | Methods of fabricating a transistor gate including cobalt silicide |
| US8158519B2 (en) * | 2008-10-20 | 2012-04-17 | Eon Silicon Solution Inc. | Method of manufacturing non-volatile memory cell using self-aligned metal silicide |
| US8377556B2 (en) * | 2008-11-26 | 2013-02-19 | Stmicroelectronics Asia Pacific Pte., Ltd. | Material for growth of carbon nanotubes |
| US8686562B2 (en) * | 2009-08-25 | 2014-04-01 | International Rectifier Corporation | Refractory metal nitride capped electrical contact and method for frabricating same |
| CN111785622B (zh) * | 2020-07-15 | 2022-10-21 | 上海华力集成电路制造有限公司 | 形成金属硅化物的退火工艺、装置及金属接触层形成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265468A (ja) * | 1987-04-23 | 1988-11-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0613403A (ja) * | 1992-03-02 | 1994-01-21 | Digital Equip Corp <Dec> | Ｍｏｓ集積回路上の自己整列珪化コバルト |
| JPH0786559A (ja) * | 1993-09-17 | 1995-03-31 | Nec Corp | 半導体装置 |
| JPH07211903A (ja) * | 1993-12-02 | 1995-08-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0878358A (ja) * | 1994-09-06 | 1996-03-22 | Sony Corp | 半導体装置の製造方法 |
| JPH0897417A (ja) * | 1994-09-27 | 1996-04-12 | Sony Corp | 半導体装置およびその製造方法 |
| JPH08288241A (ja) * | 1995-04-13 | 1996-11-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378628A (en) * | 1981-08-27 | 1983-04-05 | Bell Telephone Laboratories, Incorporated | Cobalt silicide metallization for semiconductor integrated circuits |
| US4920073A (en) * | 1989-05-11 | 1990-04-24 | Texas Instruments, Incorporated | Selective silicidation process using a titanium nitride protective layer |
| US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
| US5236868A (en) * | 1990-04-20 | 1993-08-17 | Applied Materials, Inc. | Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system |
| KR100320364B1 (ko) * | 1993-03-23 | 2002-04-22 | 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 | 금속배선및그의형성방법 |
| US5593924A (en) * | 1995-06-02 | 1997-01-14 | Texas Instruments Incorporated | Use of a capping layer to attain low titanium-silicide sheet resistance and uniform silicide thickness for sub-micron silicon and polysilicon lines |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
| US5770515A (en) * | 1996-12-12 | 1998-06-23 | Mosel Vitelic Incorporated | Method of in-situ wafer cooling for a sequential WSI/alpha -Si sputtering process |
| US5780349A (en) * | 1997-02-20 | 1998-07-14 | National Semiconductor Corporation | Self-aligned MOSFET gate/source/drain salicide formation |
-
1997
- 1997-04-07 US US08/833,597 patent/US5902129A/en not_active Expired - Lifetime
-
1998
- 1998-04-07 JP JP09475798A patent/JP4996781B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63265468A (ja) * | 1987-04-23 | 1988-11-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0613403A (ja) * | 1992-03-02 | 1994-01-21 | Digital Equip Corp <Dec> | Ｍｏｓ集積回路上の自己整列珪化コバルト |
| JPH0786559A (ja) * | 1993-09-17 | 1995-03-31 | Nec Corp | 半導体装置 |
| JPH07211903A (ja) * | 1993-12-02 | 1995-08-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0878358A (ja) * | 1994-09-06 | 1996-03-22 | Sony Corp | 半導体装置の製造方法 |
| JPH0897417A (ja) * | 1994-09-27 | 1996-04-12 | Sony Corp | 半導体装置およびその製造方法 |
| JPH08288241A (ja) * | 1995-04-13 | 1996-11-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19952177C2 (de) * | 1998-11-04 | 2002-11-28 | Nat Semiconductor Corp | Verfahren zum Ausbilden einer zweifachen Kobaltsilicidschicht mit zwei unterschiedlichen Dicken während der Herstellung einer integrierten Schaltung und entsprechende IC-Struktur |
| US7605068B2 (en) | 2005-11-04 | 2009-10-20 | Electronics And Telecommunications Research Institute | Semiconductor device having a silicide layer and manufacturing method thereof |
| JP2008172013A (ja) * | 2007-01-11 | 2008-07-24 | Oki Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタの製造方法 |
| JP2020537359A (ja) * | 2017-10-09 | 2020-12-17 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属堆積用の核生成層としての共形ドープアモルファスシリコン |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4996781B2 (ja) | 2012-08-08 |
| US5902129A (en) | 1999-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4996781B2 (ja) | ２つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 | |
| US6878627B1 (en) | Semiconductor device with cobalt silicide contacts and method of making the same | |
| US5970370A (en) | Manufacturing capping layer for the fabrication of cobalt salicide structures | |
| US6562718B1 (en) | Process for forming fully silicided gates | |
| US8330235B2 (en) | Method to reduce mol damage on NiSi | |
| KR20030044800A (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| JPH08274047A (ja) | 半導体装置の製造方法 | |
| US6339021B1 (en) | Methods for effective nickel silicide formation | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| US6815275B2 (en) | Methods for fabricating metal silicide structures using an etch stopping capping layer | |
| US7419905B2 (en) | Gate electrodes and the formation thereof | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| US20070272955A1 (en) | Reliable Contacts | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JPS6257255A (ja) | 化合物半導体装置の製造方法 | |
| JP3639009B2 (ja) | Ｔｉシリサイド層を有する半導体装置の製造方法 | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JPH113872A (ja) | 半導体装置の製造方法 | |
| JPH10335261A (ja) | 半導体装置の製造方法 | |
| JPH0738103A (ja) | 半導体装置およびその製造方法 | |
| JPH0536982A (ja) | Ｍｏｓｆｅｔの構造と製造方法 | |
| JPH05283426A (ja) | 半導体装置の製造方法 | |
| JPS63133622A (ja) | 半導体装置の製造方法 | |
| JPH0797584B2 (ja) | 半導体装置の製造方法 | |
| JPH10144917A (ja) | Ｍｉｓトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090113 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100302 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100330 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100514 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110722 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110727 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120329 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150518 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |