JPH10284478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10284478A JPH10284478A JP9088336A JP8833697A JPH10284478A JP H10284478 A JPH10284478 A JP H10284478A JP 9088336 A JP9088336 A JP 9088336A JP 8833697 A JP8833697 A JP 8833697A JP H10284478 A JPH10284478 A JP H10284478A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】 （修正有）
【課題】 信頼性や製造コストを悪化させることなくバ
ーズ・ビークの形成を抑制することができる半導体装置
の製造方法を提供する。 【解決手段】 ｐ型シリコン基板の表面にＬＯＣＯＳ法
を用いて素子分離膜を形成する素子分離工程を有する半
導体装置の製造方法において、素子分離工程が、ｐ型シ
リコン基板上のアクティブ領域に熱酸化膜を介して、膜
厚３００〜３５０ｎｍのシリコン窒化膜を選択的に形成
する第１の工程と、シリコン窒化膜を選択酸化マスクと
して熱酸化を行なうことによりｐ型シリコン基板の表面
に膜厚５０〜１５０ｎｍのフィールド酸化膜を形成する
第２の工程と、シリコン窒化膜を膜厚５０〜１５０ｎｍ
まで薄膜化する第３の工程と、この薄膜化後のシリコン
窒化膜を選択酸化マスクとしてフィールド酸化膜の膜厚
が３００〜３５０ｎｍになるまで熱酸化を行なう第４の
工程とを備える。
ーズ・ビークの形成を抑制することができる半導体装置
の製造方法を提供する。 【解決手段】 ｐ型シリコン基板の表面にＬＯＣＯＳ法
を用いて素子分離膜を形成する素子分離工程を有する半
導体装置の製造方法において、素子分離工程が、ｐ型シ
リコン基板上のアクティブ領域に熱酸化膜を介して、膜
厚３００〜３５０ｎｍのシリコン窒化膜を選択的に形成
する第１の工程と、シリコン窒化膜を選択酸化マスクと
して熱酸化を行なうことによりｐ型シリコン基板の表面
に膜厚５０〜１５０ｎｍのフィールド酸化膜を形成する
第２の工程と、シリコン窒化膜を膜厚５０〜１５０ｎｍ
まで薄膜化する第３の工程と、この薄膜化後のシリコン
窒化膜を選択酸化マスクとしてフィールド酸化膜の膜厚
が３００〜３５０ｎｍになるまで熱酸化を行なう第４の
工程とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板の表
面にＬＯＣＯＳ(Local Oxidation of Silicon)法を用い
て素子分離膜を形成する素子分離工程を有する半導体装
置の製造方法に関するものである。
面にＬＯＣＯＳ(Local Oxidation of Silicon)法を用い
て素子分離膜を形成する素子分離工程を有する半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、例えばモノシリック集積回路
等の半導体装置の製造工程においては、トランジスタ素
子等の素子間の電気的絶縁を行なうために、素子分離膜
が形成される。また、従来より、この素子分離膜を形成
する工程すなわち素子分離工程の技術として、ＬＯＣＯ
Ｓ法が知られている。
等の半導体装置の製造工程においては、トランジスタ素
子等の素子間の電気的絶縁を行なうために、素子分離膜
が形成される。また、従来より、この素子分離膜を形成
する工程すなわち素子分離工程の技術として、ＬＯＣＯ
Ｓ法が知られている。
【０００３】このＬＯＣＯＳ法においては、近年の半導
体集積回路の微細化・高集積化の要求に伴って、素子分
離膜の微細化が図られている。
体集積回路の微細化・高集積化の要求に伴って、素子分
離膜の微細化が図られている。
【０００４】ここで、ＬＯＣＯＳ法で形成される素子分
離膜の微細化を図る技術としては、例えば、特開平４−
１０５３４６号公報で開示されたものが知られている。
離膜の微細化を図る技術としては、例えば、特開平４−
１０５３４６号公報で開示されたものが知られている。
【０００５】この技術は、バーズ・ビークの形成を抑制
することによって、素子分離膜の微細化を図るものであ
る。
することによって、素子分離膜の微細化を図るものであ
る。
【０００６】
【発明が解決しようとする課題】以下、特開平４−１０
５３４６号公報に記載された素子分離技術について、図
６の工程断面図を用いて説明する。
５３４６号公報に記載された素子分離技術について、図
６の工程断面図を用いて説明する。
【０００７】まず、シリコン半導体基板６００の表面
に、応力緩和用の熱酸化膜６０１（膜厚数十ｎｍ）、シ
リコン酸化膜６０２（膜厚数十〜数百ｎｍ）およびシリ
コン窒化膜６０３（膜厚数十〜数百ｎｍ）を順次形成し
た後、素子分離膜を形成する領域の膜６０３をエッチン
グで除去する。これによって、図６（Ａ）に示したよう
な積層構造６０１，６０２，６０３を形成することがで
きる。
に、応力緩和用の熱酸化膜６０１（膜厚数十ｎｍ）、シ
リコン酸化膜６０２（膜厚数十〜数百ｎｍ）およびシリ
コン窒化膜６０３（膜厚数十〜数百ｎｍ）を順次形成し
た後、素子分離膜を形成する領域の膜６０３をエッチン
グで除去する。これによって、図６（Ａ）に示したよう
な積層構造６０１，６０２，６０３を形成することがで
きる。
【０００８】次に、ボロンのイオン注入によってチャ
ネルストッパとしてのｐ+ 層６０４を形成した後で、シ
リコン窒化膜６０３を選択酸化マスクとして熱酸化を行
なう。これにより、図６（Ｂ）に示したような膜厚数百
ｎｍのフィールド酸化膜６０５を形成することができ
る。
ネルストッパとしてのｐ+ 層６０４を形成した後で、シ
リコン窒化膜６０３を選択酸化マスクとして熱酸化を行
なう。これにより、図６（Ｂ）に示したような膜厚数百
ｎｍのフィールド酸化膜６０５を形成することができ
る。
【０００９】続いて、フィールド酸化膜６０５の一部
をエッチングで除去することにより、このフィールド酸
化膜６０５と積層構造６０１，６０２，６０３との間に
隙間を形成する。そして、この隙間にシリコン窒化膜を
堆積することにより、図６（Ｃ）に示したような、窒化
シリコンによる側壁部６０６を得る。
をエッチングで除去することにより、このフィールド酸
化膜６０５と積層構造６０１，６０２，６０３との間に
隙間を形成する。そして、この隙間にシリコン窒化膜を
堆積することにより、図６（Ｃ）に示したような、窒化
シリコンによる側壁部６０６を得る。
【００１０】その後、シリコン窒化膜６０３および側
壁部６０６を選択酸化マスクとして再び熱酸化を行なう
ことにより、フィールド酸化膜６０５を成長させる。そ
して、積層構造６０１，６０２，６０３および側壁部６
０６をエッチングで除去することにより、図６（Ｄ）に
示したような膜厚数百ｎｍの素子分離膜６０７を得る。
壁部６０６を選択酸化マスクとして再び熱酸化を行なう
ことにより、フィールド酸化膜６０５を成長させる。そ
して、積層構造６０１，６０２，６０３および側壁部６
０６をエッチングで除去することにより、図６（Ｄ）に
示したような膜厚数百ｎｍの素子分離膜６０７を得る。
【００１１】このような素子分離技術によれば、バーズ
・ビーク６０８（図６（Ｄ）参照）の形成を小さく抑え
ることができるので、素子分離膜の微細化を図る上で有
効である。
・ビーク６０８（図６（Ｄ）参照）の形成を小さく抑え
ることができるので、素子分離膜の微細化を図る上で有
効である。
【００１２】しかしながら、特開平４−１０５３４６号
公報で開示された素子分離技術には、以下のような欠点
があった。
公報で開示された素子分離技術には、以下のような欠点
があった。
【００１３】第１に、この素子分離技術では、側壁部６
０６を形成しなければならず、さらには、この側壁部６
０６を形成するためには積層構造の高さを確保するため
に熱酸化膜６０１とシリコン窒化膜６０３との間にシリ
コン酸化膜６０２を形成しなければならない。このた
め、かかる素子分離技術には、製造工程が多く、半導体
装置の製造コストが上昇するという欠点があった。特
に、側壁部６０６やシリコン酸化膜６０２は一般的には
ＣＶＤ(Chemical Vapor Deposition) 技術を用いて形成
するので、工程時間は非常に長くなってしまう。
０６を形成しなければならず、さらには、この側壁部６
０６を形成するためには積層構造の高さを確保するため
に熱酸化膜６０１とシリコン窒化膜６０３との間にシリ
コン酸化膜６０２を形成しなければならない。このた
め、かかる素子分離技術には、製造工程が多く、半導体
装置の製造コストが上昇するという欠点があった。特
に、側壁部６０６やシリコン酸化膜６０２は一般的には
ＣＶＤ(Chemical Vapor Deposition) 技術を用いて形成
するので、工程時間は非常に長くなってしまう。
【００１４】第２に、この素子分離技術では、熱処理
（工程，）の際にシリコン酸化膜６０２がグレイン
化し（すなわち再結晶化して体積が増大し）、シリコン
窒化膜６０３や側壁部６０６をエッチングで除去する際
に（工程）その一部が離脱して発塵の原因となる。こ
のため、半導体装置の歩留が悪化するという欠点があっ
た。
（工程，）の際にシリコン酸化膜６０２がグレイン
化し（すなわち再結晶化して体積が増大し）、シリコン
窒化膜６０３や側壁部６０６をエッチングで除去する際
に（工程）その一部が離脱して発塵の原因となる。こ
のため、半導体装置の歩留が悪化するという欠点があっ
た。
【００１５】第３に、この素子分離技術では、バーズ・
ビーク６０８とシリコン半導体基板６００との境界に溝
６０９が形成されるために、この部分でシリコン半導体
基板６００の表面（例えば（１００）面）とは異なる結
晶面が露出してしまう。このため、その後のＭＯＳトラ
ンジスタ形成工程でシリコン半導体基板６００の全面に
ゲート酸化膜を形成したときに、この溝６０９上に形成
されたゲート酸化膜の抵抗が小さくなり、リークが発生
し易くなる場合があるという欠点があった。
ビーク６０８とシリコン半導体基板６００との境界に溝
６０９が形成されるために、この部分でシリコン半導体
基板６００の表面（例えば（１００）面）とは異なる結
晶面が露出してしまう。このため、その後のＭＯＳトラ
ンジスタ形成工程でシリコン半導体基板６００の全面に
ゲート酸化膜を形成したときに、この溝６０９上に形成
されたゲート酸化膜の抵抗が小さくなり、リークが発生
し易くなる場合があるという欠点があった。
【００１６】第４に、上述の溝６０９が形成されること
により、その後のＭＯＳトランジスタ形成工程で、シリ
コン半導体基板６００の表面にゲート用のポリシリコン
膜を堆積した後でエッチングによりパターニングした際
に、溝６０９に堆積されたポリシリコンがエッチングさ
れずに残留してしまう場合がある。このため、このポリ
シリコンに起因してＭＯＳトランジスタがショートする
場合があるという欠点があった。
により、その後のＭＯＳトランジスタ形成工程で、シリ
コン半導体基板６００の表面にゲート用のポリシリコン
膜を堆積した後でエッチングによりパターニングした際
に、溝６０９に堆積されたポリシリコンがエッチングさ
れずに残留してしまう場合がある。このため、このポリ
シリコンに起因してＭＯＳトランジスタがショートする
場合があるという欠点があった。
【００１７】このような理由により、バーズ・ビークの
形成を抑制することができ且つ信頼性や製造コストを悪
化させることのない半導体装置の製造方法の登場が嘱望
されていた。
形成を抑制することができ且つ信頼性や製造コストを悪
化させることのない半導体装置の製造方法の登場が嘱望
されていた。
【００１８】
【課題を解決するための手段】この発明は、半導体基板
の表面にＬＯＣＯＳ法を用いて素子分離膜を形成する素
子分離工程を有する半導体装置の製造方法に関するもの
である。
の表面にＬＯＣＯＳ法を用いて素子分離膜を形成する素
子分離工程を有する半導体装置の製造方法に関するもの
である。
【００１９】そして、素子分離工程が、半導体基板上の
素子分離膜を形成しない領域に応力緩和膜を介して第１
の膜厚の絶縁膜を選択的に形成する第１の工程と、絶縁
膜を選択酸化マスクとして熱酸化を行なうことにより半
導体基板の表面に第２の膜厚のフィールド酸化膜を形成
する第２の工程と、絶縁膜を第３の膜厚まで薄膜化する
第３の工程と、この薄膜化後の絶縁膜を選択酸化マスク
としてフィールド酸化膜の膜厚が第４の膜厚になるまで
熱酸化を行なう第４の工程とを備えたことを特徴として
いる。
素子分離膜を形成しない領域に応力緩和膜を介して第１
の膜厚の絶縁膜を選択的に形成する第１の工程と、絶縁
膜を選択酸化マスクとして熱酸化を行なうことにより半
導体基板の表面に第２の膜厚のフィールド酸化膜を形成
する第２の工程と、絶縁膜を第３の膜厚まで薄膜化する
第３の工程と、この薄膜化後の絶縁膜を選択酸化マスク
としてフィールド酸化膜の膜厚が第４の膜厚になるまで
熱酸化を行なう第４の工程とを備えたことを特徴として
いる。
【００２０】このような製造方法によれば、簡単な製造
工程でバーズ・ビークの形成を抑制することができ、従
来の製造工程におけるシリコン酸化膜のような中間層を
設ける必要がないのでグレイン化の問題が生じることも
なく、且つ、素子分離膜と半導体基板との間に溝が形成
されることもない。
工程でバーズ・ビークの形成を抑制することができ、従
来の製造工程におけるシリコン酸化膜のような中間層を
設ける必要がないのでグレイン化の問題が生じることも
なく、且つ、素子分離膜と半導体基板との間に溝が形成
されることもない。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００２２】第１の実施の形態 まず、この発明の第１の実施の形態に係る半導体装置の
製造方法について、図１および図２を用いて説明する。
図１（Ａ）〜（Ｄ）および図２（Ａ），（Ｂ）は、この
実施の形態に係る半導体装置の製造方法を説明するため
の断面工程図である。
製造方法について、図１および図２を用いて説明する。
図１（Ａ）〜（Ｄ）および図２（Ａ），（Ｂ）は、この
実施の形態に係る半導体装置の製造方法を説明するため
の断面工程図である。
【００２３】ここで、この実施の形態では、半導体基板
として、比抵抗が５〜１０Ωｃｍのｐ型シリコン（１０
０）基板１００を使用するものとし、また、このｐ型シ
リコン基板１００に形成する素子分離膜の膜厚は３００
〜４００ｎｍとする。
として、比抵抗が５〜１０Ωｃｍのｐ型シリコン（１０
０）基板１００を使用するものとし、また、このｐ型シ
リコン基板１００に形成する素子分離膜の膜厚は３００
〜４００ｎｍとする。
【００２４】加えて、この実施の形態では、例えば２μ
ｍ角等の略正方形のアクティブ領域（すなわち素子を形
成する領域）を形成する場合を例にとって説明する。
ｍ角等の略正方形のアクティブ領域（すなわち素子を形
成する領域）を形成する場合を例にとって説明する。
【００２５】まず、図１（Ａ）に示したように、シリ
コン基板１００の表面に、膜厚が約２５ｎｍの熱酸化膜
１０１（この発明の「応力緩和膜」に相当する）を通常
の熱酸化法を用いて形成し、さらに、膜厚が約３００〜
３７５ｎｍのシリコン窒化膜１０２（この発明の「絶縁
膜」に相当する）を通所のＣＶＤ法を用いて形成した。
コン基板１００の表面に、膜厚が約２５ｎｍの熱酸化膜
１０１（この発明の「応力緩和膜」に相当する）を通常
の熱酸化法を用いて形成し、さらに、膜厚が約３００〜
３７５ｎｍのシリコン窒化膜１０２（この発明の「絶縁
膜」に相当する）を通所のＣＶＤ法を用いて形成した。
【００２６】このように、この実施の形態では、シリコ
ン窒化膜１０２の膜厚を、熱酸化膜１０１の膜厚の１２
〜１５倍とした。これに対して、従来は、シリコン窒化
膜１０２の膜厚は熱酸化膜１０１の５〜１０倍とするの
が一般的であった。この実施の形態では、このようにシ
リコン窒化膜１０２を厚く形成することにより、後の工
程で形成するフィールド酸化膜１０４（図１（Ｃ）参
照）のバーズ・ビークの生成を抑えることができる。
ン窒化膜１０２の膜厚を、熱酸化膜１０１の膜厚の１２
〜１５倍とした。これに対して、従来は、シリコン窒化
膜１０２の膜厚は熱酸化膜１０１の５〜１０倍とするの
が一般的であった。この実施の形態では、このようにシ
リコン窒化膜１０２を厚く形成することにより、後の工
程で形成するフィールド酸化膜１０４（図１（Ｃ）参
照）のバーズ・ビークの生成を抑えることができる。
【００２７】次に、図１（Ｂ）に示したように、通常
のフォトリソグラフィー技術を用いて、素子分離膜を形
成する領域（すなわちフィールド領域１０３）のシリコ
ン窒化膜１０２を、ドライエッチングにより除去した。
のフォトリソグラフィー技術を用いて、素子分離膜を形
成する領域（すなわちフィールド領域１０３）のシリコ
ン窒化膜１０２を、ドライエッチングにより除去した。
【００２８】以上の工程，により、シリコン基板１
００の表面に、熱酸化膜１０１を介して、シリコン窒化
膜１０２を選択的に形成することができた。
００の表面に、熱酸化膜１０１を介して、シリコン窒化
膜１０２を選択的に形成することができた。
【００２９】続いて、図１（Ｃ）に示したように、シ
リコン窒化膜１０２を選択酸化マスクとして、温度条件
１０００℃で水蒸気酸化を行うことにより、フィールド
領域１０３に膜厚が５０〜１５０ｎｍのフィールド酸化
膜１０４（この発明の「フィールド酸化膜」に相当す
る）を形成した。
リコン窒化膜１０２を選択酸化マスクとして、温度条件
１０００℃で水蒸気酸化を行うことにより、フィールド
領域１０３に膜厚が５０〜１５０ｎｍのフィールド酸化
膜１０４（この発明の「フィールド酸化膜」に相当す
る）を形成した。
【００３０】ここで、この実施の形態では上述のように
シリコン窒化膜１０２の膜厚を厚くしたので、バーズ・
ビーク１０４ａの大きさを数十ｎｍ程度に抑えることが
できた。
シリコン窒化膜１０２の膜厚を厚くしたので、バーズ・
ビーク１０４ａの大きさを数十ｎｍ程度に抑えることが
できた。
【００３１】上述のように、この実施の形態では素子分
離膜の膜厚は３００〜４００ｎｍとするが、この実施の
形態では、このような膜厚の素子分離膜を一度の工程の
みで形成するのではなく、まず、膜厚が５０〜１５０ｎ
ｍのフィールド酸化膜１０４を形成することとした。こ
れは、上述のようにこの実施の形態ではシリコン窒化膜
１０２の膜厚を非常に厚くしたため、一度の工程のみで
素子分離膜を形成するとバーズ・ビーク１０４ａに結晶
欠陥が生成されやすくなるからである。すなわち、この
工程で形成するフィールド酸化膜１０４の膜厚は、バー
ズビーク部１０４ａに結晶欠陥が生じない膜厚に設定す
る。
離膜の膜厚は３００〜４００ｎｍとするが、この実施の
形態では、このような膜厚の素子分離膜を一度の工程の
みで形成するのではなく、まず、膜厚が５０〜１５０ｎ
ｍのフィールド酸化膜１０４を形成することとした。こ
れは、上述のようにこの実施の形態ではシリコン窒化膜
１０２の膜厚を非常に厚くしたため、一度の工程のみで
素子分離膜を形成するとバーズ・ビーク１０４ａに結晶
欠陥が生成されやすくなるからである。すなわち、この
工程で形成するフィールド酸化膜１０４の膜厚は、バー
ズビーク部１０４ａに結晶欠陥が生じない膜厚に設定す
る。
【００３２】次に、図１（Ｄ）に示したように、例え
ばドライエッチング法等を用いて、シリコン窒化膜１０
２のみを選択的にエッチングした。このときの選択比
は、例えばシリコン窒化膜／熱酸化膜＝５／１とすれば
よい。そして、これにより、このシリコン窒化膜１０２
を、膜厚５０〜１５０ｎｍまで薄膜化した。
ばドライエッチング法等を用いて、シリコン窒化膜１０
２のみを選択的にエッチングした。このときの選択比
は、例えばシリコン窒化膜／熱酸化膜＝５／１とすれば
よい。そして、これにより、このシリコン窒化膜１０２
を、膜厚５０〜１５０ｎｍまで薄膜化した。
【００３３】すなわち、この工程では、シリコン窒化膜
１０２の膜厚を、従来の場合と同様の、熱酸化膜１０１
の５〜１０倍とした。
１０２の膜厚を、従来の場合と同様の、熱酸化膜１０１
の５〜１０倍とした。
【００３４】このようにシリコン窒化膜１０２を薄膜化
するのは、後の工程で二回目のフィールド酸化膜１０４
の形成を行う際に（工程参照）、このフィールド酸化
膜１０４への応力を緩和してバーズ・ビークでの結晶欠
陥の発生を抑制するためである。
するのは、後の工程で二回目のフィールド酸化膜１０４
の形成を行う際に（工程参照）、このフィールド酸化
膜１０４への応力を緩和してバーズ・ビークでの結晶欠
陥の発生を抑制するためである。
【００３５】また、このようにシリコン窒化膜１０２に
選択的エッチングを施すことにより、このシリコン窒化
膜１０２のエッジ部が丸みを帯びた形状になる。このた
め、この丸みを帯びた部分の膜厚は、さらに薄くなる。
そして、このことにより、後の工程で二回目のフィール
ド酸化膜の形成を行う際の応力のさらなる緩和をはかる
ことができる。
選択的エッチングを施すことにより、このシリコン窒化
膜１０２のエッジ部が丸みを帯びた形状になる。このた
め、この丸みを帯びた部分の膜厚は、さらに薄くなる。
そして、このことにより、後の工程で二回目のフィール
ド酸化膜の形成を行う際の応力のさらなる緩和をはかる
ことができる。
【００３６】続いて、図２（Ａ）に示したように、シ
リコン窒化膜１０２を選択酸化マスクとして、温度条件
１０００℃で二回目の水蒸気酸化を行った。そして、こ
れにより、フィールド酸化膜１０４の膜厚を３００〜４
００ｎｍまで増加させ、素子分離膜１０６を完成させ
た。
リコン窒化膜１０２を選択酸化マスクとして、温度条件
１０００℃で二回目の水蒸気酸化を行った。そして、こ
れにより、フィールド酸化膜１０４の膜厚を３００〜４
００ｎｍまで増加させ、素子分離膜１０６を完成させ
た。
【００３７】この工程では、素子分離膜１０６の厚さ
を、後の工程でｐ型シリコン基板１００に形成される素
子（例えばＭＯＳトランジスタ等）の電気的絶縁を確保
する上で十分な膜厚、すなわちフィールド酸化膜１０４
が素子分離膜１０６として機能する膜厚になるように決
定する。
を、後の工程でｐ型シリコン基板１００に形成される素
子（例えばＭＯＳトランジスタ等）の電気的絶縁を確保
する上で十分な膜厚、すなわちフィールド酸化膜１０４
が素子分離膜１０６として機能する膜厚になるように決
定する。
【００３８】上述のように、この工程は、シリコン窒化
膜１０２を薄膜化した後で行われるのでフィールド酸化
膜１０４への応力を低減することができ（上記工程参
照）、したがって、バーズ・ビーク１０４ａでの結晶欠
陥の発生を抑制することができる。
膜１０２を薄膜化した後で行われるのでフィールド酸化
膜１０４への応力を低減することができ（上記工程参
照）、したがって、バーズ・ビーク１０４ａでの結晶欠
陥の発生を抑制することができる。
【００３９】また、バーズ・ビーク１０４ａは、シリコ
ン窒化膜１０２を薄膜化したことにより上述の工程の
場合よりは形成量が多いものの、最終的な大きさを５０
〜１００ｎｍに抑えることができた。すなわち、バーズ
・ビーク１０４ａの最終的な大きさは、従来の場合（図
６参照）より小さくすることができた。
ン窒化膜１０２を薄膜化したことにより上述の工程の
場合よりは形成量が多いものの、最終的な大きさを５０
〜１００ｎｍに抑えることができた。すなわち、バーズ
・ビーク１０４ａの最終的な大きさは、従来の場合（図
６参照）より小さくすることができた。
【００４０】その後、図２（Ｂ）に示したように、熱
酸化膜１０１およびシリコン窒化膜１０２を除去してア
クティブ領域１０５を露出させた。この工程では、ま
ず、例えば熱リン酸等を用いたエッチングによりシリコ
ン窒化膜１０２を除去し、続いて、例えばフッ素酸等を
用いたエッチングにより熱酸化膜１０１を除去した。
酸化膜１０１およびシリコン窒化膜１０２を除去してア
クティブ領域１０５を露出させた。この工程では、ま
ず、例えば熱リン酸等を用いたエッチングによりシリコ
ン窒化膜１０２を除去し、続いて、例えばフッ素酸等を
用いたエッチングにより熱酸化膜１０１を除去した。
【００４１】上述のように、この実施の形態ではバーズ
・ビーク１０４ａの生成を抑制することができたので、
アクティブ領域１０５の有効面積を従来の場合よりも１
５〜３０％増加させることができた（アクティブ領域が
２μｍ角の場合）。
・ビーク１０４ａの生成を抑制することができたので、
アクティブ領域１０５の有効面積を従来の場合よりも１
５〜３０％増加させることができた（アクティブ領域が
２μｍ角の場合）。
【００４２】最後に、アクティブ領域１０５にＭＯＳ
トランジスタ等の素子を形成し（図示せず）、半導体装
置の製造工程を終了した。
トランジスタ等の素子を形成し（図示せず）、半導体装
置の製造工程を終了した。
【００４３】このように、この実施の形態に係る半導体
装置の製造方法によれば、バーズ・ビーク１０４ａの生
成を抑制することができるので、アクティブ領域１０５
の有効面積を増大させることができ、したがって、半導
体装置の微細化・高集積化を図る上で有効である。
装置の製造方法によれば、バーズ・ビーク１０４ａの生
成を抑制することができるので、アクティブ領域１０５
の有効面積を増大させることができ、したがって、半導
体装置の微細化・高集積化を図る上で有効である。
【００４４】また、従来の技術（特開平４−１０５３４
６号公報参照）と異なり、側壁部６０６やシリコン酸化
膜６０２（図６参照）を形成する必要がないので、工程
時間を低減して製造コストを抑えることが可能となる。
特に、この実施の形態ではＣＶＤ法による薄膜形成工程
を減らすことができるので、工程時間の短縮に非常に有
効である。
６号公報参照）と異なり、側壁部６０６やシリコン酸化
膜６０２（図６参照）を形成する必要がないので、工程
時間を低減して製造コストを抑えることが可能となる。
特に、この実施の形態ではＣＶＤ法による薄膜形成工程
を減らすことができるので、工程時間の短縮に非常に有
効である。
【００４５】さらに、シリコン酸化膜６０２を設ける必
要がないことにより、従来問題となっていたような、こ
のシリコン酸化膜６０２のグレイン化による歩留まりの
低下も生じない。
要がないことにより、従来問題となっていたような、こ
のシリコン酸化膜６０２のグレイン化による歩留まりの
低下も生じない。
【００４６】加えて、バーズ・ビーク１０４ａとｐ型シ
リコン基板１００との境界部に溝が形成されることもな
いので、従来の製造方法のようなリークやショートの問
題も生じない。
リコン基板１００との境界部に溝が形成されることもな
いので、従来の製造方法のようなリークやショートの問
題も生じない。
【００４７】第２の実施の形態 次に、この発明の第２の実施の形態に係る半導体装置の
製造方法について、図３〜図５を用いて説明する。ここ
で、図３（Ａ）〜（Ｃ）および図４（Ａ）〜（Ｃ）は、
この実施の形態に係る半導体装置の製造方法を説明する
ための断面工程図である。また、図５は、この実施の形
態に係る半導体装置の製造方法を説明するための平面図
であり、図４（Ａ）で示した工程に対応している。
製造方法について、図３〜図５を用いて説明する。ここ
で、図３（Ａ）〜（Ｃ）および図４（Ａ）〜（Ｃ）は、
この実施の形態に係る半導体装置の製造方法を説明する
ための断面工程図である。また、図５は、この実施の形
態に係る半導体装置の製造方法を説明するための平面図
であり、図４（Ａ）で示した工程に対応している。
【００４８】この実施の形態においても、半導体基板と
して、比抵抗が５〜１０Ωｃｍのｐ型シリコン（１０
０）基板３００を使用するものとし、また、このｐ型シ
リコン基板３００に形成する素子分離膜の膜厚は３００
〜４００ｎｍとする。
して、比抵抗が５〜１０Ωｃｍのｐ型シリコン（１０
０）基板３００を使用するものとし、また、このｐ型シ
リコン基板３００に形成する素子分離膜の膜厚は３００
〜４００ｎｍとする。
【００４９】なお、この実施の形態では、例えば１×５
μｍ角の長方形のアクティブ領域を形成する場合につい
て説明する。このような形状のアクティブ領域は、例え
ば半導体装置内にメモリセルを形成する場合等に使用さ
れる。
μｍ角の長方形のアクティブ領域を形成する場合につい
て説明する。このような形状のアクティブ領域は、例え
ば半導体装置内にメモリセルを形成する場合等に使用さ
れる。
【００５０】まず、図３（Ａ）に示したように、シリ
コン基板３００の表面に、膜厚が約２５ｎｍの熱酸化膜
３０１（この発明の「応力緩和膜」に相当する）を通常
の熱酸化法を用いて形成し、さらに、膜厚が約３００〜
３７５ｎｍのシリコン窒化膜３０２（この発明の「絶縁
膜」に相当する）を通所のＣＶＤ法を用いて形成した。
コン基板３００の表面に、膜厚が約２５ｎｍの熱酸化膜
３０１（この発明の「応力緩和膜」に相当する）を通常
の熱酸化法を用いて形成し、さらに、膜厚が約３００〜
３７５ｎｍのシリコン窒化膜３０２（この発明の「絶縁
膜」に相当する）を通所のＣＶＤ法を用いて形成した。
【００５１】この実施の形態でも、シリコン窒化膜３０
２の膜厚を熱酸化膜３０１の膜厚の１２〜１５倍とし、
後の工程で形成するフィールド酸化膜３０４（図３
（Ｃ）参照）のバーズ・ビークの生成の抑制を図った。
２の膜厚を熱酸化膜３０１の膜厚の１２〜１５倍とし、
後の工程で形成するフィールド酸化膜３０４（図３
（Ｃ）参照）のバーズ・ビークの生成の抑制を図った。
【００５２】次に、図３（Ｂ）に示したように、フィ
ールド領域３０３のシリコン窒化膜３０２を、ドライエ
ッチングにより除去した。
ールド領域３０３のシリコン窒化膜３０２を、ドライエ
ッチングにより除去した。
【００５３】続いて、図３（Ｃ）に示したように、シ
リコン窒化膜３０２を選択酸化マスクとして、温度条件
１０００℃で水蒸気酸化を行うことにより、フィールド
領域３０３に膜厚が５０〜１５０ｎｍのフィールド酸化
膜３０４（この発明の「フィールド酸化膜」に相当す
る）を形成した。このときのバーズ・ビーク３０４ａの
大きさは、上述の第１の実施の形態の場合と同様、数十
ｎｍ程度であった。
リコン窒化膜３０２を選択酸化マスクとして、温度条件
１０００℃で水蒸気酸化を行うことにより、フィールド
領域３０３に膜厚が５０〜１５０ｎｍのフィールド酸化
膜３０４（この発明の「フィールド酸化膜」に相当す
る）を形成した。このときのバーズ・ビーク３０４ａの
大きさは、上述の第１の実施の形態の場合と同様、数十
ｎｍ程度であった。
【００５４】次に、図４（Ａ）および図５に示したよ
うに、通常のフォトリソグラフィー技術を用いて、上述
の工程で形成したフィールド酸化膜３０４の表面と、
シリコン窒化膜３０２の端部３０２ａ（フィールド酸化
膜３０４の長軸方向の端部の近傍）とに、フォトレジス
ト３０７を形成した。なお、この実施の形態では、端部
３０２ａのサイズを、１×１μｍとした。そして、例え
ばドライエッチング法等を用いてシリコン窒化膜３０２
の露出面を選択的にエッチングすることにより、このシ
リコン窒化膜３０２の露出面を膜厚５０〜１５０ｎｍま
で薄膜化した。
うに、通常のフォトリソグラフィー技術を用いて、上述
の工程で形成したフィールド酸化膜３０４の表面と、
シリコン窒化膜３０２の端部３０２ａ（フィールド酸化
膜３０４の長軸方向の端部の近傍）とに、フォトレジス
ト３０７を形成した。なお、この実施の形態では、端部
３０２ａのサイズを、１×１μｍとした。そして、例え
ばドライエッチング法等を用いてシリコン窒化膜３０２
の露出面を選択的にエッチングすることにより、このシ
リコン窒化膜３０２の露出面を膜厚５０〜１５０ｎｍま
で薄膜化した。
【００５５】続いて、図４（Ｂ）に示したように、フ
ォトレジスト３０７を除去した後、シリコン窒化膜３０
２を選択酸化マスクとして温度条件１０００℃で二回目
の水蒸気酸化を行った。そして、これにより、フィール
ド酸化膜３０４の膜厚を３００〜４００ｎｍまで増加さ
せ、素子分離膜３０６を完成させた。
ォトレジスト３０７を除去した後、シリコン窒化膜３０
２を選択酸化マスクとして温度条件１０００℃で二回目
の水蒸気酸化を行った。そして、これにより、フィール
ド酸化膜３０４の膜厚を３００〜４００ｎｍまで増加さ
せ、素子分離膜３０６を完成させた。
【００５６】上述のように、この工程は、シリコン窒化
膜３０２をフィールド酸化膜３０４の長軸方向の端部３
０２ａ近傍を除いて薄膜化した後で行われるので（図４
（Ａ）参照）、このフィールド酸化膜３０４の短軸方向
の端部３０２ｂ（図５参照）への応力を低減することが
でき（上記工程参照）、したがって、バーズ・ビーク
３０４ａでの結晶欠陥の発生を抑制することができる。
膜３０２をフィールド酸化膜３０４の長軸方向の端部３
０２ａ近傍を除いて薄膜化した後で行われるので（図４
（Ａ）参照）、このフィールド酸化膜３０４の短軸方向
の端部３０２ｂ（図５参照）への応力を低減することが
でき（上記工程参照）、したがって、バーズ・ビーク
３０４ａでの結晶欠陥の発生を抑制することができる。
【００５７】なお、長軸方向の端部３０２ａを薄膜化し
なかったのは、元々長軸方向の端部３０２ａに加わる応
力が小さいために、結晶欠陥が発生し難い一方でバーズ
・ビーク３０４ａが生成され易いからである。すなわ
ち、細長い形状のフィールド酸化膜３０４を形成する場
合には、長軸方向の端部３０２ａでは応力が小さいので
結晶欠陥が発生しにくい反面バーズ・ビーク３０４ａが
発生しやすく、また、短軸方向の端部３０２ｂでは応力
が大きいので結晶欠陥が発生しやすい反面バーズ・ビー
ク３０４ａは発生し難い。このため、この工程において
は、長軸方向の端部３０２ａではシリコン窒化膜３０２
を厚いままにして応力を大きくし、短軸方向の端部３０
２ｂではシリコン窒化膜３０２を薄くして応力を小さく
した。これにより、両端部３０２ａ，３０２ｂにおける
応力の差を小さくすることができるので、バーズ・ビー
ク３０４ａの生成量を均一化することができた。そし
て、バーズ・ビーク３０４ａの最終的な大きさを、５０
〜１００ｎｍに抑えることができた。
なかったのは、元々長軸方向の端部３０２ａに加わる応
力が小さいために、結晶欠陥が発生し難い一方でバーズ
・ビーク３０４ａが生成され易いからである。すなわ
ち、細長い形状のフィールド酸化膜３０４を形成する場
合には、長軸方向の端部３０２ａでは応力が小さいので
結晶欠陥が発生しにくい反面バーズ・ビーク３０４ａが
発生しやすく、また、短軸方向の端部３０２ｂでは応力
が大きいので結晶欠陥が発生しやすい反面バーズ・ビー
ク３０４ａは発生し難い。このため、この工程において
は、長軸方向の端部３０２ａではシリコン窒化膜３０２
を厚いままにして応力を大きくし、短軸方向の端部３０
２ｂではシリコン窒化膜３０２を薄くして応力を小さく
した。これにより、両端部３０２ａ，３０２ｂにおける
応力の差を小さくすることができるので、バーズ・ビー
ク３０４ａの生成量を均一化することができた。そし
て、バーズ・ビーク３０４ａの最終的な大きさを、５０
〜１００ｎｍに抑えることができた。
【００５８】なお、長軸方向の端部３０２ａを厚いまま
にしても、それによって結晶欠陥の発生が増加すること
はない。上述のように、この端部３０２ａでは応力が小
さく、したがって結晶欠陥は元々発生し難いからであ
る。
にしても、それによって結晶欠陥の発生が増加すること
はない。上述のように、この端部３０２ａでは応力が小
さく、したがって結晶欠陥は元々発生し難いからであ
る。
【００５９】その後、図４（Ｃ）に示したように、熱
酸化膜３０１およびシリコン窒化膜３０２を除去して、
アクティブ領域３０５を露出させた。なお、エッチング
方法は、上述の第１の実施の形態の場合と同様とした。
酸化膜３０１およびシリコン窒化膜３０２を除去して、
アクティブ領域３０５を露出させた。なお、エッチング
方法は、上述の第１の実施の形態の場合と同様とした。
【００６０】この実施の形態では、バーズ・ビーク３０
４ａの生成を抑制することにより、アクティブ領域３０
５の有効面積を従来の場合よりも５〜１０％増加させる
ことができた（素子分離膜が１×５μｍ角の場合）。
４ａの生成を抑制することにより、アクティブ領域３０
５の有効面積を従来の場合よりも５〜１０％増加させる
ことができた（素子分離膜が１×５μｍ角の場合）。
【００６１】最後に、アクティブ領域３０５にＭＯＳ
トランジスタ等の素子を形成し（図示せず）、半導体装
置の製造工程を終了した。
トランジスタ等の素子を形成し（図示せず）、半導体装
置の製造工程を終了した。
【００６２】このように、この実施の形態に係る半導体
装置の製造方法によれば、シリコン窒化膜３０２の薄膜
化を行う際に、フィールド酸化膜３０４の長軸方向の端
部３０２ａ近傍部分の薄膜化を行わないこととしたの
で、長軸方向の端部３０２ａと短軸方向の端部３０２ｂ
とでバーズ・ビーク３０４ａの生成量を均一化すること
ができ、これによりアクティブ領域３０５の有効面積を
増加させることができた。
装置の製造方法によれば、シリコン窒化膜３０２の薄膜
化を行う際に、フィールド酸化膜３０４の長軸方向の端
部３０２ａ近傍部分の薄膜化を行わないこととしたの
で、長軸方向の端部３０２ａと短軸方向の端部３０２ｂ
とでバーズ・ビーク３０４ａの生成量を均一化すること
ができ、これによりアクティブ領域３０５の有効面積を
増加させることができた。
【００６３】なお、側壁部６０６やシリコン酸化膜６０
２（図６参照）を形成する必要がないので製造コストを
低減できる点、シリコン酸化膜６０２のグレイン化によ
る歩留まり低下の問題がない点およびバーズ・ビーク３
０４ａとｐ型シリコン基板３００との境界部に形成され
る溝に起因するリークやショートの問題がない点は、上
述した第１の実施の形態の場合と同様である。
２（図６参照）を形成する必要がないので製造コストを
低減できる点、シリコン酸化膜６０２のグレイン化によ
る歩留まり低下の問題がない点およびバーズ・ビーク３
０４ａとｐ型シリコン基板３００との境界部に形成され
る溝に起因するリークやショートの問題がない点は、上
述した第１の実施の形態の場合と同様である。
【００６４】
【発明の効果】以上詳細に説明したように、この発明に
よれば、バーズ・ビークの形成を抑制することができ且
つ信頼性や製造コストを悪化させることのない半導体装
置の製造方法を提供することができるで、半導体装置の
微細化・高集積化を図る上で有効である。
よれば、バーズ・ビークの形成を抑制することができ且
つ信頼性や製造コストを悪化させることのない半導体装
置の製造方法を提供することができるで、半導体装置の
微細化・高集積化を図る上で有効である。
【図１】（Ａ）〜（Ｄ）ともに第１の実施の形態に係る
半導体装置の製造方法を説明するための断面工程図であ
る。
半導体装置の製造方法を説明するための断面工程図であ
る。
【図２】（Ａ），（Ｂ）ともに第１の実施の形態に係る
半導体装置の製造方法を説明するための断面工程図であ
る。
半導体装置の製造方法を説明するための断面工程図であ
る。
【図３】（Ａ）〜（Ｃ）ともに第２の実施の形態に係る
半導体装置の製造方法を説明するための断面工程図であ
る。
半導体装置の製造方法を説明するための断面工程図であ
る。
【図４】（Ａ）〜（Ｃ）ともに第２の実施の形態に係る
半導体装置の製造方法を説明するための断面工程図であ
る。
半導体装置の製造方法を説明するための断面工程図であ
る。
【図５】第２の実施の形態に係る半導体装置の製造方法
を説明するための平面図である。
を説明するための平面図である。
【図６】（Ａ）〜（Ｄ）ともに従来の半導体装置の製造
方法を説明するための断面工程図である。
方法を説明するための断面工程図である。
１００，３００ ｐ型シリコン基板 １０１，３０１ 熱酸化膜 １０２，３０２ シリコン窒化膜 ３０２ａ，３０２ｂ シリコン窒化膜の端部 １０３，３０３ フィールド領域 １０４，３０４ フィールド酸化膜 １０４ａ，３０４ａ バーズ・ビーク １０５，３０５ アクティブ領域 １０６，３０６ 素子分離膜 ３０７ フォトレジスト
Claims (8)
- 【請求項１】 半導体基板の表面にＬＯＣＯＳ法を用い
て素子分離膜を形成する素子分離工程を有する半導体装
置の製造方法において、 前記素子分離工程が、 前記半導体基板上の前記素子分離膜を形成しない領域
に、応力緩和膜を介して、第１の膜厚の絶縁膜を選択的
に形成する第１の工程と、 前記絶縁膜を選択酸化マスクとして熱酸化を行なうこと
により、前記半導体基板の表面に第２の膜厚のフィール
ド酸化膜を形成する第２の工程と、 前記絶縁膜を第３の膜厚まで薄膜化する第３の工程と、 この薄膜化後の前記絶縁膜を選択酸化マスクとして、前
記フィールド酸化膜の膜厚が第４の膜厚になるまで熱酸
化を行なう第４の工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記素子分離膜を形成しない領域が長方
形であり、前記第３の工程が前記長方形の長軸方向の端
部に近接する領域の前記絶縁膜を薄膜化せずに他の領域
の前記絶縁膜のみを薄膜化する工程であることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の膜厚が前記応力緩和膜の膜厚
の１２〜１５倍であることを特徴とする請求項１または
２に記載の半導体装置の製造方法。 - 【請求項４】 前記第２の膜厚が前記フィールド酸化膜
に形成されるバーズビーク部に結晶欠陥が生じない膜厚
であることを特徴とする請求項１〜３のいずれかに記載
の半導体装置の製造方法。 - 【請求項５】 前記第３の膜厚が前記応力緩和膜の膜厚
の５〜１０倍であることを特徴とする請求項１〜４のい
ずれかに記載の半導体装置の製造方法。 - 【請求項６】 前記第４の膜厚が、前記フィールド酸化
膜が前記素子分離膜として機能する厚さであることを特
徴とする請求項１〜５のいずれかに記載の半導体装置の
製造方法。 - 【請求項７】 前記応力緩和膜が熱酸化膜であることを
特徴とする請求項１〜６のいずれかに記載の半導体装置
の製造方法。 - 【請求項８】 前記絶縁膜がシリコン窒化膜であること
を特徴とする請求項１〜７のいずれかに記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9088336A JPH10284478A (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
| US09/019,591 US5923994A (en) | 1997-04-07 | 1998-02-06 | Selective oxidation process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9088336A JPH10284478A (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284478A true JPH10284478A (ja) | 1998-10-23 |
Family
ID=13940037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9088336A Withdrawn JPH10284478A (ja) | 1997-04-07 | 1997-04-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
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