JP2647855B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims description 92
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 239000003870 refractory metal Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims 2
- 230000008018 melting Effects 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 description 26
- 239000004020 conductor Substances 0.000 description 26
- 238000000605 extraction Methods 0.000 description 24
- 108091006146 Channels Proteins 0.000 description 22
- 239000000758 substrate Substances 0.000 description 18
- 239000010410 layer Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000010354 integration Effects 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 229910001385 heavy metal Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポ
ーラトランジスタと相補型MISFETとを有する混在型の半
導体集積回路装置に適用して有効な技術に関するもので
ある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a technology effective when applied to a mixed semiconductor integrated circuit device having a bipolar transistor and a complementary MISFET. Things.
高駆動力化に最適なバイポーラトランジスタと低消費
電力及び高集積化に最適な相補型MISFET（CMOS）とを混
在する半導体集積回路装置所謂Bi−CMOSが開発されてい
る。Bi−CMOSは、前記２種類の半導体素子を混在するの
で、バイポーラトランジスタ単体やCMOS単体の半導体集
積回路装置に比べて製造工程が長くなる。A so-called Bi-CMOS, which is a semiconductor integrated circuit device in which a bipolar transistor optimal for high driving force and a complementary MISFET (CMOS) optimal for low power consumption and high integration are mixed, has been developed. Since the Bi-CMOS includes the two types of semiconductor elements, the manufacturing process is longer than that of a semiconductor integrated circuit device of a single bipolar transistor or a single CMOS.
この問題点を解決する技術として、本願出願人によっ
て先に出願された特願昭62−116089号に記載される技術
が有効である。この技術は、バイポーラトランジスタの
ベース引出用電極と、CMOSのｐチャネルMISFET、ｎチャ
ネルMISFETの夫々のゲート電極とを同一の導体膜で構成
している。バイポーラトランジスタはnpn型で構成され
ている。As a technique for solving this problem, a technique described in Japanese Patent Application No. 62-116089 previously filed by the present applicant is effective. In this technique, a base lead electrode of a bipolar transistor and respective gate electrodes of a CMOS p-channel MISFET and an n-channel MISFET are formed of the same conductive film. The bipolar transistor is formed of an npn type.
この技術を適用したBi−CMOSは、以下に記載される製
造方法により形成されている。A Bi-CMOS to which this technology is applied is formed by a manufacturing method described below.
まず、バイポーラトランジスタのベース引出用電極、
ｐチャネルMISFETのゲート電極、ｎチャネルMISFETのゲ
ート電極の夫々の形成領域を含む全面に導体膜を形成す
る。導体膜は、抵抗値を低減する不純物が導入されてい
ない多結晶珪素膜が使用されている。First, an electrode for extracting the base of a bipolar transistor,
A conductor film is formed on the entire surface including the formation regions of the gate electrode of the p-channel MISFET and the gate electrode of the n-channel MISFET. As the conductor film, a polycrystalline silicon film into which an impurity for reducing a resistance value is not introduced is used.
次に、前記導体膜のｐチャネルMISFET、ｎチャネルMI
SFETの夫々のゲート電極形成領域に選択的にｎ型不純物
を導入（或は拡散）する。この後、前記導体膜のベース
引出用電極形成領域に選択的にｐ型不純物を導入（或は
拡散）する。Next, the p-channel MISFET and the n-channel MI
An n-type impurity is selectively introduced (or diffused) into each gate electrode formation region of the SFET. Thereafter, a p-type impurity is selectively introduced (or diffused) into the base lead-out electrode forming region of the conductor film.
次に、前記導体膜に所定のパターニングを施し、ベー
ス引出用電極、ゲート電極の夫々を形成する。バイポー
ラトラジスタのベース引出用電極はｐ型で形成される。
ｐチャネルMISFETのゲート電極、ｎチャネルMISFETのゲ
ート電極は夫々ｎ型で形成される。Next, the conductor film is subjected to predetermined patterning to form a base extraction electrode and a gate electrode. The base extracting electrode of the bipolar transistor is formed of p-type.
The gate electrode of the p-channel MISFET and the gate electrode of the n-channel MISFET are each formed of an n-type.
前記技術を適用するBi−CMOSは、前記ベース引出用電
極及びCMOSの夫々のゲート電極を同一の導体膜で形成す
ることができるので、製造工程を低減することができる
特徴がある。The Bi-CMOS to which the above technology is applied has a feature that the number of manufacturing steps can be reduced because the base extraction electrode and the CMOS gate electrode can be formed of the same conductor film.
本発明者は、前述のBi−CMOSの基礎研究の結果、高集
積化が進むにつれてｐチャネルMISFETの短チャネル効果
が顕著になるという事実を見出した。前記ｐチャネルMI
SFETは、ｎ型ゲート電極で形成されているので、基板側
を基準とする基板とゲート電極との仕事関数差が小さく
なる。この仕事関数差は−0.2〜−0.3［Ｖ］である。回
路上必要なｐチャネルMISFETのしきい値電圧（Vth）
は、回路によって異なるが約−0.5［Ｖ］である。ｐチ
ャネルMISFETは、前記しきい値電圧を得るために、ｎ型
チャネル形成領域にしきい値電圧調整用のｐ型不純物
（Ｂ）を多量に導入し、チャネル形成領域の不純物濃度
を低下させている。このため、ｐチャンネルMISFETは、
ソース領域、ドレイン領域の夫々からチャネル形成領域
側に伸びる空乏領域が長くなるので、前述のように短チ
ャネル効果が顕著になる。この結果、Bi−CMOSは、ｐチ
ャネルMISFETのチャネル長（ゲート長）方向の寸法の縮
小に限界が生じるので、高集積化を図ることができない
という問題点を生じる。The present inventor has found, as a result of the above-described basic research on Bi-CMOS, that the short-channel effect of the p-channel MISFET becomes remarkable as the degree of integration increases. The p-channel MI
Since the SFET is formed of the n-type gate electrode, the work function difference between the substrate and the gate electrode with respect to the substrate side is reduced. This work function difference is -0.2 to -0.3 [V]. Required threshold voltage (Vth) of p-channel MISFET on the circuit
Is about -0.5 [V] depending on the circuit. In the p-channel MISFET, in order to obtain the threshold voltage, a large amount of p-type impurity (B) for adjusting the threshold voltage is introduced into the n-type channel formation region to lower the impurity concentration in the channel formation region. . For this reason, the p-channel MISFET
Since the depletion region extending from each of the source region and the drain region toward the channel formation region becomes longer, the short channel effect becomes significant as described above. As a result, in the Bi-CMOS, there is a limit in reducing the dimension of the p-channel MISFET in the channel length (gate length) direction, so that there is a problem that high integration cannot be achieved.
本発明の目的は、Bi−CMOSの高集積化を図ることが可
能な技術を提供することにある。An object of the present invention is to provide a technology capable of achieving high integration of Bi-CMOS.
本発明の他の目的は、Bi−CMOSにおいて、MISFETの短
チャネル効果を防止することが可能な技術を提供するこ
とにある。Another object of the present invention is to provide a technique capable of preventing a short channel effect of a MISFET in a Bi-CMOS.
本発明の他の目的は、Bi−CMOSの高集積化を図ると共
に、その目的を達成するために製造工程を低減すること
が可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of achieving high integration of Bi-CMOS and reducing the number of manufacturing steps to achieve the object.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
Bi−CMOSにおいて、CMOSのｎチャネルMISFETをｎ型ゲ
ート電極で構成し、ｐチャネルMISFETをｐ型ゲート電極
で構成し、夫々のゲート電極を構成する高融点金属シリ
サイドの多結晶珪素膜のｎ型不純物を導入した領域ｐと
ｐ型不純物を導入した領域との境界部分上の高融点金属
シリサイド膜を除去し、該導体膜に所定のパターンニン
グを施し、ｎ型の第１ゲート電極、ｐ型の第２ゲート電
極を形成する。In Bi-CMOS, a CMOS n-channel MISFET is configured with an n-type gate electrode, a p-channel MISFET is configured with a p-type gate electrode, and an n-type polycrystalline silicon film of refractory metal silicide forming each gate electrode. The refractory metal silicide film on the boundary between the region p into which the impurity is introduced and the region into which the p-type impurity is introduced is removed, the conductor film is subjected to predetermined patterning, and the n-type first gate electrode, the p-type Is formed.
上述した手段によれば、前記ｐチャネルMISFETは、基
板側を基準とする基板とゲート電極との仕事関数差を大
きくし、チャネル形成領域の不純物濃度を高めて短チャ
ネル効果を防止することができるので、占有面積を縮小
することができる。この結果、Bi−CMOSの高集積化を図
ることができる。According to the above-described means, the p-channel MISFET can prevent the short channel effect by increasing the work function difference between the substrate and the gate electrode with reference to the substrate side, increasing the impurity concentration in the channel formation region. Therefore, the occupied area can be reduced. As a result, high integration of the Bi-CMOS can be achieved.
また、前記ｎチャネルMISFETのｐ型ゲート電極の形成
は、前記バイポーラトランジスタのベース引出用電極を
形成する工程で行うことができるので、Bi−CMOSの製造
工程を低減することができる。Further, since the formation of the p-type gate electrode of the n-channel MISFET can be performed in the step of forming the base lead-out electrode of the bipolar transistor, the manufacturing process of Bi-CMOS can be reduced.
以下、本発明の構成について、npn型バイポーラトラ
ンジスタとCMOSとを混在させたBi−CMOSに本発明を適用
した一実施例とともに説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a Bi-CMOS in which an npn-type bipolar transistor and a CMOS are mixed.
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and their repeated description will be omitted.
本発明の一実施例であるBi−CMOSを第１図（要部断面
図）で示す。FIG. 1 (a cross-sectional view of a main part) shows a Bi-CMOS according to an embodiment of the present invention.
第１図に示すように、Bi−CMOSは、短結晶珪素からな
るp-型半導体基板１の主面上に積層されたn-型エピタキ
シャル層２の主面に、半導体素子が構成されている。CM
OSのｐチャネルMISFETQpは、主に素子間分離絶縁膜８で
その領域を規定され他の領域と電気的に分離されてい
る。ｎチャネルMISFETQnは、主に素子間分離絶縁間８及
びｐ型チャネルストッパ領域７でその領域を規定され他
の領域と電気的に分離されている。バイポーラトランジ
スタTrは、主に、半導体基板１、素子間分離絶縁間８、
ｐ型チャネルストッパ領域７、p-型ウエル領域６及びp+
型埋込半導体領域（PBL）４で形成される分離領域によ
ってその領域を規定され他の領域と電気的に分離されて
いる。As shown in FIG. 1, in the Bi-CMOS, a semiconductor element is formed on a main surface of an n − -type epitaxial layer 2 laminated on a main surface of a p − -type semiconductor substrate 1 made of short-crystal silicon. . cm
The p-channel MISFET Qp of the OS is defined mainly by the element isolation insulating film 8 and is electrically isolated from other regions. The n-channel MISFET Qn is defined mainly by an inter-element isolation insulator 8 and a p-type channel stopper region 7, and is electrically isolated from other regions. The bipolar transistor Tr is mainly composed of a semiconductor substrate 1, an element isolation insulation 8,
p-type channel stopper region 7, p - type well region 6 and p +
The region is defined by an isolation region formed by the buried semiconductor region (PBL) 4 and is electrically isolated from other regions.
npn型バイポーラトランジスタTrは、ｎ型コレクタ領
域、ｐ型ベース領域及びｎ型エミッタ領域で構成されて
いる。The npn-type bipolar transistor Tr includes an n-type collector region, a p-type base region, and an n-type emitter region.
コレクタ領域は、n+型埋込半導体領域（NBL）３、n-
型ウエル領域５、n-型半導体領域（電位引上用コレクタ
領域）９及びn+型半導体領域17で構成されている。埋込
半導体領域３は、コレクタ抵抗を低減するために構成さ
れている。The collector region is an n + type buried semiconductor region (NBL) 3, n −
It is composed of a type well region 5, an n − type semiconductor region (potential raising collector region) 9 and an n + type semiconductor region 17. The buried semiconductor region 3 is configured to reduce the collector resistance.
ベース領域は、ウエル領域５の主面部に設けられたp+
型半導体領域12及びｐ型半導体領域22で構成されてい
る。The base region is formed by p + provided on the main surface of the well region 5.
It is composed of a type semiconductor region 12 and a p-type semiconductor region 22.
エミッタ領域は、n+型半導体領域23で構成されてい
る。The emitter region is composed of the n + type semiconductor region 23.
バイポーラトランジスタTrのコレクタ領域は、半導体
領域17にコレクタ引出用配線26が接続されている。配線
26は、層間絶縁膜19及び24に形成された接続孔25を通し
て半導体領域17に接続されている。配線26は、第１層目
の配線形成工程で形成され、例えばアルミニウム膜或は
所定添加物（Cu,Si）が含有されたアルミニウム膜で形
成される。In the collector region of the bipolar transistor Tr, a wiring 26 for leading a collector is connected to the semiconductor region 17. wiring
26 is connected to the semiconductor region 17 through connection holes 25 formed in the interlayer insulating films 19 and 24. The wiring 26 is formed in a first-layer wiring forming step, and is formed of, for example, an aluminum film or an aluminum film containing a predetermined additive (Cu, Si).
ベース領域は、半導体領域12にベース引出用電極11C
が接続されている。ベース引出用電極11Cは、符号を付
けないが、MISFETQn及びQpのゲート絶縁膜10に相当する
絶縁膜を除去して形成した接続孔を通して半導体領域12
に接続されている。ベース引出用電極11Cは、多結晶珪
素膜上に高融点金属シリサイド（WSi2,MoSi2,TaSi2,TiS
i2）膜を形成した複合膜で構成されている。多結晶珪素
膜は、抵抗値を低減するためのｐ型不純物（Ｂ）が導入
（或は拡散）されている。また、ベース引出用電極11C
は、多結晶珪素膜（ｐ型）の単層で構成してもよい。ベ
ース引出用電極11Cは、第１層目のゲート配線形成工程
で形成されている。第１層目のゲート配線形成工程は、
ベース引出用電極11Cの他に、後述するｎチャネルMISFE
TQnのゲート電極11A、ｐチャネルMISFETQpのゲート電極
11Bの夫々を形成するようになっている。The base region is formed by connecting the base region electrode 11C to the semiconductor region 12.
Is connected. The base extraction electrode 11C, which is not denoted by a reference numeral, has a semiconductor region 12 through a connection hole formed by removing an insulating film corresponding to the gate insulating film 10 of MISFETs Qn and Qp.
It is connected to the. The base extraction electrode 11C is composed of a refractory metal silicide (WSi 2 , MoSi 2 , TaSi 2 , TiS) on a polycrystalline silicon film.
i 2 ) It is composed of a composite membrane with a membrane formed. The p-type impurity (B) for reducing the resistance value is introduced (or diffused) into the polycrystalline silicon film. Also, base extraction electrode 11C
May be composed of a single layer of a polycrystalline silicon film (p-type). The base lead-out electrode 11C is formed in the first-layer gate wiring forming step. The first-layer gate wiring forming step includes:
In addition to the base extraction electrode 11C, an n-channel MISFE
TQn gate electrode 11A, p-channel MISFETQp gate electrode
11B.
エミッタ領域である半導体領域23は、エミッタ引出用
電極21を介在させてエミッタ引出用配線26が接続されて
いる。エミッタ引出用電極21は、層間絶縁膜19に形成さ
れた接続孔20及びベース引出用電極11Cの側壁に形成さ
れたサイドウォールスペーサ16で規定された接続孔（符
号は付けない）を通して半導体領域23に接続されてい
る。エミッタ引出用電極21は、例えば、ｎ型不純物が導
入された多結晶珪素間で形成する。このエミッタ引出用
電極21は、第２層目のゲート配線形成工程で形成され
る。本実施例のBi−CMOSは図示していないがSRAMを内蔵
しており、第２層目のゲート配線形成工程はエミッタ引
出用電極21の他に前記SRAMのメモリセルの高抵抗負荷素
子及び電源配線を形成するようになっている。エミッタ
引出用配線26は、層間絶縁膜24に形成された接続孔25を
通してエミッタ引出用電極21に接続されている。このエ
ミッタ引出用配線26は、第１層目の配線形成工程で形成
される。The semiconductor region 23, which is the emitter region, is connected to the emitter lead-out wiring 26 via the emitter lead-out electrode 21. The emitter extraction electrode 21 is connected to the semiconductor region 23 through a connection hole (not shown) defined by a connection hole 20 formed in the interlayer insulating film 19 and a sidewall spacer 16 formed on a side wall of the base extraction electrode 11C. It is connected to the. The emitter extraction electrode 21 is formed between, for example, polycrystalline silicon into which an n-type impurity has been introduced. The emitter extraction electrode 21 is formed in a second-layer gate wiring forming step. The Bi-CMOS of this embodiment incorporates an SRAM (not shown), and the gate wiring forming step of the second layer includes a high resistance load element and a power supply of the SRAM memory cell in addition to the emitter extraction electrode 21. Wiring is formed. The emitter lead-out wiring 26 is connected to the emitter lead-out electrode 21 through a connection hole 25 formed in the interlayer insulating film 24. The emitter lead-out wiring 26 is formed in a first-layer wiring forming step.
CMOSのｎチャネルMISFETQnは、p-型ウエル領域６の主
面に形成され、ウエル領域６、ゲート絶縁膜10、ゲート
電極11A、ソース領域又はドレイン領域である一対のｎ
型半導体領域14及び一対のn+型半導体領域17で構成され
ている。The CMOS n-channel MISFET Qn is formed on the main surface of the p − -type well region 6 and includes a well region 6, a gate insulating film 10, a gate electrode 11A, and a pair of n regions serving as a source region or a drain region.
And a pair of n + -type semiconductor regions 17.
ウエル領域６は、MISFETQnのチャネル形成領域を構成
するようになっている。ウエル領域６は、例えば1016〜
1017［atoms/cm2］程度の不純物濃度で構成されてい
る。このウエル領域６の下部には、その抵抗値を低減す
るためのp+型埋込半導体領域４が設けられている。The well region 6 constitutes a channel forming region of the MISFETQn. The well region 6 is, for example, 10 16 to
It has an impurity concentration of about 10 17 [atoms / cm 2 ]. Below the well region 6, ap + type buried semiconductor region 4 for reducing its resistance value is provided.
ゲート絶縁膜10は、例えば、ウエル領域６の主面を酸
化して形成した酸化珪素膜を用い、200［Å］程度の膜
厚で形成する。The gate insulating film 10 is formed to have a thickness of about 200 [Å], for example, using a silicon oxide film formed by oxidizing the main surface of the well region 6.
ゲート電極11Aは、前記ベース引出用電極11Cと同一導
体膜つまり多結晶珪素膜上に高融点金属シリサイド膜を
形成した複合膜で構成されている。多結晶珪素膜は、ｎ
型不純物が導入（或は拡散）されたｎ型で構成されてい
る。The gate electrode 11A is formed of a composite film in which a refractory metal silicide film is formed on the same conductor film as the base extraction electrode 11C, that is, a polycrystalline silicon film. The polycrystalline silicon film has n
It is composed of an n-type in which a type impurity is introduced (or diffused).
低不純物濃度の半導体領域14は、高不純物濃度の半導
体領域17のチャネル形成領域側に接続されている。この
抵不純物濃度の半導体領域14は、所謂LDD［Ｌightly Ｄ
oped Ｄrain］構造のMISFETQnを構成する。低不純物濃
度の半導体領域14は、主にゲート電極11A或はその上層
の絶縁膜13を不純物導入用マスクとし、ｎ型不純物（例
えばＰ）をイオン打込みで導入することによって構成さ
れている。低不純物濃度の半導体領域14は、ゲート電極
11Aに対して自己整合で形成されている。The low impurity concentration semiconductor region 14 is connected to the channel formation region side of the high impurity concentration semiconductor region 17. Semiconductor region 14 of the resistor impurity concentration, so-called LDD [L ightly D
oped D rain] structure. The low-impurity-concentration semiconductor region 14 is formed mainly by introducing an n-type impurity (for example, P) by ion implantation using the gate electrode 11A or the insulating film 13 thereon as an impurity introduction mask. The low impurity concentration semiconductor region 14 is
It is formed by self-alignment with 11A.
高不純物濃度の半導体領域17は、主にゲート電極11A
の側壁に形成されたサイドウォールスペーサ16を不純物
導入用マスクとし、ｎ型不純物（例えばAs）をイオン打
込みで導入することによって構成されている。高不純物
濃度の半導体領域17は、サイドウォールスペーサ16がゲ
ート電極11Aに対して自己整合で構成されているので、
ゲート電極11Aに対して自己整合で構成されている。The semiconductor region 17 having a high impurity concentration mainly includes the gate electrode 11A.
The side wall spacers 16 formed on the side walls are used as impurity introduction masks, and n-type impurities (for example, As) are introduced by ion implantation. In the semiconductor region 17 having a high impurity concentration, the sidewall spacers 16 are formed in a self-alignment manner with respect to the gate electrode 11A.
It is configured to be self-aligned with the gate electrode 11A.
このMISFETQnのソース領域又はドレイン領域である半
導体領域17には、層間絶縁膜19及び24に形成された接続
孔25を通して配線26が接続されている。配線26は、前記
コレクタ引出用配線26、エミッタ引出用配線26と同一導
体膜で構成されている。A wiring 26 is connected to a semiconductor region 17 which is a source region or a drain region of the MISFET Qn through a connection hole 25 formed in the interlayer insulating films 19 and 24. The wiring 26 is formed of the same conductor film as the collector leading wiring 26 and the emitter leading wiring 26.
CMOSのｐチャネルMISFETQpは、n-型ウエル領域５の主
面に形成され、ウエル領域５、ゲート絶縁膜10、ゲート
電極11B、ソース領域又はドレイン領域である一対のｐ
型半導体領域15及び一対のp+型半導体領域18で構成され
ている。The CMOS p-channel MISFET Qp is formed on the main surface of the n − -type well region 5 and has a pair of p-type wells 5, a gate insulating film 10, a gate electrode 11 B, and a source region or a drain region.
And a pair of p + -type semiconductor regions 18.
ウエル領域５は、MISFETQpのチャネル形成領域を構成
するようになっている。ウエル領域５は、例えば1015〜
117［atoms/cm2］程度の不純物濃度で構成されている。
ウエル領域５の下部には、前記ウエル領域６と同様に、
その抵抗値を低減するためのn+型埋込半導体領域３が設
けられている。The well region 5 constitutes a channel forming region of the MISFET Qp. The well region 5 is, for example, 10 15 to
It has an impurity concentration of about 1 17 [atoms / cm 2 ].
Below the well region 5, similar to the well region 6,
An n + -type buried semiconductor region 3 for reducing the resistance value is provided.
ゲート絶縁膜10は、前記MISFETQnのゲート絶縁膜10と
同様に同一製造工程で構成する。The gate insulating film 10 is formed in the same manufacturing process as the gate insulating film 10 of the MISFETQn.
ゲート電極11Bは、前記ベース引出用電極11C、ゲート
電極11Aと同一導体膜つまり多結晶珪素膜上に高融点金
属シリサイド膜を形成した複合膜で構成されている。多
結晶珪素膜は、ゲート電極11Aの多結晶珪素膜に導入さ
れる不純物と異なる導電型のｐ型不純物が導入（或は拡
散）されｐ型で構成されている。The gate electrode 11B is composed of a composite film in which a refractory metal silicide film is formed on the same conductor film as the base extraction electrode 11C and the gate electrode 11A, that is, a polycrystalline silicon film. The polycrystalline silicon film is formed of a p-type by introducing (or diffusing) a p-type impurity having a conductivity type different from that of the impurity introduced into the polycrystalline silicon film of the gate electrode 11A.
低不純物濃度の半導体領域15は、LDD構造のMISFETQp
を構造する。低不純物濃度の半導体領域15は、前記低不
純物濃度の半導体領域14と同様に、ゲート電極11Bに対
して自己整合で形成されている。高不純物濃度の半導体
領域17は、サイドウォールスペーサ16を介在させてゲー
ト電極11Bに対して自己整合で構成されている。The semiconductor region 15 having a low impurity concentration is a MISFET Qp having an LDD structure.
Structure. The low impurity concentration semiconductor region 15 is formed by self-alignment with the gate electrode 11B, similarly to the low impurity concentration semiconductor region 14. The semiconductor region 17 having a high impurity concentration is configured to be self-aligned with the gate electrode 11B with the sidewall spacer 16 interposed therebetween.
このMISFETQpのソース領域又はドレイン領域である半
導体領域18には、層間絶縁膜19及び24に形成された接続
孔25を通して配線26が接続されている。A wiring 26 is connected to a semiconductor region 18 which is a source region or a drain region of the MISFET Qp through a connection hole 25 formed in the interlayer insulating films 19 and 24.
このように構成されるBi−CMOSは、前述のように、CM
OSのｎチャネルMISFETQnをｎ型ゲート電極11Aで構成
し、ｐチャネルMISFETQpをｐ型ゲート電極11Bで構成し
ている。MISFETのしきい値電圧Vthを求める式は以下に
示すが、この式から明らかなように、ｐチャネルMISFET
Qpをｐ型ゲート電極11Bで構成することによって、チャ
ネル形成領域（ウエル領域５）へのしきい値電圧調整用
不純物の導入量Qcを変化させることができる。The Bi-CMOS configured in this manner is, as described above, a CM
The OS n-channel MISFETQn is configured by an n-type gate electrode 11A, and the p-channel MISFETQp is configured by a p-type gate electrode 11B. The equation for calculating the threshold voltage Vth of the MISFET is shown below. As is clear from this equation, the p-channel MISFET
By configuring a p-type gate electrode 11B and qp, it is possible to change the introduction amount Q c of the threshold voltage adjusting impurity into the channel forming region (well region 5).
但し、φMS:基板とゲート電極との仕事関数 φF:基板のフェルミレベル QSS:表面電荷密度 COX:ゲート絶縁膜の容量 QB:基板電荷 QC:チャネル形成領域への不純物導入量 すなわに、ｐチャネルMISFETQpのゲート電極11Bをｐ
型で構成した場合、前記式の第１項の仕事関数（ウエル
領域５側を基準とするウエル領域５とゲート電極11Bと
の仕事関数差）φMSがｎ型ゲート電極で構成したそれに
比べて大きくなる。具体的には、仕事関数φMSは、ｐ型
ゲート電極（WSi2/多結晶珪素膜）11Bで構成した場合に
＋1.1［Ｖ］になる。ｐ型多結晶珪素膜の単層の場合は
＋0.9［Ｖ］、高融点金属シリサイド（WSi2）膜の単層
の場合は＋0.2［Ｖ］になる。ｎ型多結晶珪素膜の場
合、仕事関数φMSは−0.3［Ｖ］である。したがって、
前記式の第５項のしきい値電圧調整用不純物の導入量QC
は、ｐチャネルMISFETQpをｐ型ゲート電極11Bで構成し
た場合、ｎ型ゲート電極で構成したそれに比べて少なく
なる。つまり、ｐチャネルMISFETQpは、チャネル形成領
域（ウエル領域５）の不純物濃度を高めることができる
ので、ソース領域又はドレイン領域である半導体領域15
或は18からチャネル形成領域側に伸びる空乏領域を小さ
くすることができる。この空乏領域の伸びの縮小化は、
第２図（チャネル長としきい値電圧との関係を示す図）
で示すように、ｐチャネルMISFETQpの短チャネル効果を
防止することができるので、ｐチャネルMISFETQpのチャ
ネル長を縮小してその占有面積を縮小することができ
る。この結果、Bi−CMOSの高集積化を図ることができ
る。 Where φ MS : work function between the substrate and the gate electrode φ F : Fermi level of the substrate Q SS : surface charge density C OX : capacitance of the gate insulating film Q B : substrate charge Q C : the amount of impurities introduced into the channel formation region That is, the gate electrode 11B of the p-channel MISFETQp is
In the case of using the n-type gate electrode, the work function (the difference between the work function between the well region 5 and the gate electrode 11B based on the well region 5 side) φ MS in the first term of the above equation is larger than that of the n-type gate electrode. growing. Specifically, the work function φ MS becomes +1.1 [V] when the work function φ MS is constituted by the p-type gate electrode (WSi 2 / polycrystalline silicon film) 11B. In the case of a single layer of a p-type polycrystalline silicon film, the voltage is +0.9 [V], and in the case of a single layer of a refractory metal silicide (WSi 2 ) film, the voltage is +0.2 [V]. In the case of an n-type polycrystalline silicon film, the work function φ MS is −0.3 [V]. Therefore,
The introduction amount Q C of the threshold voltage adjusting impurity in the fifth term of the above equation
Is smaller when the p-channel MISFET Qp is formed by the p-type gate electrode 11B than when it is formed by the n-type gate electrode. In other words, the p-channel MISFET Qp can increase the impurity concentration of the channel formation region (well region 5), so that the semiconductor region 15 which is a source region or a drain region
Alternatively, the depletion region extending from 18 to the channel formation region side can be reduced. The reduction in the growth of the depletion region
FIG. 2 (a diagram showing the relationship between the channel length and the threshold voltage)
As shown by, since the short channel effect of the p-channel MISFETQp can be prevented, the channel length of the p-channel MISFETQp can be reduced to reduce its occupied area. As a result, high integration of the Bi-CMOS can be achieved.
なお、ｎチャネルMISFETQnは、ｎ型ゲート電極11Aで
構成され、仕事関数φMSが大きいので、しきい値電圧調
整用の不純物の導入量QCが小さく、効果的に短チャネル
効果を防止することができる。Incidentally, n-channel MISFETQn is composed of an n-type gate electrode 11A, since the work function phi MS is large, the introduction amount Q C of the impurity for controlling the threshold voltage is small, to effectively prevent the short channel effect Can be.
次に、前述のBi−CMOSの具体的な製造方法について、
第３図乃至第12図（各製造工程毎に示すBi−CMOSの要部
断面図）を用いて簡単に説明する。Next, regarding a specific manufacturing method of the aforementioned Bi-CMOS,
A brief description will be given with reference to FIGS. 3 to 12 (a cross-sectional view of a main part of the Bi-CMOS shown in each manufacturing process).
まず、p-型半導体基板１のバイポーラトランジスタTr
形成領域、ｐチャネルMISFETQp形成領域の夫々の主面部
にｎ型不純物を選択的に導入する。この後、前記半導体
基板１のｎチャネルMISFETQn形成領域、素子分類領域の
夫々の主面部にｐ型不純物を選択的に導入する。First, the bipolar transistor Tr of the p - type semiconductor substrate 1
An n-type impurity is selectively introduced into each main surface of the formation region and the p-channel MISFETQp formation region. Thereafter, a p-type impurity is selectively introduced into each main surface of the n-channel MISFET Qn forming region and the element classification region of the semiconductor substrate 1.
次に、ｎ型不純物、ｐ型不純物の夫々が導入された半
導体基板１の主面上に、n-型エピタキシャル層２を成長
させる。このエピタキシャル層２の成長によって、半導
体基板１とエピタキシャル層２との間に、n+型埋込半導
体領域３、p+型埋込半導体領域４の夫々が形成される。Next, an n − -type epitaxial layer 2 is grown on the main surface of the semiconductor substrate 1 into which each of the n-type impurity and the p-type impurity has been introduced. By the growth of the epitaxial layer 2, each of the n + -type buried semiconductor region 3 and the p + -type buried semiconductor region 4 is formed between the semiconductor substrate 1 and the epitaxial layer 2.
次に、エピタキシャル層２のバイポーラトランジスタ
Tr形成領域、ｐチャネルMISFETQp形成領域の夫々の主面
部にn-型ウエル領域５を形成する。この後、前記エピタ
キシャル層２のｎチャネルMISFETQn形成領域、素子分離
領域の夫々の主面部にp-型ウエル領域６を形成する。Next, the bipolar transistor of the epitaxial layer 2
An n − -type well region 5 is formed in each of the main surfaces of the Tr formation region and the p-channel MISFETQp formation region. Thereafter, ap − -type well region 6 is formed in each of the main surfaces of the n-channel MISFET Qn forming region and the element isolation region of the epitaxial layer 2.
次に、前記ウエル領域５及び６の半導体素子形成領域
間の主面上に、素子間分離絶縁膜８を形成する。ウエル
領域６の素子間分離用絶縁膜８下の主面部には、素子間
分離用絶縁膜８を形成する工程と実質的に同一製造工程
でｐ型チャネルストッパ領域７を形成する。Next, an element isolation insulating film 8 is formed on the main surface between the semiconductor element formation regions of the well regions 5 and 6. A p-type channel stopper region 7 is formed on the main surface of the well region 6 below the element isolation insulating film 8 by substantially the same manufacturing process as the step of forming the element isolation insulating film 8.
次に、前記ウエル領域５、６の夫々の主面上に薄い酸
化珪素膜を形成する。この酸化珪素膜は、不純物の導入
に起因する重金属汚染やウエル領域５、６の夫々の表面
のダメージを低減するために形成する。Next, a thin silicon oxide film is formed on each of the main surfaces of the well regions 5 and 6. This silicon oxide film is formed to reduce heavy metal contamination and damage to the surfaces of the well regions 5 and 6 due to the introduction of impurities.
次に、ウエル領域５のバイポーラトランジスタTrのコ
レクタ領域の形成領域の主面部に選択的にn+型半導体領
域９を形成する。半導体領域９は、例えば、ｎ型不純物
をイオン打込みで導入することによって形成する。Next, an n + type semiconductor region 9 is selectively formed on the main surface portion of the well region 5 where the collector region of the bipolar transistor Tr is formed. The semiconductor region 9 is formed, for example, by introducing an n-type impurity by ion implantation.
次に、ウエル領域５のMISFETQp形成領域の主面部、ウ
エル領域６のMISFETQn形成領域の主面部の夫々に、選択
的にしきい値電圧調整用不純物を導入する。このしきい
値電圧調整用不純物はｐ型不純物（Ｂ）を用い、このｐ
型不純物はイオン打込みによって前記酸化珪素膜を通し
てウエル領域５、６の夫々の主面部に導入される。Next, a threshold voltage adjusting impurity is selectively introduced into each of the main surface portion of the MISFET Qp formation region in the well region 5 and the main surface portion of the MISFET Qn formation region in the well region 6. This threshold voltage adjusting impurity uses a p-type impurity (B).
The type impurity is introduced into each of the main surfaces of the well regions 5 and 6 through the silicon oxide film by ion implantation.
次に、ウエル領域５のベース領域形成領域の主面部
に、ベース濃度調整用不純物を選択的に導入する。この
ベース濃度調整用不純物は、ｐ型不純物を用い、イオン
打込みでウエル領域５の主面部に導入される。Next, an impurity for adjusting the base concentration is selectively introduced into the main surface of the base region forming region of the well region 5. The impurity for adjusting the base concentration is introduced into the main surface of the well region 5 by ion implantation using a p-type impurity.
次に、第３図に示すように、素子間分離絶縁膜８以外
の領域である、ウエル領域５、ウエル領域６の夫々の主
面上にゲート絶縁膜10を形成する。ゲート絶縁膜10は、
ウエル領域５、６の夫々の主面を酸化して形成した酸化
珪素膜を用いる。Next, as shown in FIG. 3, a gate insulating film 10 is formed on each of the main surfaces of the well region 5 and the well region 6 other than the element isolation insulating film 8. The gate insulating film 10
A silicon oxide film formed by oxidizing the main surface of each of well regions 5 and 6 is used.
次に、第４図に示すように、バイポーラトランジスタ
Trのベース領域、エミッタ領域の夫々の形成領域のゲー
ト絶縁膜10を選択的に除去する。ゲート絶縁膜10の除去
は、図示しないCMOS形成領域において、MISFETのゲート
電極の一端を延在させて直接ソース領域又はドレイン領
域に接続する（ダイレクトコンタクト）部分のゲート絶
縁膜10を除去する工程と同一製造工程で行う。Next, as shown in FIG.
The gate insulating film 10 in the respective regions for forming the base region and the emitter region of the Tr is selectively removed. The step of removing the gate insulating film 10 includes a step of extending one end of the gate electrode of the MISFET and directly removing (direct contact) a part of the gate insulating film 10 in a CMOS formation region (not shown) to be directly connected to the source region or the drain region. Performed in the same manufacturing process.
次に、第５図に示すように、バイポーラトランジスタ
Tr、ｎチャネルMISFETQn、ｐチャネルMISFETQpの夫々の
形成領域を含む基板全面に導体膜11を形成する。導体膜
11は、バイポーラトランジスタTrのベース領域、エミッ
タ領域の夫々の形成領域においてウエル領域５に直接々
続され、コレクタ領域においてゲート絶縁間10上に形成
される。一方、導体膜11は、MISFETQn、Qpの夫々の形成
領域において、ゲート絶縁膜10上に形成される。この導
体膜11は、バイポーラトランジスタTrのベース引出用電
極、MISFETのゲート電極の夫々を形成するようになって
いる。導体膜11は、CVDで形成された、不純物が導入さ
れていないか或は低不純物濃度の多結晶珪素膜を用い
る。Next, as shown in FIG.
The conductor film 11 is formed on the entire surface of the substrate including the respective regions for forming the Tr, the n-channel MISFETQn, and the p-channel MISFETQp. Conductive film
Reference numeral 11 is directly connected to the well region 5 in each of the formation regions of the base region and the emitter region of the bipolar transistor Tr, and is formed on the gate insulating layer 10 in the collector region. On the other hand, the conductor film 11 is formed on the gate insulating film 10 in each of the formation regions of the MISFETs Qn and Qp. The conductor film 11 is configured to form a base extraction electrode of the bipolar transistor Tr and a gate electrode of the MISFET. As the conductive film 11, a polycrystalline silicon film formed by CVD, into which impurities are not introduced or having a low impurity concentration, is used.
次に、導体膜11のバイポーラトランジスタTrのベース
領域及びエミッタ領域、ｐチャネルMISFETQpのゲート電
極の夫々の形成領域の上部に不純物導入用マスク27を形
成する。このマスク27は、例えば、CVDで形成した酸化
珪素膜を用いる。Next, an impurity introduction mask 27 is formed on the conductive film 11 above the base region and the emitter region of the bipolar transistor Tr and the formation region of the gate electrode of the p-channel MISFET Qp. The mask 27 uses, for example, a silicon oxide film formed by CVD.
次に、第６図に示すように、前記マスク27を用い、そ
れから露出する導体膜11にｎ型不純物を導入し、ｎ型導
体膜11nを形成する。このｎ型導体膜11nは、ｎ型ゲート
電極を形成するようになっている。導体膜11へのｎ型不
純物の導入は、拡散（或は導入）によって行う。Next, as shown in FIG. 6, an n-type impurity is introduced into the conductive film 11 exposed from the mask 27 using the mask 27 to form an n-type conductive film 11n. The n-type conductor film 11n forms an n-type gate electrode. The introduction of the n-type impurity into the conductive film 11 is performed by diffusion (or introduction).
次に、前記マスク27を除去した後、導体膜11、11nの
露出する表面上に不純物導入用マスク28を形成する。こ
のマスク28は、主に不純物の導入に起因する重金属汚染
を防止するために形成され、導体膜11、11nの夫々の表
面を酸化した酸化珪素膜で形成する。Next, after removing the mask 27, an impurity introduction mask 28 is formed on the exposed surfaces of the conductor films 11, 11n. The mask 28 is formed mainly to prevent heavy metal contamination due to the introduction of impurities, and is formed of a silicon oxide film in which the surfaces of the conductor films 11 and 11n are oxidized.
次に、前記マスク28のバイポーラトランジスタTrのコ
レクタ領域、ｎチャネルMISFETQnのゲート電極の夫々の
形成領域上に不純物導入用マスク29を形成する。このマ
スク29は、例えば、フォトレジスタ膜で形成する。Next, an impurity introduction mask 29 is formed on each of the collector region of the bipolar transistor Tr of the mask 28 and the formation region of the gate electrode of the n-channel MISFET Qn. This mask 29 is formed of, for example, a photoresist film.
次に、第７図で示すように、前記マスク29を用い、そ
れから露出するマスク28を通して導体膜11にｐ型不純物
を導入し、ｐ型導体膜11pを形成する。ｐ型導体膜11p
は、ｐチャネルMISFETQpのｐ型ゲート電極、バイポーラ
トランジスタTrのｐ型ベース引出用電極の夫々を形成す
るようになっている。なお、本発明は、予じめｐ型導体
膜11pを形成した後に、ｎ型導体膜11nを形成してもよ
い。Next, as shown in FIG. 7, a p-type impurity is introduced into the conductor film 11 through the mask 28 exposed from the mask 29 to form a p-type conductor film 11p. p-type conductor film 11p
Form a p-type gate electrode of the p-channel MISFET Qp and a p-type base leading electrode of the bipolar transistor Tr, respectively. In the present invention, the n-type conductor film 11n may be formed after the p-type conductor film 11p is formed in advance.
次に、前記マスク29、28の夫々を順次除去した後、第
８図に示すように、導体膜11n、11pの夫々の上部に高融
点金属シリサイド膜11mを形成する。高融点金属シリサ
イド膜11mは、例えばスパッタで形成したWSi2を用い
る。高融点金属シリサイド膜11mのｎ型導体膜11nとｐ型
導体膜11pとの境界部分は、夫々に導入された不純物が
拡散される可能性があり特性上好ましくないので除去す
る。Next, after each of the masks 29 and 28 is sequentially removed, as shown in FIG. 8, a refractory metal silicide film 11m is formed on each of the conductor films 11n and 11p. The refractory metal silicide film 11m uses, for example, WSi 2 formed by sputtering. The boundary portion between the n-type conductor film 11n and the p-type conductor film 11p of the refractory metal silicide film 11m is removed because the impurities introduced therein may be diffused and the characteristics are not preferable.
次に、高融点金属シリサイド膜11mの上部に絶縁膜13
を形成する。絶縁膜13は、例えばCVDで形成した酸化珪
素膜を用いる。Next, an insulating film 13 is formed on the refractory metal silicide film 11m.
To form As the insulating film 13, for example, a silicon oxide film formed by CVD is used.
次に、前記絶縁膜13、高融点金属シリサイド膜11m、
ｎ型導体膜11n、ｐ型導体膜11pの夫々に順次所定のパタ
ーニングを施し、第９図に示すように、ｎ型ゲート電極
11A、Ｐ型ゲート電極11B、ｐ型ベース引出用電極11Cの
夫々を形成する。前記パターンニングは、RIE等の異方
性エッチングで行う。ｎ型ゲート電極11AはｎチャネルM
ISFETQnのゲート電極を構成する。ｐ型ゲート電極11Bは
ｐチャネルMISFETQpのゲート電極を構成する。ｐ型ベー
ス引出用電極11CはバイポーラトランジスタTrのベース
引出用電極を構成する。なお、同第９図に示すように、
ｐ型ベース引出用電極11Cは、多結晶珪素膜に導入され
たｐ型不純物が自己整合的にウエル領域５に拡散され、
ベース領域の一部となるp+型半導体領域12を形成するよ
うになっている。Next, the insulating film 13, refractory metal silicide film 11m,
Each of the n-type conductor film 11n and the p-type conductor film 11p is subjected to predetermined patterning sequentially, and as shown in FIG.
11A, a P-type gate electrode 11B, and a p-type base lead-out electrode 11C are formed. The patterning is performed by anisotropic etching such as RIE. The n-type gate electrode 11A is an n-channel M
Constructs the gate electrode of ISFETQn. The p-type gate electrode 11B constitutes the gate electrode of the p-channel MISFETQp. The p-type base leading electrode 11C constitutes a base leading electrode of the bipolar transistor Tr. In addition, as shown in FIG.
In the p-type base extraction electrode 11C, the p-type impurity introduced into the polycrystalline silicon film is diffused in the well region 5 in a self-aligned manner.
The p + type semiconductor region 12 which is a part of the base region is formed.
このように、Bi−CMOSにおいて、基板全面に導体膜11
を形成し、この導体膜11に選択的にｎ型不純物、ｐ型不
純物の夫々を導入してｎ型導体膜11n、ｐ型導体膜11pを
形成し、この後、所定のパターニングを施してｎ型ゲー
ト電極11A、ｐ型ゲート電極11B、ｐ型ベース引出用電極
11Cの夫々を形成することにより、ｎ型ゲート電極11A、
ｐ型ゲート電極11B、ｐ型ベース引出用電極11Cの夫々が
同一導体膜11を用いて同一製造工程で形成することがで
きるので、製造工程を低減することができる。特に、本
発明は、前記ｐ型ゲート電極11B、ｐ型ベース引出用電
極11Cの夫々が同一製造工程を低減することができるの
で、Bi−CMOSの製造工程を低減することができると共
に、前述のように、ｐチャネルMISFETQpの短チャネル効
果を防止してBi−CMOSの高集積化を図ることができる。As described above, in the Bi-CMOS, the conductor film 11 is formed on the entire surface of the substrate.
Are formed, and an n-type impurity and a p-type impurity are selectively introduced into the conductive film 11 to form an n-type conductive film 11n and a p-type conductive film 11p. Gate electrode 11A, p-type gate electrode 11B, p-type base lead-out electrode
By forming each of 11C, n-type gate electrode 11A,
Since each of the p-type gate electrode 11B and the p-type base lead-out electrode 11C can be formed in the same manufacturing process using the same conductive film 11, the number of manufacturing processes can be reduced. In particular, according to the present invention, the p-type gate electrode 11B and the p-type base lead-out electrode 11C can each reduce the number of the same manufacturing steps. As described above, the short channel effect of the p-channel MISFETQp can be prevented, and high integration of Bi-CMOS can be achieved.
次に、前記ｎ型ゲート電極11A、ｐ型ゲート電極11B、
ｐ型ベース引出用電極11Cの夫々の露出する表面や、ウ
エル領域５、６の夫々の露出する表面に絶縁膜（符号は
付けない）を形成する。この絶縁膜は、不純物の導入に
起因する重金属汚染やダメージを低減することができ
る。Next, the n-type gate electrode 11A, the p-type gate electrode 11B,
An insulating film (not numbered) is formed on each exposed surface of the p-type base lead-out electrode 11C and on each exposed surface of the well regions 5 and 6. This insulating film can reduce heavy metal contamination and damage caused by the introduction of impurities.
次に、主にゲート電極11Aを不純物導入用マスクとし
て、選択的にｎチャネルMISFETQn形成領域のウエル領域
６の主面部にｎ型不純物14nを導入する。ｎ型不純物14n
はイオン打込みで導入する。この後、第10図に示すよう
に、主にゲート電極11Bを不純物導入用マスクとして、
選択的にｐチャネルMISFETQp形成領域のウエル領域５の
主面部にｐ型不純物15pを導入する。ｐ型不純物15pはイ
オン打込みで導入する。Next, an n-type impurity 14n is selectively introduced into the main surface portion of the well region 6 in the n-channel MISFET Qn formation region mainly using the gate electrode 11A as an impurity introduction mask. n-type impurity 14n
Is introduced by ion implantation. Thereafter, as shown in FIG. 10, the gate electrode 11B is mainly used as an impurity introduction mask,
A p-type impurity 15p is selectively introduced into the main surface of the well region 5 in the p-channel MISFET Qp formation region. The p-type impurity 15p is introduced by ion implantation.
次に、前記ｎ型ゲート電極11A、ｐ型ゲート電極11B、
ｐ型ベース引出用電極11Cの夫々の側壁にサイドウォー
ルスペーサ16を形成する。サイドウォールスペーサ16
は、基板全面にCVDで酸化珪素膜を形成し、この酸化珪
素膜にRIE等の異方性エッチングを施すことによって形
成することができる。Next, the n-type gate electrode 11A, the p-type gate electrode 11B,
Sidewall spacers 16 are formed on each side wall of the p-type base extraction electrode 11C. Sidewall spacer 16
Can be formed by forming a silicon oxide film on the entire surface of the substrate by CVD and performing anisotropic etching such as RIE on the silicon oxide film.
次に、主に、前記サイドウォールスペーサ16を不純物
導入用マスクとして、ｎチャネルMISFETQn形成領域のウ
エル領域６の主面部にｎ型不純物を導入する。このｎ型
不純物の導入及び前記ｎ型不純物14nの導入によって、n
+型半導体領域17及びｎ型半導体領域14が形成され、ｎ
チャネルMISFETQnが略完成する。なお、半導体領域17を
形成するｎ型不純物は、バイポーラトランジスタTrのコ
レクタ領域（半導体領域９）にも選択的に導入される。Next, an n-type impurity is mainly introduced into the main surface of the well region 6 in the n-channel MISFET Qn formation region using the sidewall spacer 16 as an impurity introduction mask. By the introduction of the n-type impurity and the introduction of the n-type impurity 14n, n
A + type semiconductor region 17 and an n type semiconductor region 14 are formed, and n
The channel MISFETQn is almost completed. The n-type impurity forming the semiconductor region 17 is also selectively introduced into the collector region (semiconductor region 9) of the bipolar transistor Tr.
次に、主に、前記サイドウォールスペーサ16を不純物
導入用マスクとして、ｐチャネルMISFETQpを形成領域の
ウエル領域５の主面部にｐ型不純物を導入する。このｐ
型不純物の導入及び前記ｐ型不純物15pの導入によっ
て、第11図に示すように、p+型半導体領域18及びｐ型半
導体領域15が形成され、ｐチャネルMISFETQpが略完成す
る。Next, a p-type impurity is mainly introduced into the main surface of the well region 5 where the p-channel MISFET Qp is to be formed, using the sidewall spacer 16 as an impurity introduction mask. This p
By introducing the p-type impurity and the p-type impurity 15p, as shown in FIG. 11, the p + -type semiconductor region 18 and the p-type semiconductor region 15 are formed, and the p-channel MISFET Qp is substantially completed.
次に、基板全面を覆う層間絶縁膜19を形成し、層間絶
縁膜19のパイポーラトランジスタTrのエミッタ領域の形
成部分を除去して接続孔20を形成する。この接続孔20
は、ベース引出用電極11Cの側壁に形成されたサイドウ
ォールスペーサ16によって規定されており、ベース引出
用電極11Cに対して自己整合で形成される。Next, an interlayer insulating film 19 covering the entire surface of the substrate is formed, and a connection hole 20 is formed by removing a portion of the interlayer insulating film 19 where the emitter region of the bipolar transistor Tr is formed. This connection hole 20
Are defined by sidewall spacers 16 formed on the side walls of the base extraction electrode 11C, and are formed in self-alignment with the base extraction electrode 11C.
次に、前記接続孔20を通してウエル領域５の表面に接
触するように、層間絶縁膜19の上部にエミッタ引出用電
極21を形成する。エミッタ引出用電極21は、例えばCVD
で形成した、不純物が導入されていないか或は低不純物
濃度の多結晶珪素膜を用いる。Next, an emitter extraction electrode 21 is formed on the interlayer insulating film 19 so as to be in contact with the surface of the well region 5 through the connection hole 20. The emitter extraction electrode 21 is, for example, a CVD
A polycrystalline silicon film into which impurities are not introduced or which has a low impurity concentration is used.
次に、前記エミッタ引出用電極21を通して、ウエル領
域５のバイポーラトランジスタTrのベース領域の形成部
分を主面部にＰ型不純物を導入し、ｐ型半導体領域22を
形成する。このｐ型不純物の導入はイオン打込みで行
う。Next, a P-type impurity is introduced into the main surface portion of the well region 5 where the base region of the bipolar transistor Tr is formed through the emitter extraction electrode 21 to form a p-type semiconductor region 22. The p-type impurity is introduced by ion implantation.
次に、前記エミッタ引出用電極21に抵抗値を低減する
ｎ型不純物を導入する。ｎ型不純物の導入は、SRAMを内
蔵する場合、SRAMのメモリセルを構成する多結晶珪素膜
からなる高抵抗負荷素子及び電源配線を形成工程と同一
製造工程で行う。このエミッタ引出用電極21に導入され
たｎ型不純物は、ベース領域を構成するｐ型半導体領域
22の主面部に自己整合的に拡散され、第12図に示すよう
に、エミッタ領域となるn+型半導体領域23が形成され
る。このエミッタ領域の形成によって、npn型バイポー
ラトランジスタTrが略完成する。Next, an n-type impurity for reducing the resistance value is introduced into the emitter extraction electrode 21. When an SRAM is incorporated, the n-type impurity is introduced in the same manufacturing process as that for forming a high-resistance load element and a power supply wiring made of a polycrystalline silicon film constituting a memory cell of the SRAM. The n-type impurity introduced into the emitter extraction electrode 21 is a p-type semiconductor region forming a base region.
The n + -type semiconductor region 23 which is diffused in the main surface portion of the substrate 22 in a self-aligned manner and serves as an emitter region is formed as shown in FIG. By forming the emitter region, the npn-type bipolar transistor Tr is substantially completed.
この後、層間絶縁膜24、接続孔25、配線26を順次形成
することによって、前記第１図に示すように、本実施例
のBi−CMOSは完成する。Thereafter, by sequentially forming the interlayer insulating film 24, the connection hole 25, and the wiring 26, the Bi-CMOS of this embodiment is completed as shown in FIG.
なお、本発明はpnp型バイポーラトランジスタを有す
るBi−CMOSに適用することができる。この場合、バイポ
ーラトランジスタのベース引出用電極とｎチャネルMISF
ETのゲート電極とを同一製造工程でｎ型に形成する。ｐ
チャネルMISFETのゲート電極はｐ型で構成する。The present invention can be applied to a Bi-CMOS having a pnp type bipolar transistor. In this case, the electrode for extracting the base of the bipolar transistor and the n-channel MISF
An ET gate electrode and an n-type gate electrode are formed in the same manufacturing process. p
The gate electrode of the channel MISFET is formed of a p-type.
また、本発明は、前記構造に限定されず、広くBi−CM
OSに適用することができる。In addition, the present invention is not limited to the above structure,
Can be applied to OS.
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Of course.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
Bi−CMOSにおいて、MISFETの短チャネル効果を防止す
ることができるので、高集積化を図ることができる。In the Bi-CMOS, since the short channel effect of the MISFET can be prevented, high integration can be achieved.
また、前記Bi−CMOSの製造工程を低減することができ
る。Further, the number of steps for manufacturing the Bi-CMOS can be reduced.
【図面の簡単な説明】 第１図は、本発明の一実施例であるBi−CMOSの要部断面
図、 第２図は、前記実施例の効果を説明するための図、 第３図乃至第12図は、前記Bi−CMOSの各製造工程毎に示
す要部断面図である。 図中、Tr……バイポーラトランジスタ、Qn,Qp……MISFE
T、5,6……ウエル領域、10……ゲート絶縁膜、11A,11B
……ゲート電極、11C……ベース引出用電極、9,12,14,1
5,17,18,22,23……半導体領域、21……エミッタ引出用
電極である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a main part of a Bi-CMOS according to one embodiment of the present invention, FIG. 2 is a diagram for explaining the effects of the embodiment, FIG. FIG. 12 is a cross-sectional view of an essential part for each manufacturing process of the Bi-CMOS. In the figure, Tr: bipolar transistor, Qn, Qp: MISFE
T, 5, 6: Well region, 10: Gate insulating film, 11A, 11B
…… Gate electrode, 11C …… Base lead-out electrode, 9,12,14,1
5, 17, 18, 22, 23... Semiconductor regions, 21... Emitter extraction electrodes.
Claims (4)
の製造方法において、 前記相補型MISFETnのチャネルMISFETの第１ゲート電
極、ｐチャネルMISFETの第２ゲート電極の夫々を形成す
る領域を含む基板全面に、不純物の導入で導電型を制御
できる多結晶珪素膜を形成する工程と、 該多結晶珪素膜にｎ型の不純物とｐ型の不純物とを選択
的に導入する工程と、 前記多結晶珪素膜上に高融点金属シリサイド膜を形成
し、多結晶珪素膜のｎ型不純物を導入した領域と、前記
多結晶珪素膜のｐ型不純物を導入した領域との境界部分
上の高融点金属シリサイド膜を除去する工程と、 該高融点金属シリサイド膜及び多結晶珪素膜に所定のパ
ターニングを施し、ｎ型の第１ゲート電極、ｐ型の第２
ゲート電極を形成する工程とを備えたことを特徴とする
半導体集積回路装置の製造方法。1. A method of manufacturing a semiconductor integrated circuit device having a complementary MISFET, comprising: forming a first gate electrode of a channel MISFET of the complementary MISFETn and a second gate electrode of a p-channel MISFET; Forming a polycrystalline silicon film whose conductivity type can be controlled by introducing impurities, a step of selectively introducing an n-type impurity and a p-type impurity into the polycrystalline silicon film, A high melting point metal silicide film is formed on the film, and a high melting point metal silicide film on a boundary between a region of the polycrystalline silicon film into which an n-type impurity is introduced and a region of the polycrystalline silicon film into which a p-type impurity is introduced. A predetermined patterning is performed on the refractory metal silicide film and the polycrystalline silicon film to form an n-type first gate electrode and a p-type second
Forming a gate electrode.
用電極は、同一導電型となる前記ｐチャネル又はｎチャ
ネルMISFETの第２又は第１ゲート電極と同一製造工程で
形成されていることを特徴する特許請求の範囲第１項に
記載の半導体集積回路装置の製造方法。2. The bipolar transistor according to claim 1, wherein a base lead-out electrode is formed in the same manufacturing process as the second or first gate electrode of the p-channel or n-channel MISFET having the same conductivity type. 3. The method for manufacturing a semiconductor integrated circuit device according to item 1.
タを有するBi−CMOS構成であることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体集積回路装置の
製造方法。3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said complementary MISFET has a Bi-CMOS structure having a bipolar transistor.
する工程は、不純物を拡散する或いはイオン打ち込みで
導入する工程であることを特徴とする特許請求の範囲第
１項乃至第３項に記載の夫々の半導体集積回路装置の製
造方法。4. The method according to claim 1, wherein the step of introducing each of the n-type impurity and the p-type impurity is a step of diffusing the impurity or introducing the impurity by ion implantation. 3. The method for manufacturing each of the semiconductor integrated circuit devices according to 1.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217095A JP2647855B2 (en) | 1987-08-31 | 1987-08-31 | Method for manufacturing semiconductor integrated circuit device |
| KR1019880005129A KR0120196B1 (en) | 1987-05-13 | 1988-05-03 | Semiconductor integrated circuit device and fabrication method |
| US07/526,696 US5057894A (en) | 1987-05-13 | 1990-05-23 | Semiconductor integrated circuit device |
| US07/964,824 US5354699A (en) | 1987-05-13 | 1992-10-22 | Method of manufacturing semiconductor integrated circuit device |
| KR1019930004401A KR970003898B1 (en) | 1987-05-13 | 1993-03-22 | Method of manufacturing a semiconductor integrated circuit device |
| US08/272,312 US5512497A (en) | 1987-05-13 | 1994-07-08 | Method of manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62217095A JP2647855B2 (en) | 1987-08-31 | 1987-08-31 | Method for manufacturing semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6459951A JPS6459951A (en) | 1989-03-07 |
| JP2647855B2 true JP2647855B2 (en) | 1997-08-27 |
Family
ID=16698764
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62217095A Expired - Fee Related JP2647855B2 (en) | 1987-05-13 | 1987-08-31 | Method for manufacturing semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647855B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3062028B2 (en) * | 1995-01-27 | 2000-07-10 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JP3006825B2 (en) * | 1995-03-30 | 2000-02-07 | 日本電気株式会社 | Method for manufacturing semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61214556A (en) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1987
- 1987-08-31 JP JP62217095A patent/JP2647855B2/en not_active Expired - Fee Related
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|---|---|
| JPS6459951A (en) | 1989-03-07 |
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