JPH10271003A - 自己同調クロック回復のフェーズロックループ回路 - Google Patents
自己同調クロック回復のフェーズロックループ回路Info
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- JPH10271003A JPH10271003A JP9339440A JP33944097A JPH10271003A JP H10271003 A JPH10271003 A JP H10271003A JP 9339440 A JP9339440 A JP 9339440A JP 33944097 A JP33944097 A JP 33944097A JP H10271003 A JPH10271003 A JP H10271003A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】異なるサンプリング周波数でコード化されたデ
ータを有する入力信号を調整するのに適したＰＬＬ回路
を提供する。 【解決手段】自己同調クロック回復ＰＬＬは、プログラ
ム可能なＭ除算回路１０１，位相周波数検出器１０２，
プログラム可能なＶＣＯ１０５，プログラム可能なＮ除
算回路１０７，およびＰＬＬ同調回路を含み、通常モー
ドの動作において、従来のＰＬＬのように実行される。
しかし、ＰＬＬへの入力クロック信号の周波数がしきい
値より大きく変化する場合、ＰＬＬ同調回路により、Ｐ
ＬＬにあるオフセットおよびゲインパラメータを調整す
ることにより新しい周波数にＰＬＬを再度同調させるこ
とで、ＰＬＬの出力クロック周波数がＰＬＬの閉ループ
ゲインで乗算した入力クロック周波数に略等しいとき、
ＶＣＯへの入力電圧が入力電圧範囲の中間にあるので、
ＶＣＯが広範囲の周波数範囲をもつ線形領域で動作す
る。
ータを有する入力信号を調整するのに適したＰＬＬ回路
を提供する。 【解決手段】自己同調クロック回復ＰＬＬは、プログラ
ム可能なＭ除算回路１０１，位相周波数検出器１０２，
プログラム可能なＶＣＯ１０５，プログラム可能なＮ除
算回路１０７，およびＰＬＬ同調回路を含み、通常モー
ドの動作において、従来のＰＬＬのように実行される。
しかし、ＰＬＬへの入力クロック信号の周波数がしきい
値より大きく変化する場合、ＰＬＬ同調回路により、Ｐ
ＬＬにあるオフセットおよびゲインパラメータを調整す
ることにより新しい周波数にＰＬＬを再度同調させるこ
とで、ＰＬＬの出力クロック周波数がＰＬＬの閉ループ
ゲインで乗算した入力クロック周波数に略等しいとき、
ＶＣＯへの入力電圧が入力電圧範囲の中間にあるので、
ＶＣＯが広範囲の周波数範囲をもつ線形領域で動作す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、フェー
ズロックループ回路に関し、さらに詳しく言えば、自己
同調クロック回復のフェーズロックループ回路に関す
る。
ズロックループ回路に関し、さらに詳しく言えば、自己
同調クロック回復のフェーズロックループ回路に関す
る。
【０００２】
【発明が解決しようとする課題】クロック回復フェーズ
ロックループ回路は、例えば、音声入力信号からの音声
データを引き出すのに有用であるクロック信号を発生さ
せるディジタル音声装置、および処理後に音声出力信号
を発生させるクロックディジタル・アナログ変換器に用
いられている。前記および他の用途において、入力信号
は異なる広範囲のサンプリング周波数でコード化される
ので、そのような入力信号から同期されたクロック信号
を発生させるクロック回復フェーズロックループ回路に
は、安定性および／もしくは応答時間に係わる問題が生
じる。
ロックループ回路は、例えば、音声入力信号からの音声
データを引き出すのに有用であるクロック信号を発生さ
せるディジタル音声装置、および処理後に音声出力信号
を発生させるクロックディジタル・アナログ変換器に用
いられている。前記および他の用途において、入力信号
は異なる広範囲のサンプリング周波数でコード化される
ので、そのような入力信号から同期されたクロック信号
を発生させるクロック回復フェーズロックループ回路に
は、安定性および／もしくは応答時間に係わる問題が生
じる。
【０００３】ディジタル音声にはいくつかの基準があ
る。オーディオコンパクトディスク（ＣＤ）のサンプリ
ング周波数は、通常、４４．１Ｋｈｚである。他のディ
ジタル音声基準は、３２Ｋｈｚ，４８Ｋｈｚ，そして９
６Ｋｈｚのサンプリング周波数を用いている。最適な安
定性および応答時間をもたらすには、クロック回復フェ
ーズロックループ回路を、音声入力信号のサンプリング
周波数もしくはサンプリング周波数を含む狭い範囲の中
心周波数に同調させることが望ましく、そうすること
で、かなり広い出力範囲をもつ線形領域でクロック回復
フェーズロックループ回路を動作させることができる。
したがって、そのような広範囲のサンプリング周波数の
入力データ信号を受信するディジタル音声装置には、同
調可能なクロック回復フェーズロックループ回路が有益
であり、特に、自己同調クロック回復フェーズロックル
ープ回路が有益である。
る。オーディオコンパクトディスク（ＣＤ）のサンプリ
ング周波数は、通常、４４．１Ｋｈｚである。他のディ
ジタル音声基準は、３２Ｋｈｚ，４８Ｋｈｚ，そして９
６Ｋｈｚのサンプリング周波数を用いている。最適な安
定性および応答時間をもたらすには、クロック回復フェ
ーズロックループ回路を、音声入力信号のサンプリング
周波数もしくはサンプリング周波数を含む狭い範囲の中
心周波数に同調させることが望ましく、そうすること
で、かなり広い出力範囲をもつ線形領域でクロック回復
フェーズロックループ回路を動作させることができる。
したがって、そのような広範囲のサンプリング周波数の
入力データ信号を受信するディジタル音声装置には、同
調可能なクロック回復フェーズロックループ回路が有益
であり、特に、自己同調クロック回復フェーズロックル
ープ回路が有益である。
【０００４】フェーズロックループ回路を同調させるに
はまた、安定した参照もしくは同調クロックが通常必要
とされる。ディジタルシステムにおいて、システムクロ
ックもまた、この目的で通常用いられる。したがって、
システムクロックの周波数がシステムごとで実質的に異
なるものであるので、異なるシステムクロック周波数の
種々のシステムオペレーティングで使用される場合、商
業上標準的な集積回路装置に組み込まれるクロック回復
フェーズロックループ回路の同調が、容易に行われかつ
信頼性があることは有益なことである。前記クロック回
復フェーズロックループ回路が、製造中のプロセス変動
および動作中の温度効果を調整することもまた有益であ
る。
はまた、安定した参照もしくは同調クロックが通常必要
とされる。ディジタルシステムにおいて、システムクロ
ックもまた、この目的で通常用いられる。したがって、
システムクロックの周波数がシステムごとで実質的に異
なるものであるので、異なるシステムクロック周波数の
種々のシステムオペレーティングで使用される場合、商
業上標準的な集積回路装置に組み込まれるクロック回復
フェーズロックループ回路の同調が、容易に行われかつ
信頼性があることは有益なことである。前記クロック回
復フェーズロックループ回路が、製造中のプロセス変動
および動作中の温度効果を調整することもまた有益であ
る。
【０００５】したがって、本発明の一つの目的は、異な
るサンプリング周波数でコード化されたデータを有する
入力信号を調整するのに適した同調可能なクロック回復
フェーズロックループ回路を提供することである。別の
目的は、異なるサンプリング周波数でコード化されたデ
ータをもつ入力信号で動作するように、自動的に再度同
調させる自己同調クロック回復フェーズロックループ回
路を提供することである。別の目的は、異なる周波数の
システムクロック信号で動作し、かつ製造中のプロセス
変動および動作中の温度効果を調整する自己同調クロッ
ク回復フェーズロックループ回路を提供することであ
る。
るサンプリング周波数でコード化されたデータを有する
入力信号を調整するのに適した同調可能なクロック回復
フェーズロックループ回路を提供することである。別の
目的は、異なるサンプリング周波数でコード化されたデ
ータをもつ入力信号で動作するように、自動的に再度同
調させる自己同調クロック回復フェーズロックループ回
路を提供することである。別の目的は、異なる周波数の
システムクロック信号で動作し、かつ製造中のプロセス
変動および動作中の温度効果を調整する自己同調クロッ
ク回復フェーズロックループ回路を提供することであ
る。
【０００６】
【課題を解決するための手段】前記および追加の目的
は、本発明の種々の特徴により達成され、ここにおいて
簡潔に記せば、一つの特徴は、例えば、リロックモード
状態にあるリロック信号の受信に応じて、回路自体を同
調させる自己同調フェーズロックループ（ＰＬＬ）回路
である。自己同調ＰＬＬには、Ｍ除算回路，位相周波数
検出器（ＰＦＤ）回路，電圧制御発振器（ＶＣＯ）回
路，Ｎ除算回路，およびＰＬＬ同調回路が含まれる。Ｍ
除算は、入力クロック周波数をもつ入力クロック信号を
受信して、ある周波数をもつクロック信号を発生し、そ
の周波数は、Ｍ除算回路のＭレジスタに好ましく記憶さ
れたＭ値で除算した入力クロック周波数に略等しいもの
である。同じように、Ｎ除算は、出力クロック周波数を
もつ出力クロック信号を受信して、ある周波数をもつク
ロック信号を発生し、その周波数は、Ｎ除算回路のＮレ
ジスタに好ましく記憶されたＮ値で除算した出力クロッ
ク周波数に略等しいものである。ＰＦＤは、Ｍ除算によ
り発生したクロック信号を受信する第１の入力と，Ｎ除
算により発生するクロック信号を受信する第２の入力
と，および受信したクロック信号の位相および周波数の
差を示す出力を有する。自己同調ＰＬＬの他の部分と同
様に、ＶＣＯは、供給電圧ＶＣＣを供給する電源に接続
される。ＶＣＯは、ノードから入力電圧ＶＩＮを受ける
電圧入力をもち、ノードには、ＰＦＤの出力が切換可能
につながれている。ＶＣＯはまた、少なくとも一つのパ
ラメータ調整値を受ける入力および出力クロック信号を
供給する出力を調整する少なくとも一つのパラメータを
もつので、出力クロック周波数は入力電圧および少なく
とも一つのパラメータ調整値に関連するものである。Ｐ
ＬＬ同調回路はリロック信号を受信し、リロック信号が
リロックモード状態にある場合、ＰＦＤ出力をノードか
ら離し、少なくとも一つのパラメータ調整値を調整する
ので、出力クロック周波数は、入力電圧が入力電圧範囲
の中間に対応する供給電圧の半分であるとき、自己同調
フェーズロックループ回路の閉ループゲインで乗算した
入力クロック周波数と略等しいものであるので、ＶＣＯ
は、かなり幅広い周波数範囲をもつ線形領域で動作す
る。
は、本発明の種々の特徴により達成され、ここにおいて
簡潔に記せば、一つの特徴は、例えば、リロックモード
状態にあるリロック信号の受信に応じて、回路自体を同
調させる自己同調フェーズロックループ（ＰＬＬ）回路
である。自己同調ＰＬＬには、Ｍ除算回路，位相周波数
検出器（ＰＦＤ）回路，電圧制御発振器（ＶＣＯ）回
路，Ｎ除算回路，およびＰＬＬ同調回路が含まれる。Ｍ
除算は、入力クロック周波数をもつ入力クロック信号を
受信して、ある周波数をもつクロック信号を発生し、そ
の周波数は、Ｍ除算回路のＭレジスタに好ましく記憶さ
れたＭ値で除算した入力クロック周波数に略等しいもの
である。同じように、Ｎ除算は、出力クロック周波数を
もつ出力クロック信号を受信して、ある周波数をもつク
ロック信号を発生し、その周波数は、Ｎ除算回路のＮレ
ジスタに好ましく記憶されたＮ値で除算した出力クロッ
ク周波数に略等しいものである。ＰＦＤは、Ｍ除算によ
り発生したクロック信号を受信する第１の入力と，Ｎ除
算により発生するクロック信号を受信する第２の入力
と，および受信したクロック信号の位相および周波数の
差を示す出力を有する。自己同調ＰＬＬの他の部分と同
様に、ＶＣＯは、供給電圧ＶＣＣを供給する電源に接続
される。ＶＣＯは、ノードから入力電圧ＶＩＮを受ける
電圧入力をもち、ノードには、ＰＦＤの出力が切換可能
につながれている。ＶＣＯはまた、少なくとも一つのパ
ラメータ調整値を受ける入力および出力クロック信号を
供給する出力を調整する少なくとも一つのパラメータを
もつので、出力クロック周波数は入力電圧および少なく
とも一つのパラメータ調整値に関連するものである。Ｐ
ＬＬ同調回路はリロック信号を受信し、リロック信号が
リロックモード状態にある場合、ＰＦＤ出力をノードか
ら離し、少なくとも一つのパラメータ調整値を調整する
ので、出力クロック周波数は、入力電圧が入力電圧範囲
の中間に対応する供給電圧の半分であるとき、自己同調
フェーズロックループ回路の閉ループゲインで乗算した
入力クロック周波数と略等しいものであるので、ＶＣＯ
は、かなり幅広い周波数範囲をもつ線形領域で動作す
る。
【０００７】別の特徴は、供給電圧につながれた自己同
調クロック回復のフェーズロックループ回路であり、参
照クロック信号を受信するための入力および出力をもつ
Ｍ除算回路と；第１の入力，第２の入力，および出力を
もつ位相周波数検出器回路であり、ここにおいて、第１
の入力はＭ除算回路の出力につながる位相周波数検出器
回路と；電圧入力，プログラム可能なオフセット入力，
および出力をもつ電圧制御発振器で、ここにおいて、電
圧入力は、位相周波数検出器回路の出力に切換可能につ
ながれ、電圧制御発振器の出力は電圧入力とプログラム
可能なオフセット入力に応答する周波数をもつ電圧制御
発振器と；入力と出力をもつＮ除算回路であり、前記入
力は電圧制御発振器の出力につながれており、前記出力
は位相周波数検出器の第２の入力につながれているＮ除
算回路と；入力データの流れからクロック周波数を決定
する手段と；および電圧制御発振器のプログラム可能な
オフセット入力を調整するための手段であり、それによ
り、電圧制御発振器の電圧入力が電圧制御発振器の最適
な入力電圧と実質的に等しいとき、電圧制御発振器が、
フェーズロックループ回路の閉ループゲインで乗算した
決定クロック周波数と実質的に等しいものとなる調整手
段とを含む供給電圧につながれた自己同調クロック回復
のフェーズロックループ回路である。
調クロック回復のフェーズロックループ回路であり、参
照クロック信号を受信するための入力および出力をもつ
Ｍ除算回路と；第１の入力，第２の入力，および出力を
もつ位相周波数検出器回路であり、ここにおいて、第１
の入力はＭ除算回路の出力につながる位相周波数検出器
回路と；電圧入力，プログラム可能なオフセット入力，
および出力をもつ電圧制御発振器で、ここにおいて、電
圧入力は、位相周波数検出器回路の出力に切換可能につ
ながれ、電圧制御発振器の出力は電圧入力とプログラム
可能なオフセット入力に応答する周波数をもつ電圧制御
発振器と；入力と出力をもつＮ除算回路であり、前記入
力は電圧制御発振器の出力につながれており、前記出力
は位相周波数検出器の第２の入力につながれているＮ除
算回路と；入力データの流れからクロック周波数を決定
する手段と；および電圧制御発振器のプログラム可能な
オフセット入力を調整するための手段であり、それによ
り、電圧制御発振器の電圧入力が電圧制御発振器の最適
な入力電圧と実質的に等しいとき、電圧制御発振器が、
フェーズロックループ回路の閉ループゲインで乗算した
決定クロック周波数と実質的に等しいものとなる調整手
段とを含む供給電圧につながれた自己同調クロック回復
のフェーズロックループ回路である。
【０００８】別の特徴は、供給電圧につながれた自己同
調クロック回復のフェーズロックループ回路であり、参
照クロック信号を受信する入力および出力をもつＭ除算
回路と；第１の入力，第２の入力，および出力をもつ位
相周波数検出回路であり、ここにおいて、第１の入力は
Ｍ除算回路の出力につながれる位相周波数検出器回路
と；電圧入力，プログラム可能なオフセット入力，およ
び出力をもつ電圧制御発振器であり、ここにおいて、電
圧入力は位相周波数検出器回路の出力に切換可能につな
がれており、電圧制御発振器の出力は電圧入力およびプ
ログラム可能なオフセット入力に応答する周波数をもつ
電圧制御発振器と；入力と出力をもつＮ除算回路であ
り、前記入力は電圧制御発振器の出力につながれてお
り、前記出力は位相周波数検出器の第２の入力につなが
れているＮ除算回路と；入力データの流れからクロック
周波数を決定する手段と；および電圧制御発振器のプロ
グラム可能なオフセット入力を調整するための手段であ
り、それにより、電圧制御発振器の電圧入力が電圧制御
発振器の最適な入力電圧と実質的に等しいとき、電圧制
御発振器が、フェーズロックループ回路の閉ループゲイ
ンで乗算した決定クロック周波数と実質的に等しいもの
となる調整手段とを含む供給電圧につながれた自己同調
クロック回復のフェーズロックループ回路である。
調クロック回復のフェーズロックループ回路であり、参
照クロック信号を受信する入力および出力をもつＭ除算
回路と；第１の入力，第２の入力，および出力をもつ位
相周波数検出回路であり、ここにおいて、第１の入力は
Ｍ除算回路の出力につながれる位相周波数検出器回路
と；電圧入力，プログラム可能なオフセット入力，およ
び出力をもつ電圧制御発振器であり、ここにおいて、電
圧入力は位相周波数検出器回路の出力に切換可能につな
がれており、電圧制御発振器の出力は電圧入力およびプ
ログラム可能なオフセット入力に応答する周波数をもつ
電圧制御発振器と；入力と出力をもつＮ除算回路であ
り、前記入力は電圧制御発振器の出力につながれてお
り、前記出力は位相周波数検出器の第２の入力につなが
れているＮ除算回路と；入力データの流れからクロック
周波数を決定する手段と；および電圧制御発振器のプロ
グラム可能なオフセット入力を調整するための手段であ
り、それにより、電圧制御発振器の電圧入力が電圧制御
発振器の最適な入力電圧と実質的に等しいとき、電圧制
御発振器が、フェーズロックループ回路の閉ループゲイ
ンで乗算した決定クロック周波数と実質的に等しいもの
となる調整手段とを含む供給電圧につながれた自己同調
クロック回復のフェーズロックループ回路である。
【０００９】別の特徴は、入力データの流れからクロッ
ク信号を回復するための同調フェーズロックループ回路
の方法である。フェーズロックループ回路は、電圧入
力，少なくとも一つの調整可能なパラメータ，そして電
圧入力に応答する周波数をもつ出力および前記少なくと
も一つの調整可能なパラメータをもつ電圧制御発振器を
含む。前記方法は、入力データの流れのクロック周波数
を決定するステップと；および電圧制御発振器の少なく
とも一つの調整可能なパラメータを調整するステップで
あり、それにより、電圧制御発振器の電圧入力が実質的
に最適な入力電圧状態にあるとき、電圧制御発振器の出
力の周波数が、フェーズロックループ回路の閉ループゲ
インで乗算した決定クロック周波数と実質的に等しくな
る調整ステップとを含む。
ク信号を回復するための同調フェーズロックループ回路
の方法である。フェーズロックループ回路は、電圧入
力，少なくとも一つの調整可能なパラメータ，そして電
圧入力に応答する周波数をもつ出力および前記少なくと
も一つの調整可能なパラメータをもつ電圧制御発振器を
含む。前記方法は、入力データの流れのクロック周波数
を決定するステップと；および電圧制御発振器の少なく
とも一つの調整可能なパラメータを調整するステップで
あり、それにより、電圧制御発振器の電圧入力が実質的
に最適な入力電圧状態にあるとき、電圧制御発振器の出
力の周波数が、フェーズロックループ回路の閉ループゲ
インで乗算した決定クロック周波数と実質的に等しくな
る調整ステップとを含む。
【００１０】別の特徴は、入力データの流れの周波数が
変化した後、入力データの流れからクロック信号を回復
するための再同調フェーズロックループ回路の方法であ
る。フェーズロックループ回路は、電圧入力，少なくと
も一つの調整可能なパラメータ，そして電圧入力に応答
する周波数をもつ出力と前記少なくとも一つの調整可能
なパラメータをもつ電圧制御発振器を含む。前記方法
は、入力データの流れの周波数変化を検出し、周波数が
変化した後、入力データの流れから新しい周波数を決定
するための入力データの流れをモニタするステップと；
および電圧制御発振器の少なくとも一つの調整可能なパ
ラメータを調整するステップであり、それにより、電圧
制御発振器の電圧入力が実質的に最適な入力電圧状態に
あるとき、電圧制御発振器の出力の周波数が、フェーズ
ロックループ回路の閉ループゲインで乗算した新しい決
定周波数と実質的に等しくなる調整ステップとを含む。
変化した後、入力データの流れからクロック信号を回復
するための再同調フェーズロックループ回路の方法であ
る。フェーズロックループ回路は、電圧入力，少なくと
も一つの調整可能なパラメータ，そして電圧入力に応答
する周波数をもつ出力と前記少なくとも一つの調整可能
なパラメータをもつ電圧制御発振器を含む。前記方法
は、入力データの流れの周波数変化を検出し、周波数が
変化した後、入力データの流れから新しい周波数を決定
するための入力データの流れをモニタするステップと；
および電圧制御発振器の少なくとも一つの調整可能なパ
ラメータを調整するステップであり、それにより、電圧
制御発振器の電圧入力が実質的に最適な入力電圧状態に
あるとき、電圧制御発振器の出力の周波数が、フェーズ
ロックループ回路の閉ループゲインで乗算した新しい決
定周波数と実質的に等しくなる調整ステップとを含む。
【００１１】さらなる別の特徴は、複数の電圧制御発振
器からの固定周波数クロック信号と公知の任意周波数の
システムクロック信号を発生させる方法である。前記方
法は、Ｓ除算回路をプログラムするステップであり、そ
れにより、周波数除数は予め選択された因子で乗算した
公知の任意周波数と略等しくなるプログラミングステッ
プと；Ｓ除算回路の入力へシステムクロック信号を供給
することで、予め選択された因子の逆数に実質的に比例
する周波数をもつ参照クロック信号を発生させるステッ
プと；一度に一つずつ複数の電圧制御発振器を参照クロ
ック信号で連続して較正するステップと；および複数の
電圧制御発振器であり、その時点で較正されていない選
択されたものから交互に固定周波数クロック信号を発生
させるステップとを含む。
器からの固定周波数クロック信号と公知の任意周波数の
システムクロック信号を発生させる方法である。前記方
法は、Ｓ除算回路をプログラムするステップであり、そ
れにより、周波数除数は予め選択された因子で乗算した
公知の任意周波数と略等しくなるプログラミングステッ
プと；Ｓ除算回路の入力へシステムクロック信号を供給
することで、予め選択された因子の逆数に実質的に比例
する周波数をもつ参照クロック信号を発生させるステッ
プと；一度に一つずつ複数の電圧制御発振器を参照クロ
ック信号で連続して較正するステップと；および複数の
電圧制御発振器であり、その時点で較正されていない選
択されたものから交互に固定周波数クロック信号を発生
させるステップとを含む。
【００１２】本発明の種々の点の追加の目的，特徴およ
び利点は、好適な実施例の以下の記載から明らかにな
り、その記載は添付の図面を参照してなされるものであ
る。
び利点は、好適な実施例の以下の記載から明らかにな
り、その記載は添付の図面を参照してなされるものであ
る。
【００１３】
【発明の実施の形態】以下の例において、入力音声デー
タ信号は、Ｓ／ＰＤＩＦ様式（ソニー／フィリップスデ
ィジタルインターフェイス）もしくは実質的に同等のＩ
ＥＣ−９５８民生用様式（タイプII）にコード化され、
音声データが（通常モード）で入力するとき、６４ビッ
ト毎の音声サンプリング周期で３２ＫＨｚ，４４．１Ｋ
Ｈｚ，４８ＫＨｚ，もしくは９６ＫＨｚでサンプルされ
るものとする。そのような信号からの音声データを適切
に抽出するために、例えばオーディオコンパクトディス
ク（ＣＤ），ディジタルディレクトブロードキャストサ
テライト（ＤＢＳ），ディジタルバーサタイルディスク
（ＤＶＤ），およびケーブル／モデムシステムで用いら
れるようなディジタル音声装置は、入力データのサンプ
ル周波数を素早く決定し、そのサンプル周波数でデータ
受信を調整しなければならない。
タ信号は、Ｓ／ＰＤＩＦ様式（ソニー／フィリップスデ
ィジタルインターフェイス）もしくは実質的に同等のＩ
ＥＣ−９５８民生用様式（タイプII）にコード化され、
音声データが（通常モード）で入力するとき、６４ビッ
ト毎の音声サンプリング周期で３２ＫＨｚ，４４．１Ｋ
Ｈｚ，４８ＫＨｚ，もしくは９６ＫＨｚでサンプルされ
るものとする。そのような信号からの音声データを適切
に抽出するために、例えばオーディオコンパクトディス
ク（ＣＤ），ディジタルディレクトブロードキャストサ
テライト（ＤＢＳ），ディジタルバーサタイルディスク
（ＤＶＤ），およびケーブル／モデムシステムで用いら
れるようなディジタル音声装置は、入力データのサンプ
ル周波数を素早く決定し、そのサンプル周波数でデータ
受信を調整しなければならない。
【００１４】図１は、前記ディジタル音声装置に有用な
自己同調クロック回復のフェーズロックループ（ＰＬ
Ｌ）回路１００を示す例示的なブロック図である。自己
同調ＰＬＬ回路１００は、ディジタル音声装置にある他
の電気回路構成要素から多数のクロックおよび制御信号
を受信する。システムクロック信号ＳＹＳ ＣＬＫが受
信され、それはクロック用水晶発振器から通常発生され
るものである。抽出されたクロック信号ＸＲ ＣＬＫ，
較正された固定クロック信号Ｆ ＣＬＫ，およびリロッ
ク信号ＲＥＬＯＣＫもまた受信され、それらは、ディジ
タル音声装置にある集積回路チップもしくは装置上の自
己同調クロック回復ＰＬＬ１００とともに含まれるのが
好ましい他の電気回路構成要素から発生される。自己同
調ＰＬＬ回路１００はまた、多数のレジスタおよび外部
メモリにつながれ、それらは特にディジタル音声装置用
に一般的にプログラムされているものである。例えば、
データライン１１０につながれている一つのレジスタ
（図示せず）は、Ｍ除算回路１０１の周波数除算器用に
通常動作モードのＭ値を記憶する。データライン１１１
につながれた別のレジスタ（図示せず）は、ＭＨｚ単位
でシステムクロック周波数を１２８倍した端数のない積
の値に等しい数を記憶する。データライン１１４につな
がれた外部メモリ（図示せず）に含まれる索引テーブル
（ＬＵＴ）は、Ｑ除算回路およびＮ除算回路１０６と１
０７用の同調データを記憶する。同じく、データライン
１１４につながれた外部メモリ（図示せず）に含まれる
レジスタは、Ｎ除算回路１０７の周波数除算器用に通常
動作モードのＮ値を記憶する。
自己同調クロック回復のフェーズロックループ（ＰＬ
Ｌ）回路１００を示す例示的なブロック図である。自己
同調ＰＬＬ回路１００は、ディジタル音声装置にある他
の電気回路構成要素から多数のクロックおよび制御信号
を受信する。システムクロック信号ＳＹＳ ＣＬＫが受
信され、それはクロック用水晶発振器から通常発生され
るものである。抽出されたクロック信号ＸＲ ＣＬＫ，
較正された固定クロック信号Ｆ ＣＬＫ，およびリロッ
ク信号ＲＥＬＯＣＫもまた受信され、それらは、ディジ
タル音声装置にある集積回路チップもしくは装置上の自
己同調クロック回復ＰＬＬ１００とともに含まれるのが
好ましい他の電気回路構成要素から発生される。自己同
調ＰＬＬ回路１００はまた、多数のレジスタおよび外部
メモリにつながれ、それらは特にディジタル音声装置用
に一般的にプログラムされているものである。例えば、
データライン１１０につながれている一つのレジスタ
（図示せず）は、Ｍ除算回路１０１の周波数除算器用に
通常動作モードのＭ値を記憶する。データライン１１１
につながれた別のレジスタ（図示せず）は、ＭＨｚ単位
でシステムクロック周波数を１２８倍した端数のない積
の値に等しい数を記憶する。データライン１１４につな
がれた外部メモリ（図示せず）に含まれる索引テーブル
（ＬＵＴ）は、Ｑ除算回路およびＮ除算回路１０６と１
０７用の同調データを記憶する。同じく、データライン
１１４につながれた外部メモリ（図示せず）に含まれる
レジスタは、Ｎ除算回路１０７の周波数除算器用に通常
動作モードのＮ値を記憶する。
【００１５】通常モードの動作において、自己同調フェ
ーズロックループ回路１００は、従来のように、出力ク
ロック周波数Ｆ０をもつ出力クロック信号ＣＬＫ（Ｆ
０）を発生させるように動作し、前記信号は、入力クロ
ック周波数ＦＤをもつ入力クロック信号ＣＬＫ（ＦＤ）
と完全に同期するものであるので、出力クロック周波数
Ｆ０は、入力クロック周波数ＦＤに比（Ｎ／Ｍ）を掛け
たものと略等しいものとなり、前記比は、自己同調フェ
ーズロックループ回路１００の閉ループゲインである。
そのような通常モードの動作において、抽出されたクロ
ック信号ＸＲ ＣＬＫは、ＰＬＬ同調論理１２０によ
り、入力クロック信号ＣＬＫ（ＦＤ）としてＭ除算回路
１０１の入力に供給される。この例において、Ｍ値は値
「１」に等しいので、Ｍ除算１０１から出るクロック信
号ＣＬＫ（ＦＭ）の周波数は、入力クロック信号ＣＬＫ
（ＦＤ）の周波数と等しいものである。一方、Ｎ値はデ
ィジタル音声装置にある音声ＤＡＣをクロックするため
に必要なサンプリング周波数と等しいものである。典型
的なＮ値は「４」および「６」であるので、出力クロッ
ク信号ＣＬＫ（Ｆ０）の周波数（Ｆ０）もしくはサンプ
リング周波数は、入力クロック信号ＣＬＫ（ＦＤ）の周
波数（ＦＤ）もしくはサンプリング周波数の４倍もしく
は６倍となる。出力クロック信号ＣＬＫ（Ｆ０）は、音
声ＤＡＣをクロックするために使用され、入力ＳＰＤＩ
Ｆ音声信号からのデータを抽出するために使用される別
のクロック信号は、好ましくは出力クロック信号ＣＬＫ
（Ｆ０）から発生されるので、入力クロック信号ＣＬＫ
（ＦＤ）の周波数（ＦＤ）の２倍の周波数と（二相マー
クがコード化されたデータを抽出するために）入力クロ
ック信号ＣＬＫ（ＦＤ）の周波数に約９０度遅れた位相
をもつ。
ーズロックループ回路１００は、従来のように、出力ク
ロック周波数Ｆ０をもつ出力クロック信号ＣＬＫ（Ｆ
０）を発生させるように動作し、前記信号は、入力クロ
ック周波数ＦＤをもつ入力クロック信号ＣＬＫ（ＦＤ）
と完全に同期するものであるので、出力クロック周波数
Ｆ０は、入力クロック周波数ＦＤに比（Ｎ／Ｍ）を掛け
たものと略等しいものとなり、前記比は、自己同調フェ
ーズロックループ回路１００の閉ループゲインである。
そのような通常モードの動作において、抽出されたクロ
ック信号ＸＲ ＣＬＫは、ＰＬＬ同調論理１２０によ
り、入力クロック信号ＣＬＫ（ＦＤ）としてＭ除算回路
１０１の入力に供給される。この例において、Ｍ値は値
「１」に等しいので、Ｍ除算１０１から出るクロック信
号ＣＬＫ（ＦＭ）の周波数は、入力クロック信号ＣＬＫ
（ＦＤ）の周波数と等しいものである。一方、Ｎ値はデ
ィジタル音声装置にある音声ＤＡＣをクロックするため
に必要なサンプリング周波数と等しいものである。典型
的なＮ値は「４」および「６」であるので、出力クロッ
ク信号ＣＬＫ（Ｆ０）の周波数（Ｆ０）もしくはサンプ
リング周波数は、入力クロック信号ＣＬＫ（ＦＤ）の周
波数（ＦＤ）もしくはサンプリング周波数の４倍もしく
は６倍となる。出力クロック信号ＣＬＫ（Ｆ０）は、音
声ＤＡＣをクロックするために使用され、入力ＳＰＤＩ
Ｆ音声信号からのデータを抽出するために使用される別
のクロック信号は、好ましくは出力クロック信号ＣＬＫ
（Ｆ０）から発生されるので、入力クロック信号ＣＬＫ
（ＦＤ）の周波数（ＦＤ）の２倍の周波数と（二相マー
クがコード化されたデータを抽出するために）入力クロ
ック信号ＣＬＫ（ＦＤ）の周波数に約９０度遅れた位相
をもつ。
【００１６】図２ａ〜２ｃにそれぞれ示されているよう
に、プログラム可能な周波数除算器１０１，１０６，お
よび１０７は、従来通りレジスタおよびカウンタを含む
ように構成されている。レジスタは、レジスタにつなが
れているレジスタのイネーブルラインを作動させなが
ら、対応するデータラインに値を供給することでレジス
タ内にプログラムされた値を記憶する。カウンタは入力
クロック信号を受信し、入力クロック信号の立ち上がり
エッジを計数する。その総計がレジスタ内に記憶された
プログラムされた値に達するとき、カウンタはその出力
クロック信号の立ち上がりエッジを発生させ、それによ
り、周波数除算器の機能を実行する。カウンタの総計
は、一般的にいつでも読み出し可能なものである。カウ
ンタの総計はまた、カウンタにつながれたラインをカウ
ンタがリセットできることでいつでもリセット可能なも
のである。例えば、プログラム可能なＮ除算１０７は、
Ｎレジスタ１０７１およびＮカウンタ１０７２を含む。
値「Ｎ」（例えば、Ｎ値）は、Ｎレジスタイネーブルラ
インＮ ＷＲを作動させながら、データライン１１４に
値「Ｎ」を供給することで、Ｎレジスタ１０７１に記憶
される。クロック信号ＣＬＫ（Ｆ０）は、Ｎカウンタ１
０７２のクロック入力に供給され、前記カウンタは、値
「Ｎ」が立ち上がりエッジのパルスがクロック信号ＣＬ
Ｋ（ＦＮ）で発生されるまで、クロック信号ＣＬＫ（Ｆ
０）の立ち上がりエッジを計数するので、クロック信号
ＣＬＫ（ＦＮ）の周波数ＦＮは、値「Ｎ」で除算した周
波数（Ｆ０）に略等しいものである。Ｎカウンタ１０７
２の総計は、データライン１１５でいつでも読み出せ、
ＮカウンタリセットラインＲＳＴＮを作動させることで
リセットされる。プログラム可能なＱ除算１０６および
プログラム可能なＭ除算１０１は、同様な実行構成要
素，およびイネーブルおよびリセットラインをもつ。
に、プログラム可能な周波数除算器１０１，１０６，お
よび１０７は、従来通りレジスタおよびカウンタを含む
ように構成されている。レジスタは、レジスタにつなが
れているレジスタのイネーブルラインを作動させなが
ら、対応するデータラインに値を供給することでレジス
タ内にプログラムされた値を記憶する。カウンタは入力
クロック信号を受信し、入力クロック信号の立ち上がり
エッジを計数する。その総計がレジスタ内に記憶された
プログラムされた値に達するとき、カウンタはその出力
クロック信号の立ち上がりエッジを発生させ、それによ
り、周波数除算器の機能を実行する。カウンタの総計
は、一般的にいつでも読み出し可能なものである。カウ
ンタの総計はまた、カウンタにつながれたラインをカウ
ンタがリセットできることでいつでもリセット可能なも
のである。例えば、プログラム可能なＮ除算１０７は、
Ｎレジスタ１０７１およびＮカウンタ１０７２を含む。
値「Ｎ」（例えば、Ｎ値）は、Ｎレジスタイネーブルラ
インＮ ＷＲを作動させながら、データライン１１４に
値「Ｎ」を供給することで、Ｎレジスタ１０７１に記憶
される。クロック信号ＣＬＫ（Ｆ０）は、Ｎカウンタ１
０７２のクロック入力に供給され、前記カウンタは、値
「Ｎ」が立ち上がりエッジのパルスがクロック信号ＣＬ
Ｋ（ＦＮ）で発生されるまで、クロック信号ＣＬＫ（Ｆ
０）の立ち上がりエッジを計数するので、クロック信号
ＣＬＫ（ＦＮ）の周波数ＦＮは、値「Ｎ」で除算した周
波数（Ｆ０）に略等しいものである。Ｎカウンタ１０７
２の総計は、データライン１１５でいつでも読み出せ、
ＮカウンタリセットラインＲＳＴＮを作動させることで
リセットされる。プログラム可能なＱ除算１０６および
プログラム可能なＭ除算１０１は、同様な実行構成要
素，およびイネーブルおよびリセットラインをもつ。
【００１７】位相周波数検出器１０２は、従来通り、プ
ログラム可能なＭ除算１０１により発生されるクロック
信号ＣＬＫ（ＦＭ）を受信する第１の入力，プログラム
可能なＮ除算１０７により発生されるクロック信号ＣＬ
Ｋ（ＦＮ）を受信する第２の入力，および２つの受信し
たクロック信号の位相および周波数の差を示す出力をも
つように構成され動作する。位相周波数検出器１０２の
出力はトライステートであるので、制御信号ＰＦＤ Ｅ
Ｎが働かないもしくは作動しないとき、出力はフローテ
ィング状態になる。出力をフローティング状態にするこ
とで、位相周波数検出器１０２は、ノード１２２から引
き離して効果的に動作しない状態にさせ、それにより、
自己同調クロック回復のフェーズロックループ回路１０
０の前経路を切断する。低域もしくはループフィルタ１
０４は、従来通り、自己同調フェーズロックループ回路
１００に安定性をもたらすように構成され動作される。
ログラム可能なＭ除算１０１により発生されるクロック
信号ＣＬＫ（ＦＭ）を受信する第１の入力，プログラム
可能なＮ除算１０７により発生されるクロック信号ＣＬ
Ｋ（ＦＮ）を受信する第２の入力，および２つの受信し
たクロック信号の位相および周波数の差を示す出力をも
つように構成され動作する。位相周波数検出器１０２の
出力はトライステートであるので、制御信号ＰＦＤ Ｅ
Ｎが働かないもしくは作動しないとき、出力はフローテ
ィング状態になる。出力をフローティング状態にするこ
とで、位相周波数検出器１０２は、ノード１２２から引
き離して効果的に動作しない状態にさせ、それにより、
自己同調クロック回復のフェーズロックループ回路１０
０の前経路を切断する。低域もしくはループフィルタ１
０４は、従来通り、自己同調フェーズロックループ回路
１００に安定性をもたらすように構成され動作される。
【００１８】プログラム可能な電圧制御発振器（ＶＣ
Ｏ）１０５は、低域フィルタ１０４の出力につながれた
入力と臨時のクロック信号ＣＬＫ（ＦＩ）を供給する出
力をもつ。図３に示されているように、プログラム可能
なＶＣＯ１０５は、Ｆレジスタ１０５１，電圧・電流変
換器（Ｖ−Ｉ）１０５２，および電流制御発振器（ＣＣ
Ｏ）１０５３を含み、クロック信号ＣＬＫ（ＦＩ）の周
波数（ＦＩ）がプログラム可能なＶＣＯ１０５への入力
電圧ＶＩＮで変わるように互いにつなげられる。周波数
のオフセットパラメータ（ＦＣ）は、オフセットパラメ
ータ（ＦＣ）をデータライン１２１に供給しながら、Ｆ
レジスタイネーブルラインＦＲＥを作動させることでＦ
レジスタ１０５１内に記憶される。
Ｏ）１０５は、低域フィルタ１０４の出力につながれた
入力と臨時のクロック信号ＣＬＫ（ＦＩ）を供給する出
力をもつ。図３に示されているように、プログラム可能
なＶＣＯ１０５は、Ｆレジスタ１０５１，電圧・電流変
換器（Ｖ−Ｉ）１０５２，および電流制御発振器（ＣＣ
Ｏ）１０５３を含み、クロック信号ＣＬＫ（ＦＩ）の周
波数（ＦＩ）がプログラム可能なＶＣＯ１０５への入力
電圧ＶＩＮで変わるように互いにつなげられる。周波数
のオフセットパラメータ（ＦＣ）は、オフセットパラメ
ータ（ＦＣ）をデータライン１２１に供給しながら、Ｆ
レジスタイネーブルラインＦＲＥを作動させることでＦ
レジスタ１０５１内に記憶される。
【００１９】プログラム可能なＶＣＯ１０５は、Ｑ除算
回路１０６に接続され、自己同調クロック回復フェーズ
ロックループ回路１００の出力に、以下の式で近似され
る周波数（Ｆ０）をもつクロック信号ＣＬＫ（Ｆ０）を
供給する。 Ｆ０＝（ＦＣ＋Ｋ×ＶＩＮ）×（１／Ｑ） （１） ここにおいて、ＦＣ＝Ｆレジスタ１０５１に記憶された
プログラム可能なオフセットパラメータ Ｋ＝ＶＣＯ１０５のゲイン ＶＩＮ＝ＶＣＯ１０５への入力電圧 Ｑ＝Ｑ除算回路１０６のＱレジスタ１０６１に記憶され
た「Ｑ」値 便宜上、Ｑ除算回路１０６はまた、２つの構成要素を囲
む点線の枠で示されているように、プログラム可能なＶ
ＣＯ１０５の一部とみなされるものである。
回路１０６に接続され、自己同調クロック回復フェーズ
ロックループ回路１００の出力に、以下の式で近似され
る周波数（Ｆ０）をもつクロック信号ＣＬＫ（Ｆ０）を
供給する。 Ｆ０＝（ＦＣ＋Ｋ×ＶＩＮ）×（１／Ｑ） （１） ここにおいて、ＦＣ＝Ｆレジスタ１０５１に記憶された
プログラム可能なオフセットパラメータ Ｋ＝ＶＣＯ１０５のゲイン ＶＩＮ＝ＶＣＯ１０５への入力電圧 Ｑ＝Ｑ除算回路１０６のＱレジスタ１０６１に記憶され
た「Ｑ」値 便宜上、Ｑ除算回路１０６はまた、２つの構成要素を囲
む点線の枠で示されているように、プログラム可能なＶ
ＣＯ１０５の一部とみなされるものである。
【００２０】同調モードの動作中、リロックモード状態
にあるリロック信号により開始されて、チャージポンプ
１０３は、ノード１２２の電圧を適切に増減する電圧調
整回路として作用する。自己同調フェーズロックループ
回路１００を最適に実行するために、プログラム可能な
電圧制御発振器１０５の入力電圧ＶＩＮは、通常モード
の動作中、出力周波数Ｆ０が適切な値に安定するとき、
入力電圧範囲の中間にあることが望ましい。これによ
り、プログラム可能な電圧制御発振器１０５、およびそ
の結果として、自己同調フェーズロックループ回路１０
０が、最も線形な領域の近くで動作できるので、高度な
制御特性を供与でき、また、各方向での最大範囲が周波
数変動を入力クロック信号ＣＬＫ（ＦＤ）に素早く調整
することも可能になる。入力電圧範囲は通常、０ボルト
から、電源によりプログラム可能な電圧制御発振器１０
５へ供給される供給電圧ＶＣＣまでの範囲であるので、
最適な入力電圧は、一般的に、ＶＣＣ／２と等しいもの
である。出力周波数Ｆ０が、通常モードの動作中、適切
な値に安定するとき、入力電圧範囲の中間にある入力電
圧ＶＩＮに加え、プログラム可能な電圧制御発振器１０
５およびＱ除算回路１０６を組み合わせた出力周波数範
囲は、出力周波数Ｆ０を中心とした値になることが望ま
しい。ＰＬＬ同調回路１２０は、ノード１２２の電圧、
Ｆレジスタ１０５１に記憶されるプログラム可能なオフ
セットパラメータＦＣ，および同調モードの動作中、Ｑ
除算１０６のＱレジスタ１０６１に記憶されるＱ値を適
切に調整することで、そのような機能を実行する。
にあるリロック信号により開始されて、チャージポンプ
１０３は、ノード１２２の電圧を適切に増減する電圧調
整回路として作用する。自己同調フェーズロックループ
回路１００を最適に実行するために、プログラム可能な
電圧制御発振器１０５の入力電圧ＶＩＮは、通常モード
の動作中、出力周波数Ｆ０が適切な値に安定するとき、
入力電圧範囲の中間にあることが望ましい。これによ
り、プログラム可能な電圧制御発振器１０５、およびそ
の結果として、自己同調フェーズロックループ回路１０
０が、最も線形な領域の近くで動作できるので、高度な
制御特性を供与でき、また、各方向での最大範囲が周波
数変動を入力クロック信号ＣＬＫ（ＦＤ）に素早く調整
することも可能になる。入力電圧範囲は通常、０ボルト
から、電源によりプログラム可能な電圧制御発振器１０
５へ供給される供給電圧ＶＣＣまでの範囲であるので、
最適な入力電圧は、一般的に、ＶＣＣ／２と等しいもの
である。出力周波数Ｆ０が、通常モードの動作中、適切
な値に安定するとき、入力電圧範囲の中間にある入力電
圧ＶＩＮに加え、プログラム可能な電圧制御発振器１０
５およびＱ除算回路１０６を組み合わせた出力周波数範
囲は、出力周波数Ｆ０を中心とした値になることが望ま
しい。ＰＬＬ同調回路１２０は、ノード１２２の電圧、
Ｆレジスタ１０５１に記憶されるプログラム可能なオフ
セットパラメータＦＣ，および同調モードの動作中、Ｑ
除算１０６のＱレジスタ１０６１に記憶されるＱ値を適
切に調整することで、そのような機能を実行する。
【００２１】図４は、ＰＬＬ同調論理１２０と、ＰＬＬ
同調論理１２０にクロックおよび制御信号を供給するフ
ェーズロックループ関連の電気回路構成要素を含む例示
的なブロック図を示している。周波数検出器４０３，ク
ロック抽出器４０４，および位相周波数検出イネーブル
４０６のようなここに示されている電気回路構成要素の
一部は、従来通りに構成され動作する。したがって、そ
のような電気回路構成要素を実行する例は示している
が、それらを詳細には記載しない。一方で、ディジタル
制御発振器（ＤＣＯ）４１１〜４１４，ＤＣＯ較正器４
０７，クロック信号発生器４０１，および周波数変化検
出器４０８のような他の電気回路構成要素は、動作が独
特なものであるので、それ故に、示されている例をある
程度詳細に記載する。
同調論理１２０にクロックおよび制御信号を供給するフ
ェーズロックループ関連の電気回路構成要素を含む例示
的なブロック図を示している。周波数検出器４０３，ク
ロック抽出器４０４，および位相周波数検出イネーブル
４０６のようなここに示されている電気回路構成要素の
一部は、従来通りに構成され動作する。したがって、そ
のような電気回路構成要素を実行する例は示している
が、それらを詳細には記載しない。一方で、ディジタル
制御発振器（ＤＣＯ）４１１〜４１４，ＤＣＯ較正器４
０７，クロック信号発生器４０１，および周波数変化検
出器４０８のような他の電気回路構成要素は、動作が独
特なものであるので、それ故に、示されている例をある
程度詳細に記載する。
【００２２】予備的事項として、ここに使用されるディ
ジタル制御発振器（ＤＣＯ）には、電圧・電流回路（例
えば、１０５２）が含まれず、固定バイアス電流が電流
制御発振器（例えば、１０５３）の入力に供給されるの
で、Ｆレジスタ（例えば、１０５１）にオフセットバイ
アスがないとき、標的期間を有するクロック信号が生じ
る点を除けば、電圧制御発振器１０５と同様な方法で構
成されることを理解されたい。ＤＣＯにより発生される
クロック信号の周波数および周期は、ＤＣＯのＦレジス
タに記憶されるオフセットバイアスを調整することで変
化する。
ジタル制御発振器（ＤＣＯ）には、電圧・電流回路（例
えば、１０５２）が含まれず、固定バイアス電流が電流
制御発振器（例えば、１０５３）の入力に供給されるの
で、Ｆレジスタ（例えば、１０５１）にオフセットバイ
アスがないとき、標的期間を有するクロック信号が生じ
る点を除けば、電圧制御発振器１０５と同様な方法で構
成されることを理解されたい。ＤＣＯにより発生される
クロック信号の周波数および周期は、ＤＣＯのＦレジス
タに記憶されるオフセットバイアスを調整することで変
化する。
【００２３】４つのプログラム可能なＤＣＯ４１１〜４
１４は、８．１３３ナノ秒の標的期間をもつクロック信
号をそれぞれ供給するように配置される。ローテーティ
ングベースで、ＤＣＯクロック信号のうちの３つは、図
４の電気回路構成要素により使用され、４つ目は較正さ
れるものである。このように、４つのプログラム可能な
ＤＣＯ４１１〜４１４を用いることで、４つのプログラ
ム可能なＤＣＯ４１１〜４１４はそれぞれ周期的に較正
可能になるので、それらの出力クロック信号は、動作中
の温度変化もしくは製造中のプロセス変動にかかわら
ず、８．１３３ナノ秒の標的期間に可能な限り近い状態
を維持する。
１４は、８．１３３ナノ秒の標的期間をもつクロック信
号をそれぞれ供給するように配置される。ローテーティ
ングベースで、ＤＣＯクロック信号のうちの３つは、図
４の電気回路構成要素により使用され、４つ目は較正さ
れるものである。このように、４つのプログラム可能な
ＤＣＯ４１１〜４１４を用いることで、４つのプログラ
ム可能なＤＣＯ４１１〜４１４はそれぞれ周期的に較正
可能になるので、それらの出力クロック信号は、動作中
の温度変化もしくは製造中のプロセス変動にかかわら
ず、８．１３３ナノ秒の標的期間に可能な限り近い状態
を維持する。
【００２４】図５に示されているように、クロック信号
発生器４０１は、プログラム可能なＳ除算回路（÷Ｓ）
５０５および４つのマルチプレクサ回路５０１〜５０４
を含む。プログラム可能なＳ除算回路５０５の機能は、
システムクロック信号ＳＹＳ ＣＬＫの周波数に依存しな
い（１／１２８）ＭＨｚの周波数をもつ参照クロック信
号ＲＥＦ ＣＬＫを発生させることである。この機能の
有用な点は、自己同調フェーズロックループ回路１００
が標準的な集積回路チップで実行され、前期チップが同
様に、異なるシステムクロック周波数で動作する種々の
ディジタル音声装置で使用されることである。そのよう
な機能を達成するには、Ｓ除算回路５０５のＳレジスタ
５０５１は、ＭＨｚ単位でシステムクロック周波数を１
２８倍した端数のない積の値と等しい値を記憶するよう
にプログラムされる。Ｓ除算回路５０５のＳカウンタ５
０５２は、システムクロック信号ＳＹＳ ＣＬＫでＳ除
算回路機能を実行し、周波数（１／１２８）ＭＨｚをも
つ参照クロック信号ＲＥＦ ＣＬＫが生じる。Ｓ除算回
路５０５のプログラミングは、Ｍ除算１０１，Ｑ除算１
０６，およびＮ除算１０７を参照して記載されたものと
同様な方法で達成される。
発生器４０１は、プログラム可能なＳ除算回路（÷Ｓ）
５０５および４つのマルチプレクサ回路５０１〜５０４
を含む。プログラム可能なＳ除算回路５０５の機能は、
システムクロック信号ＳＹＳ ＣＬＫの周波数に依存しな
い（１／１２８）ＭＨｚの周波数をもつ参照クロック信
号ＲＥＦ ＣＬＫを発生させることである。この機能の
有用な点は、自己同調フェーズロックループ回路１００
が標準的な集積回路チップで実行され、前期チップが同
様に、異なるシステムクロック周波数で動作する種々の
ディジタル音声装置で使用されることである。そのよう
な機能を達成するには、Ｓ除算回路５０５のＳレジスタ
５０５１は、ＭＨｚ単位でシステムクロック周波数を１
２８倍した端数のない積の値と等しい値を記憶するよう
にプログラムされる。Ｓ除算回路５０５のＳカウンタ５
０５２は、システムクロック信号ＳＹＳ ＣＬＫでＳ除
算回路機能を実行し、周波数（１／１２８）ＭＨｚをも
つ参照クロック信号ＲＥＦ ＣＬＫが生じる。Ｓ除算回
路５０５のプログラミングは、Ｍ除算１０１，Ｑ除算１
０６，およびＮ除算１０７を参照して記載されたものと
同様な方法で達成される。
【００２５】４つのマルチプレクサ回路５０１〜５０４
の各々は、４つのプログラム可能なＤＣＯ４１１〜４１
４からの４つのＤＣＯクロック信号を全て受信し、各選
択入力に供給される２ビットのＣＯＵＮＴ値に応じて、
各出力にＤＣＯクロック信号の選択されたものを通過さ
せることが好ましい。例えば、２ビットのＣＯＵＮＴ値
が００の場合、マルチプレクサ回路５０１は、出力クロ
ック信号Ｆ ＣＬＫとしてＤＣＯ４１１からのクロック
信号を通過させ、マルチプレクサ回路５０２は、出力ク
ロック信号Ｗ０ ＣＬＫとしてＤＣＯ４１２からのクロ
ック信号を通過させ、マルチプレクサ５０３は、出力ク
ロック信号Ｗ１ ＣＬＫとしてＤＣＯ４１３からのクロ
ック信号を通過させ、そしてマルチプレクサ回路５０４
は、出力クロック信号Ｃ ＣＬＫとしてＤＣＯ４１４か
らのクロック信号を通過させる。その一方で、２ビット
のＣＯＵＮＴ値が０１の場合、マルチプレクサ回路５０
１は、出力クロック信号Ｆ ＣＬＫとしてＤＣＯ４１２
からのクロック信号を通過させ、マルチプレクサ回路５
０２は、出力クロック信号Ｗ０ ＣＬＫとしてＤＣＯ４
１３からのクロック信号を通過させ、マルチプレクサ５
０３は、出力クロック信号Ｗ１ ＣＬＫとしてＤＣＯ４
１４からのクロック信号を通過させ、そしてマルチプレ
クサ回路５０４は、出力クロック信号Ｃ ＣＬＫとして
ＤＣＯ４１１からのクロック信号を通過させる。同様の
方法で、２ビットのＣＯＵＮＴ値１０および１１のマル
チプレクサ回路５０１〜５０４を通過するクロック信号
もまた、図５を検閲することで容易に決定される。図５
にあるＤＣＯ４１１〜４１４およびマルチプレクサ回路
５０１〜５０４との間の連結を示したシーケンス以外に
も、他のシーケンスもまた、ＤＣＯ４１１〜４１４およ
びマルチプレクサ回路５０１〜５０４との間の連結を適
切に変えることで、容易に把握される。
の各々は、４つのプログラム可能なＤＣＯ４１１〜４１
４からの４つのＤＣＯクロック信号を全て受信し、各選
択入力に供給される２ビットのＣＯＵＮＴ値に応じて、
各出力にＤＣＯクロック信号の選択されたものを通過さ
せることが好ましい。例えば、２ビットのＣＯＵＮＴ値
が００の場合、マルチプレクサ回路５０１は、出力クロ
ック信号Ｆ ＣＬＫとしてＤＣＯ４１１からのクロック
信号を通過させ、マルチプレクサ回路５０２は、出力ク
ロック信号Ｗ０ ＣＬＫとしてＤＣＯ４１２からのクロ
ック信号を通過させ、マルチプレクサ５０３は、出力ク
ロック信号Ｗ１ ＣＬＫとしてＤＣＯ４１３からのクロ
ック信号を通過させ、そしてマルチプレクサ回路５０４
は、出力クロック信号Ｃ ＣＬＫとしてＤＣＯ４１４か
らのクロック信号を通過させる。その一方で、２ビット
のＣＯＵＮＴ値が０１の場合、マルチプレクサ回路５０
１は、出力クロック信号Ｆ ＣＬＫとしてＤＣＯ４１２
からのクロック信号を通過させ、マルチプレクサ回路５
０２は、出力クロック信号Ｗ０ ＣＬＫとしてＤＣＯ４
１３からのクロック信号を通過させ、マルチプレクサ５
０３は、出力クロック信号Ｗ１ ＣＬＫとしてＤＣＯ４
１４からのクロック信号を通過させ、そしてマルチプレ
クサ回路５０４は、出力クロック信号Ｃ ＣＬＫとして
ＤＣＯ４１１からのクロック信号を通過させる。同様の
方法で、２ビットのＣＯＵＮＴ値１０および１１のマル
チプレクサ回路５０１〜５０４を通過するクロック信号
もまた、図５を検閲することで容易に決定される。図５
にあるＤＣＯ４１１〜４１４およびマルチプレクサ回路
５０１〜５０４との間の連結を示したシーケンス以外に
も、他のシーケンスもまた、ＤＣＯ４１１〜４１４およ
びマルチプレクサ回路５０１〜５０４との間の連結を適
切に変えることで、容易に把握される。
【００２６】周波数検出器４０３は、クロック信号Ｆ
ＣＬＫで作動する状態機器として実行されるのが好まし
く、図１１を参照して記載される工程に従って、入力Ｓ
ＰＤＩＦ音声データ信号の周波数（ＦＤ）を検出する。
図１１を参照すると、第１のステップ１１０１におい
て、周波数検出器４０３は、最大カウントレジスタの内
容を効果的にクリアし、クロック信号Ｆ ＣＬＫの立ち
上がりエッジを計数するＦ ＣＬＫの総計をクリアし、
そしてクロック信号ＸＲ ＣＬＫの立ち上がりエッジを
計数するＸＲ ＣＬＫカウンタの総計をクリアする。第
２のステップ１１０２において、周波数検出器４０３
は、Ｆ ＣＬＫカウンタに、入力音声データ信号ＳＰＤ
ＩＦに状態遷移が生じる度にリセットさせ、一時的なレ
ジスタでのリセット直前にＦ ＣＬＫカウンタの総計を
記憶する。同時に、ＸＲ ＣＬＫカウンタは、クロック
信号ＸＲ ＣＬＫの立ち上がりエッジを計数する。第３
のステップ１１０３において、一時的レジスタに記憶さ
れる総計が、最大カウントレジスタに記憶される総計値
よりも大きい場合、第４のステップ１１０４において、
一時的レジスタに記憶される総計は、最大カウントレジ
スタに記憶される総計値に置き換えられる。第４のステ
ップ１１０５において、ＸＲ ＣＬＫカウンタの総計が
６４である場合、第６のステップ１１０６が実行され、
そうでなければ、ステップ１１０２〜１１０５が繰り返
される。
ＣＬＫで作動する状態機器として実行されるのが好まし
く、図１１を参照して記載される工程に従って、入力Ｓ
ＰＤＩＦ音声データ信号の周波数（ＦＤ）を検出する。
図１１を参照すると、第１のステップ１１０１におい
て、周波数検出器４０３は、最大カウントレジスタの内
容を効果的にクリアし、クロック信号Ｆ ＣＬＫの立ち
上がりエッジを計数するＦ ＣＬＫの総計をクリアし、
そしてクロック信号ＸＲ ＣＬＫの立ち上がりエッジを
計数するＸＲ ＣＬＫカウンタの総計をクリアする。第
２のステップ１１０２において、周波数検出器４０３
は、Ｆ ＣＬＫカウンタに、入力音声データ信号ＳＰＤ
ＩＦに状態遷移が生じる度にリセットさせ、一時的なレ
ジスタでのリセット直前にＦ ＣＬＫカウンタの総計を
記憶する。同時に、ＸＲ ＣＬＫカウンタは、クロック
信号ＸＲ ＣＬＫの立ち上がりエッジを計数する。第３
のステップ１１０３において、一時的レジスタに記憶さ
れる総計が、最大カウントレジスタに記憶される総計値
よりも大きい場合、第４のステップ１１０４において、
一時的レジスタに記憶される総計は、最大カウントレジ
スタに記憶される総計値に置き換えられる。第４のステ
ップ１１０５において、ＸＲ ＣＬＫカウンタの総計が
６４である場合、第６のステップ１１０６が実行され、
そうでなければ、ステップ１１０２〜１１０５が繰り返
される。
【００２７】第６のステップ１１０６において、最大カ
ウントレジスタに記憶される総計は、４つのしきい値レ
ベルに対して比較することで、周波数に変換される。４
つのしきい値レベルが生じるのは、この例において、入
力音声データ信号が以下の５つの周波数のうち一つのみ
に対応しなければいけないからである。それらの周波数
とは、ＤＣ（その時点で伝送されるデータはなし），
２．０４８ＭＨｚ（通常モードで６４ビット毎の音声サ
ンプリング周期をもつ３２Ｋｈｚのサンプリング周波
数），２．８２２４ＭＨｚ（通常モードで６４ビット毎
の音声サンプリング周期をもつ４４．１Ｋｈｚのサンプ
リング周波数），３．０７２ＭＨｚ（通常モードで６４
ビット毎の音声サンプリング周期をもつ４８Ｋｈｚのサ
ンプリング周波数），もしくは６．１４４ＭＨｚ（通常
モードで６４ビット毎の音声サンプリング周期をもつ９
６Ｋｈｚのサンプリング周波数）である。総計は周波数
に変換されるが、それは、ＳＰＤＩＦ音声データ信号に
伝送される各記録のプリアンブルが、同期を目的とした
１．５サンプリング周波数周期（３／２ ＴＤ）を越え
る一定の値をもつ最初の部分を含むからである。この３
／２ＴＤ周期がＳＰＤＩＦ音声データ信号が同じレベル
で維持される時間の最も長い周期であることは公知であ
り、そして少なくとも一つのプリアンブルが抽出クロッ
ク信号ＸＲ ＣＬＫの６４個の立ち上がりエッジ内で生
じることから、抽出クロック信号ＸＲ ＣＬＫの６４個
の立ち上がりエッジ後の最大カウントレジスタに記憶さ
れる総計は、以下の式による入力音声データ信号の周波
数に関連するものである。 ＦＤ＝（６４×３／２）／（ＭＡＸ ＣＯＵＮＴ×８．１３３ｎＳ） （２） ここにおいて、６４の因子が生じるのは、各音声データ
サンプルが、通常モードで６４ビット毎の音声サンプリ
ング周期でとられるからである。
ウントレジスタに記憶される総計は、４つのしきい値レ
ベルに対して比較することで、周波数に変換される。４
つのしきい値レベルが生じるのは、この例において、入
力音声データ信号が以下の５つの周波数のうち一つのみ
に対応しなければいけないからである。それらの周波数
とは、ＤＣ（その時点で伝送されるデータはなし），
２．０４８ＭＨｚ（通常モードで６４ビット毎の音声サ
ンプリング周期をもつ３２Ｋｈｚのサンプリング周波
数），２．８２２４ＭＨｚ（通常モードで６４ビット毎
の音声サンプリング周期をもつ４４．１Ｋｈｚのサンプ
リング周波数），３．０７２ＭＨｚ（通常モードで６４
ビット毎の音声サンプリング周期をもつ４８Ｋｈｚのサ
ンプリング周波数），もしくは６．１４４ＭＨｚ（通常
モードで６４ビット毎の音声サンプリング周期をもつ９
６Ｋｈｚのサンプリング周波数）である。総計は周波数
に変換されるが、それは、ＳＰＤＩＦ音声データ信号に
伝送される各記録のプリアンブルが、同期を目的とした
１．５サンプリング周波数周期（３／２ ＴＤ）を越え
る一定の値をもつ最初の部分を含むからである。この３
／２ＴＤ周期がＳＰＤＩＦ音声データ信号が同じレベル
で維持される時間の最も長い周期であることは公知であ
り、そして少なくとも一つのプリアンブルが抽出クロッ
ク信号ＸＲ ＣＬＫの６４個の立ち上がりエッジ内で生
じることから、抽出クロック信号ＸＲ ＣＬＫの６４個
の立ち上がりエッジ後の最大カウントレジスタに記憶さ
れる総計は、以下の式による入力音声データ信号の周波
数に関連するものである。 ＦＤ＝（６４×３／２）／（ＭＡＸ ＣＯＵＮＴ×８．１３３ｎＳ） （２） ここにおいて、６４の因子が生じるのは、各音声データ
サンプルが、通常モードで６４ビット毎の音声サンプリ
ング周期でとられるからである。
【００２８】しかしながら、そのような計算をせずに、
最大カウントレジスタに記憶される総計（例えば、上式
にある用語ＭＡＸ ＣＯＵＮＴ）は、以下の方法で予め
計算された４つのしきい値と比較される。 （ａ）ＭＡＸ ＣＯＵＮＴが４５より小さければ、入力
ＳＰＤＩＦ音声データの流れの周波数ＦＤは、６．１４
４ＭＨｚ（通常モードで６４ビット毎の音声サンプリン
グ周期をもつ９６Ｋｈｚのサンプリング周波数）に決定
され、２ビットのＦＲＥＱが、例えば、１１にセットさ
れる。 （ｂ）ＭＡＸ ＣＯＵＮＴが４５以上で７８より小さけ
れば、入力ＳＰＤＩＦ音声データの流れの周波数ＦＤ
は、２．８２２４ＭＨｚ（通常モードで６４ビット毎の
音声サンプリング周期をもつ４４．１Ｋｈｚのサンプリ
ング周波数），もしくは３．０７２ＭＨｚ（通常モード
で６４ビット毎の音声サンプリング周期をもつ４８Ｋｈ
ｚのサンプリング周波数）のいずれかに決定され、２ビ
ットのＦＲＥＱは、例えば、１０にセットされる。 （ｃ）ＭＡＸ ＣＯＵＮＴが７８以上で９６より小さけ
れば、入力ＳＰＤＩＦ音声データの流れの周波数ＦＤ
は、２．０４８ＭＨｚ（通常モードで６４ビット毎の音
声サンプリング周期をもつ３２Ｋｈｚのサンプリング周
波数６４）に決定され、２ビットのＦＲＥＱは、例え
ば、０１にセットされる。 （ｄ）ＭＡＸ ＣＯＵＮＴが９６以上であれば、入力Ｓ
ＰＤＩＦ音声データの流れの周波数ＦＤは、ＤＣに決定
され、２ビットのＦＲＥＱは、例えば、００にセットさ
れる。この場合、周波数ＦＤがＤＣ（０Ｈｚ）に変わる
とき、ゼロ周波数信号が動作し、ディジタル音声装置の
他の電気回路構成要素にデータはその時点で入らないこ
とを示す。実質的に、周波数が２．０４８ＭＨｚ，２．
８２２４ＭＨｚ，３．０７２ＭＨｚ，もしくは６．１４
４ＭＨｚのいずれかである周波数ＦＤにより、データの
再入力後、ゼロ周波数信号は動作しない状態になり、デ
ィジタル音声装置の他の電気回路構成要素に、データが
その時点で入力したことを示し、そしてリロック信号は
動作状態になり（例えば、リロックモード状態に置か
れ）、ＰＬＬ同調論理１２０が、自己同調フェーズロッ
クループ回路１００を新しい周波数ＦＤに再度同調させ
る。
最大カウントレジスタに記憶される総計（例えば、上式
にある用語ＭＡＸ ＣＯＵＮＴ）は、以下の方法で予め
計算された４つのしきい値と比較される。 （ａ）ＭＡＸ ＣＯＵＮＴが４５より小さければ、入力
ＳＰＤＩＦ音声データの流れの周波数ＦＤは、６．１４
４ＭＨｚ（通常モードで６４ビット毎の音声サンプリン
グ周期をもつ９６Ｋｈｚのサンプリング周波数）に決定
され、２ビットのＦＲＥＱが、例えば、１１にセットさ
れる。 （ｂ）ＭＡＸ ＣＯＵＮＴが４５以上で７８より小さけ
れば、入力ＳＰＤＩＦ音声データの流れの周波数ＦＤ
は、２．８２２４ＭＨｚ（通常モードで６４ビット毎の
音声サンプリング周期をもつ４４．１Ｋｈｚのサンプリ
ング周波数），もしくは３．０７２ＭＨｚ（通常モード
で６４ビット毎の音声サンプリング周期をもつ４８Ｋｈ
ｚのサンプリング周波数）のいずれかに決定され、２ビ
ットのＦＲＥＱは、例えば、１０にセットされる。 （ｃ）ＭＡＸ ＣＯＵＮＴが７８以上で９６より小さけ
れば、入力ＳＰＤＩＦ音声データの流れの周波数ＦＤ
は、２．０４８ＭＨｚ（通常モードで６４ビット毎の音
声サンプリング周期をもつ３２Ｋｈｚのサンプリング周
波数６４）に決定され、２ビットのＦＲＥＱは、例え
ば、０１にセットされる。 （ｄ）ＭＡＸ ＣＯＵＮＴが９６以上であれば、入力Ｓ
ＰＤＩＦ音声データの流れの周波数ＦＤは、ＤＣに決定
され、２ビットのＦＲＥＱは、例えば、００にセットさ
れる。この場合、周波数ＦＤがＤＣ（０Ｈｚ）に変わる
とき、ゼロ周波数信号が動作し、ディジタル音声装置の
他の電気回路構成要素にデータはその時点で入らないこ
とを示す。実質的に、周波数が２．０４８ＭＨｚ，２．
８２２４ＭＨｚ，３．０７２ＭＨｚ，もしくは６．１４
４ＭＨｚのいずれかである周波数ＦＤにより、データの
再入力後、ゼロ周波数信号は動作しない状態になり、デ
ィジタル音声装置の他の電気回路構成要素に、データが
その時点で入力したことを示し、そしてリロック信号は
動作状態になり（例えば、リロックモード状態に置か
れ）、ＰＬＬ同調論理１２０が、自己同調フェーズロッ
クループ回路１００を新しい周波数ＦＤに再度同調させ
る。
【００２９】図６に示されているように、タイミング信
号発生器４０２は、クロック信号Ｗ０ ＣＬＫの立ち上
がりエッジを計数するためにクロック信号Ｗ０ ＣＬＫ
につながれたクロック入力，同調発生器４０５により発
生されるイネーブル信号Ｗ０ ＥＮにつながれたイネーブ
ル入力，およびＯＲゲート６０７の第１の入力につなが
る出力をもつカウンタ（Ｗ０ ＣＯＵＮＴＥＲ）６０１
を含む。カウンタ６０１の総計の上限をプログラミング
するためのレジスタ（Ｗ０ ＲＥＧＩＳＴＥＲ）６０
２，および周波数検出器４０３によりセットされた２ビ
ットのＦＲＥＱに応じて、レジスタ６０２に２進法形式
で記憶される予定の１０進法の値５，１０，もしくは１
５の一つを通過させるためのマルチプレクサ回路（Ｗ０
ＭＵＸ）６０３もまた含まれる。
号発生器４０２は、クロック信号Ｗ０ ＣＬＫの立ち上
がりエッジを計数するためにクロック信号Ｗ０ ＣＬＫ
につながれたクロック入力，同調発生器４０５により発
生されるイネーブル信号Ｗ０ ＥＮにつながれたイネーブ
ル入力，およびＯＲゲート６０７の第１の入力につなが
る出力をもつカウンタ（Ｗ０ ＣＯＵＮＴＥＲ）６０１
を含む。カウンタ６０１の総計の上限をプログラミング
するためのレジスタ（Ｗ０ ＲＥＧＩＳＴＥＲ）６０
２，および周波数検出器４０３によりセットされた２ビ
ットのＦＲＥＱに応じて、レジスタ６０２に２進法形式
で記憶される予定の１０進法の値５，１０，もしくは１
５の一つを通過させるためのマルチプレクサ回路（Ｗ０
ＭＵＸ）６０３もまた含まれる。
【００３０】クロック信号Ｗ１ ＣＬＫの立ち上がりエ
ッジを計数するためにクロック信号Ｗ１ ＣＬＫにつな
がれたクロック入力，同調発生器４０５により発生され
るイネーブル信号Ｗ１ ＥＮにつながれたイネーブル入
力，およびＯＲゲート６０７の第２の入力につながる出
力をもつカウンタ（Ｗ１ ＣＯＵＮＴＥＲ）６０４もま
た含まれる。カウンタ６０４の総計の上限をプログラミ
ングするためのレジスタ（Ｗ１ ＲＥＧＩＳＴＥＲ）６
０５，および周波数検出器４０３によりセットされた２
ビットのＦＲＥＱに応じて、レジスタ６０４に２進法形
式で記憶される予定の１０進法の値５，１０，もしくは
１５の一つを通過させるためのマルチプレクサ回路（Ｗ
１ ＭＵＸ）６０６もまた含まれる。
ッジを計数するためにクロック信号Ｗ１ ＣＬＫにつな
がれたクロック入力，同調発生器４０５により発生され
るイネーブル信号Ｗ１ ＥＮにつながれたイネーブル入
力，およびＯＲゲート６０７の第２の入力につながる出
力をもつカウンタ（Ｗ１ ＣＯＵＮＴＥＲ）６０４もま
た含まれる。カウンタ６０４の総計の上限をプログラミ
ングするためのレジスタ（Ｗ１ ＲＥＧＩＳＴＥＲ）６
０５，および周波数検出器４０３によりセットされた２
ビットのＦＲＥＱに応じて、レジスタ６０４に２進法形
式で記憶される予定の１０進法の値５，１０，もしくは
１５の一つを通過させるためのマルチプレクサ回路（Ｗ
１ ＭＵＸ）６０６もまた含まれる。
【００３１】ＯＲゲート６０７の出力は、４つのカウン
タの各々につなげられている。第１のカウンタ６０８
は、タイミング信号Ｓ ２を発生する従来の２進カウン
タであり、第２のカウンタ６０９は、タイミング信号Ｓ
３を発生する従来の３進カウンタであり、第３のカウ
ンタ６１０は、タイミング信号Ｓ ５を発生する従来の
５進カウンタであり、第４のカウンタ６１１は、タイミ
ング信号Ｓ ８を発生する従来の８進カウンタである。
カウンタ６０８〜６１１の各々は、クロック信号抽出器
４０４により発生される抽出クロック信号ＸＲ ＣＬＫ
によりリセットされる。
タの各々につなげられている。第１のカウンタ６０８
は、タイミング信号Ｓ ２を発生する従来の２進カウン
タであり、第２のカウンタ６０９は、タイミング信号Ｓ
３を発生する従来の３進カウンタであり、第３のカウ
ンタ６１０は、タイミング信号Ｓ ５を発生する従来の
５進カウンタであり、第４のカウンタ６１１は、タイミ
ング信号Ｓ ８を発生する従来の８進カウンタである。
カウンタ６０８〜６１１の各々は、クロック信号抽出器
４０４により発生される抽出クロック信号ＸＲ ＣＬＫ
によりリセットされる。
【００３２】２ビットのＦＲＥＱが、２．０４８ＭＨｚ
（通常モードで６４ビット毎のサンプリング周期をもつ
３２Ｋｈｚのサンプリング周波数）の周波数ＦＤを示す
０１にセットされるとき、マルチプレクサ回路６０３お
よび６０６は、レジスタ６０２および６０５に２進法形
式で記憶される予定の１０進法の値１５を通過させる。
その一方で、２ビットのＦＲＥＱが２．８２２４ＭＨｚ
（通常モードで６４ビット毎のサンプリング周期をもつ
４４．１Ｋｈｚのサンプリング周波数）もしくは３．０
７２ＭＨｚ（通常モードで６４ビット毎のサンプリング
周期をもつ４８Ｋｈｚのサンプリング周波数）のいずれ
かの周波数ＦＤを示す１０にセットされ、マルチプレク
サ回路６０３および６０６は、レジスタ６０２および６
０５に２進法形式で記憶される予定の１０進法の値１０
を通過させる。最後に、２ビットのＦＲＥＱが６．１４
４ＭＨｚ（通常モードで６４ビット毎のサンプリング周
期をもつ９６Ｋｈｚのサンプリング周波数）の周波数Ｆ
Ｄを示す１１でセットされるとき、マルチプレクサ回路
６０３および６０６は、レジスタ６０２および６０５に
２進法形式で記憶される予定の１０進法の値５を通過さ
せる。
（通常モードで６４ビット毎のサンプリング周期をもつ
３２Ｋｈｚのサンプリング周波数）の周波数ＦＤを示す
０１にセットされるとき、マルチプレクサ回路６０３お
よび６０６は、レジスタ６０２および６０５に２進法形
式で記憶される予定の１０進法の値１５を通過させる。
その一方で、２ビットのＦＲＥＱが２．８２２４ＭＨｚ
（通常モードで６４ビット毎のサンプリング周期をもつ
４４．１Ｋｈｚのサンプリング周波数）もしくは３．０
７２ＭＨｚ（通常モードで６４ビット毎のサンプリング
周期をもつ４８Ｋｈｚのサンプリング周波数）のいずれ
かの周波数ＦＤを示す１０にセットされ、マルチプレク
サ回路６０３および６０６は、レジスタ６０２および６
０５に２進法形式で記憶される予定の１０進法の値１０
を通過させる。最後に、２ビットのＦＲＥＱが６．１４
４ＭＨｚ（通常モードで６４ビット毎のサンプリング周
期をもつ９６Ｋｈｚのサンプリング周波数）の周波数Ｆ
Ｄを示す１１でセットされるとき、マルチプレクサ回路
６０３および６０６は、レジスタ６０２および６０５に
２進法形式で記憶される予定の１０進法の値５を通過さ
せる。
【００３３】カウンタ６０１および６０４は、イネーブ
ルラインＷ０ ＥＮおよびＷ１ ＥＮを交互に作動させ
ることで動作するので、カウンタの一つが使用されると
き、他のものは使用されない状態にある。その結果、カ
ウンタ６０１および６０４は、それぞれのレジスタ６０
２および６０５に記憶された総計の上限まで数えた後、
出力パルスを発生するので、１２２．０ｎｓ（１５＊
８．１３３ナノ秒）のパルス周期と８．２ＭＨｚもしく
は検出された周波数ＦＤの約４倍の周波数をもつクロッ
ク信号は、検出された周波数ＦＤが２．０４８ＭＨｚで
あるとき、ＯＲゲート６０７の出力で発生される。ま
た、８１．３ｎｓ（１０＊８．１３３ナノ秒）のパルス
周期と１２．３ＭＨｚもしくは検出された周波数ＦＤの
約４倍の周波数をもつクロック信号は、検出された周波
数ＦＤが２．８２２４ＭＨｚもしくは３．０７２ＭＨｚ
のいずれかであるとき、ＯＲゲート６０７の出力で発生
される。同様に、４０．７ｎｓ（５＊８．１３３ナノ
秒）のパルス周期および２４．６ＭＨｚもしくは検出さ
れた周波数ＦＤの約４倍の周波数は、検出された周波数
ＦＤが６．１４４ＭＨｚであるとき、ＯＲゲート６０７
の出力で発生される。
ルラインＷ０ ＥＮおよびＷ１ ＥＮを交互に作動させ
ることで動作するので、カウンタの一つが使用されると
き、他のものは使用されない状態にある。その結果、カ
ウンタ６０１および６０４は、それぞれのレジスタ６０
２および６０５に記憶された総計の上限まで数えた後、
出力パルスを発生するので、１２２．０ｎｓ（１５＊
８．１３３ナノ秒）のパルス周期と８．２ＭＨｚもしく
は検出された周波数ＦＤの約４倍の周波数をもつクロッ
ク信号は、検出された周波数ＦＤが２．０４８ＭＨｚで
あるとき、ＯＲゲート６０７の出力で発生される。ま
た、８１．３ｎｓ（１０＊８．１３３ナノ秒）のパルス
周期と１２．３ＭＨｚもしくは検出された周波数ＦＤの
約４倍の周波数をもつクロック信号は、検出された周波
数ＦＤが２．８２２４ＭＨｚもしくは３．０７２ＭＨｚ
のいずれかであるとき、ＯＲゲート６０７の出力で発生
される。同様に、４０．７ｎｓ（５＊８．１３３ナノ
秒）のパルス周期および２４．６ＭＨｚもしくは検出さ
れた周波数ＦＤの約４倍の周波数は、検出された周波数
ＦＤが６．１４４ＭＨｚであるとき、ＯＲゲート６０７
の出力で発生される。
【００３４】ＯＲゲート６０７のクロック信号出力は、
常に、ＳＰＤＩＦ音声データ信号の検出された周波数Ｆ
Ｄの周波数の約４倍であるので、４つのパルスは、常
に、ＳＰＤＩＦ音声データ信号の各周期ＴＤで発生され
る。カウンタ６０８は抽出されたクロック信号ＸＲ Ｃ
ＬＫによりリセットされ、立ち上がりエッジのパルスを
発生させる前に、ＯＲゲート６０７の出力の２パルスを
計数するので、抽出されたクロック信号ＸＲ ＣＬＫに
対して２分の１周期（例えば、ＴＤ／２）だけ遅らせた
タイミング信号Ｓ ２を発生する。同様に、カウンタ６
０９は抽出されたクロック信号ＸＲ ＣＬＫによりリセ
ットされ、立ち上がりエッジのパルスを発生させる前
に、ＯＲゲート６０７の出力の３パルスを計数するの
で、抽出されたクロック信号ＸＲ ＣＬＫに対して４分
の３周期（例えば、３ＴＤ／４）だけ遅らせたタイミン
グ信号Ｓ ３を発生する。
常に、ＳＰＤＩＦ音声データ信号の検出された周波数Ｆ
Ｄの周波数の約４倍であるので、４つのパルスは、常
に、ＳＰＤＩＦ音声データ信号の各周期ＴＤで発生され
る。カウンタ６０８は抽出されたクロック信号ＸＲ Ｃ
ＬＫによりリセットされ、立ち上がりエッジのパルスを
発生させる前に、ＯＲゲート６０７の出力の２パルスを
計数するので、抽出されたクロック信号ＸＲ ＣＬＫに
対して２分の１周期（例えば、ＴＤ／２）だけ遅らせた
タイミング信号Ｓ ２を発生する。同様に、カウンタ６
０９は抽出されたクロック信号ＸＲ ＣＬＫによりリセ
ットされ、立ち上がりエッジのパルスを発生させる前
に、ＯＲゲート６０７の出力の３パルスを計数するの
で、抽出されたクロック信号ＸＲ ＣＬＫに対して４分
の３周期（例えば、３ＴＤ／４）だけ遅らせたタイミン
グ信号Ｓ ３を発生する。
【００３５】カウンタ６１０は抽出されたクロック信号
ＸＲ ＣＬＫによりリセットされ、立ち上がりエッジの
パルスを発生させる前に、ＯＲゲート６０７の出力の５
パルスを計数するので、抽出されたクロック信号ＸＲ
ＣＬＫの立ち上がりエッジのパルスがＯＲゲート６０７
の出力で４パルス毎生じてから、データ読み出しモード
で常にゼロであるタイミング信号Ｓ ５を発生させる。
しかしながら、プリアンブル読み出しモードでは、ＯＲ
ゲート６０７の出力の６パルスは、抽出されたクロック
信号ＸＲ ＣＬＫの最初の２つの立ち上がりエッジのパ
ルス間（例えば、図１５の時間ｔ５とｔｃを参照）で生
じ、その結果、パルスはタイミング信号Ｓ ５を発生し
て、前記信号は、位相周波数検出器１０２がプリアンブ
ル読み出し時間で動作しない状態にするプリアンブル検
出表示として使用される。
ＸＲ ＣＬＫによりリセットされ、立ち上がりエッジの
パルスを発生させる前に、ＯＲゲート６０７の出力の５
パルスを計数するので、抽出されたクロック信号ＸＲ
ＣＬＫの立ち上がりエッジのパルスがＯＲゲート６０７
の出力で４パルス毎生じてから、データ読み出しモード
で常にゼロであるタイミング信号Ｓ ５を発生させる。
しかしながら、プリアンブル読み出しモードでは、ＯＲ
ゲート６０７の出力の６パルスは、抽出されたクロック
信号ＸＲ ＣＬＫの最初の２つの立ち上がりエッジのパ
ルス間（例えば、図１５の時間ｔ５とｔｃを参照）で生
じ、その結果、パルスはタイミング信号Ｓ ５を発生し
て、前記信号は、位相周波数検出器１０２がプリアンブ
ル読み出し時間で動作しない状態にするプリアンブル検
出表示として使用される。
【００３６】同様に、カウンタ６１１は、抽出されたク
ロック信号ＸＲ ＣＬＫでリセットされ、立ち上がりエ
ッジのパルスを発生させる前に、ＯＲゲート６０７の出
力の８パルスを計数するので、抽出されたクロック信号
ＸＲ ＣＬＫの立ち上がりエッジのパルスがＯＲゲート
６０７の出力で４パルス毎生じてから、データ読み出し
モードで常にゼロであるタイミング信号Ｓ ８を発生さ
せる。しかしながら、プリアンブル読み出しモード中、
ＯＲゲート６０７の出力の１０パルスは、抽出されたク
ロック信号ＸＲ ＣＬＫの最後の２つの立ち上がりエッ
ジのパルス間（例えば、図１５の時間ｔｃおよびｔ９を
参照）で生じ、その結果、パルスがタイミング信号Ｓ
８で生じ、前記信号は、データ読み出し時間に入る準備
として、位相周波数検出器１０２が再度動作させるプリ
アンブル終端表示として使用される。上述を達成するた
めに、抽出されたクロック信号ＸＲ ＣＬＫは、タイミ
ング信号Ｓ ５の立ち上がりエッジがプリアンブルを表
示した後でタイミング信号Ｓ ２の第１の立ち上がりエ
ッジにより開始する時間中、強制され、それは、タイミ
ング信号Ｓ ８の第１の立ち上がりエッジが、プリアン
ブル（例えば図１５の時間ｔ７を参照）の終わりを表示
するまで続き、前記プリアンブルは、この時間中にクロ
ック信号抽出器４０４を無効にするディジタル音声装置
に含まれる電気回路構成要素（図示せず）により表示さ
れる。
ロック信号ＸＲ ＣＬＫでリセットされ、立ち上がりエ
ッジのパルスを発生させる前に、ＯＲゲート６０７の出
力の８パルスを計数するので、抽出されたクロック信号
ＸＲ ＣＬＫの立ち上がりエッジのパルスがＯＲゲート
６０７の出力で４パルス毎生じてから、データ読み出し
モードで常にゼロであるタイミング信号Ｓ ８を発生さ
せる。しかしながら、プリアンブル読み出しモード中、
ＯＲゲート６０７の出力の１０パルスは、抽出されたク
ロック信号ＸＲ ＣＬＫの最後の２つの立ち上がりエッ
ジのパルス間（例えば、図１５の時間ｔｃおよびｔ９を
参照）で生じ、その結果、パルスがタイミング信号Ｓ
８で生じ、前記信号は、データ読み出し時間に入る準備
として、位相周波数検出器１０２が再度動作させるプリ
アンブル終端表示として使用される。上述を達成するた
めに、抽出されたクロック信号ＸＲ ＣＬＫは、タイミ
ング信号Ｓ ５の立ち上がりエッジがプリアンブルを表
示した後でタイミング信号Ｓ ２の第１の立ち上がりエ
ッジにより開始する時間中、強制され、それは、タイミ
ング信号Ｓ ８の第１の立ち上がりエッジが、プリアン
ブル（例えば図１５の時間ｔ７を参照）の終わりを表示
するまで続き、前記プリアンブルは、この時間中にクロ
ック信号抽出器４０４を無効にするディジタル音声装置
に含まれる電気回路構成要素（図示せず）により表示さ
れる。
【００３７】図７に示されているように、クロック信号
抽出器４０４は、Ｄフリップフロップ７０１および排他
的ＯＲ７０２を含む。Ｄフリップフロップ７０１は、Ｓ
ＰＤＩＦ音声データ信号につながれるＤ入力，タイミン
グ信号発生器４０２により発生されるタイミング信号Ｓ
３につながれるクロック入力，およびＦＬＩＰ信号を
供給するＱ出力をもつ。排他的ＯＲ７０２は、ＳＰＤＩ
Ｆ音声データ信号につながれる第１の入力，Ｄフリップ
フロップ７０１により発生されるＦＬＩＰ信号につなが
れる第２の入力，および抽出されたクロック信号ＸＲ
ＣＬＫを供給する出力をもつ。
抽出器４０４は、Ｄフリップフロップ７０１および排他
的ＯＲ７０２を含む。Ｄフリップフロップ７０１は、Ｓ
ＰＤＩＦ音声データ信号につながれるＤ入力，タイミン
グ信号発生器４０２により発生されるタイミング信号Ｓ
３につながれるクロック入力，およびＦＬＩＰ信号を
供給するＱ出力をもつ。排他的ＯＲ７０２は、ＳＰＤＩ
Ｆ音声データ信号につながれる第１の入力，Ｄフリップ
フロップ７０１により発生されるＦＬＩＰ信号につなが
れる第２の入力，および抽出されたクロック信号ＸＲ
ＣＬＫを供給する出力をもつ。
【００３８】図８に示されているように、同期信号発生
器４０５は、Ｄフリップフロップ８０１およびインバー
タ８０２を含む。Ｄフリップフロップ８０１は、クロッ
ク信号抽出器４０４により発生される抽出されたクロッ
ク信号ＸＲ ＣＬＫにつながれるクロック入力をもつ。
インバータ８０２は、Ｄフリップフロップ８０１のＱ出
力につながれる入力と、Ｄフリップフロップ８０１のＤ
入力につながれる出力をもつ。Ｄフリップフロップ８０
１のＱ出力はイネーブルラインＷ０ ＥＮにつながれ、
Ｄフリップフロップ８０１のＤ入力はイネーブルライン
Ｗ１ ＥＮにつながれるので、インバータフィードバッ
クにより、イネーブルラインＷ０ ＥＮとＷ１ ＥＮ
は、抽出されたクロック信号ＸＲ ＣＬＫの各立ち上が
りエッジで、交互に動作および動作不能にすることが可
能になる。さらに、イネーブルラインＷ０ ＥＮおよび
Ｗ１ ＥＮは、抽出されたクロック信号ＸＲ ＣＬＫの
立ち上がりエッジにより動作するので、これにより、カ
ウンタ６０１と６０４のクロック信号出力、および抽出
されたクロック信号ＸＲ ＣＬＫと同期するタイミング
信号Ｓ ２，Ｓ ３，Ｓ ５，およびＳ ８を生じる。
器４０５は、Ｄフリップフロップ８０１およびインバー
タ８０２を含む。Ｄフリップフロップ８０１は、クロッ
ク信号抽出器４０４により発生される抽出されたクロッ
ク信号ＸＲ ＣＬＫにつながれるクロック入力をもつ。
インバータ８０２は、Ｄフリップフロップ８０１のＱ出
力につながれる入力と、Ｄフリップフロップ８０１のＤ
入力につながれる出力をもつ。Ｄフリップフロップ８０
１のＱ出力はイネーブルラインＷ０ ＥＮにつながれ、
Ｄフリップフロップ８０１のＤ入力はイネーブルライン
Ｗ１ ＥＮにつながれるので、インバータフィードバッ
クにより、イネーブルラインＷ０ ＥＮとＷ１ ＥＮ
は、抽出されたクロック信号ＸＲ ＣＬＫの各立ち上が
りエッジで、交互に動作および動作不能にすることが可
能になる。さらに、イネーブルラインＷ０ ＥＮおよび
Ｗ１ ＥＮは、抽出されたクロック信号ＸＲ ＣＬＫの
立ち上がりエッジにより動作するので、これにより、カ
ウンタ６０１と６０４のクロック信号出力、および抽出
されたクロック信号ＸＲ ＣＬＫと同期するタイミング
信号Ｓ ２，Ｓ ３，Ｓ ５，およびＳ ８を生じる。
【００３９】図９に示されているように、位相周波数検
出器のイネーブル信号発生器４０６は、２８進カウンタ
９０１，インバータ９０２，およびセットおよびリセッ
ト可能なＤフリップフロップ９０３を含む。２８進カウ
ンタ９０１は、抽出されたクロック信号ＸＲ ＣＬＫを
受信し、出力の立ち上がりエッジパルスを発生させる前
に抽出されたクロック信号ＸＲ ＣＬＫの２８個の立ち
上がりエッジを計数する。これは、ＳＰＤＩＦ音声デー
タ信号からデータの記録を読みだすために必要な周期の
数である。２８進カウンタ９０１は、タイミング信号Ｓ
８の立ち上がりエッジ後、タイミング信号Ｓ ２の第
１の立ち上がりエッジによりリセットされ、ＳＰＤＩＦ
音声データ信号からのデータの新しい記録が読み出され
ることを示す。インバータ９０２は、２８進カウンタ９
０１の出力とセットおよびリセット可能なＤフリップフ
ロップ９０３のＤ入力との間につながれる。タイミング
信号Ｓ ２は、クロック入力につながれ、タイミング信
号Ｓ ５は、リセット入力につながれ、そしてタイミン
グ信号Ｓ ８は、セットおよびリセット可能なＤフリッ
プフロップ９０３のセット入力につながれる。その結
果、位相周波数検出器のイネーブル信号ＰＤＥは、セッ
トおよびリセット可能なＤフリップフロップ９０３のＱ
出力で発生し、それは、データが読み出される間のＴＤ
の２８周期中動作しており、それにより、自己同調フェ
ーズロックループ回路１００が動作する。実質的に、位
相周波数検出器のイネーブル信号ＰＤＥは、入力音声デ
ータ信号のプリアンブルを検出した後、フリップフロッ
プ９０３をリセットするタイミング信号Ｓ ５により動
作不能の状態にあり、検出されたプリアンブルの終わり
を示すタイミング信号Ｓ ８により動作状態に再度セッ
トされる。
出器のイネーブル信号発生器４０６は、２８進カウンタ
９０１，インバータ９０２，およびセットおよびリセッ
ト可能なＤフリップフロップ９０３を含む。２８進カウ
ンタ９０１は、抽出されたクロック信号ＸＲ ＣＬＫを
受信し、出力の立ち上がりエッジパルスを発生させる前
に抽出されたクロック信号ＸＲ ＣＬＫの２８個の立ち
上がりエッジを計数する。これは、ＳＰＤＩＦ音声デー
タ信号からデータの記録を読みだすために必要な周期の
数である。２８進カウンタ９０１は、タイミング信号Ｓ
８の立ち上がりエッジ後、タイミング信号Ｓ ２の第
１の立ち上がりエッジによりリセットされ、ＳＰＤＩＦ
音声データ信号からのデータの新しい記録が読み出され
ることを示す。インバータ９０２は、２８進カウンタ９
０１の出力とセットおよびリセット可能なＤフリップフ
ロップ９０３のＤ入力との間につながれる。タイミング
信号Ｓ ２は、クロック入力につながれ、タイミング信
号Ｓ ５は、リセット入力につながれ、そしてタイミン
グ信号Ｓ ８は、セットおよびリセット可能なＤフリッ
プフロップ９０３のセット入力につながれる。その結
果、位相周波数検出器のイネーブル信号ＰＤＥは、セッ
トおよびリセット可能なＤフリップフロップ９０３のＱ
出力で発生し、それは、データが読み出される間のＴＤ
の２８周期中動作しており、それにより、自己同調フェ
ーズロックループ回路１００が動作する。実質的に、位
相周波数検出器のイネーブル信号ＰＤＥは、入力音声デ
ータ信号のプリアンブルを検出した後、フリップフロッ
プ９０３をリセットするタイミング信号Ｓ ５により動
作不能の状態にあり、検出されたプリアンブルの終わり
を示すタイミング信号Ｓ ８により動作状態に再度セッ
トされる。
【００４０】図１０に示されているように、ＤＣＯ較正
器４０７は、較正クロック信号Ｃ ＣＬＫを発生するマル
チプレクサ５０４と作用し合うＤＣＯ較正論理１００
１，およびＤＣＯ４１１〜４１４にイネーブル信号を供
給する４つのデマルチプレクサ回路１００２〜１００５
を含む。ＤＣＯ較正論理１００１は、クロック信号Ｆ Ｃ
ＬＫで作動する状態機器として実行されるのが好まし
く、図１４を参照して記載された工程に従って動作す
る。図１４を参照すると、第１のステップ１４０１にお
いて、ＤＣＯ較正論理１００１は、較正用の４つのプロ
グラム可能なＤＣＯ４１１〜４１４の一つを選択するた
めに、マルチプレクサ回路５０４および各デマルチプレ
クサ回路１００２〜１００５に供給される２ビットのＣ
ＯＵＮＴ値を発生させる。第２のステップ１４０２にお
いて、ＤＣＯ較正論理１００１は、参照クロック信号Ｒ
ＥＦ ＣＬＫの連続した立ち上がりエッジ間で、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジを計数する。参照
クロック信号ＲＥＦ ＣＬＫが周波数（１／１２８）Ｍ
Ｈｚで維持されるので、そのクロック周期は常に１２
８，０００ナノ秒である。さらに、全てのＤＣＯクロッ
ク信号が８．１３３ナノ秒のクロック周期で維持される
ので、クロック信号Ｃ ＣＬＫの立ち上がりエッジの総
計は、参照クロック信号ＲＥＦ ＣＬＫの立ち上がりエ
ッジ間で略１５，７３８個になる。クロック信号Ｃ Ｃ
ＬＫを参照クロック信号ＲＥＦ ＣＬＫに同期するため
に、ＤＣＯ較正論理１００１は、イネーブル信号ＣＥＮ
を発生させ、前記イネーブル信号は、デマルチプレクサ
１００２〜１００５の選択されたものを介して、較正さ
れるＤＣＯに供給されることにより、参照クロック信号
ＲＥＦ ＣＬＫの立ち上がりエッジに応じて、較正され
るＤＣＯが動作する。第３のステップ１４０３におい
て、クロック信号Ｃ ＣＬＫの立ち上がりエッジの総計
が１５，７３８であるならば、プログラム可能なＤＣＯ
４１１〜４１４の内の次のものが較正されるように２ビ
ットＣＯＵＮＴが変化する。その一方で、第４のステッ
プ１４０４において、クロック信号Ｃ ＣＬＫの立ち上
がりエッジの総計が１５，７３８でないならば、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジの総計が１５，７
３８になるまで、ＤＣＯ較正論理１００１がプログラム
可能な較正されるＤＣＯ（例えば、プログラム可能なオ
フセットパラメータ）のプログラム可能なパラメータを
調整する。そのような調整を行うための技術は、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジの総計が１５，７
３８であるか、もしくはオフセットパラメータが２分探
索によって各々修正されたことを示すビット数になるま
で、プログラム可能な較正されるＤＣＯのオフセットパ
ラメータに２分探索を実行することを含む。２分探索が
終了すると、プログラム可能なＤＣＯ４１１〜４１４の
うち次のものが較正されるように２ビットＣＯＵＮＴが
変化し、ステップ１４０１〜１４０４が繰り返される。
器４０７は、較正クロック信号Ｃ ＣＬＫを発生するマル
チプレクサ５０４と作用し合うＤＣＯ較正論理１００
１，およびＤＣＯ４１１〜４１４にイネーブル信号を供
給する４つのデマルチプレクサ回路１００２〜１００５
を含む。ＤＣＯ較正論理１００１は、クロック信号Ｆ Ｃ
ＬＫで作動する状態機器として実行されるのが好まし
く、図１４を参照して記載された工程に従って動作す
る。図１４を参照すると、第１のステップ１４０１にお
いて、ＤＣＯ較正論理１００１は、較正用の４つのプロ
グラム可能なＤＣＯ４１１〜４１４の一つを選択するた
めに、マルチプレクサ回路５０４および各デマルチプレ
クサ回路１００２〜１００５に供給される２ビットのＣ
ＯＵＮＴ値を発生させる。第２のステップ１４０２にお
いて、ＤＣＯ較正論理１００１は、参照クロック信号Ｒ
ＥＦ ＣＬＫの連続した立ち上がりエッジ間で、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジを計数する。参照
クロック信号ＲＥＦ ＣＬＫが周波数（１／１２８）Ｍ
Ｈｚで維持されるので、そのクロック周期は常に１２
８，０００ナノ秒である。さらに、全てのＤＣＯクロッ
ク信号が８．１３３ナノ秒のクロック周期で維持される
ので、クロック信号Ｃ ＣＬＫの立ち上がりエッジの総
計は、参照クロック信号ＲＥＦ ＣＬＫの立ち上がりエ
ッジ間で略１５，７３８個になる。クロック信号Ｃ Ｃ
ＬＫを参照クロック信号ＲＥＦ ＣＬＫに同期するため
に、ＤＣＯ較正論理１００１は、イネーブル信号ＣＥＮ
を発生させ、前記イネーブル信号は、デマルチプレクサ
１００２〜１００５の選択されたものを介して、較正さ
れるＤＣＯに供給されることにより、参照クロック信号
ＲＥＦ ＣＬＫの立ち上がりエッジに応じて、較正され
るＤＣＯが動作する。第３のステップ１４０３におい
て、クロック信号Ｃ ＣＬＫの立ち上がりエッジの総計
が１５，７３８であるならば、プログラム可能なＤＣＯ
４１１〜４１４の内の次のものが較正されるように２ビ
ットＣＯＵＮＴが変化する。その一方で、第４のステッ
プ１４０４において、クロック信号Ｃ ＣＬＫの立ち上
がりエッジの総計が１５，７３８でないならば、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジの総計が１５，７
３８になるまで、ＤＣＯ較正論理１００１がプログラム
可能な較正されるＤＣＯ（例えば、プログラム可能なオ
フセットパラメータ）のプログラム可能なパラメータを
調整する。そのような調整を行うための技術は、クロッ
ク信号Ｃ ＣＬＫの立ち上がりエッジの総計が１５，７
３８であるか、もしくはオフセットパラメータが２分探
索によって各々修正されたことを示すビット数になるま
で、プログラム可能な較正されるＤＣＯのオフセットパ
ラメータに２分探索を実行することを含む。２分探索が
終了すると、プログラム可能なＤＣＯ４１１〜４１４の
うち次のものが較正されるように２ビットＣＯＵＮＴが
変化し、ステップ１４０１〜１４０４が繰り返される。
【００４１】周波数変化検出器４０８は、クロック信号
Ｆ ＣＬＫで作動する状態機器として実行されることが
好ましく、図１２を参照して記載された工程に従って動
作する。図１２を参照すると、第１のステップ１２０１
において、周波数変化検出器４０８は、総計をゼロにセ
ットして開始する。第２のステップ１２０２において、
周波数変化検出器４０８は、周波数検出器４０３により
発生される２ビットのＦＲＥＱを受信し、第３のステッ
プ１２０３において、例えば、現在の周波数レジスタに
おいて、受信した２ビットＦＲＥＱと記憶された２ビッ
トＦＲＥＱ値を比較し、ここにおいて、記憶された２ビ
ットＦＲＥＱ値は、入力音声データ信号ＳＰＤＩＦの最
後に確立された周波数（ＦＤ）と対応するものである。
発生した２ビットＦＲＥＱが記憶された２ビットＦＲＥ
Ｑと等しいならば、周波数変化は検出されなかったこと
になり、ステップ１２０２〜１２０３が繰り返される。
一方で、発生した２ビットＦＲＥＱが記憶された２ビッ
トＦＲＥＱと等しくないならば、周波数変化が検出され
たことになり、そして第４のステップ１２０４におい
て、周波数変化検出器４０８が、ステップ１２０１で開
始された総計を増やす。第５のステップ１２０５におい
て、増加した総計が１であれば、周波数変化検出器４０
８が異なる周波数レジスタにおいて受信した２ビットＦ
ＲＥＱを記憶し、ステップ１２０２〜１２０５が繰り返
される。一方で、増加した総計が１より大きければ、第
７のステップ１２０７において、周波数変化検出器４０
８が受信した２ビットＦＲＥＱと、ステップ１２０６で
異なる周波数レジスタに記憶された周波数を比較する。
受信した２ビットＦＲＥＱが異なる周波数レジスタに記
憶される周波数と等しくないならば、ステップ１２０１
〜１２０７が繰り返される。一方で、受信した２ビット
ＦＲＥＱが異なる周波数レジスタに記憶された周波数と
等しいならば、第８のステップ１２０８において、周波
数変化検出器４０８が、増加した総計が３であるかをチ
ェックする。増加した総計が３でないならば、ステップ
１２０２〜１２０８が繰り返される。一方で、増加した
総計が３であるならば（例えば、現在の周波数レジスタ
に記憶されたもの以外の異なる周波数が連続して３回検
出されたならば）、周波数変化検出器４０８は、周波数
変化が起こり、現在の周波数レジスタに受信した２ビッ
トＦＲＥＱを記憶し、そしてＰＬＬ同調論理１２０につ
ながれたＲＥＬＯＣＫラインを動作する（例えば、リロ
ックモード状態でリロック信号ＲＥＬＯＣＫを置く）こ
とを決定するので、ＰＬＬ同調論理１２０が自己同調フ
ェーズロックループ回路１００を新しい周波数に同調さ
せる。
Ｆ ＣＬＫで作動する状態機器として実行されることが
好ましく、図１２を参照して記載された工程に従って動
作する。図１２を参照すると、第１のステップ１２０１
において、周波数変化検出器４０８は、総計をゼロにセ
ットして開始する。第２のステップ１２０２において、
周波数変化検出器４０８は、周波数検出器４０３により
発生される２ビットのＦＲＥＱを受信し、第３のステッ
プ１２０３において、例えば、現在の周波数レジスタに
おいて、受信した２ビットＦＲＥＱと記憶された２ビッ
トＦＲＥＱ値を比較し、ここにおいて、記憶された２ビ
ットＦＲＥＱ値は、入力音声データ信号ＳＰＤＩＦの最
後に確立された周波数（ＦＤ）と対応するものである。
発生した２ビットＦＲＥＱが記憶された２ビットＦＲＥ
Ｑと等しいならば、周波数変化は検出されなかったこと
になり、ステップ１２０２〜１２０３が繰り返される。
一方で、発生した２ビットＦＲＥＱが記憶された２ビッ
トＦＲＥＱと等しくないならば、周波数変化が検出され
たことになり、そして第４のステップ１２０４におい
て、周波数変化検出器４０８が、ステップ１２０１で開
始された総計を増やす。第５のステップ１２０５におい
て、増加した総計が１であれば、周波数変化検出器４０
８が異なる周波数レジスタにおいて受信した２ビットＦ
ＲＥＱを記憶し、ステップ１２０２〜１２０５が繰り返
される。一方で、増加した総計が１より大きければ、第
７のステップ１２０７において、周波数変化検出器４０
８が受信した２ビットＦＲＥＱと、ステップ１２０６で
異なる周波数レジスタに記憶された周波数を比較する。
受信した２ビットＦＲＥＱが異なる周波数レジスタに記
憶される周波数と等しくないならば、ステップ１２０１
〜１２０７が繰り返される。一方で、受信した２ビット
ＦＲＥＱが異なる周波数レジスタに記憶された周波数と
等しいならば、第８のステップ１２０８において、周波
数変化検出器４０８が、増加した総計が３であるかをチ
ェックする。増加した総計が３でないならば、ステップ
１２０２〜１２０８が繰り返される。一方で、増加した
総計が３であるならば（例えば、現在の周波数レジスタ
に記憶されたもの以外の異なる周波数が連続して３回検
出されたならば）、周波数変化検出器４０８は、周波数
変化が起こり、現在の周波数レジスタに受信した２ビッ
トＦＲＥＱを記憶し、そしてＰＬＬ同調論理１２０につ
ながれたＲＥＬＯＣＫラインを動作する（例えば、リロ
ックモード状態でリロック信号ＲＥＬＯＣＫを置く）こ
とを決定するので、ＰＬＬ同調論理１２０が自己同調フ
ェーズロックループ回路１００を新しい周波数に同調さ
せる。
【００４２】ＰＬＬ同調論理１２０は、クロック信号Ｆ
ＣＬＫを作動させる状態機器として実行されることが
好ましく、図１３を参照して記載された工程に従って動
作する。図１３を参照すると、第１のステップ１３０１
において、ＰＬＬ同調論理１２０は、周波数変化検出器
４０８がＲＥＬＯＣＫラインを動作させるときを検出
し、そしてそれと応答して、自己同調フェーズロックル
ープ回路１００の再同調を開始する前に、位相周波数検
出器１０２を最初に動作不能にする。それは、例えば、
位相周波数検出器のイネーブル信号発生器４０６により
発生される位相周波数検出器のイネーブル信号ＰＤＥを
無効にすることでなされ、前記発生器は、通常データ読
み出しモードの動作中、位相周波数検出器１０２につな
がれた位相周波数イネーブルラインＰＥＤ ＥＮを駆動
するものである。
ＣＬＫを作動させる状態機器として実行されることが
好ましく、図１３を参照して記載された工程に従って動
作する。図１３を参照すると、第１のステップ１３０１
において、ＰＬＬ同調論理１２０は、周波数変化検出器
４０８がＲＥＬＯＣＫラインを動作させるときを検出
し、そしてそれと応答して、自己同調フェーズロックル
ープ回路１００の再同調を開始する前に、位相周波数検
出器１０２を最初に動作不能にする。それは、例えば、
位相周波数検出器のイネーブル信号発生器４０６により
発生される位相周波数検出器のイネーブル信号ＰＤＥを
無効にすることでなされ、前記発生器は、通常データ読
み出しモードの動作中、位相周波数検出器１０２につな
がれた位相周波数イネーブルラインＰＥＤ ＥＮを駆動
するものである。
【００４３】第２のステップ１３０２において、ＰＬＬ
同調論理１２０により、プログラム可能なＶＣＯ１０５
への入力電圧ＶＩＮが、供給電圧ＶＣＣの半分（例え
ば、ＶＣＣ／２）のような最適な入力電圧に調整され
る。それは、例えば、チャージポンプ１０３から電荷を
増減することによりなされるので、チャージポンプ１０
３は同様に、最適な入力電圧にノード１２２の電圧を調
整する。
同調論理１２０により、プログラム可能なＶＣＯ１０５
への入力電圧ＶＩＮが、供給電圧ＶＣＣの半分（例え
ば、ＶＣＣ／２）のような最適な入力電圧に調整され
る。それは、例えば、チャージポンプ１０３から電荷を
増減することによりなされるので、チャージポンプ１０
３は同様に、最適な入力電圧にノード１２２の電圧を調
整する。
【００４４】第３のステップ１３０３において、ＰＬＬ
同調論理１２０は、プログラム可能なＶＣＯオフセット
入力（例えば、Ｆレジスタ１０５１の内容）を調整し、
最適な入力電圧（例えば、ＶＣＣ／２）のＶＩＮをもつ
最大ＶＣＯ出力周波数（ＦＩ）を発生させる。Ｆレジス
タが７ビット幅であり、そこに記憶されているビットパ
ターン「０００００００」がオフセット周波数（ＦＣ）
を最大値にし、そこに記憶されているビットパターン
「１１１１１１１」がオフセット周波数（ＦＣ）を最小
値にする場合、ＰＬＬ同調論理１２０は、例えば、Ｆレ
ジスタイネーブルラインＦ ＷＲを作動しながら、デー
タライン１２１にビットパターン「０００００００」を
供給することで上記実行がなされる。
同調論理１２０は、プログラム可能なＶＣＯオフセット
入力（例えば、Ｆレジスタ１０５１の内容）を調整し、
最適な入力電圧（例えば、ＶＣＣ／２）のＶＩＮをもつ
最大ＶＣＯ出力周波数（ＦＩ）を発生させる。Ｆレジス
タが７ビット幅であり、そこに記憶されているビットパ
ターン「０００００００」がオフセット周波数（ＦＣ）
を最大値にし、そこに記憶されているビットパターン
「１１１１１１１」がオフセット周波数（ＦＣ）を最小
値にする場合、ＰＬＬ同調論理１２０は、例えば、Ｆレ
ジスタイネーブルラインＦ ＷＲを作動しながら、デー
タライン１２１にビットパターン「０００００００」を
供給することで上記実行がなされる。
【００４５】第４のステップ１３０４において、ＰＬＬ
同調論理１２０は、Ｍ除算回路１０１の入力にシステム
クロック信号ＳＹＳ ＣＬＫを供給することで、固定参
照周波数（１／１２８）ＭＨｚで同調クロック信号ＣＬ
Ｋ（ＦＭ）を発生し、選択ラインＭ ＳＥＬを介して、
選択器１０８にデータライン１１１につながれたレジス
タの内容を、Ｍレジスタ１０１１に通過させ、そして書
き出しラインＭ ＷＲを動作させることでＭレジスタ１
０１１に通過した内容を記憶させ、ここにおいて、デー
タライン１１１につながれたレジスタは、上述したよう
に、Ｍｈｚ単位でシステムクロック周波数を１２８倍し
た端数のない積の値に等しい数を記憶する。
同調論理１２０は、Ｍ除算回路１０１の入力にシステム
クロック信号ＳＹＳ ＣＬＫを供給することで、固定参
照周波数（１／１２８）ＭＨｚで同調クロック信号ＣＬ
Ｋ（ＦＭ）を発生し、選択ラインＭ ＳＥＬを介して、
選択器１０８にデータライン１１１につながれたレジス
タの内容を、Ｍレジスタ１０１１に通過させ、そして書
き出しラインＭ ＷＲを動作させることでＭレジスタ１
０１１に通過した内容を記憶させ、ここにおいて、デー
タライン１１１につながれたレジスタは、上述したよう
に、Ｍｈｚ単位でシステムクロック周波数を１２８倍し
た端数のない積の値に等しい数を記憶する。
【００４６】第５のステップ１３０５において、ＰＬＬ
同調論理１２０は、Ｑ除算１０６のＱレジスタ１０６１
に記憶される値の計算か、もしくは、例えば、外部メモ
リにある索引テーブル（ＬＵＴ）値の索引のいずれかを
行う。Ｑレジスタ１０６１に記憶される値を計算するた
めに、以下の式が使用される。 Ｑ＝Ｎ×（ＦＤ×１２８） （３） ここにおいて、Ｎ＝ディジタル音声装置にある電気回路
構成要素のサンプリング周波数要求に依存する、例え
ば、４もしくは６ ＦＤ＝ＭＨｚ単位の検出された周波数（ＦＤ） １２８＝ＭＨｚ-1の単位の同調クロック信号ＣＬＫ（Ｆ
Ｍ）周波数の逆数 ＰＬＬ同調論理１２０により、索引された値はＱレジス
タ１０６１に記憶され、それは、選択ラインＱ ＳＥＬ
を介して選択器１１２にデータライン１１４にあるデー
タをＱレジスタ１０６１に通過させ、書き込みラインＱ
ＷＲを作動することでＱレジスタ１０６１に通過した
データを記憶させることで行われ、ここにおいて、デー
タライン１１４は、索引テーブルを含む外部メモリに接
続され、そしてＰＬＬ同調論理１２０もしくはディジタ
ル音声装置にある他の電気回路構成要素により、索引テ
ーブルにある索引された値がデータライン１１４に供給
された。
同調論理１２０は、Ｑ除算１０６のＱレジスタ１０６１
に記憶される値の計算か、もしくは、例えば、外部メモ
リにある索引テーブル（ＬＵＴ）値の索引のいずれかを
行う。Ｑレジスタ１０６１に記憶される値を計算するた
めに、以下の式が使用される。 Ｑ＝Ｎ×（ＦＤ×１２８） （３） ここにおいて、Ｎ＝ディジタル音声装置にある電気回路
構成要素のサンプリング周波数要求に依存する、例え
ば、４もしくは６ ＦＤ＝ＭＨｚ単位の検出された周波数（ＦＤ） １２８＝ＭＨｚ-1の単位の同調クロック信号ＣＬＫ（Ｆ
Ｍ）周波数の逆数 ＰＬＬ同調論理１２０により、索引された値はＱレジス
タ１０６１に記憶され、それは、選択ラインＱ ＳＥＬ
を介して選択器１１２にデータライン１１４にあるデー
タをＱレジスタ１０６１に通過させ、書き込みラインＱ
ＷＲを作動することでＱレジスタ１０６１に通過した
データを記憶させることで行われ、ここにおいて、デー
タライン１１４は、索引テーブルを含む外部メモリに接
続され、そしてＰＬＬ同調論理１２０もしくはディジタ
ル音声装置にある他の電気回路構成要素により、索引テ
ーブルにある索引された値がデータライン１１４に供給
された。
【００４７】第６のステップ１３０６において、ＰＬＬ
同調論理１２０は、Ｎ除算回路１０７のＮカウンタ１０
７２がＭＡＸ信号ラインを動作させることで最大値まで
計算するようにプログラムし、例えば、それは同様に、
効果的にＮカウンタ１０７２に、全て１のビットパター
ンがＮレジスタ１０７１にロードされるように機能させ
る。その結果、Ｎカウンタ１０７２は、Ｎカウンタ１０
７２がリセットされるか、もしくはその総計がＮレジス
タ１０７１にあるビット数により決定される最大値に達
するまで、出力クロック信号ＣＬＫ（Ｆ０）の立ち上が
りエッジを計数する。
同調論理１２０は、Ｎ除算回路１０７のＮカウンタ１０
７２がＭＡＸ信号ラインを動作させることで最大値まで
計算するようにプログラムし、例えば、それは同様に、
効果的にＮカウンタ１０７２に、全て１のビットパター
ンがＮレジスタ１０７１にロードされるように機能させ
る。その結果、Ｎカウンタ１０７２は、Ｎカウンタ１０
７２がリセットされるか、もしくはその総計がＮレジス
タ１０７１にあるビット数により決定される最大値に達
するまで、出力クロック信号ＣＬＫ（Ｆ０）の立ち上が
りエッジを計数する。
【００４８】第７のステップ１３０７において、ＰＬＬ
同調論理１２０は、Ｎカウンタ１０６２の計数を始め、
例えば、それは、Ｎ除算回路１０７につながれたリセッ
トラインＲＳＴＮを動作させ、そして電流制御発振器の
イネーブルラインＣＣＯＥＮを作動させることでなされ
るものである。ＰＬＬ同調論理１２０は、同調クロック
信号ＣＬＫ（ＦＭ）を受信する。同調クロック信号ＣＬ
Ｋ（ＦＭ）の立ち上がりエッジが８個になった後、ＰＬ
Ｌ同調論理１２０は、電流制御発振器のイネーブルライ
ンＣＣＯＥＮを動作不能にすることで、Ｎカウンタ１０
７２を止める。８周期の出力クロック信号ＣＬＫ（Ｆ
０）の立ち上がりエッジの総計もしくは同調クロック信
号ＣＬＫ（ＦＭ）の立ち上がりエッジの総計は、Ｎ除算
回路１０７のデータライン１１５で入手できる。
同調論理１２０は、Ｎカウンタ１０６２の計数を始め、
例えば、それは、Ｎ除算回路１０７につながれたリセッ
トラインＲＳＴＮを動作させ、そして電流制御発振器の
イネーブルラインＣＣＯＥＮを作動させることでなされ
るものである。ＰＬＬ同調論理１２０は、同調クロック
信号ＣＬＫ（ＦＭ）を受信する。同調クロック信号ＣＬ
Ｋ（ＦＭ）の立ち上がりエッジが８個になった後、ＰＬ
Ｌ同調論理１２０は、電流制御発振器のイネーブルライ
ンＣＣＯＥＮを動作不能にすることで、Ｎカウンタ１０
７２を止める。８周期の出力クロック信号ＣＬＫ（Ｆ
０）の立ち上がりエッジの総計もしくは同調クロック信
号ＣＬＫ（ＦＭ）の立ち上がりエッジの総計は、Ｎ除算
回路１０７のデータライン１１５で入手できる。
【００４９】第８のステップ１３０８において、ＰＬＬ
同調論理１２０は、Ｑ除算回路１０６のＱレジスタ１０
６１に、Ｎカウンタ１０７２の端数のない総計をロード
し、Ｑレジスタ１０６１に初めに記憶された式（３）に
一致する値をＮレジスタ１０７１にロードする。特に、
Ｑレジスタ１０６１に記憶される新しい値は、Ｎカウン
タ１０６２の総計を３ビットごとで端数をなくすことで
決定され、それは、総計を８で割ることと等しく、それ
により、総計を決定するのに使用される同調クロック信
号ＣＬＫ（ＦＭ）の８周期を補償する。これを実行する
簡潔な方法は、総計の３つの最も重要でないビットに対
応するデータラインを選択器１１２につながず、残りの
データラインを選択器１１２につなげ、適宜に変えるこ
とである。ＰＬＬ同調論理１２０により、端数をなくし
た総計がＱレジスタ１０６１に記憶され、それは、選択
ラインＱ ＳＥＬを介して選択器１１２に、Ｑレジスタ
１０６１へつながれたデータラインのデータを通過さ
せ、そして書き込みラインＱ ＷＲを作動させることで、
Ｑレジスタ１０６１に通過データを記憶することでなさ
れる。Ｑレジスタ１０６１に初めに記憶され、式（３）
に一致する値はデータライン１１４に依然として存在す
るので、ＰＬＬ同調論理１２０は、書き込みラインＮ
ＷＲを単に作動することでＮレジスタにこの値をロード
する。
同調論理１２０は、Ｑ除算回路１０６のＱレジスタ１０
６１に、Ｎカウンタ１０７２の端数のない総計をロード
し、Ｑレジスタ１０６１に初めに記憶された式（３）に
一致する値をＮレジスタ１０７１にロードする。特に、
Ｑレジスタ１０６１に記憶される新しい値は、Ｎカウン
タ１０６２の総計を３ビットごとで端数をなくすことで
決定され、それは、総計を８で割ることと等しく、それ
により、総計を決定するのに使用される同調クロック信
号ＣＬＫ（ＦＭ）の８周期を補償する。これを実行する
簡潔な方法は、総計の３つの最も重要でないビットに対
応するデータラインを選択器１１２につながず、残りの
データラインを選択器１１２につなげ、適宜に変えるこ
とである。ＰＬＬ同調論理１２０により、端数をなくし
た総計がＱレジスタ１０６１に記憶され、それは、選択
ラインＱ ＳＥＬを介して選択器１１２に、Ｑレジスタ
１０６１へつながれたデータラインのデータを通過さ
せ、そして書き込みラインＱ ＷＲを作動させることで、
Ｑレジスタ１０６１に通過データを記憶することでなさ
れる。Ｑレジスタ１０６１に初めに記憶され、式（３）
に一致する値はデータライン１１４に依然として存在す
るので、ＰＬＬ同調論理１２０は、書き込みラインＮ
ＷＲを単に作動することでＮレジスタにこの値をロード
する。
【００５０】第９のステップ１３０９において、同調ク
ロック信号ＣＬＫ（ＦＭ）の８パルス後、Ｎカウンタ１
０７２の総計が８に等しい（例えば、クロック信号ＣＬ
Ｋ（ＦＮ）の周波数（ＦＭ）が同調クロック信号ＣＬＫ
（ＦＭ）の周波数に等しい）か、もしくはＦレジスタの
各ビットが２分探索に従って調整されるまで、ＰＬＬ同
調論理１２０は、プログラム可能なＶＣＯ１０５のＦレ
ジスタ１０５１の内容に２分探索動作を実行する。２分
探索技術の例として、ビットパターン「１０００００」
は、Ｆレジスタ１０５１に初めロードされ、プログラム
可能なＶＣＯ１０５のＣＣＯ１０５３は、同調クロック
信号ＣＬＫ（ＦＭ）の８個の立ち上がりエッジの間動作
され、これは、この時間の間にイネーブルラインＣＣＯ
ＥＮを作動することでなされる。Ｎカウンタ１０７２の
総計が８以上であるならば、Ｆレジスタの内容は非常に
高くなり（例えば、ＰＬＬ出力周波数は非常に高くな
り）、ビットパターン「０１００００」は、Ｆレジスタ
１０５１に次にロードされ、そしてＮカウンタ１０７２
の総計が、同調クロック信号ＣＬＫ（ＦＭ）の８個の立
ち上がりエッジの間に再度チェックされる。一方で、Ｎ
カウンタ１０７２の総計が８よりも小さいならば、Ｆレ
ジスタの内容は非常に低くくなり（例えば、ＰＬＬ出力
周波数は非常に低くなり）、そしてビットパターン「１
１００００」は次にＦレジスタ１０５１にロードされ、
そしてＮカウンタ１０７２の総計は、同調クロック信号
ＣＬＫ（ＦＭ）の８個の立ち上がりエッジの間に再度チ
ェックされる。Ｎカウンタ１０７２の総計が８である
か、もしくはＦレジスタ１０５１の全てのビットが２分
探索動作で調整されるまで、反復が連続して続く。ＰＬ
Ｌ同調論理１２０は、Ｎ除算回路１０７の同調クロック
信号ＣＬＫ（ＦＭ）およびクロック信号出力ＣＬＫ（Ｆ
Ｎ）の両方を受信し、上述した計数機能を実行し、前記
機能は、ＰＬＬ同調論理１２０を実行する状態機器で実
行されるカウンタをもつものが好ましい。
ロック信号ＣＬＫ（ＦＭ）の８パルス後、Ｎカウンタ１
０７２の総計が８に等しい（例えば、クロック信号ＣＬ
Ｋ（ＦＮ）の周波数（ＦＭ）が同調クロック信号ＣＬＫ
（ＦＭ）の周波数に等しい）か、もしくはＦレジスタの
各ビットが２分探索に従って調整されるまで、ＰＬＬ同
調論理１２０は、プログラム可能なＶＣＯ１０５のＦレ
ジスタ１０５１の内容に２分探索動作を実行する。２分
探索技術の例として、ビットパターン「１０００００」
は、Ｆレジスタ１０５１に初めロードされ、プログラム
可能なＶＣＯ１０５のＣＣＯ１０５３は、同調クロック
信号ＣＬＫ（ＦＭ）の８個の立ち上がりエッジの間動作
され、これは、この時間の間にイネーブルラインＣＣＯ
ＥＮを作動することでなされる。Ｎカウンタ１０７２の
総計が８以上であるならば、Ｆレジスタの内容は非常に
高くなり（例えば、ＰＬＬ出力周波数は非常に高くな
り）、ビットパターン「０１００００」は、Ｆレジスタ
１０５１に次にロードされ、そしてＮカウンタ１０７２
の総計が、同調クロック信号ＣＬＫ（ＦＭ）の８個の立
ち上がりエッジの間に再度チェックされる。一方で、Ｎ
カウンタ１０７２の総計が８よりも小さいならば、Ｆレ
ジスタの内容は非常に低くくなり（例えば、ＰＬＬ出力
周波数は非常に低くなり）、そしてビットパターン「１
１００００」は次にＦレジスタ１０５１にロードされ、
そしてＮカウンタ１０７２の総計は、同調クロック信号
ＣＬＫ（ＦＭ）の８個の立ち上がりエッジの間に再度チ
ェックされる。Ｎカウンタ１０７２の総計が８である
か、もしくはＦレジスタ１０５１の全てのビットが２分
探索動作で調整されるまで、反復が連続して続く。ＰＬ
Ｌ同調論理１２０は、Ｎ除算回路１０７の同調クロック
信号ＣＬＫ（ＦＭ）およびクロック信号出力ＣＬＫ（Ｆ
Ｎ）の両方を受信し、上述した計数機能を実行し、前記
機能は、ＰＬＬ同調論理１２０を実行する状態機器で実
行されるカウンタをもつものが好ましい。
【００５１】最後に、第１０および第１１のステップ１
３１０と１３１１において、ＰＬＬ同調論理１２０は、
Ｑ除算回路１０６のＱレジスタ１０６１とプログラム可
能なＶＣＯのＦレジスタ１０５１の内容を調整すること
により、自己同調フェーズロックループ回路１００を同
調させてから、Ｎレジスタ１０７１（例えば、４もしく
は６）およびＭレジスタ１０１１（例えば、１）に適切
な動作値を再度記憶させ、入力クロック信号ＣＬＫ（Ｆ
Ｄ）として抽出されたクロック信号ＸＲ ＣＬＫをＭ除
算回路１０１に供給し、そして位相周波数検出器のイネ
ーブルラインＰＦＤ ＥＮを作動させることで、位相周
波数検出器１０２を再度作動させた後、入力クロック信
号ＣＬＫ（ＦＤ）の立ち上がりエッジに応じて、プログ
ラム可能なＶＣＯ１０５のイネーブルラインＣＣＯＥＮ
を作動させることで、出力クロック信号ＣＬＫ（Ｆ０）
を入力クロック信号ＣＬＫ（ＦＤ）に同期させる。同時
に、ＰＬＬ同調論理１２０はまた、イネーブルラインＦ
ＥＮを発生させるので、Ｆ ＣＬＫ信号もまた、抽出さ
れたクロック信号ＸＲ ＣＬＫに同期させられる。
３１０と１３１１において、ＰＬＬ同調論理１２０は、
Ｑ除算回路１０６のＱレジスタ１０６１とプログラム可
能なＶＣＯのＦレジスタ１０５１の内容を調整すること
により、自己同調フェーズロックループ回路１００を同
調させてから、Ｎレジスタ１０７１（例えば、４もしく
は６）およびＭレジスタ１０１１（例えば、１）に適切
な動作値を再度記憶させ、入力クロック信号ＣＬＫ（Ｆ
Ｄ）として抽出されたクロック信号ＸＲ ＣＬＫをＭ除
算回路１０１に供給し、そして位相周波数検出器のイネ
ーブルラインＰＦＤ ＥＮを作動させることで、位相周
波数検出器１０２を再度作動させた後、入力クロック信
号ＣＬＫ（ＦＤ）の立ち上がりエッジに応じて、プログ
ラム可能なＶＣＯ１０５のイネーブルラインＣＣＯＥＮ
を作動させることで、出力クロック信号ＣＬＫ（Ｆ０）
を入力クロック信号ＣＬＫ（ＦＤ）に同期させる。同時
に、ＰＬＬ同調論理１２０はまた、イネーブルラインＦ
ＥＮを発生させるので、Ｆ ＣＬＫ信号もまた、抽出さ
れたクロック信号ＸＲ ＣＬＫに同期させられる。
【００５２】図１５は、ＳＰＤＩＦ音声データ信号から
クロック信号を抽出し、通常モードの動作中（例えば、
ＰＬＬ同調期間ではない）、位相周波数検出器のイネー
ブル信号ＰＤＥを発生させる工程を記載するのに有用な
タイミング図を示している。入力音声データ信号ＳＰＤ
ＩＦは、二重位相マークにコード化されており、データ
記録はそれぞれ、データの２８周期ＴＤの前に同期プリ
アンブルの４周期ＴＤを含む。特に、記録前用にデータ
の最後の４周期（時間ｔ１〜ｔ５），次の記録用のプリ
アンブル（時間ｔ５〜ｔ９），そして次の記録用のデー
タの最初の２周期（時間ｔ９〜ｔ１１）が、図１５に示
されている。さらに、タイミング信号Ｓ ２，Ｓ ３，Ｓ
５，Ｓ ８の例もまた示されており、同様に、クロッ
ク信号抽出器４０４のＤフリップフロップ７０１のＱ出
力で生じるフリップ信号ＦＬＩＰ，クロック信号抽出器
４０４の排他的ＯＲ７０２の出力に生じる抽出クロック
信号ＸＲ ＣＬＫ，および位相周波数検出器のイネーブ
ル信号発生器４０６のセットおよびリセット可能なＤフ
リップフロップ９０３のＱ出力で生じる位相周波数検出
器のイネーブル信号ＰＤＥも示されている。特に留意さ
れたい点は、プリアンブルのｔ７とｔｅの期間中、抽出
されたクロック信号ＸＲ ＣＬＫが示された波形に似る
ように強制されることであり、これは、タイミング信号
Ｓ ８が、位相周波数検出器のイネーブルラインＰＤＥ
が動作することを示すように時間ｔｅで立ち上がりエッ
ジを発生させるためである。この強制期間は、タイミン
グ信号Ｓ ５の立ち上がりエッジがプリアンブルの検出
を示した後のタイミング信号Ｓ ２の最初の立ち上がり
エッジから開始され、そしてタイミング信号Ｓ ８の最
初の立ち上がりエッジが、検出されたプリアンブルの終
わりを示した後に終了する。強制期間中、ＦＬＩＰ信号
もまた、例えば、フリップフロップ７０１をリセットす
ることで、タイミング信号Ｓ ３の最初の立ち上がりエ
ッジの後はＬＯＷに強制される。
クロック信号を抽出し、通常モードの動作中（例えば、
ＰＬＬ同調期間ではない）、位相周波数検出器のイネー
ブル信号ＰＤＥを発生させる工程を記載するのに有用な
タイミング図を示している。入力音声データ信号ＳＰＤ
ＩＦは、二重位相マークにコード化されており、データ
記録はそれぞれ、データの２８周期ＴＤの前に同期プリ
アンブルの４周期ＴＤを含む。特に、記録前用にデータ
の最後の４周期（時間ｔ１〜ｔ５），次の記録用のプリ
アンブル（時間ｔ５〜ｔ９），そして次の記録用のデー
タの最初の２周期（時間ｔ９〜ｔ１１）が、図１５に示
されている。さらに、タイミング信号Ｓ ２，Ｓ ３，Ｓ
５，Ｓ ８の例もまた示されており、同様に、クロッ
ク信号抽出器４０４のＤフリップフロップ７０１のＱ出
力で生じるフリップ信号ＦＬＩＰ，クロック信号抽出器
４０４の排他的ＯＲ７０２の出力に生じる抽出クロック
信号ＸＲ ＣＬＫ，および位相周波数検出器のイネーブ
ル信号発生器４０６のセットおよびリセット可能なＤフ
リップフロップ９０３のＱ出力で生じる位相周波数検出
器のイネーブル信号ＰＤＥも示されている。特に留意さ
れたい点は、プリアンブルのｔ７とｔｅの期間中、抽出
されたクロック信号ＸＲ ＣＬＫが示された波形に似る
ように強制されることであり、これは、タイミング信号
Ｓ ８が、位相周波数検出器のイネーブルラインＰＤＥ
が動作することを示すように時間ｔｅで立ち上がりエッ
ジを発生させるためである。この強制期間は、タイミン
グ信号Ｓ ５の立ち上がりエッジがプリアンブルの検出
を示した後のタイミング信号Ｓ ２の最初の立ち上がり
エッジから開始され、そしてタイミング信号Ｓ ８の最
初の立ち上がりエッジが、検出されたプリアンブルの終
わりを示した後に終了する。強制期間中、ＦＬＩＰ信号
もまた、例えば、フリップフロップ７０１をリセットす
ることで、タイミング信号Ｓ ３の最初の立ち上がりエ
ッジの後はＬＯＷに強制される。
【００５３】本発明の種々の特徴が好適な実施例の点か
ら記載されたが、本発明は添付の請求の全範囲内で完全
に保護されるものであることを理解されたい。
ら記載されたが、本発明は添付の請求の全範囲内で完全
に保護されるものであることを理解されたい。
【図１】本発明の特徴を利用したもので、自己同調フェ
ーズロックループ回路を示した例示的なブロック図であ
る。
ーズロックループ回路を示した例示的なブロック図であ
る。
【図２ａ】本発明の特徴を利用したもので、図１の自己
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
【図２ｂ】本発明の特徴を利用したもので、図１の自己
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
【図２ｃ】本発明の特徴を利用したもので、図１の自己
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
同調フェーズロックループ回路のプログラム可能な周波
数除算器を示した例示的なブロック図である。
【図３】本発明の特徴を利用したもので、図１の自己同
調フェーズロックループ回路のプログラム可能なＶＣＯ
を示した例示的なブロック図である。
調フェーズロックループ回路のプログラム可能なＶＣＯ
を示した例示的なブロック図である。
【図４】本発明の特徴を利用したもので、図１の自己同
調ＰＬＬ回路に含まれるＰＬＬ制御装置を示した例示的
なブロック図である。
調ＰＬＬ回路に含まれるＰＬＬ制御装置を示した例示的
なブロック図である。
【図５】本発明の特徴を利用したもので、図４のＰＬＬ
制御装置に含まれるクロック信号発生器を示した例示的
なブロック図である。
制御装置に含まれるクロック信号発生器を示した例示的
なブロック図である。
【図６】本発明の特徴を利用したもので、図４のＰＬＬ
制御装置に含まれるタイミング信号発生器を示した例示
的なブロック図である。
制御装置に含まれるタイミング信号発生器を示した例示
的なブロック図である。
【図７】本発明の特徴を利用したもので、図４のＰＬＬ
制御装置に含まれるクロック信号抽出器を示した例示的
なブロック図である。
制御装置に含まれるクロック信号抽出器を示した例示的
なブロック図である。
【図８】本発明の特徴を利用したもので、図４のＰＬＬ
制御装置に含まれる同期発生器を示した例示的な論理図
である。
制御装置に含まれる同期発生器を示した例示的な論理図
である。
【図９】本発明の特徴を利用したもので、図４のＰＬＬ
制御装置に含まれる位相周波数検出器のイネーブル信号
発生器を示した例示的な論理図である。
制御装置に含まれる位相周波数検出器のイネーブル信号
発生器を示した例示的な論理図である。
【図１０】本発明の特徴を利用するもので、図４のＰＬ
Ｌ制御装置に含まれるＤＣＯ較正器を示した例示的なブ
ロック図である。
Ｌ制御装置に含まれるＤＣＯ較正器を示した例示的なブ
ロック図である。
【図１１】本発明の特徴を利用するもので、ＳＰＤＩＦ
音声データ信号からの周波数を決定するための工程を示
した例示的な流れ図である。
音声データ信号からの周波数を決定するための工程を示
した例示的な流れ図である。
【図１２】本発明の特徴を利用するもので、ＳＰＤＩＦ
音声データ信号の周波数変化を検出するための工程を示
した例示的な流れ図である。
音声データ信号の周波数変化を検出するための工程を示
した例示的な流れ図である。
【図１３】本発明の特徴を利用するもので、新しい周波
数に図１の自己同調ＰＬＬ回路を再同調させるための工
程を示した例示的な流れ図である。
数に図１の自己同調ＰＬＬ回路を再同調させるための工
程を示した例示的な流れ図である。
【図１４】本発明の特徴を利用するもので、複数のＤＣ
Ｏを一度に一つずつ較正するための工程を示した例示的
な流れ図である。
Ｏを一度に一つずつ較正するための工程を示した例示的
な流れ図である。
【図１５】クロック信号をＳＰＤＩＦ音声データ信号か
ら抽出し、ＳＰＤＩＦ音声データ信号からデータを通常
に読み取る間、位相周波数検出器のイネーブル信号を発
生させる工程を示すのに有用な例示的なタイミング図で
ある。
ら抽出し、ＳＰＤＩＦ音声データ信号からデータを通常
に読み取る間、位相周波数検出器のイネーブル信号を発
生させる工程を示すのに有用な例示的なタイミング図で
ある。
１００ 自己同調回復のフェーズロックループ（ＰＬ
Ｌ）回路 １０１ Ｍ除算回路 １０２ 位相周波数検出器 １０３ チャージポンプ １０４ ループフィルタ １０５ プログラム可能な電圧制御発振器 １０６ Ｑ除算回路 １０７ Ｎ除算回路 １０８ 選択器 １０９，１１０，１１１ データライン １１２ 選択器 １１３，１１４，１１５ データライン １２０ ＰＬＬ同調論理 １２１ データライン １２２ ノード ４０１ クロック信号発生器 ４０２ タインミング信号発生器 ４０３ 周波数検出器 ４０４ クロック抽出器 ４０５ 同期信号発生器 ４０６ 位相周波数検出器イネーブル ４０７ ディジタル信号発生器（ＤＣＯ）の較正器 ４０８ 周波数変化検出器 ４１１，４１２，４１３，４１４ ディジタル制御発振
器（ＤＣＯ） ５０１，５０２，５０３，５０４ マルチプレクサ回路 ５０５ プログラム可能なＳ割 ６０１ カウンタ（Ｗ０ ＣＯＵＮＴＥＲ） ６０２ レジスタ（Ｗ０ ＲＥＳＩＳＴＥＲ） ６０３ マルチプレクサ回路（Ｗ０ ＭＵＸ） ６０４ カウンタ（Ｗ１ ＣＯＵＮＴＥＲ） ６０５ レジスタ（Ｗ１ ＲＥＳＩＳＴＥＲ） ６０６ マルチプレクサ回路（Ｗ１ ＭＵＸ） ６０７ ＯＲゲート ６０８ 第１カウンタ ６０９ 第２カウンタ ６１０ 第３カウンタ ６１１ 第４カウンタ ７０１ Ｄフリップフロップ ７０２ 排他的ＯＲ ８０１ Ｄフリップフロップ ８０２ インバータ ９０１ ２８進カウンタ ９０２ インバータ ９０３ セットおよびリセット可能なＤフリップフロッ
プ １００１ ＤＣＯ較正論理 １００２，１００３，１００４，１００５ デマルチプ
レクサ回路 １０１１ Ｍレジスタ １０１２ Ｍカウンタ １０５１ Ｆレジスタ １０５２ 電圧・電流変換器（Ｖ−Ｉ） １０５３ 電流制御発振器（ＣＣＯ） １０６１ Ｑレジスタ １０６２ Ｑカウンタ １０７１ Ｎレジスタ １０７２ Ｎカウンタ ５０５１ Ｓレジスタ ５０５２ Ｓカウンタ
Ｌ）回路 １０１ Ｍ除算回路 １０２ 位相周波数検出器 １０３ チャージポンプ １０４ ループフィルタ １０５ プログラム可能な電圧制御発振器 １０６ Ｑ除算回路 １０７ Ｎ除算回路 １０８ 選択器 １０９，１１０，１１１ データライン １１２ 選択器 １１３，１１４，１１５ データライン １２０ ＰＬＬ同調論理 １２１ データライン １２２ ノード ４０１ クロック信号発生器 ４０２ タインミング信号発生器 ４０３ 周波数検出器 ４０４ クロック抽出器 ４０５ 同期信号発生器 ４０６ 位相周波数検出器イネーブル ４０７ ディジタル信号発生器（ＤＣＯ）の較正器 ４０８ 周波数変化検出器 ４１１，４１２，４１３，４１４ ディジタル制御発振
器（ＤＣＯ） ５０１，５０２，５０３，５０４ マルチプレクサ回路 ５０５ プログラム可能なＳ割 ６０１ カウンタ（Ｗ０ ＣＯＵＮＴＥＲ） ６０２ レジスタ（Ｗ０ ＲＥＳＩＳＴＥＲ） ６０３ マルチプレクサ回路（Ｗ０ ＭＵＸ） ６０４ カウンタ（Ｗ１ ＣＯＵＮＴＥＲ） ６０５ レジスタ（Ｗ１ ＲＥＳＩＳＴＥＲ） ６０６ マルチプレクサ回路（Ｗ１ ＭＵＸ） ６０７ ＯＲゲート ６０８ 第１カウンタ ６０９ 第２カウンタ ６１０ 第３カウンタ ６１１ 第４カウンタ ７０１ Ｄフリップフロップ ７０２ 排他的ＯＲ ８０１ Ｄフリップフロップ ８０２ インバータ ９０１ ２８進カウンタ ９０２ インバータ ９０３ セットおよびリセット可能なＤフリップフロッ
プ １００１ ＤＣＯ較正論理 １００２，１００３，１００４，１００５ デマルチプ
レクサ回路 １０１１ Ｍレジスタ １０１２ Ｍカウンタ １０５１ Ｆレジスタ １０５２ 電圧・電流変換器（Ｖ−Ｉ） １０５３ 電流制御発振器（ＣＣＯ） １０６１ Ｑレジスタ １０６２ Ｑカウンタ １０７１ Ｎレジスタ １０７２ Ｎカウンタ ５０５１ Ｓレジスタ ５０５２ Ｓカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トザック ハダス イスラエル、30900、ジチュロン ヤアコ ブ、ハトマー ストリート 23 (72)発明者 ヤアコブ エリイ ザンドマン イスラエル、30825、ホフ ハカルメル、 アイン アヤラ 84
Claims (15)
- 【請求項１】自己同調フェーズロックループ回路におい
て：入力および出力をもつＭ除算回路であり、前記Ｍ除
算回路の入力は入力クロック周波数をもつ入力クロック
信号を受信するものであるＭ除算回路と；第１の入力，
第２の入力，および出力をもつ位相周波数検出器の回路
であり、前記位相周波数検出器の回路の第１の入力は、
前記Ｍ除算回路の出力につなげられる位相周波数検出器
回路と；供給電圧を供給する電源につなげられる電圧制
御発振器の回路であり、前記電圧制御発振器の回路は、
電圧入力，少なくとも一つのパラメータ調整入力，そし
て出力，前記位相周波数検出器回路の出力に切換可能に
つながれているノードから入力電圧を受ける前記電圧入
力，少なくとも一つのパラメータ調整値を受ける前記少
なくとも一つのパラメータ調整入力，および前記入力電
圧と前記少なくとも一つのパラメータ調整値に関連する
出力クロック周波数をもつ出力クロック信号を供給する
前記電圧制御発振器回路の出力をもつ電圧制御発振器回
路と；入力および出力をもつＮ除算回路であり、前記Ｎ
除算回路の入力は、前記出力クロック信号を受信し、前
記Ｎ除算出力は、前記位相周波数検出器回路の第２の入
力につなげられるＮ除算回路と；および前記位相周波数
検出器の回路および前記電圧制御発振器の回路につなげ
られる同調回路であり、前記同調回路はリロック信号を
受信し、そして前記リロック信号がリロックモード状態
にある場合、前記ノードから前記位相周波数検出器の回
路出力を切換可能に引き離し、前記少なくとも一つのパ
ラメータ調整値を調整することで、前記出力クロック周
波数は、前記入力電圧が供給電圧の半分であるとき、自
己同調フェーズロックループ回路の閉ループゲインで乗
算した前記入力クロック周波数に略等しいものである同
調回路とを含む自己同調フェーズロックループ回路。 - 【請求項２】自己同調フェーズロックループ回路におい
て、前記位相周波数検出器回路は、前記同調回路につな
がれた出力制御回路と，前記リロック信号が、前記位相
周波数検出器回路の出力を前記ノードにつなげることで
前記リロックモードにないとき、前記位相周波数検出器
回路の出力から前記入力電圧を前記電圧制御発振器の電
圧入力に供給し、前記リロック信号が、前記ノードと前
記位相周波数検出器回路の出力を引き離すことで、前記
リロックモードにあるとき、前記入力電圧を前記電圧制
御発振器の電圧入力に供給しないように前記位相周波数
検出器回路を動作不能にする前記出力制御回路とを含む
請求項１記載の自己同調フェーズロックループ回路。 - 【請求項３】自己同調フェーズロックループ回路におい
て、さらに、前記同調回路と前記ノードにつながれる入
力電圧調整回路を含み、ここにおいて、前記リロック信
号が前記リロックモードにあるとき、前記同調回路によ
り前記入力電圧調整回路が前記ノードの電圧を供給電圧
の約半分に調整する請求項２記載の自己同調フェーズロ
ックループ回路。 - 【請求項４】自己同調フェーズロックループ回路におい
て、前記少なくとも一つのパラメータ調整入力は、周波
数オフセット入力およびゲイン調整入力を含み、そして
前記電圧制御発生器回路は：前記周波数オフセット入力
を介して受けるプログラム可能な周波数オフセット値を
記憶するための手段と；入力および出力をもつ電圧・電
流変換器回路であり、前記電圧・電流変換器回路の入力
が前記入力電圧を受け、そして前記電圧・電流変換器回
路の出力が電流を供給する電圧・電流変換器回路と；入
力および出力をもつ電流制御発振器回路であり、前記電
流制御発振器回路の入力は、前記電圧・電流変換器回路
の出力電流を受け、そして前記電流制御発振器回路の出
力は、前記プログラム可能な周波数オフセット値および
前記電圧・電流変換器回路の出力電流に関連する臨時の
周波数をもつ臨時のクロック信号を供給する電流制御発
振器回路と；および前記ゲイン調整入力を介して受ける
除算値を記憶するための手段を含むＱ除算回路であり、
前記Ｑ除算回路は、入力と出力をもち、前記Ｑ除算回路
の入力は前記臨時のクロック信号を受け、そして前記Ｑ
除算回路の出力は、前記入力電圧と前記少なくとも一つ
のパラメータ調整値に関連する前記出力周波数をもち、
そして前記Ｑ除算回路の前記記憶手段で記憶される前記
除算値で除算される前記臨時の周波数に略等しいもので
あるＱ除算回路を含む請求項３記載の自己同調フェーズ
ロックループ回路。 - 【請求項５】供給電圧につながれた自己同調クロック回
復フェーズロックループ回路において：参照クロック信
号を受けるための入力および出力をもつＭ除算回路と；
第１の入力，第２の入力，および出力をもつ位相周波数
検出器回路であり、ここにおいて、前記第１の入力はＭ
除算回路の出力につながれる位相周波数検出器回路と；
電圧入力，プログラム可能なオフセット入力，および出
力をもつ電圧制御発振器であり、ここにおいて、前記電
圧入力は、前記位相周波数検出器回路の出力に切換可能
につながれ、そして前記電圧制御発振器の出力は、前記
電圧入力と前記プログラム可能なオフセット入力に応答
する周波数をもつものである電圧制御発振器と；入力お
よび出力をもつＮ除算回路であり、前記入力は前記電圧
制御発振器の出力につながれ、そして前記出力は前記位
相周波数検出器の第２の入力につながれるＮ除算回路
と；入力データの流れからクロック周波数を決定するた
めの手段と；および前記電圧制御発振器のプログラム可
能なオフセット入力を調整することで、前記電圧制御発
振器の電圧入力が前記電圧制御発振器の最適な入力電圧
に等しいとき、前記電圧制御発振器が、フェーズロック
ループ回路の閉ループゲインで乗算して決定されたクロ
ック周波数と略等しくなる調整手段とを含む自己同調ク
ロック回復フェーズロックループ回路。 - 【請求項６】自己同調クロック回復フェーズロックルー
プ回路において、前記最適な入力電圧は、前記自己同調
クロック回復フェーズロックループ回路につながれた供
給電圧の電圧の約半分である請求項５記載の自己同調ク
ロック回復フェーズロックループ回路。 - 【請求項７】クロック信号を入力データの流れから回復
するためにフェーズロックループ回路を同調する方法で
あり、前記フェーズロックループ回路は、電圧入力，少
なくとも一つの調整パラメータ，および前記電圧入力と
前記少なくとも一つの調整パラメータに応答する周波数
をもつ出力とをもつ電圧制御発振器を含み、前記方法
は：入力データの流れのクロック周波数を決定するステ
ップと；および前記電圧制御発振器の少なくとも一つの
調整パラメータを調整することで、前記電圧制御発振器
の電圧入力が前記電圧制御発振器に最適な線形性および
広範囲を供給する最適な入力電圧にあるとき、前記電圧
制御発振器の出力周波数が、フェーズロックループ回路
の閉ループゲインで乗算した前記決定されたクロック周
波数と略等しい調整ステップとを含むフェーズロックル
ープ回路の同調方法。 - 【請求項８】前記方法において、前記クロック周波数決
定ステップは、入力データの流れから入力データの流れ
のクロック周波数を決定するステップを含む請求項７記
載のフェーズロックループ回路の同調方法。 - 【請求項９】前記方法において、前記クロック周波数決
定ステップは、ある公知の時間の間に一定の値をもつ入
力データの流れの一部を示すことで、入力データの流れ
からクロック周波数を決定するステップを含む請求項８
記載のフェーズロックループ回路の同調方法。 - 【請求項１０】前記方法において、さらに、前記電圧制
御発振器の少なくとも一つの調整パラメータの調整ステ
ップの前に、入力データの流れからデータの流れのクロ
ック信号を抽出するステップを含む請求項７記載のフェ
ーズロックループ回路の同調方法。 - 【請求項１１】前記方法において、前記少なくとも一つ
の調整パラメータはオフセットパラメータを含み、前記
フェーズロックループ回路はさらに、位相周波数検出器
と、前記位相周波数検出器の出力を前記電圧制御発振器
の電圧入力へつなぎ、そこから引き離すための手段を含
み、そして前記電圧制御発振器の少なくとも一つの調整
パラメータの調整ステップは：前記つなぎおよび引き離
し手段に、前記位相周波数検出器の出力を前記電圧制御
発振器の電圧入力から引き離すステップと；前記電圧制
御発振器の電圧入力を実質的に前記最適な入力電圧に調
整するステップと；前記電圧制御発振器の周波数出力
が、フェーズロックループ回路の閉ループゲインで乗算
した入力データの流れから決定されたクロック周波数に
実質的に等しくなるまで、前記オフセットパラメータを
調整するステップと；入力データの流れから抽出された
前記データの流れのクロック信号をフェーズロックルー
プ回路の入力に供給するステップと；およびフェーズロ
ックループ回路の前記入力に供給される前記データの流
れのクロック信号に前記電圧制御発振器の出力を同期さ
せた後、前記つなぎおよび引き離し手段で前記位相周波
数検出器の出力を前記電圧制御発生器の電圧入力につな
げることで、前記回復したクロック信号を前記電圧制御
発振器の出力として発生させる前記つなぎおよび引き離
し手段のステップとを含む請求項１０記載のフェーズロ
ックループ回路の同調方法。 - 【請求項１２】入力データの流れの周波数が変化した
後、入力データの流れからクロック信号を回復するため
にフェーズロックループ回路を再度同調する方法であ
り、前記フェーズロックループ回路は、電圧入力，少な
くとも一つの調整パラメータ，および前記電圧入力およ
び前記少なくとも一つの調整パラメータに応答する周波
数をもつ出力とをもつ電圧制御発振器を含み、前記方法
は：入力データの流れの周波数変化を検出し、前記周波
数の変化後に入力データの流れから新しい周波数を決定
するために入力データの流れをモニタするステップと；
および前記電圧制御発振器の少なくとも一つの調整パラ
メータを調整することで、前記電圧制御発振器の電圧入
力が前記電圧制御発振器に最適な線形性および広範囲を
供給する最適な入力電圧にあるとき、前記電圧制御発振
器の出力周波数が、フェーズロックループ回路の閉ルー
プゲインで乗算した前記決定された新しい周波数と略等
しいものである調整ステップとを含むフェーズロックル
ープ回路を再度同調する方法。 - 【請求項１３】前記方法において、前記モニタステップ
が、入力データの流れから周波数を周期的に決定するこ
とで入力データの流れの変化を検出するステップと、お
よび周期的に決定された周波数を少なくとも一つの周波
数のしきい値と比較するステップとを含む請求項１２記
載のフェーズロックループ回路を再度同調する方法。 - 【請求項１４】前記方法において、前記入力データの流
れの周波数決定ステップは：ある公知の時間の間に一定
の値をもつ入力データの流れの一部を確認するステップ
と；入力データの流れの周波数よりも大きい周波数をも
つ固定クロック信号を発生させるステップと；および前
記公知の時間の間に前記固定クロック信号の周期の数を
計数するステップとを含む請求項１３記載のフェーズロ
ックループ回路を再度同調する方法。 - 【請求項１５】複数の電圧制御発生器からの固定周波数
クロック信号および公知の任意周波数のシステムクロッ
ク信号を発生させる方法であり：周波数除数が予め選択
された因子で乗算した前記公知の任意周波数と略等しく
なるようにＳ除算回路をプログラミングするステップ
と；前記システムクロック信号を前記Ｓ除算回路の入力
に供給することで、前記予め選択された因子の逆数に実
質的に比例する周波数をもつ参照クロック信号を発生さ
せるステップと；前記参照クロック信号をもつ前記複数
の電圧制御発振器を一度に一つずつ連続的に較正するス
テップと；および前記複数の電圧制御発振器のなかで、
その時点では較正されていない選択されたものから交互
に前記固定周波数のクロック信号を発生させるステップ
とを含むシステムクロック信号を発生させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/754,856 US5933058A (en) | 1996-11-22 | 1996-11-22 | Self-tuning clock recovery phase-locked loop circuit |
| US08/754,856 | 1996-11-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10271003A true JPH10271003A (ja) | 1998-10-09 |
Family
ID=25036657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339440A Pending JPH10271003A (ja) | 1996-11-22 | 1997-11-25 | 自己同調クロック回復のフェーズロックループ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5933058A (ja) |
| EP (1) | EP0844738A2 (ja) |
| JP (1) | JPH10271003A (ja) |
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