KR200173798Y1 - 클럭신호 복구회로 - Google Patents
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Abstract
본 고안은 클럭신호 복구회로에 관한 것으로, 비영복귀 클럭신호가 입력되고, 상호 소정의 위상차를 갖는 다수개의 발진신호를 출력하는 제 1 위상동기 루프회로와; 상기 비영복귀 클럭신호가 입력되고, 상기 다수개의 발진신호를 입력받아 상기 비영복귀 클럭신호와의 위상차을 비교하여, 위상차가 가장 작은 발진신호를 선택적으로 출력하는 제 2 위상동기 루프회로와; 상기 제 2 위상동기 루프회로에서 출력되는 발진신호를 입력받아, 이를 소정 시간동안 지연시켜 복구된 클럭신호로서 출력하는 지연부를 포함하여 이루어져서, 오실레이터의 단수를 적게 유지하면서도 입력되는 비영복귀 클럭신호와 동일한 위상의 출력 클럭신호를 얻을수 있는 효과를 제공한다.
Description
본 고안은 클럭신호 복구회로에 관한 것으로, 특히 입력된 비영복귀 클럭신호(Non-Return to Zero Clock Signal)와 위상이 일치하는 정상적인 주파수의 클럭신호를 출력하는 클럭신호 복구회로에 관한 것이다.
비영복귀 클럭신호는 디지탈 신호에서 논리값 1과 논리값 0을 각각 다른 진폭 레벨로 표현되는 신호이다. 이때 각 논리값의 신호는 동극성일수도 있고 역극성일수도 있지만, 어느 상태에서도 전류가 0이 되는 경우는 없다. 이와같은 비영복귀 클럭신호는 전류가 0이되는 상태가 발생하지 않도록 함으로써 빠른 동작속도를 구현할수 있다.
도 1은 이와같은 비영복귀 클럭신호를 일반적인 클럭신호로 전환하는 클럭신호 복귀호로인데, 입력되는 비영복귀 클럭신호의 위상에 근접하는 일반적인 클럭신호를 발생시킨다. 비영복귀 클럭신호(CLK_NRZ)는 아날로그 위상동기 루프회로(1)와 디지탈 위상동기 루프회로(3)로 출력된다. 아날로그 위상동기 루프회로(1)에는 오실레이터(2)가 구비되어 있는데, 이 오실레이터(2)에서는 모두 32개의 발진신호(OSC)가 발생하여 디지탈 위상동기 루프회로(3)에 입력된다. 디지탈 위상동기 루프회로(3)에서는 입력된 32개의 발진신호(OSC)와 비영복귀 클럭신호(CLK_NRZ)의 위상을 상호 비교하여 위상차가 가장 작은 발진신호(OSC)를 출력 클럭신호(CLK_OUT)로서 출력한다. 즉, 비영복귀 클럭신호(CLK_NRZ)의 위상과 가장 근접한 위상을 갖는 발진신호(OSC)를 출력함으로써 비영복귀 클럭신호(CLK_NRZ)를 대신하는 정상적인 클럭신호를 발생시키는 것이다.
도 2는 도 1에 나타낸 종래의 클럭신호 복구회로의 오실레이터를 나타낸 회로도이다. 도 2에 나타낸 바와같이 오실레이터(2)는 32개의 인버터(INV1∼INV32)가 직렬 연결되어 이루어진다. 이 가운데 마지막 홀수번째 인버터(INV31)의 출력신호가 최초의 입력단으로 피드백됨으로써 발진이 가능해진다. 32개의 인버터(INV1∼INV32)의 출력신호가 곧 32개의 발진신호(OSC)이며, 앞단의 인버터의 출력신호는 다음단의 인버터의 출력신호보다 그 위상이 각 인버터의 지연시간만큼 앞선다. 이와같이 소정의 위상차를 갖는 32개의 발진신호(OSC) 가운데 비영복귀 클럭신호(CLK_NRZ)와 위상차가 가장 작은 발진신호가 디지탈 위상동기 루프회로에 의해 선택되어 정상적인 클럭신호로서 출력되는 것이다.
그러나 이와같은 종래의 클럭신호 복구회로의 출력 클럭신호(CLK_OUT)는 그 위상이 최초 입력된 비영복귀 클럭신호(CLK_NRZ)의 위상에 근접하는 클럭신호일뿐 위상이 정확히 일치하지는 않는다. 비영복귀 클럭신호(CLK_NRZ)의 위상에 매우 근접하는 클럭신호를 얻기 위하여 오실레이터(2)의 인버터 수를 크게 증가시키는 방법이 있지만, 그와같은 경우에는 오실레이터(2)에서 발생하는 커다란 시간지연으로 인하여 전체 동작속도가 현저히 느려지기 때문에 빠른 동작속도를 얻고자하는 비영복귀 클럭신호(CLK_NRZ)의 사용목적에 반하는 것이다.
따라서 본 고안은 오실레이터의 단수를 적게 유지하면서도 입력되는 비영복귀 클럭신호와 동일한 위상의 출력 클럭신호를 얻을수 있는 클럭신호 복구회로를 제공하는데 그 목적이 있다.
도 1은 종래의 클럭신호 복구회로를 나타낸 블록도.
도 2는 도 1에 나타낸 종래의 클럭신호 복구회로의 오실레이터를 나타낸 회로도.
도 3은 본 고안에 따른 클럭신호 복구회로를 나타낸 블록도.
도 4는 도 3에 나타낸 본 고안에 따른 클럭신호 복구회로의 지연부를 나타낸 회로도.
도 5는 도 3에 나타낸 본 고안에 따른 클럭신호 복구회로의 동작특성을 설명하기 위한 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 4 : 아날로그 위상동기 루프회로 2, 5 : 오실레이터
3, 6 : 디지탈 PLL 7 : 지연부
INV1∼INV36 : 인버터 Q1∼Q8 : 엔모스 트랜지스터
CLK_NRZ : 비영복귀 클럭신호 CLK_OUT : 출력 클럭신호
OSC : 발진신호 VCONT : 제어전압
이와같은 목적의 본 고안은 비영복귀 클럭신호가 입력되고, 상호 소정의 위상차를 갖는 다수개의 발진신호를 출력하는 제 1 위상동기 루프회로와; 상기 비영복귀 클럭신호가 입력되고, 상기 다수개의 발진신호를 입력받아 상기 비영복귀 클럭신호와의 위상차을 비교하여, 위상차가 가장 작은 발진신호를 선택적으로 출력하는 제 2 위상동기 루프회로와; 상기 제 2 위상동기 루프회로에서 출력되는 발진신호를 입력받아, 이를 소정 시간동안 지연시켜 복구된 클럭신호로서 출력하는 지연부를 포함하여 이루어진다.
이와같이 이루어진 본 고안의 바람직한 실시예를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다. 도 3은 본 고안에 따른 클럭신호 복구회로를 나타낸 블록도이고, 도 4는 도 3에 나타낸 본 고안에 따른 클럭신호 복구회로의 지연부를 나타낸 회로도이며, 도 5는 도 3에 나타낸 본 고안에 따른 클럭신호 복구회로의 동작특성을 설명하기 위한 타이밍 다이어그램이다.
먼저 도 3에 나타낸 바와같이, 비영복귀 클럭신호(CLK_NRZ)는 아날로그 위상동기 루프회로(4)와 디지탈 위상동기 루프회로(6)에 모두 입력된다. 아날로그 위상동기 루프회로(4)에는 오실레이터(5)가 구비되어 있는데, 이 오실레이터(5)에서는 모두 8개의 발진신호(OSC)가 발생하여 디지탈 위상동기 루프회로(6)로 출력된다. 디지탈 위상동기 루프회로(6)에서는 입력된 8개의 발진신호(OSC)와 비영복귀 클럭신호(CLK_NRZ)의 위상을 상호 비교하여 위상차가 가장 작은 발진신호(OSC)를 지연부(7)로 출력한다. 또한 디지탈 위상동기 루프회로(6)에서는 제어전압(VCONT)을 출력하여 지연부(7)로 출력한다.
지연부(7)는 도 4에 나타낸 바와같이 전압제어 저항회로로 구성되는데, 다수개의 인버터(INV33∼INV36)가 직렬 연결되고, 각 인버터(INV33∼INV36)의 출력신호가 엔모스 트랜지스터(Q5∼Q8)로 이루어진 부하 캐패시턴스의 크기에 제약을 받도록 이루어진다. 각각의 부하 캐패시턴스(Q5∼Q8)와 각 인버터(NV33∼INV36)의 출력단 사이에는 제어전압(VCONT)에 의해 온·오프되는 엔모스 트랜지스터(Q1∼Q4)가 연결되어 있다.
디지탈 위상동기 루프회로(6)에서 출력되는 발진신호(OSC)를 소정시간동안 지연시켜서 출력한다. 이때 발진신호(OSC)를 어느정도 지연시킬 것인가를 상술한 제어전압(VCONT)이 결정하는 것이다.
지연부(7)에서 출력되는 출력 클럭신호(CLK_OUT)는 디지탈 위상동기 루프회로(6)에 피드백되는데, 디지탈 위상동기 루프회로(6)는 최초 입력된 비영복귀 클럭신호(CLK_NRZ)의 위상과 피드백된 출력 클럭신호(CLK_OUT)의 위상을 상호 비교하여 위상차에 비례하는 크기의 전압을 제어전압(VCONT)으로서 출력하는 것이다. 만약 입력된 비영복귀 클럭신호(CLK_NRZ)와 피드백된 출력 클럭신호(CLK_OUT)의 위상차가 적으면 그만큼 제어전압(VCONT)의 레벨도 낮아져서 지연부(7)의 지연시간도 감소할 것이고, 입력된 비영복귀 클럭신호(CLK_NRZ)와 피드백된 출력 클럭신호(CLK_OUT)의 위상차가 크면 제어전압(VCONT)의 레벨로 높아져서 지연부(7)의 지연시간도 증가한다.
이와같은 동작특성이 도 5에 잘 나타나 있다. 도 5에서 8개의 발진신호(OSC1∼OSC8) 가운데 비영복귀 클럭신호(CLK_NRZ)와 위상이 가장 근접하는 신호가 세번째 발진신호(OSC3)임을 알수 있다. 종래의 클럭신호 복구회로라면 바로 이 세번째 발진신호(OSC3)가 최종 출력 클럭신호(CLK_OUT)로서 출력되겠지만, 본 고안에 따른 클럭신호 복구회로에서는 이 발진신호(OSC3)와 최초 입력된 비영복귀 클럭신호(CLK_NRZ)와의 위상차(θ)에 비례하는 시간지연에 의해 다소 지연출력된다. 이와같이 지연출력되는 신호가 도 5(7)의 출력 클럭신호(CLK_OUT)이다.
이와같은 지연부의 특성을 이용함으로써 아날로그 위상동기 루프회로의 오실레이터의 단수(인버터의 수)를 크게 줄이면서도 비영복귀 클럭신호(CLK_NRZ)와 동일한 위상의 출력 클럭신호(CLK_OUT)를 얻을수 있는 것이다.
따라서 본 고안은 오실레이터의 단수를 적게 유지하면서도 입력되는 비영복귀 클럭신호와 동일한 위상의 출력 클럭신호를 얻을수 있는 효과를 제공한다.
Claims (3)
- 클럭신호 복구회로에 있어서,비영복귀 클럭신호가 입력되고, 상호 소정의 위상차를 갖는 다수개의 발진신호를 출력하는 제 1 위상동기 루프회로와;상기 비영복귀 클럭신호가 입력되고, 상기 다수개의 발진신호를 입력받아 상기 비영복귀 클럭신호와의 위상차을 비교하여, 위상차가 가장 작은 발진신호를 선택적으로 출력하는 제 2 위상동기 루프회로와;상기 제 2 위상동기 루프회로에서 출력되는 발진신호를 입력받아, 이를 소정 시간동안 지연시켜 복구된 클럭신호로서 출력하는 지연부를 포함하는 클럭신호 복구회로.
- 청구항 1에 있어서, 상기 복구된 클럭신호가 상기 제 2 위상동기 루프회로에 피드백되고, 피드백된 상기 복구된 클럭신호와 상기 비영복귀 클럭신호의 위상차에 비례하는 레벨의 제어전압이 발생하여 상기 지연부로 출력되는 것이 특징인 클럭신호 복구회로.
- 청구항 2에 있어서 상기 지연부는 상기 제어전압에 의해 제어되는 전압제어 지연회로인 것이 특징인 클럭신호 복구회로.
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