JPH10261956A - Clock generating circuit - Google Patents
Clock generating circuitInfo
- Publication number
- JPH10261956A JPH10261956A JP9067088A JP6708897A JPH10261956A JP H10261956 A JPH10261956 A JP H10261956A JP 9067088 A JP9067088 A JP 9067088A JP 6708897 A JP6708897 A JP 6708897A JP H10261956 A JPH10261956 A JP H10261956A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- clock
- voltage
- signal
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は映像信号のディジタ
ル処理に用いるクロックの生成回路に係り、クロック周
波数の可変範囲を拡大し、ＰＬＬ（位相同期ループ）回
路のロックレンジを拡大するものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for generating a clock used for digital processing of a video signal, and more particularly to a circuit for expanding a variable range of a clock frequency and expanding a lock range of a PLL (Phase Locked Loop) circuit.
【０００２】[0002]
【従来の技術】映像信号をディジタル処理するには映像
信号と同期したクロックが必要であり、例えば、ＰＬＬ
回路によりクロックを生成する。ＰＬＬ回路は、電圧制
御発振回路（ＶＣＯ）で基準クロックを発生し、この基
準クロックを分周器により、映像信号より分離された基
準信号、例えば、水平同期信号の周波数に分周し、水平
同期信号と共に位相比較器に入力し、位相を比較し、位
相差の出力信号をＬＰＦ（低域濾波器）に入力して位相
差に応じた直流電圧とし、この電圧をＶＣＯに印加して
発振周波数を制御するように構成し、基準信号に同期し
た安定でかつ正確なクロックを生成する。ところで、Ｐ
ＬＬ回路は映像信号源の周波数安定度によっては広いロ
ックレンジを必要とするが、ＰＬＬ回路のロックレンジ
はＶＣＯの性能によって決まるもので、ＶＣＯの周波数
可変範囲を越えた周波数を引き込むことができない。ロ
ックレンジを広げるには、例えば、コイルとコンデンサ
等を用いてコルピッツ形発振回路等を構成し、コイルあ
るいはコンデンサの容量を可変して周波数を変化させる
方法があり、周波数可変範囲を広くすることは可能であ
るが、周波数可変範囲を広くすることは制御電圧に対す
るＶＣＯの利得を大きくとることであり、周波数の安定
性が得られにくく、ジッタや位相ずれ等が生じやすく、
映像信号のディジタル処理のように高い安定度を要求さ
れるものには不向きである。また、波形に歪みが生じや
すいという問題もある。周波数の安定性を高くするする
には発振回路に水晶振動子を用いる方法があるが、周波
数可変範囲を広くとることが難しい。2. Description of the Related Art Digital processing of a video signal requires a clock synchronized with the video signal.
A clock is generated by a circuit. The PLL circuit generates a reference clock by a voltage controlled oscillation circuit (VCO), and divides the reference clock into a frequency of a reference signal separated from the video signal, for example, a horizontal synchronization signal by a frequency divider. The signal is input to a phase comparator together with the signal, the phases are compared, and the output signal of the phase difference is input to an LPF (low-pass filter) to make a DC voltage according to the phase difference. And generates a stable and accurate clock synchronized with the reference signal. By the way, P
The LL circuit requires a wide lock range depending on the frequency stability of the video signal source, but the lock range of the PLL circuit is determined by the performance of the VCO and cannot pull in a frequency exceeding the VCO frequency variable range. To extend the lock range, for example, there is a method in which a Colpitts-type oscillation circuit or the like is configured using a coil and a capacitor, and the frequency is changed by changing the capacitance of the coil or the capacitor. Although it is possible, to widen the frequency variable range is to increase the gain of the VCO with respect to the control voltage, it is difficult to obtain frequency stability, and jitter and phase shift are likely to occur.
It is not suitable for those requiring a high degree of stability, such as digital processing of video signals. There is also a problem that the waveform is likely to be distorted. Although there is a method of using a crystal oscillator for the oscillation circuit to increase the frequency stability, it is difficult to widen the frequency variable range.
【０００３】[0003]
【発明が解決しようとする課題】本発明はこのような点
に鑑み、周波数可変範囲が広く、かつ、安定度の高いク
ロックを供給できるようにすることにある。SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to provide a clock having a wide frequency variable range and high stability.
【０００４】[0004]
【課題を解決するための手段】本発明は上述の課題を解
決するため、基準クロックを発生するＶＣＯと、ＶＣＯ
よりの基準クロックを所要の周波数に変換するクロック
ジェネレータと、前記ＶＣＯに印加される制御電圧を検
出する制御電圧検出部と、制御電圧検出部よりの信号に
基づき前記クロックジェネレータの周波数変換比を制御
する制御部とからなるクロック生成回路を提供するもの
である。According to the present invention, there is provided a VCO for generating a reference clock, comprising:
A clock generator for converting a reference clock into a required frequency, a control voltage detector for detecting a control voltage applied to the VCO, and controlling a frequency conversion ratio of the clock generator based on a signal from the control voltage detector. And a clock generation circuit including a control unit that performs the operation.
【０００５】[0005]
【発明の実施の形態】本発明によるクロック生成回路で
は、第１ＶＣＯで基準クロックを発生し、この基準クロ
ックをクロックジェネレータ（逓倍器、第１分周器、ま
たは逓倍器および第１分周器で構成される）で所要の周
波数に変換する。第１ＶＣＯに印加される制御電圧を制
御電圧検出部で検出し、制御電圧検出部よりの信号に基
づいて制御部によりクロックジェネレータの周波数変換
比（逓倍比、分周比）を制御する。クロックジェネレー
タよりのクロックを第２分周器で分周し、映像信号より
分離した水平同期信号等の基準信号と共に位相比較器に
入力し、位相を比較し、位相差の出力信号をＬＰＦに入
力して直流電圧を取出し、第１ＶＣＯに印加し、発振周
波数を制御し、基準信号に同期した安定でかつ正確なク
ロックを生成する。あるいは第１ＶＣＯとは異なる周波
数の基準クロックを発生する第２ＶＣＯを設け、制御電
圧検出部よりの信号に基づき制御部を介しスイッチを切
換え、第１ＶＣＯよりの基準クロックまたは第２ＶＣＯ
よりの基準クロックをクロックジェネレータに入力する
ようにする。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a clock generation circuit according to the present invention, a reference clock is generated by a first VCO, and the reference clock is generated by a clock generator (multiplier, first frequency divider, or frequency multiplier and first frequency divider). Is converted to the required frequency. A control voltage applied to the first VCO is detected by a control voltage detection unit, and a frequency conversion ratio (multiplication ratio, frequency division ratio) of the clock generator is controlled by the control unit based on a signal from the control voltage detection unit. The clock from the clock generator is frequency-divided by the second frequency divider, input to a phase comparator together with a reference signal such as a horizontal synchronizing signal separated from the video signal, and the phases are compared. The output signal of the phase difference is input to the LPF. Then, a DC voltage is taken out and applied to the first VCO to control the oscillation frequency to generate a stable and accurate clock synchronized with the reference signal. Alternatively, a second VCO for generating a reference clock having a frequency different from that of the first VCO is provided, and a switch is switched via a control unit based on a signal from a control voltage detection unit, so that a reference clock from the first VCO or a second VCO is generated.
Input the reference clock to the clock generator.
【０００６】[0006]
【実施例】以下、図面に基づいて本発明によるクロック
生成回路の実施例を詳細に説明する。図１は本発明によ
るクロック生成回路の一実施例の要部ブロック図であ
る。図において、１は位相比較器で、映像信号より分離
された水平同期信号等の基準信号と、分周器７よりの比
較信号の位相を比較する。２はＬＰＦで、位相比較器１
よりの信号の直流成分を取出す。３はＶＣＯで、ＬＰＦ
２よりの電圧、すなわち制御電圧に応じた周波数の基準
クロックを発生する。４はクロックジェネレータで、逓
倍器５および分周器６で構成され、ＶＣＯ３よりの基準
クロックを逓倍器５でＭ倍に逓倍し、逓倍器５よりのク
ロックを分周器５でＮ分の１に分周する。分周器７は、
クロックジェネレータ４よりのクロックを基準信号の周
波数に分周して比較信号とし、位相比較器１に入力す
る。８は制御電圧検出部で、ＬＰＦ２よりの制御電圧を
検出する。９は制御部で、制御電圧検出部８よりの信号
に基づいてクロックジェネレータ４の周波数の変換比、
すなわち逓倍器５の逓倍比、あるいは分周器６の分周比
を制御する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a clock generation circuit according to the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram of a main part of an embodiment of a clock generation circuit according to the present invention. In the figure, reference numeral 1 denotes a phase comparator which compares the phase of a reference signal such as a horizontal synchronizing signal separated from a video signal with the phase of a comparison signal from a frequency divider 7. 2 is an LPF, and a phase comparator 1
Extract the DC component of the signal. 3 is a VCO, LPF
2, a reference clock having a frequency corresponding to the control voltage is generated. Reference numeral 4 denotes a clock generator, which comprises a multiplier 5 and a frequency divider 6. The reference clock from the VCO 3 is multiplied by M by the frequency multiplier 5, and the clock from the multiplier 5 is divided by N into 1 / N. Divided by The divider 7 is
The clock from the clock generator 4 is frequency-divided to the frequency of the reference signal to provide a comparison signal, which is input to the phase comparator 1. Reference numeral 8 denotes a control voltage detection unit that detects a control voltage from the LPF 2. Reference numeral 9 denotes a control unit, which converts a frequency of the clock generator 4 based on a signal from the control voltage detection unit 8;
That is, the multiplication ratio of the frequency multiplier 5 or the frequency division ratio of the frequency divider 6 is controlled.
【０００７】図２は本発明によるクロック生成回路の他
の実施例の要部ブロック図であり、3aおよび3bはＶＣＯ
で、ＬＰＦ２よりの制御電圧に応じて異なる周波数の基
準クロックを発生する。11はスイッチで、制御電圧検出
部８よりの信号に基づく制御部12よりの信号にてＶＣＯ
3aよりの基準クロック（ａ側）またはＶＣＯ3bよりの基
準クロック（ｂ側）に切換え、クロックジェネレータ４
に入力する。制御部12はスイッチ11の切換え、および制
御電圧検出部８よりの信号に基づき逓倍器５の逓倍比あ
るいは分周器６の分周比を制御する。その他の符号は図
１と同じであるので説明を省く。FIG. 2 is a block diagram showing a main part of another embodiment of the clock generation circuit according to the present invention.
Then, a reference clock having a different frequency is generated according to the control voltage from the LPF 2. Reference numeral 11 denotes a switch. The signal from the control unit 12 based on the signal from the control voltage detection unit 8 is
3a or the reference clock (b side) from the VCO 3b, and the clock generator 4
To enter. The control unit 12 controls the multiplication ratio of the frequency multiplier 5 or the frequency division ratio of the frequency divider 6 based on the switching of the switch 11 and the signal from the control voltage detection unit 8. The other reference numerals are the same as those in FIG.
【０００８】次に、本発明によるクロック生成回路の動
作を説明する。図１の場合、基準信号、例えば、映像信
号より分離された水平同期信号は位相比較器１に入力
し、分周器７よりの比較信号と位相を比較し、位相差に
応じた信号を出力する。この信号をＬＰＦに入力して直
流成分を取出し、制御電圧としてＶＣＯ３に印加し、Ｖ
ＣＯ３は制御電圧に応じた周波数の基準クロックを発生
する。この基準クロックはクロックジェネレータ４に入
力し、逓倍器５でＭ倍に逓倍、または分周器６でＮ分の
１に分周、あるいは逓倍器５および分周器６でＭ／Ｎ倍
に逓倍・分周され、クロック出力する。このクロックは
分周器７で基準信号の周波数に分周され、比較信号とし
て位相比較器１に入力し、これによりＰＬＬ(Phase Loc
ked Loop)が形成される。制御部９は制御電圧検出部８
で検出されたＶＣＯ３の制御電圧に対応する信号に基づ
きクロックジェネレータ４の逓倍比・分周比を制御す
る。Next, the operation of the clock generation circuit according to the present invention will be described. In the case of FIG. 1, a reference signal, for example, a horizontal synchronizing signal separated from a video signal is input to a phase comparator 1 to compare the phase with a comparison signal from a frequency divider 7 and output a signal corresponding to a phase difference. I do. This signal is input to the LPF to extract a DC component, and is applied to the VCO 3 as a control voltage,
CO3 generates a reference clock having a frequency corresponding to the control voltage. This reference clock is input to the clock generator 4 and is multiplied by M by the multiplier 5 or divided by N / N by the divider 6 or M / N by the multiplier 5 and the divider 6.・ Divide and output clock. This clock is divided by the frequency divider 7 to the frequency of the reference signal, and is input to the phase comparator 1 as a comparison signal, whereby the PLL (Phase Locator) is output.
ked Loop) is formed. The control unit 9 is a control voltage detection unit 8
Controls the multiplication ratio and frequency division ratio of the clock generator 4 on the basis of the signal corresponding to the control voltage of the VCO 3 detected in step (1).
【０００９】ＶＣＯ３の基準クロックの周波数可変範囲
が±Δｆで、中心周波数をfoとすると、中心周波数foは
クロックジェネレータ４によりＭ／Ｎ倍されてｆvco が
得られ、このときの周波数可変範囲は ｆvco ＝（ｆo ±Δf ）×Ｍ÷Ｎ である。中心周波数foは最小１／Ｎのステップで切換え
ることができるので、ＶＣＯ３に発振周波数の可変範囲
がfoの１／Ｎ以上のものを用いるか、あるいは、分周器
６の分周比ＮのステップをＶＣＯ３の周波数可変範囲よ
り小さいものにすることにより、隣接ステップとの間で
周波数可変範囲をクロスオーバーさせることができ、制
御電圧検出部８よりの信号に応じてクロックジェネレー
タ４の逓倍比Ｍおよび分周比Ｎを制御することにより、
fo／Ｎ〜fo×Ｍの周波数可変範囲のクロック生成回路を
得ることができる。If the frequency variable range of the reference clock of the VCO 3 is ± Δf and the center frequency is fo, the center frequency fo is multiplied by M / N by the clock generator 4 to obtain fvco, and the frequency variable range at this time is fvco = (Fo ± Δf) × M ÷ N. Since the center frequency fo can be switched in steps of at least 1 / N, a variable range of the oscillation frequency of 1 / N or more of fo is used for the VCO 3 or a step of the dividing ratio N of the frequency divider 6 is used. Is smaller than the frequency variable range of the VCO 3, the frequency variable range can be crossed over between adjacent steps, and the multiplication ratio M and the multiplication ratio M of the clock generator 4 can be changed according to the signal from the control voltage detector 8. By controlling the dividing ratio N,
A clock generation circuit having a frequency variable range of fo / N to fo × M can be obtained.
【００１０】分周器６の分周比ＮをＶＣＯ３の周波数可
変範囲より小さいステップで切換えられない場合、クロ
ック出力の周波数に不連続箇所が発生する。このような
場合、図２に示す如く異なる周波数の基準クロックを発
生するＶＣＯ3aとＶＣＯ3bとを設け、かつ、逓倍／分周
後の周波数可変範囲の不連続部分がＶＣＯ3aとＶＣＯ3b
とで重ならないように双方の中心周波数を設定すること
により、例えば、当初はスイッチ11をａ側に切換えてお
き、制御電圧検出部８による検出値がＶＣＯ3aの周波数
可変範囲ではロックしきれない場合は制御部12を介して
スイッチ11をＶＣＯ3b側に切換えるようにする。なお、
上記ではＶＣＯを２個設ける例で説明したが、周波数可
変範囲によってはＶＣＯを３個若しくは３個以上設ける
ようにしてもよい。If the frequency division ratio N of the frequency divider 6 cannot be switched in steps smaller than the frequency variable range of the VCO 3, a discontinuous portion occurs in the frequency of the clock output. In such a case, as shown in FIG. 2, VCOs 3a and 3b that generate reference clocks of different frequencies are provided, and the discontinuous portion of the frequency variable range after multiplication / frequency division is VCO 3a and VCO 3b.
By setting both center frequencies so that they do not overlap with each other, for example, the switch 11 is initially switched to the a side, and the value detected by the control voltage detection unit 8 cannot be completely locked in the frequency variable range of the VCO 3a. Switches the switch 11 to the VCO 3b side via the control unit 12. In addition,
Although an example in which two VCOs are provided has been described above, three or more VCOs may be provided depending on the frequency variable range.
【００１１】[0011]
【発明の効果】以上に説明したように、本発明によるク
ロック生成回路によれば、ＶＣＯに印加される制御電圧
に応じてクロックジェネレータの逓倍比あるいは分周比
を切換えるもので、分周比を適宜に設定することにより
あたかも多数のＶＣＯを連続的に切換えるが如くに周波
数範囲を大幅に拡大することができ、しかも、高い周波
数安定度を得ることができる。なお、分周器の分周比の
ステップを小さくできない場合、基準クロック周波数の
異なるＶＣＯを設け、クロックジェネレータによる逓倍
／分周後の周波数可変範囲の不連続部分が重ならないよ
うに双方の中心周波数を設定し、制御電圧に応じてＶＣ
Ｏを切換えることにより、上記同様、広い周波数可変範
囲と高い安定度を得ることができる。As described above, according to the clock generation circuit of the present invention, the multiplication ratio or the division ratio of the clock generator is switched in accordance with the control voltage applied to the VCO, and the division ratio is changed. By appropriately setting, the frequency range can be greatly expanded as if a large number of VCOs are continuously switched, and high frequency stability can be obtained. If the frequency division ratio step of the frequency divider cannot be reduced, VCOs having different reference clock frequencies are provided, and both center frequencies are set so that discontinuous portions of the frequency variable range after multiplication / frequency division by the clock generator do not overlap. And set VC according to the control voltage.
By switching O, a wide frequency variable range and high stability can be obtained as described above.
【図１】本発明によるクロック生成回路の一実施例の要
部ブロック図である。FIG. 1 is a block diagram of a main part of an embodiment of a clock generation circuit according to the present invention.
【図２】本発明によるクロック生成回路の他の実施例の
要部ブロック図である。FIG. 2 is a main part block diagram of another embodiment of the clock generation circuit according to the present invention.
【符号の説明】 １ 位相比較器 ２ ＬＰＦ ３、3a、3b ＶＣＯ（電圧制御発振回路） ４ クロックジェネレータ ５ 逓倍器 ６、７ 分周器 ８ 制御電圧検出部 ９、12 制御部 11 スイッチ[Description of Signs] 1 Phase comparator 2 LPF 3, 3a, 3b VCO (Voltage Controlled Oscillator) 4 Clock Generator 5 Multiplier 6, 7 Divider 8 Control Voltage Detector 9, 12 Controller 11 Switch
Claims (7)
振回路と、第１電圧制御発振回路よりの基準クロックを
所要の周波数に変換するクロックジェネレータと、前記
第１電圧制御発振回路に印加される制御電圧を検出する
制御電圧検出部と、制御電圧検出部よりの信号に基づき
前記クロックジェネレータの周波数変換比を制御する制
御部とからなるクロック生成回路。1. A first voltage-controlled oscillating circuit for generating a reference clock, a clock generator for converting a reference clock from the first voltage-controlled oscillating circuit into a required frequency, and a clock applied to the first voltage-controlled oscillating circuit. A clock generation circuit, comprising: a control voltage detection unit that detects a control voltage; and a control unit that controls a frequency conversion ratio of the clock generator based on a signal from the control voltage detection unit.
制御発振回路よりの基準クロックを逓倍する逓倍器から
なり、前記制御電圧検出部よりの信号に基づいて制御部
を介し逓倍器の逓倍比を制御するようにした請求項１記
載のクロック生成回路。2. The clock generator comprises a multiplier for multiplying a reference clock from a first voltage-controlled oscillator, and controls a multiplication ratio of the multiplier via a controller based on a signal from the control voltage detector. 2. The clock generation circuit according to claim 1, wherein
制御発振回路よりの基準クロックを分周する第１分周器
からなり、前記制御電圧検出部よりの信号に基づいて制
御部を介し第１分周器の分周比を制御するようにした請
求項１記載のクロック生成回路。3. The clock generator comprises a first frequency divider for dividing the frequency of a reference clock from a first voltage controlled oscillator, and a first frequency divider via a controller based on a signal from the control voltage detector. 2. The clock generation circuit according to claim 1, wherein the frequency division ratio of the frequency divider is controlled.
制御発振回路よりの基準クロックを逓倍する逓倍器と、
逓倍器よりのクロックを分周する第１分周器とからな
り、前記制御電圧検出部よりの信号に基づいて制御部を
介し逓倍器の逓倍比または第１分周器の分周比を制御す
るようにした請求項１記載のクロック生成回路。4. A frequency multiplier for multiplying a reference clock from a first voltage controlled oscillation circuit,
A first frequency divider for dividing the frequency of the clock from the frequency multiplier, and controlling the multiplication ratio of the frequency multiplier or the frequency division ratio of the first frequency divider via the control unit based on the signal from the control voltage detection unit 2. The clock generation circuit according to claim 1, wherein
相を比較する位相比較器と、クロックを分周する第２分
周器とを設け、位相比較器よりの信号に基づく電圧を前
記第１電圧制御発振回路に印加し、前記クロックジェネ
レータよりのクロックを前記第２分周器で分周し、前記
位相比較器に入力するようにした請求項１乃至請求項４
のいずれかに記載のクロック生成回路。5. A phase comparator for comparing phases of an input reference signal and a comparison signal, and a second frequency divider for dividing a clock, wherein a voltage based on a signal from the phase comparator is supplied to the first frequency divider. 5. A voltage control oscillator circuit, wherein the clock from the clock generator is frequency-divided by the second frequency divider and input to the phase comparator.
The clock generation circuit according to any one of the above.
波数の基準クロックを発生する第２電圧制御発振回路を
少なくとも１個設けると共に、第１電圧制御発振回路よ
りの基準クロックと前記第２電圧制御発振回路よりの基
準クロックとを切換えるスイッチを設け、前記制御電圧
検出部よりの信号に基づいて制御部を介しスイッチを切
換え、前記クロックジェネレータに入力するようにした
請求項１乃至請求項５のいずれかに記載のクロック生成
回路。6. At least one second voltage controlled oscillator for generating a reference clock having a frequency different from that of the first voltage controlled oscillator is provided, and a reference clock from the first voltage controlled oscillator and the second voltage are provided. 6. A switch according to claim 1, further comprising a switch for switching a reference clock from a control oscillation circuit, and switching the switch via a control unit based on a signal from the control voltage detection unit and inputting the switch to the clock generator. A clock generation circuit according to any one of the above.
圧制御発振回路の基準クロックの周波数は、前記クロッ
クジェネレータによる変換後の周波数の不連続範囲が重
ならないように設定した請求項６記載のクロック生成回
路。7. The frequency of the reference clocks of the first voltage controlled oscillation circuit and the second voltage controlled oscillation circuit are set such that discontinuous ranges of frequencies after conversion by the clock generator do not overlap. Clock generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067088A JPH10261956A (en) | 1997-03-19 | 1997-03-19 | Clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067088A JPH10261956A (en) | 1997-03-19 | 1997-03-19 | Clock generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261956A true JPH10261956A (en) | 1998-09-29 |
Family
ID=13334790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067088A Pending JPH10261956A (en) | 1997-03-19 | 1997-03-19 | Clock generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261956A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054403B2 (en) * | 2000-03-21 | 2006-05-30 | Nippon Telegraph And Telephone Corporation | Phase-Locked Loop |
| US7157980B2 (en) | 2002-09-25 | 2007-01-02 | Seiko Epson Corporation | Clock converter and electronic apparatus with the same |
-
1997
- 1997-03-19 JP JP9067088A patent/JPH10261956A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054403B2 (en) * | 2000-03-21 | 2006-05-30 | Nippon Telegraph And Telephone Corporation | Phase-Locked Loop |
| US7157980B2 (en) | 2002-09-25 | 2007-01-02 | Seiko Epson Corporation | Clock converter and electronic apparatus with the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0795072A (en) | Phase locked loop oscillation circuit | |
| JP4015254B2 (en) | Lock detection circuit and PLL frequency synthesizer | |
| JPS6363138B2 (en) | ||
| KR100256838B1 (en) | Pll circuit and noise reduction method for pll circuit | |
| JPH08149000A (en) | Pll circuit | |
| JPH10261956A (en) | Clock generating circuit | |
| JPH03284083A (en) | Sampling clock generating circuit | |
| JPS61196619A (en) | Phase pull-in circuit | |
| JP2877185B2 (en) | Clock generator | |
| JPH10336027A (en) | Clock generator | |
| JP2000148281A (en) | Clock selecting circuit | |
| JPH07336211A (en) | Clock signal generating circuit | |
| JP3712141B2 (en) | Phase-locked loop device | |
| JPH06291644A (en) | Pll circuit | |
| JPH09307432A (en) | Pll circuit | |
| JP2776334B2 (en) | Phase locked loop | |
| JPH07170584A (en) | Clock switching circuit | |
| JP3883812B2 (en) | PLL circuit | |
| JPH11136124A (en) | Pll circuit | |
| JPH09191247A (en) | Pll circuit | |
| JPH08148998A (en) | Pll circuit | |
| KR100195086B1 (en) | Synthesizer circuit of phase locked loop frequency | |
| JPH03113975A (en) | Clock generating circuit | |
| JP2002141800A (en) | Phase locked oscillator | |
| JP2000224028A (en) | Pll circuit and method for controlling the circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |