JPH09191247A - Pll circuit - Google Patents
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- JPH09191247A JPH09191247A JP8002147A JP214796A JPH09191247A JP H09191247 A JPH09191247 A JP H09191247A JP 8002147 A JP8002147 A JP 8002147A JP 214796 A JP214796 A JP 214796A JP H09191247 A JPH09191247 A JP H09191247A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＰＬＬ回路（位相同期ル
ープ回路）に係り、より詳細には、主に、ビデオ信号等
のディジタル処理に使用するシステムクロック信号を生
成するＰＬＬ回路であって、同ＰＬＬ回路としての引き
込み範囲の拡大と、安定度の高いシステムクロックを得
るようにしたものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit (phase locked loop circuit), and more particularly to a PLL circuit that mainly generates a system clock signal used for digital processing of video signals, The present invention relates to a PLL circuit having an expanded pull-in range and a system clock with high stability.
【０００２】[0002]
【従来の技術】従来よりＰＬＬ回路は種々の分野で使用
されており、ビデオ信号のディジタル処理に使用するシ
ステムクロックの生成もその一つである。図４は上記シ
ステムクロックを生成するＰＬＬ回路の基本構成図であ
る。入力される水平同期信号Shを基準信号とし、同基準
信号Shと分周器24よりの比較信号とを位相比較器21で位
相比較する。同位相比較による位相差信号はＬＰＦ（ロ
ーパスフィルタ）22により発振周波数制御電圧に変換さ
れる。ＶＣＯ（電圧制御発振器）23はＬＰＦ22よりの前
記発振周波数制御電圧により制御され、システムクロッ
クCKを出力する。同ＶＣＯ23の出力CKは分周器24で分周
（１／Ｋ）され、比較信号として位相比較器21にフィー
ドバックされる。この閉ループにより、ＶＣＯ23の出力
CKが入力水平同期信号と同期した信号となり、また、こ
の同期が高安定度の下に維持される。2. Description of the Related Art Conventionally, PLL circuits have been used in various fields, and one of them is generation of a system clock used for digital processing of video signals. FIG. 4 is a basic configuration diagram of a PLL circuit that generates the system clock. The input horizontal synchronizing signal Sh is used as a reference signal, and the reference signal Sh and the comparison signal from the frequency divider 24 are compared in phase by the phase comparator 21. The phase difference signal obtained by the in-phase comparison is converted into an oscillation frequency control voltage by an LPF (low pass filter) 22. The VCO (voltage controlled oscillator) 23 is controlled by the oscillation frequency control voltage from the LPF 22 and outputs the system clock CK. The output CK of the VCO 23 is frequency-divided (1 / K) by the frequency divider 24 and fed back to the phase comparator 21 as a comparison signal. Output of VCO23 by this closed loop
CK becomes a signal synchronized with the input horizontal synchronization signal, and this synchronization is maintained under high stability.
【０００３】[0003]
【発明が解決しようとする課題】しかし、前述のＰＬＬ
回路の場合、基準信号の周波数変化に対する引き込み範
囲はＶＣＯ23の周波数可変幅と関連し、同可変幅を越え
て引き込むことはできない。一方、映像信号の多様化の
下、ディスプレイモニタには水平周波数等が異なる種々
の仕様の映像信号が入力される。そのため、これら映像
信号をディジタル処理する場合、水平周波数に応じたシ
ステムクロックの生成が必要となるが、その水平周波数
が前記ＶＣＯ23の周波数可変幅を越える場合には必要と
するクロックが得られないこととなる。However, the above-mentioned PLL is used.
In the case of the circuit, the pull-in range for the frequency change of the reference signal is related to the frequency variable width of the VCO 23 and cannot be pulled in beyond the variable width. On the other hand, under the diversification of video signals, video signals of various specifications having different horizontal frequencies are input to the display monitor. Therefore, when these video signals are digitally processed, it is necessary to generate a system clock according to the horizontal frequency, but if the horizontal frequency exceeds the frequency variable width of the VCO 23, the required clock cannot be obtained. Becomes
【０００４】これに対し、引き込み範囲を拡大する方法
の一つとして、ＶＣＯをＬＣで構成する方法があるが、
この方法は可変範囲を拡げるほど出力周波数の安定性に
欠けるという欠点があり、そのため高い精度が要求され
るディジタルシステムには不適当である。本発明はこの
ような背景からなされたものであり、ＶＣＯの安定性を
維持しつつ広範囲の周波数のシステムクロックを得るよ
うにしたＰＬＬ回路を提供することを目的とする。On the other hand, as one of the methods of expanding the pull-in range, there is a method of configuring the VCO with an LC.
This method has a drawback in that the output frequency becomes less stable as the variable range is expanded, which makes it unsuitable for digital systems that require high accuracy. The present invention has been made from such a background, and an object of the present invention is to provide a PLL circuit capable of obtaining a system clock having a wide range of frequencies while maintaining the stability of the VCO.
【０００５】[0005]
【課題を解決するための手段】本発明は、発振周波数制
御電圧により制御されてクロック信号を発振する電圧制
御発振器と、前記電圧制御発振器よりのクロック信号の
周波数を逓倍又は分周し、所要周波数のクロック信号を
出力する周波数変換部と、前記周波数変換部よりのクロ
ック信号出力を分周し、比較信号として出力する分周器
と、入力水平同期信号を基準信号として、同基準信号と
前記分周器よりの比較信号とを位相比較する位相比較器
と、前記位相比較器よりの位相差に係る信号を前記発振
周波数制御電圧に変換するローパスフィルタと、前記ロ
ーパスフィルタよりの発振周波数制御電圧をディジタル
データに変換するＡ／Ｄ変換部と、前記電圧制御発振器
の発振周波数制御電圧の可変範囲を記憶している第１の
メモリ部と、前記Ａ／Ｄ変換部よりのディジタルデータ
のレベルを検出する検出部と、前記第１のメモリ部の発
振周波数制御電圧の可変範囲を基にし、前記検出部によ
り検出したレベルが同可変範囲内のレベルか、又は同可
変範囲外のレベルかを判別する判別部と、前記周波数変
換部に対する初期設定係数を含む複数種類の係数を記憶
している第２のメモリ部と、前記Ａ／Ｄ変換部よりの変
換データに基づき、前記周波数変換部、第１のメモリ
部、第２のメモリ部、検出部及び判別部とを制御する制
御部とを備え、前記Ａ／Ｄ変換部よりの変換データが前
記発振周波数制御電圧の可変範囲外のときには、周波数
変換部に対する係数を、前記初期設定係数から他の係数
を選択するようにしたＰＬＬ回路を提供するものであ
る。SUMMARY OF THE INVENTION The present invention is a voltage controlled oscillator controlled by an oscillation frequency control voltage to oscillate a clock signal, and a frequency of a clock signal from the voltage controlled oscillator multiplied or divided to obtain a required frequency. , A frequency converter that outputs the clock signal, a frequency divider that divides the clock signal output from the frequency converter and outputs as a comparison signal, and an input horizontal synchronization signal as a reference signal and the reference signal and the frequency divider. A phase comparator that compares the phase of the comparison signal from the frequency divider, a low-pass filter that converts the signal related to the phase difference from the phase comparator to the oscillation frequency control voltage, and an oscillation frequency control voltage from the low-pass filter. An A / D conversion unit for converting into digital data, a first memory unit for storing a variable range of an oscillation frequency control voltage of the voltage controlled oscillator, Based on the detection unit for detecting the level of the digital data from the / D conversion unit and the variable range of the oscillation frequency control voltage of the first memory unit, whether the level detected by the detection unit is within the variable range. , Or a level outside the variable range, a second memory unit storing a plurality of types of coefficients including an initial setting coefficient for the frequency conversion unit, and the A / D conversion unit. A control unit that controls the frequency conversion unit, the first memory unit, the second memory unit, the detection unit, and the determination unit based on the conversion data, and the conversion data from the A / D conversion unit is oscillated. The present invention provides a PLL circuit in which when the frequency control voltage is out of the variable range, a coefficient for the frequency converter is selected from the other coefficients from the initial setting coefficient.
【０００６】[0006]
【作用】位相比較器及びローパスフィルタは従来のＰＬ
Ｌ回路と同様な動作である。電圧制御発振器はローパス
フィルタよりの発振周波数制御電圧に応じた周波数のシ
ステムクロック信号を発振する。上記電圧制御発振器が
発振した信号につき、周波数変換部で周波数を逓倍又は
分周する。この周波数変換部に対する逓倍係数及び分周
係数を制御部が設定する。ただし、動作初期には初期設
定係数が与えられている。上記設定に用いる複数種類の
係数が第２のメモリ部に記憶されている。Operation: The phase comparator and the low-pass filter are the conventional PL
The operation is similar to that of the L circuit. The voltage controlled oscillator oscillates a system clock signal having a frequency according to the oscillation frequency control voltage from the low pass filter. The frequency of the signal oscillated by the voltage controlled oscillator is multiplied or divided by the frequency converter. The control unit sets the multiplication coefficient and the frequency division coefficient for the frequency conversion unit. However, an initial setting coefficient is given at the initial stage of operation. A plurality of types of coefficients used for the above setting are stored in the second memory unit.
【０００７】電圧制御発振器の発振周波数制御電圧の可
変範囲は第１のメモリ部に記憶されており、この可変全
範囲を基に監視する場合には現在の制御電圧がその可変
範囲内にあれば同期状態、可変範囲外であれば非同期状
態となる。Ａ／Ｄ変換部よりの変換データのレベルは検
出部で検出し、同レベルが同期状態のものか、又は非同
期状態のものかを判別部で判別する。制御部は、Ａ／Ｄ
変換部よりの変換データが発振周波数制御電圧の可変範
囲外のときには、前記第２のメモリ部の係数に係るデー
タを基に、周波数変換部に対する係数を前記初期設定係
数から同可変範囲内になる係数に変更する。The variable range of the oscillating frequency control voltage of the voltage controlled oscillator is stored in the first memory section. If the present control voltage is within the variable range when monitoring based on the entire variable range. Synchronous state, asynchronous state if out of the variable range. The level of the converted data from the A / D conversion section is detected by the detection section, and the determination section determines whether the same level is in the synchronous state or the asynchronous state. The control unit is A / D
When the conversion data from the conversion unit is outside the variable range of the oscillation frequency control voltage, the coefficient for the frequency conversion unit is within the variable range from the initial setting coefficient based on the data related to the coefficient of the second memory unit. Change to a coefficient.
【０００８】[0008]
【実施例】以下、図面に基づいて本発明によるＰＬＬ回
路を説明する。図１は本発明によるＰＬＬ回路の一実施
例を示す要部ブロック図、図２は図１を説明するための
動作フローチャートである。図１において、Shは基準信
号としての水平同期信号（以下、「基準信号Sh」とす
る）、１は基準信号Shと分周器５よりの比較信号との位
相比較をなす位相比較器、２は位相比較器２よりの位相
差信号を発振周波数制御電圧に変換するローパスフィル
タ（以下、「ＬＰＦ」とする）、３はＬＰＦ２よりの発
振周波数制御電圧で発振制御され、クロック信号を発振
する電圧制御発振器（以下、「ＶＣＯ」とする）、４は
ＶＣＯ３が発振したクロック信号の周波数を逓倍する逓
倍器4aと、分周する分周器4bとからなり、基準信号Shに
ロック（同期）したシステムクロック信号CK（以下、
「クロック信号」とする）を出力する周波数変換部、５
は周波数変換部４よりのクロック信号CKを分周し、比較
信号として出力する分周器である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a PLL circuit according to the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a main part showing an embodiment of a PLL circuit according to the present invention, and FIG. 2 is an operation flowchart for explaining FIG. In FIG. 1, Sh is a horizontal synchronizing signal as a reference signal (hereinafter referred to as “reference signal Sh”), 1 is a phase comparator for performing a phase comparison between the reference signal Sh and the comparison signal from the frequency divider 5, 2 Is a low-pass filter (hereinafter referred to as “LPF”) that converts the phase difference signal from the phase comparator 2 into an oscillation frequency control voltage, and 3 is a voltage that is oscillation controlled by the oscillation frequency control voltage from the LPF 2 and that oscillates a clock signal. The controlled oscillator (hereinafter referred to as "VCO") 4 is composed of a multiplier 4a for multiplying the frequency of the clock signal oscillated by the VCO 3 and a frequency divider 4b for frequency division, and locked (synchronized) with the reference signal Sh. System clock signal CK (hereinafter,
A frequency conversion unit for outputting a "clock signal"), 5
Is a frequency divider that divides the clock signal CK from the frequency conversion unit 4 and outputs it as a comparison signal.
【０００９】６はＬＰＦ２よりの発振周波数制御電圧を
アナログからディジタルデータへ変換するＡ／Ｄ変換
部、７はＶＣＯ３の発振周波数制御電圧の可変範囲内を
段階的に分けた範囲複数種類につき記憶している第１の
メモリ部、８はＡ／Ｄ変換部６よりのディジタルデータ
のレベルを検出する検出部、９は第１のメモリ部７の発
振周波数制御電圧の可変範囲に係るデータを基にし、前
記検出部により検出したレベルが、所定可変範囲内のレ
ベル、所定可変範囲より低いレベル又は高いレベルのい
ずれであるかを判別する判別部、10は周波数変換部４に
対する初期設定係数の他、複数種類の係数とを記憶して
いる第２のメモリ部、11は基準信号Shの周波数をカウン
トするカウンタ、12は基準信号Shに対する分周器５に設
定する分周比を記憶している第３のメモリ部、13は周波
数変換部４、第１のメモリ部７、検出部８及び判別部
９、第２のメモリ部10等を制御する制御部である。Reference numeral 6 is an A / D converter for converting the oscillation frequency control voltage from the LPF 2 from analog to digital data, and 7 is stored for a plurality of types in which the variable range of the oscillation frequency control voltage of the VCO 3 is divided stepwise. 1 is a first memory unit, 8 is a detection unit that detects the level of digital data from the A / D conversion unit 6, and 9 is based on the data related to the variable range of the oscillation frequency control voltage of the first memory unit 7. A discriminating unit that discriminates whether the level detected by the detecting unit is a level within a predetermined variable range, a level lower than the predetermined variable range, or a level higher than the predetermined variable range, 10 is an initial setting coefficient for the frequency converting unit 4, A second memory unit storing a plurality of types of coefficients, 11 is a counter that counts the frequency of the reference signal Sh, and 12 is a frequency division ratio set in the frequency divider 5 for the reference signal Sh. The third memory unit 13 is a control unit that controls the frequency conversion unit 4, the first memory unit 7, the detection unit 8 and the determination unit 9, the second memory unit 10, and the like.
【００１０】ここで、第１のメモリ部７の具体的内容に
つき説明する。第１のメモリ部７には複数種類の範囲に
係るデータを記憶させる。この範囲は監視する範囲を意
味し、これらを第１の範囲、第２の範囲、…等と記すと
すれば、第１の範囲は、ＶＣＯ３の周波数可変範囲の中
心付近で最も狭く定めた範囲とし、第２の範囲は同第１
の範囲より広くした範囲、第３の範囲は同第２の範囲を
更に広めた範囲というように、段階的に範囲を拡大した
もの複数種類のデータである。例えば、ＶＣＯ３の発振
周波数制御電圧の可変範囲が０〜５Ｖの範囲である場
合、その安定動作範囲を中心（2.5V）付近の２〜３Ｖと
すると、この「２〜３Ｖ」を第１の範囲とし、同第１の
範囲に対し「1.5 〜3.5 Ｖ」のように範囲を拡大したも
のを第２の範囲とし、以下、「１〜４Ｖ」、「0.5 〜4.
5 Ｖ」……のように段階的に拡大したものを第３の範
囲、第４の範囲…等としたものである。このように範囲
を分ける理由は、ロック状態をＶＣＯ３の周波数可変範
囲の中心に極力近づけ、安定な動作を確保するためであ
る。The specific contents of the first memory section 7 will be described below. The first memory unit 7 stores data relating to a plurality of types of ranges. This range means a range to be monitored, and if these are referred to as a first range, a second range, ..., And the like, the first range is defined as the narrowest range near the center of the VCO3 frequency variable range. And the second range is the same as the first
The range that is wider than the range and the third range are a plurality of types of data in which the range is expanded stepwise, such as a range that further widens the second range. For example, if the variable range of the oscillation frequency control voltage of the VCO 3 is in the range of 0 to 5V, and if its stable operation range is 2 to 3V near the center (2.5V), this "2 to 3V" is the first range. The second range is defined by expanding the range to "1.5 to 3.5 V" with respect to the first range, and hereinafter referred to as "1 to 4 V" and "0.5 to 4.
"5 V" ... Expanded stepwise as the third range, the fourth range ... The reason for dividing the range in this way is to bring the locked state as close as possible to the center of the frequency variable range of the VCO 3 to ensure stable operation.
【００１１】以下、本発明の動作について説明する。な
お、下記説明中のカッコ内ST番号は図２の動作フローチ
ャートの各ステップを示す。本回路の動作開始時、制御
部13は第２のメモリ部10の初期設定係数により逓倍器4a
及び分周器4bとを初期設定する（ST１）。この初期設定
係数は原則として任意に定めてよい性質のものである
が、基準信号Shの周波数がＶＣＯ３の本来の可変周波数
範囲内にある場合にはその出力周波数を逓倍又は分周す
る必要はなく、従来と同構成のＰＬＬ回路として動作さ
せればよいので逓倍器4aの逓倍係数（Ｍ）及び分周器4b
の分周係数（１／Ｎ）は各々「１」に設定しておけばよ
い。The operation of the present invention will be described below. The ST number in parentheses in the following description indicates each step in the operation flowchart of FIG. When the operation of this circuit is started, the control unit 13 uses the initial setting coefficient of the second memory unit 10 to multiply the multiplier 4a.
And frequency divider 4b are initialized (ST1). In principle, this initial setting coefficient can be arbitrarily set, but if the frequency of the reference signal Sh is within the original variable frequency range of the VCO 3, it is not necessary to multiply or divide its output frequency. Since it may be operated as a PLL circuit having the same configuration as the conventional one, the multiplication coefficient (M) of the multiplier 4a and the frequency divider 4b.
The frequency division coefficient (1 / N) may be set to "1".
【００１２】いま、ある周波数の基準信号Shが位相比較
器１に入力されたとすると（ST２）、従来のＰＬＬ回路
のものと同機能の位相比較器１、ＬＰＦ２を介し、発振
周波数制御電圧がＡ／Ｄ変換部６へ送られる。同Ａ／Ｄ
変換部６はこの発振周波数制御電圧をディジタルデータ
に変換し、制御部13を介し検出部８へ送出し、同検出部
８でそのレベルを検出する（ST３）。同制御部13はこの
検出部８で検出したレベルを監視することになるが、こ
の監視範囲を最初の段階ではその範囲の最も狭い第１の
範囲とし、この範囲でロックするように周波数変換部４
に係数を与え、これが不可能である場合には次の段階で
ある第２の範囲、更に第３の範囲へと移行していく。こ
の範囲を定めてなるものが前述の第１のメモリ部７であ
ることは前述した通りである。Now, assuming that a reference signal Sh of a certain frequency is input to the phase comparator 1 (ST2), the oscillation frequency control voltage is A through the phase comparator 1 and LPF2 having the same function as that of the conventional PLL circuit. It is sent to the / D conversion unit 6. Same A / D
The converter 6 converts the oscillation frequency control voltage into digital data, sends it to the detector 8 via the controller 13, and the detector 8 detects its level (ST3). The control unit 13 monitors the level detected by the detection unit 8. This monitoring range is set to the narrowest first range at the first stage, and the frequency conversion unit locks in this range. Four
Is given, and if this is not possible, the process moves to the next stage, which is the second range, and then the third range. As described above, it is the above-mentioned first memory unit 7 that defines this range.
【００１３】このように、Ａ／Ｄ変換部６より基準信号
Shに対応する変換データの入力があったときには第１の
範囲、前記例を引用すれば「２〜３Ｖ」（以下前記例を
引用）の範囲を基準にして、検出部８により検出したレ
ベルがこの第１の範囲内にあるかを判別部９で判別する
（ST４）。この判別で第１の範囲内にある場合には現係
数（初期設定）を維持する（ST４−Ｙ）。この範囲内に
あることはＶＣＯ３の可変範囲内の略中心付近でロック
状態にあることを意味し、周波数変換部４に対する現設
定係数を変更する必要はない。これに対し、検出レベル
が第１の範囲に無い場合にはそのレベルが第１の範囲よ
り低いレベル側にあるか、又は高いレベル側にあるかを
判別する（ST５）。この判別で、検出レベルが第１の範
囲に対し低い側にある場合には係数を下げ（ST６）、高
い側にある場合には係数を上げる（ST７）。As described above, the A / D converter 6 outputs the reference signal.
When the conversion data corresponding to Sh is input, the level detected by the detection unit 8 is based on the first range, that is, the range of “2 to 3 V” (cited below in the above example) when the above example is cited. The determination unit 9 determines whether or not it is within the first range (ST4). If the result of this determination is within the first range, the current coefficient (initial setting) is maintained (ST4-Y). Being within this range means that the VCO 3 is in the locked state near the center within the variable range, and it is not necessary to change the current setting coefficient for the frequency conversion unit 4. On the other hand, when the detection level is not in the first range, it is determined whether the level is on the lower side or the higher side than the first range (ST5). In this determination, if the detection level is on the lower side of the first range, the coefficient is lowered (ST6), and if it is on the higher side, the coefficient is raised (ST7).
【００１４】この係数は逓倍器4aに対する逓倍係数
（Ｍ）、及び分周器4bに対する分周係数（１／Ｎ）とか
らなるが、これら両者を合わせた（Ｍ／Ｎ）＝Ｌとして
与えるようにする。以下、この「Ｌ」を周波数変換部４
に与える「係数」と記す。このため、第２のメモリ部10
に複数種類の係数（L1、…Ln）を記憶させておき、低い
係数から順次読み出し、周波数変換部４を設定する。そ
して、各係数設定ごとに現在の監視範囲である第１の範
囲内でロックしたかを判別し（判別部９）（ST８）、ロ
ックした場合にはそのときの係数に設定する（ST８−
Ｙ）。これに対し、第１の範囲での監視の場合、次のよ
うな状態が起こりうる。図３において、（Ａ）は第１の
範囲を監視範囲として係数L1及びL2を与えた場合の周波
数変換部４の出力を示す。前述したように、第１の範囲
は監視範囲としては最も狭いものである。そのため、係
数L1では第１の範囲内でロックせず係数をL2に上げた場
合、両者間に不連続の空白範囲21が生じる場合がある。This coefficient is composed of a multiplication coefficient (M) for the multiplier 4a and a frequency division coefficient (1 / N) for the frequency divider 4b, and these two are combined to give (M / N) = L. To Hereinafter, this "L" is referred to as the frequency conversion unit 4
"Coefficient" given to. Therefore, the second memory unit 10
A plurality of types of coefficients (L1, ... Ln) are stored in the memory, the coefficients are sequentially read out from the lowest coefficient, and the frequency conversion unit 4 is set. Then, for each coefficient setting, it is determined whether or not the lock is made within the first range which is the current monitoring range (decision unit 9) (ST8), and if locked, the coefficient at that time is set (ST8-
Y). On the other hand, in the case of monitoring in the first range, the following situation may occur. In FIG. 3, (A) shows the output of the frequency conversion unit 4 when the coefficients L1 and L2 are given with the first range as the monitoring range. As described above, the first range is the narrowest monitoring range. Therefore, when the coefficient L1 is not locked within the first range and the coefficient is raised to L2, a discontinuous blank range 21 may occur between the two.
【００１５】設定する周波数がこの空白範囲にあるとき
には監視範囲外となって係数が定まらないことになる。
従って、第１の範囲内でロックしない場合（ST８−
Ｎ）、制御部13は監視範囲を拡大した第２の範囲（1.5
〜3.5 Ｖ）へ移行する（ST９）。この監視範囲で係数を
低い側から高くしていき、各係数ごとに第２の範囲内で
ロックしたかを判別する（判別部９）（ST10）。ロック
した場合にはそのときの係数に設定する（ST10−Ｙ）。
この第２の範囲内でもロックしない場合、更に範囲を拡
大した第３の範囲（１〜４Ｖ）へ移行し（ST10−Ｎ、ST
９）、それぞれ係数を設定しつつロックしたかにつき監
視する。以降、監視範囲を設定した範囲まで拡大してい
く。第２の範囲以降の範囲は監視範囲を広くしているの
で前述の図３（Ａ）のような空白範囲は生じない（ま
た、そのように範囲を設定する）。When the frequency to be set is in this blank range, the frequency is out of the monitoring range and the coefficient cannot be determined.
Therefore, when not locking within the first range (ST8-
N), the control unit 13 expands the monitoring range to the second range (1.5
~ 3.5 V) (ST9). In this monitoring range, the coefficient is increased from the lower side, and it is judged for each coefficient whether or not it is locked within the second range (judgment unit 9) (ST10). If locked, set the coefficient at that time (ST10-Y).
If the lock does not occur even within this second range, the range is expanded to the third range (1 to 4 V) (ST10-N, ST
9), monitor whether or not they are locked while setting the respective coefficients. After that, the monitoring range is expanded to the set range. Since the range after the second range has a wide monitoring range, the blank range as shown in FIG. 3A does not occur (and the range is set as such).
【００１６】図３（Ｂ）は監視範囲を第３の範囲（１〜
４Ｖ）とし、係数L1及びL2を与えた場合の周波数変換部
４の出力を示したものである。図示のように、監視する
範囲が重複するようになり、同図（Ａ）の場合のような
空白となる範囲がない。これにより、係数が定まらない
ということがなくなり、ＶＣＯ３自体の可変範囲内にあ
る限りロックすることとなる（ST10−Ｙ）。以上のよう
に、監視範囲を狭い方から段階的に拡大しながらロック
するようにするのでＶＣＯ３の発振動作をその可変範囲
中心に近づけることができ、より安定した動作状態にす
ることができる。In FIG. 3B, the monitoring range is the third range (1 to 1).
4V), and shows the output of the frequency conversion unit 4 when the coefficients L1 and L2 are given. As shown in the figure, the monitored ranges are overlapped, and there is no blank range as in the case of FIG. As a result, the coefficient is not fixed, and the VCO 3 is locked as long as it remains within the variable range of the VCO 3 itself (ST10-Y). As described above, since the monitoring range is locked while gradually expanding from the narrow side, the oscillation operation of the VCO 3 can be brought close to the center of the variable range, and a more stable operation state can be achieved.
【００１７】次に、分周器５の分周比につき説明する。
入力信号の水平周波数が変化したような場合、分周器５
の分周比率も調整しないと位相比較部１の位相比較が正
確にできなくなる。この分周比は基準信号Shの周波数に
対し予め定めておくことができる。そこで、カウンタ11
で基準信号Shの周波数をカウントし、同カウント結果に
基づき第３のメモリ部12より対応する分周比のデータを
読み出し、同データをもって分周器５の分周比を設定す
る。この分周比設定の制御は制御部13が周波数変換部４
の係数設定と併せて行う。これにより、位相比較部１の
位相比較が適正に行われる。Next, the frequency division ratio of the frequency divider 5 will be described.
If the horizontal frequency of the input signal changes, the frequency divider 5
If the frequency division ratio is also not adjusted, the phase comparison by the phase comparison unit 1 cannot be performed accurately. This frequency division ratio can be predetermined for the frequency of the reference signal Sh. So counter 11
The frequency of the reference signal Sh is counted at, the data of the corresponding frequency division ratio is read from the third memory unit 12 based on the count result, and the frequency division ratio of the frequency divider 5 is set with the same data. The control unit 13 controls the frequency conversion unit 4 to control the frequency division ratio setting.
This is done together with the coefficient setting of. Thereby, the phase comparison of the phase comparison unit 1 is properly performed.
【００１８】[0018]
【発明の効果】以上説明したように本発明によれば、ビ
デオ信号等のディジタル処理に使用するシステムクロッ
クを生成するＰＬＬ回路において、ＶＣＯ発振出力の周
波数を逓倍又は分周する周波数変換部を設け、且つその
逓倍又は分周の係数を可変するようにしたのでＰＬＬ回
路としての引き込み範囲を拡張することができる。ま
た、係数設定もＶＣＯの安定領域でロックさせるように
設定制御される。これにより、水平周波数等が広い範囲
で相違する種々の仕様の映像信号につきディジタル処理
する場合にも１つのＶＣＯにより周波数範囲の広い、且
つ安定したシステムクロックを得ることが可能となる。
以上から、本発明はＰＬＬ回路の性能向上に寄与するも
のである。As described above, according to the present invention, in the PLL circuit for generating the system clock used for digital processing of the video signal or the like, the frequency converter for multiplying or dividing the frequency of the VCO oscillation output is provided. Moreover, since the multiplication or frequency division coefficient is made variable, the pull-in range of the PLL circuit can be expanded. Further, the coefficient setting is also set and controlled so as to be locked in the stable region of the VCO. This makes it possible to obtain a stable system clock having a wide frequency range with one VCO even when digitally processing video signals of various specifications having different horizontal frequencies and the like in a wide range.
From the above, the present invention contributes to improving the performance of the PLL circuit.
【図１】本発明によるＰＬＬ回路の一実施例を示す要部
ブロック図である。FIG. 1 is a block diagram of essential parts showing an embodiment of a PLL circuit according to the present invention.
【図２】図１を説明するための動作フローチャートであ
る。FIG. 2 is an operation flowchart for explaining FIG.
【図３】本発明を説明するための図であり、係数に対す
る周波数変換部出力の関係図である。FIG. 3 is a diagram for explaining the present invention, and is a relational diagram of a frequency converter output with respect to a coefficient.
【図４】従来のＰＬＬ回路の基本構成例を示す要部ブロ
ック図である。FIG. 4 is a principal block diagram showing a basic configuration example of a conventional PLL circuit.
【符号の説明】 Sh 水平同期信号（基準信号） １ 位相比較器 ２ ＬＰＦ ３ 電圧制御発振器 ４ 周波数変換部 4a 逓倍器 4b 分周器 ５ 分周器 ６ Ａ／Ｄ変換部 ７ 第１のメモリ部 ８ 検出部 ９ 判別部 10 第２のメモリ部 11 カウンタ 12 第３のメモリ部 13 制御部[Description of Codes] Sh Horizontal sync signal (reference signal) 1 Phase comparator 2 LPF 3 Voltage controlled oscillator 4 Frequency converter 4a Multiplier 4b Divider 5 Divider 6 A / D converter 7 First memory unit 8 Detection unit 9 Discrimination unit 10 Second memory unit 11 Counter 12 Third memory unit 13 Control unit
Claims (5)
ロック信号を発振する電圧制御発振器と、前記電圧制御
発振器よりのクロック信号の周波数を逓倍又は分周し、
所要周波数のクロック信号を出力する周波数変換部と、
前記周波数変換部よりのクロック信号出力を分周し、比
較信号として出力する分周器と、入力水平同期信号を基
準信号として、同基準信号と前記分周器よりの比較信号
とを位相比較する位相比較器と、前記位相比較器よりの
位相差に係る信号を前記発振周波数制御電圧に変換する
ローパスフィルタと、前記ローパスフィルタよりの発振
周波数制御電圧をディジタルデータに変換するＡ／Ｄ変
換部と、前記電圧制御発振器の発振周波数制御電圧の可
変範囲を記憶している第１のメモリ部と、前記Ａ／Ｄ変
換部よりのディジタルデータのレベルを検出する検出部
と、前記第１のメモリ部の発振周波数制御電圧の可変範
囲を基にし、前記検出部により検出したレベルが同可変
範囲内のレベルか、又は同可変範囲外のレベルかを判別
する判別部と、前記周波数変換部に対する初期設定係数
を含む複数種類の係数を記憶している第２のメモリ部
と、前記Ａ／Ｄ変換部よりの変換データに基づき、前記
周波数変換部、第１のメモリ部、第２のメモリ部、検出
部及び判別部とを制御する制御部とを備え、前記Ａ／Ｄ
変換部よりの変換データが前記発振周波数制御電圧の可
変範囲外のときには、周波数変換部に対する係数を、前
記初期設定係数から他の係数を選択するようにしたこと
を特徴とするＰＬＬ回路。1. A voltage controlled oscillator controlled by an oscillation frequency control voltage to oscillate a clock signal, and a frequency of a clock signal from said voltage controlled oscillator is multiplied or divided.
A frequency converter that outputs a clock signal of the required frequency,
A frequency divider that divides the clock signal output from the frequency conversion unit and outputs it as a comparison signal and the input horizontal synchronizing signal as a reference signal are used as a reference signal to perform a phase comparison between the reference signal and the comparison signal from the divider. A phase comparator, a low-pass filter that converts a signal related to a phase difference from the phase comparator into the oscillation frequency control voltage, and an A / D conversion unit that converts the oscillation frequency control voltage from the low-pass filter into digital data. A first memory unit that stores a variable range of the oscillation frequency control voltage of the voltage controlled oscillator; a detection unit that detects the level of digital data from the A / D conversion unit; and the first memory unit. A discriminating unit for discriminating whether the level detected by the detecting unit is within the variable range or outside the variable range based on the variable range of the oscillation frequency control voltage of A second memory unit that stores a plurality of types of coefficients including initial setting coefficients for the frequency conversion unit, and the frequency conversion unit, the first memory unit, and the first memory unit based on the conversion data from the A / D conversion unit. And a control unit for controlling the detection unit and the determination unit, the A / D
A PLL circuit, wherein when the conversion data from the conversion unit is out of the variable range of the oscillation frequency control voltage, a coefficient for the frequency conversion unit is selected from other coefficients from the initial setting coefficient.
を、前記検出レベルが可変範囲内のレベルより低い場合
には係数を下げ、若しくは可変範囲内のレベルより高い
場合には係数を上げるようにしたことを特徴とする請求
項１記載のＰＬＬ回路。2. The selection of another coefficient from the initial setting coefficient is such that the coefficient is lowered when the detection level is lower than the level within the variable range, or is increased when the detection level is higher than the level within the variable range. The PLL circuit according to claim 1, wherein
記発振周波数制御電圧の可変範囲の中心を基準にして定
めてなる範囲であって、同範囲を最も狭くしたものから
段階的に広くしたもの複数種類の範囲のデータとし、動
作初期は最も狭い範囲を基準に前記Ａ／Ｄ変換部よりの
変換データを監視し、同変換データが同基準とした範囲
外のときには、前記複数種類の範囲の広いものへ順次移
行し、それぞれの範囲ごとにロック状態になる係数設定
制御をするようにしたことを特徴とする請求項１記載の
ＰＬＬ回路。3. The storage data of the first memory unit is a range defined based on the center of the variable range of the oscillation frequency control voltage, and is gradually widened from the narrowest range. The conversion data from the A / D converter is monitored with the narrowest range as a reference in the initial stage of operation, and when the conversion data is outside the same reference range, the plurality of types 2. The PLL circuit according to claim 1, wherein the coefficient setting control is performed by sequentially shifting to a wider range and locking each range.
で構成したことを特徴とする請求項１記載のＰＬＬ回
路。4. The PLL circuit according to claim 1, wherein the frequency conversion unit includes a multiplier and a frequency divider.
ウンタと、周波数に対する前記分周器の分周比設定制御
信号を記憶している第３のメモリ部を設け、前記カウン
タよりのカウントデータ及び第２のメモリ部の記憶デー
タとを基に前記制御部が前記分周器の分周比を設定する
ようにしたことを特徴とする請求項１記載のＰＬＬ回
路。5. A counter for counting the frequency of the reference signal and a third memory section for storing a frequency division ratio setting control signal of the frequency divider for the frequency are provided, and count data from the counter and a third data section are provided. 2. The PLL circuit according to claim 1, wherein the control unit sets the frequency division ratio of the frequency divider based on the data stored in the second memory unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002147A JPH09191247A (en) | 1996-01-10 | 1996-01-10 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002147A JPH09191247A (en) | 1996-01-10 | 1996-01-10 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191247A true JPH09191247A (en) | 1997-07-22 |
Family
ID=11521250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002147A Pending JPH09191247A (en) | 1996-01-10 | 1996-01-10 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191247A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005143030A (en) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pll clock signal generation circuit |
| JP2007088898A (en) * | 2005-09-22 | 2007-04-05 | Rohm Co Ltd | Clock generating circuit, and electronic equipment mounted therewith |
| US8264286B2 (en) | 2008-09-02 | 2012-09-11 | Renesas Electronics Corporation | Phase-locked loop circuit |
-
1996
- 1996-01-10 JP JP8002147A patent/JPH09191247A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005143030A (en) * | 2003-11-10 | 2005-06-02 | Sharp Corp | Pll clock signal generation circuit |
| JP4546716B2 (en) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | PLL clock signal generation circuit |
| JP2007088898A (en) * | 2005-09-22 | 2007-04-05 | Rohm Co Ltd | Clock generating circuit, and electronic equipment mounted therewith |
| JP4519746B2 (en) * | 2005-09-22 | 2010-08-04 | ローム株式会社 | Clock generation circuit and electronic device equipped with the same |
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