JPH10261769A

JPH10261769A - 記憶ノードの形成方法

Info

Publication number: JPH10261769A
Application number: JP9066401A
Authority: JP
Inventors: Tetsuji Nagayama; 哲治長山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-03-19
Filing date: 1997-03-19
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】側壁膜の肩落ちおよび側壁膜の横方向への後
退を抑制してシリンダの高さを均一化し、安定したシリ
ンダの形状を得ることができると共に均一な容量を有す
る記憶ノードの形成方法を提供する。【解決手段】半導体基板の上に層間絶縁膜１０２を形
成した後、シリコン窒化膜よりなるエッチングストッパ
層１０４を形成し、配線プラグ１０３を形成する。エッ
チングストッパ層１０４の上に多結晶シリコン膜１０５
を形成し、その上にシリコン酸化膜１０６を形成する。
そののち、フォトレジスト膜１０７を形成し、シリコン
酸化膜１０６および多結晶シリコン膜１０５をエッチン
グする。フォトレジスト膜１０７を除去した後、多結晶
シリコン膜１０８を半導体基板の全面に形成してエッチ
バックを行い、側壁膜１０８ａを形成する。このとき、
酸素の流量比を高めると共にマイクロ波出力も高めるこ
とにより、側壁膜１０８ａの外側面にＳｉＯ₂を含む側
壁堆積膜１０９が生成される。この側壁堆積膜１０９に
より側壁膜１０８ａの肩部が削られることが防止され、
側壁膜１０８ａは矩形に近い形状となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ(Dynamic
Random Access Memory）の記憶ノードの形成方法に
係り、特に筒（シリンダ）型キャパシタ構造を有するＤ
ＲＡＭの記憶ノード形成方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化および高性
能化はますます進展している。特にＤＲＡＭはその設計
手法が単純なメモリーセル回路であるため大容量化およ
び高集積化の著しい進歩を遂げている。また、ＤＲＡＭ
は大容量且つ低コストであるため、その応用範囲は汎用
コンピュータ、ミニコンピュータ、ワークステーショ
ン、パーソナルコンピュータに至るコンピュータシステ
ムの主記憶をはじめ、ワードプロセッサ、ＯＰＴ等のＯ
Ａ（オフィスオートメーション）機器、ディスプレイ端
末等の画像機器、プリンタ、ファクシミリ等の周辺機
器、テレビジョン受像機、ＶＴＲ（Video Tape Recorde
r)、電話等の民生機器、通信機器、計測制御機器等の記
憶装置まで多岐にわたっている。従って、今後もＤＲＡ
Ｍの大容量化を図る技術が期待されている。

【０００３】一方、このＤＲＡＭの大容量化に伴い、チ
ップの面積は増やされてきたが、メモリセルの面積は縮
小されてきた。すなわち、今後もＤＲＡＭの大容量化を
実現するために微細加工は不可欠である。例えば容量が
１ＧのＤＲＡＭにおいては最小寸法が０．１３μに達す
るといわれている。この値はフォトリソグラフィ技術で
加工可能な寸法の限界値といわれており、従来の微細加
工技術のみではその要求に十分こたえることができなく
なってきている。

【０００４】そこで、微細加工を行う以外にＤＲＡＭの
大容量化を可能にするキャパシタ構造が提案されてい
る。例えば図８はスタック型キャパシタ構造、図９はシ
リンダ（筒）型キャパシタ構造を表すものである。キャ
パシタ構造は、図８および図９に示したように、層間絶
縁膜、例えばシリコン酸化膜２０２内にワード線２０９
ａ，２０９ｂおよびビット線２１０が縦方向および横方
向にそれぞれ配線されている。ワード線２０９ａとワー
ド線２０９ｂとの間およびビット線２１０の中央部を通
るように配線プラグ２０３が配設されおり、この配線プ
ラグ２０３上にキャパシタ２００が形成されている。キ
ャパシタ２００は、下部電極である記憶ノード２０５と
上部電極であるセルプレート２０６に誘電膜２０７が挟
まれた構造となっている。ここでＤＲＡＭの容量は誘電
膜２０７の表面積によるため、図８に示したスタック型
キャパシタ構造よりも図９に示したシリンダ型キャパシ
タ構造の方がセルの面積の縮小化および段差低減に有利
である。従って、現在はシリンダ型キャパシタ構造が主
流の技術になりつつある。

【０００５】

【発明が解決しようとする課題】しかしながら、このシ
リンダ型キャパシタ構造の形成工程においては次のよう
な問題があった。すなわち、図１０に示したように、下
部電極である筒状の記憶ノード２０５を形成する際、多
結晶シリコン膜をエッチングストッパ層２０４上に形成
して、シリコン酸化膜２１１の側面部のみを残して全面
をエッチング除去し、側壁膜２０８を形成する。このと
き、側壁膜２０８の高さ、すなわちシリンダの高さＨが
肩落ち部２１０の分だけ低くなると共に、側壁膜２０８
の横方向への後退が顕著なため、シリンダの高さＨがば
らついてしまう。その結果、記憶ノード２０５ごとにそ
の容量が大きく異なってしまうという問題があった。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、側壁膜の肩落ち部および側壁膜の横
方向への後退を抑制してシリンダの高さを均一化し、安
定したシリンダの形状を得ることができると共に均一な
容量を有する記憶ノードの形成方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明による記憶ノード
の形成方法は、半導体基板上に形成された層間絶縁膜の
上に導電膜を形成する工程と、この導電膜の上に絶縁膜
を形成する工程と、この絶縁膜の上にドットパターンを
有するマスク層を形成する工程と、このマスク層をエッ
チングマスクとして絶縁膜および導電膜をエッチングす
る工程と、エッチングされた絶縁膜および導電膜の壁面
に、その外側面に側壁堆積膜を生成させながら側壁膜を
形成する工程とを含むものである。

【０００８】この記憶ノードの形成方法では、ドットパ
ターン形状にエッチングされた絶縁膜および導電膜の壁
面に側壁膜が形成されるが、このとき側壁膜の外側面に
は同時に側壁堆積膜が生成される。この側壁堆積膜によ
り側壁膜が横方向に後退することがなく、その形状は矩
形に近くなる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１０】具体的な実施の形態の説明に先立ち、ま
ず、本発明に係る記憶ノードの形成方法に用いるプラズ
マ処理装置の例として、高密度プラズマを発生できるエ
ッチング装置について説明する。

【００１１】図５は、ＲＦ（高周波）バイアス印加型Ｅ
ＣＲ(Electron Cyclotron Resonance)プラズマエッチン
グ装置の概略構造を表すものである。この装置は、マグ
ネトロン１１で発生したマイクロ波が導波管１２を通っ
てチャンバ１９内に至り、更に石英ベルジャ１３を介し
てウェハステージ１７上のウェハ１５に到達する構成に
なっている。チャンバ１９の周囲にはソレノイドコイル
１４が配設されている。ウェハステージ１７上のウェハ
１５は、クランプ１６によって固定されている。ウェハ
ステージ１７は、高周波電源１８に接続され、所定の周
波数の高周波電圧が印加されるようになっている。

【００１２】図６は、ＭＣＲ（磁場封込型リアクタ）タ
イプのエッチング装置の要部構造を表すものである。こ
の装置は、石英製の側壁電極３０に高周波電源２１より
１３．５６ＭＨｚのＲＦを印加し、上部電極２９をアノ
ードとして放電した後、上部電極２９またはチャンバ側
壁に巻設したマルチポール磁石（図示せず）によって磁
場封じ込めを行い、比較的高密度のプラズマを形成でき
る機構となっている。また、ウェハステージ２７には高
周波電源２８から基板バイアス４５０ｋＨｚが印加され
るようになっており、これにより入射イオンエネルギー
の独立制御が可能になっている。

【００１３】図７は、ＩＣＰ（誘導結合プラズマ）タイ
プのエッチング装置の要部構造を表すものである。この
装置は、ウェハステージ３７の上方に設けた石英板３２
上に渦巻き状に巻設された誘導結合コイル３１に高周波
電源３３から１３．５６ＭＨｚのＲＦを印加し、高密度
プラズマを形成する機構となっている。ウェハステージ
３７上にはクランプ３６によってクランプされたウェハ
３５が載置され、高周波電源３８から高周波電圧が印加
されるようになっている。

【００１４】なお、図示していないが、上記図５ないし
図７のいずれの装置においても、高周波電源１８，２
８，３８に接続されたウェハステージ１７，２７，３７
は、温度制御用の冷媒（例えば商品名フロリナート）が
循環する構造となっており、更に単極式静電チャックが
設置されている。

【００１５】次に、以上のような装置を用いて本発明の
記憶ノードを形成する方法について説明する。

【００１６】〔第１の実施の形態〕図１ないし図４は、
本発明の第１の実施の形態に係るシリンダ型キャパシタ
構造を有するＤＲＡＭの記憶ノードの形成方法を表すも
のである。まず、図１（ａ）に示したように、半導体基
板（図示せず）上に層間絶縁膜１０２として例えば膜厚
６００ｎｍのシリコン酸化膜（ＳｉＯ₂）をプラズマＣ
ＶＤ法により形成した後、その上にエッチングストッパ
層１０４として例えば減圧ＣＶＤ（ChemicalVapor Depo
sition ：化学的気相成長）法により膜厚１００ｎｍの
シリコン窒化膜（ＳｉＮ）を形成する。この層間絶縁膜
１０２およびエッチングストッパ層１０４内に、通常の
配線形成方法を用いて多結晶シリコンよりなる配線プラ
グ１０３を形成する。その後、エッチングストッパ層１
０４および配線プラグ１０３上に例えば減圧ＣＶＤ法に
より膜厚７０ｎｍの多結晶シリコン膜１０５を形成す
る。この多結晶シリコン膜１０５上に例えばプラズマＣ
ＶＤ法により膜厚７００ｎｍのシリコン酸化膜１０６を
形成する。次いで、シリコン酸化膜１０６上にフォトレ
ジスト膜１０７を塗布形成し、それを例えばＫｒＦエキ
シマステッパを用いて選択的に露光してパターニングす
ることにより、幅０．３０μｍの所望のドットパターン
を形成する。

【００１７】その後、図１（ｂ）に示したように、この
フォトレジスト膜１０７をエッチングマスクとして、例
えば図６に示したＭＣＲタイプのエッチング装置を用
い、シリコン酸化膜１０６をエッチングする。このとき
のエッチング条件は例えば次のように設定する。放電ガス：ＣＨＦ₃／ＣＦ₄／Ａｒ＝２０／８０／６０
０ｓｃｃｍ容器内圧力：４０ＰａＲＦバイアス（３８０ｋＨｚ）：１４００Ｗウェハ温度：２０℃ オーバエッチング：１０％

【００１８】続いて、図２（ａ）に示したように、フォ
トレジスト膜１０７を再びエッチングマスクとして、例
えば図５に示したＥＣＲタイプのエッチング装置を用
い、多結晶シリコン膜１０５をエッチングする。このと
きのエッチング条件は例えば次のように設定する。放電ガス：Ｃｌ₂／Ｏ₂＝７５／２ｓｃｃｍ容器内圧力：０．４Ｐａマイクロ波出力（２．４５ＧＨｚ）：１２００ＷＲＦバイアス（８００ｋＨｚ）：６０Ｗ（Ｓｔｅｐ１）３０Ｗ（Ｓｔｅｐ２）ウェハ温度：２０℃ オーバエッチング：３０％

【００１９】続いて、フォトレジスト膜１０７を除去し
たのち、図２（ｂ）に示したように、例えば減圧ＣＶＤ
法により膜厚８０ｎｍの多結晶シリコン膜１０８を半導
体基板全面に形成する。その後、図３（ａ）に示したよ
うに、例えば図５に示したＥＣＲタイプのエッチング装
置を用い、多結晶シリコン膜１０８をシリコン酸化膜１
０６の側面部のみを残してエッチバックを行って、側壁
膜１０８ａを形成する。このときのエッチバックの条件
は例えば次のように設定する。放電ガス：Ｃｌ₂／Ｏ₂＝７５／１５ｓｃｃｍ容器内圧力：０．４Ｐａマイクロ波出力（２．４５ＧＨｚ）：１４００ＷＲＦバイアス（８００ｋＨｚ）：５０Ｗウェハ温度：２０℃ オーバエッチング：５％

【００２０】このようにして、側壁膜１０８ａを形成す
る際のエッチバック時に酸素（Ｏ₂）の流量比を高める
と共にマイクロ波出力も高めているので、エッチバック
時の反応生成物であるＳｉＸ_yがプラズマ中で反応・再
解離され、側壁膜１０８ａの外側面にＳｉＯ₂を含む側
壁堆積膜１０９が生成される。この側壁堆積膜１０９に
より横方向のエッチングが抑制され、側壁膜１０８ａの
肩部（コーナ部）が削られることがなく、側壁膜１０８
ａとして矩形に近いものが形成される。

【００２１】次に、図３（ｂ）に示したように、例えば
ウェットエッチングにより、シリコン酸化膜１０６を除
去する。このときのエッチング条件は例えば次のように
設定する。液組成：ＨＦ／Ｈ₂Ｏ＝５／１００温度：室温時間：１０分

【００２２】続いて、図４（ａ）に示したように、例え
ばＲＴＮ（Rapid Thermal Nitrization ）法、ＬＰ−Ｓ
ｉＮＣＶＤ法、キャッピング酸化(Capping Oxidation）
法などにより一酸化窒素（ＮＯ）を含む誘電膜１１０を
形成する。これらの方法の条件は例えば次のようにそれ
ぞれ設定する。（ＲＴＮ法）ガス：ＮＨ₃ 温度：８５０℃ 時間：６０秒（ＬＰ−ＳｉＮＣＶＤ法）ガス：ＳｉＨ₂Ｃｌ₂／ＮＨ₃＝２０／２００ｓｃｃｍ容器内圧力：６０Ｐａ温度：７５０℃ 時間：５ｎｍ相当（キャッピング酸化法）Ｐｙｒｏ(Pyrojenic酸化法) 比：１．０温度：８５０℃ 時間：１５ｎｍ相当

【００２３】次に、図４（ｂ）に示したように、例えば
減圧ＣＶＤ法により誘電膜１１０上にセルプレートとな
る多結晶シリコン膜１１１を形成する。このときの条件
は例えば次のように設定する。ガス：ＳｉＨ₄／ＰＨ₃＝３００／１５ｓｃｃｍ容器内圧力：３５０Ｐａ温度：５５０℃ 時間：８０ｎｍ相当

【００２４】このように本実施の形態による記憶ノード
の形成方法によれば、側壁膜１０８ａを形成する際のエ
ッチバック時に酸素（Ｏ₂）の流量比を高めると共にマ
イクロ波出力も高めて、側壁膜１０８ａの外側面に側壁
堆積膜１０９を生成させたので、矩形に近い側壁膜１０
８ａが形成され、均一な高さのシリンダを有する安定し
た形状のシリンダ型キャパシタ構造を形成することがで
きる。更に、側壁堆積膜１０９により横方向のエッチン
グが抑制されるので、横方向の減少分を見込む必要がな
くなり、従来よりキャパシタ間スペースを０．０５μｍ
狭めたＤＲＡＭのセルを形成することができる。

【００２５】［第２の実施の形態］本実施の形態は、多
結晶シリコン膜１０８のエッチバックの条件が異なって
いることを除き、他は第１の実施の形態と同一である。
なお、ここでは、第１の実施の形態と同一の構成部分に
は同一符号を付してその説明は省略する。

【００２６】本実施の形態では、まず、第１の実施の形
態と同様にして、半導体基板（図示せず）上に層間絶縁
膜１０２を形成した後、その上にエッチングストッパ層
１０４を形成し、この層間絶縁膜１０２およびエッチン
グストッパ層１０４内に配線プラグ１０３を形成する。
その後、エッチングストッパ層１０４および配線プラグ
１０３上に多結晶シリコン膜１０５を形成し、この多結
晶シリコン膜１０５上にシリコン酸化膜１０６を形成す
る。次いで、シリコン酸化膜１０６上にフォトレジスト
膜１０７を塗布形成し、それを選択的に露光してパター
ニングすることにより所望のドットパターンを形成する
（図１（ａ）参照）。続いて、第１の実施の形態と同様
にして、フォトレジスト膜１０７をエッチングマスクと
して、シリコン酸化膜１０６をエッチングし（図１
（ｂ）参照）、フォトレジスト膜１０７を再びエッチン
グマスクとして、多結晶シリコン膜１０５をエッチング
する（図２（ａ）参照）。次に、フォトレジスト膜１０
７を除去したのち、側壁膜１０８ａを構成する材料膜と
して多結晶シリコン膜１０８を半導体基板全面に形成す
る（図２（ｂ）参照）。

【００２７】このようにして多結晶シリコン膜１０８を
形成したのち、例えば図６に示したＭＣＲタイプのエッ
チング装置を用い、多結晶シリコン膜１０８をシリコン
酸化膜１０６の側面部のみを残してエッチバックを行
い、側壁膜１０８ａを形成する（図３（ａ）参照）。こ
のときのエッチバックの条件は例えば次のように設定す
る。放電ガス：Ｃｌ₂＝１００ｓｃｃｍ容器内圧力：０．４Ｐａソース出力（１３．５６ＭＨｚ）：１２００ＷＲＦバイアス（４５０ｋＨｚ）：５０Ｗウェハ温度：７０℃ オーバエッチング：２０％

【００２８】このようにして、側壁膜１０８ａを形成す
る際のエッチバック時にソース出力を高めて側壁電極３
０を構成する石英の表面からプラズマ中へ酸素ラジカル
とＳｉＸ_y系の生成物の供給を多くしているので、側壁
膜１０８ａの外側面にＳｉＯ₂を含む側壁堆積膜１０９
が生成される。従って、側壁膜１０８ａの肩部（コーナ
部）が削られることが防止され、側壁膜１０８ａの形状
は、図３（ａ）に示したように、矩形に近いものとな
る。

【００２９】その後、第１の実施の形態と同様にして、
シリコン酸化膜１０６をエッチングし（図３（ｂ）参
照）、ＮＯ系の誘電膜１１０を形成し（図４（ａ）参
照）、セルプレートとなる多結晶シリコン膜１１１を形
成する（図４（ｂ）参照）。

【００３０】このように本実施の形態による記憶ノード
の形成方法においても、側壁膜１０８ａを形成する際の
エッチバック時に酸素ラジカルとＳｉＸ_y系の生成物の
供給を多くして側壁膜１０８ａの外側面に側壁堆積膜１
０９を生成させたので、矩形に近い側壁膜１０８ａが形
成され、シリンダの高さが均一である安定した形状のシ
リンダ型キャパシタ構造を形成することができる。更
に、側壁堆積膜１０９により横方向のエッチングが抑制
されるので、横方向の減少分を見込む必要がなくなり、
従来のキャパシタ間スペースよりも０．０５μｍ狭いＤ
ＲＡＭのセルを形成することができる。

【００３１】［第３の実施の形態］本実施の形態は、多
結晶シリコン膜１０８のエッチバックの条件が異なって
いることを除き、他は第１の実施の形態と同一である。
なお、ここでは、第１の実施の形態と同一の構成部分に
は同一符号を付してその説明は省略する。

【００３２】本実施の形態では、まず、第１の実施の形
態と同様にして、シリコン基板（図示せず）の上に層間
絶縁膜１０２を形成した後、その上にエッチングストッ
パ層１０４を形成し、この層間絶縁膜１０２およびエッ
チングストッパ層１０４内に、配線プラグ１０３を形成
する。その後、エッチングストッパ層１０４および配線
プラグ１０３上に多結晶シリコン膜１０５を形成し、こ
の多結晶シリコン膜１０５上にシリコン酸化膜１０６を
形成する。次いで、シリコン酸化膜１０６上にフォトレ
ジスト膜１０７を塗布形成し、それを選択的に露光して
パターニングすることにより所望のドットパターンを形
成する（図１（ａ）参照）。続いて、第１の実施の形態
と同様にして、フォトレジスト膜１０７をエッチングマ
スクとして、シリコン酸化膜１０６をエッチングし（図
１（ｂ）参照）、フォトレジスト膜１０７を再びエッチ
ングマスクとして、多結晶シリコン膜１０５をエッチン
グする（図２（ａ）参照）。次に、フォトレジスト膜１
０７を除去したのち、側壁膜１０８ａを構成する材料膜
として多結晶シリコン膜１０８を半導体基板全面に形成
する（図２（ｂ）参照）。

【００３３】このようにして多結晶シリコン膜１０８を
形成したのち、例えば図６に示したＭＣＲタイプのエッ
チング装置を用い、多結晶シリコン膜１０８をシリコン
酸化膜１０６の側面部のみを残してエッチバックを行
い、側壁膜１０８ａを形成する（図３（ａ）参照）。こ
のときのエッチバックの条件は例えば次のように設定す
る。（メインエッチング）放電ガス：Ｃｌ₂＝１００ｓｃｃｍ容器内圧力：０．４Ｐａソース出力（１３．５６ＭＨｚ）：１２００ＷＲＦバイアス（４５０ｋＨｚ）：５０Ｗウェハ温度：７０℃ （オーバエッチング）ガス：Ｃｌ₂／ＨＢｒ＝３０／５０ｓｃｃｍ容器内圧力：０．４Ｐａソース出力（１３．５６ＭＨｚ）：５００ＷＲＦバイアス（４５０ｋＨｚ）：２０Ｗウェハ温度：７０℃ オーバエッチング：５０％

【００３４】このようにして、側壁膜１０８ａを形成す
る際のエッチバック時にソース出力を高めて側壁電極３
０を構成する石英の表面からプラズマ中へ酸素ラジカル
とＳｉＸ_y系の生成物の供給を多くしているので、側壁
膜１０８ａの外側面にＳｉＯ₂を含む側壁堆積膜１０９
が生成される。従って、側壁膜１０８ａの肩部（コーナ
部）が削られることが防止され、側壁膜１０８ａの形状
は、図３（ａ）に示したように、矩形に近いものとな
る。更に、本実施の形態では、メインエッチングを行っ
た段階でシリコン酸化膜を含む側壁堆積膜１０９の生成
が十分に行われているので、オーバーエッチングを行う
際にも多結晶シリコン膜１０８の横方向の減りは進行し
ない。

【００３５】その後、第１の実施の形態と同様にして、
シリコン酸化膜１０６をエッチングし（図３（ｂ）参
照）、ＮＯ系の誘電膜１１０を形成し（図４（ａ）参
照）、セルプレートとなる多結晶シリコン膜１１１を形
成する（図４（ｂ）参照）。

【００３６】このように本実施の形態による記憶ノード
の形成方法においても、側壁膜１０８ａを形成する際の
エッチバック時に酸素ラジカルとＳｉＸ_y系の生成物の
供給を多くして側壁膜１０８ａの外側面に側壁堆積膜１
０９を生成させたので、この側壁堆積膜１０９により矩
形に近い側壁膜１０８ａが形成され、高さの均一なシリ
ンダを有する安定した形状のシリンダ型キャパシタ構造
を形成することができる。更に、側壁堆積膜１０９によ
り横方向のエッチングが抑制されるので、横方向の減少
分を見込む必要がなくなり、従来のキャパシタ間スペー
スを０．０５μｍ狭めたＤＲＡＭのセルを形成すること
ができる。

【００３７】［第４の実施の形態］本実施の形態は、多
結晶シリコン膜１０８のエッチバックの条件が異なって
いることを除き、他は第１の実施の形態と同一である。
なお、ここでは、第１の実施の形態と同一の構成部分に
は同一符号を付してその説明は省略する。

【００３８】本実施の形態では、まず、第１の実施の形
態と同様にして、シリコン基板（図示せず）の上に層間
絶縁膜１０２を形成した後、エッチングストッパ層１０
４を形成し、この層間絶縁膜１０２およびエッチングス
トッパ層１０４内に、配線プラグ１０３を形成する。そ
の後、エッチングストッパ層１０４および配線プラグ１
０３上に多結晶シリコン膜１０５を形成し、この多結晶
シリコン膜１０５上にシリコン酸化膜１０６を形成す
る。次いで、シリコン酸化膜１０６上にフォトレジスト
膜１０７を塗布形成し、それを選択的に露光してパター
ニングすることにより所望のドットパターンを形成する
（図１（ａ）参照）。続いて、第１の実施の形態と同様
にして、フォトレジスト膜１０７をエッチングマスクと
して、シリコン酸化膜１０６をエッチングし（図１
（ｂ）参照）、フォトレジスト膜１０７を再びエッチン
グマスクとして、多結晶シリコン膜１０５をエッチング
する（図２（ａ）参照）。次に、フォトレジスト膜１０
７を除去したのち、側壁膜１０８ａを構成する材料膜と
して多結晶シリコン膜１０８を半導体基板全面に形成す
る（図２（ｂ）参照）。

【００３９】このようにして多結晶シリコン膜１０８を
形成したのち、例えば図７に示したＩＣＰタイプのエッ
チング装置を用い、多結晶シリコン膜１０８をシリコン
酸化膜１０６の側面部のみを残してエッチバックを行
い、側壁膜１０８ａを形成する（図３（ａ）参照）。こ
のときのエッチバックの条件は例えば次のように設定す
る。放電ガス：Ｃｌ₂／Ｏ₂＝１００／１５ｓｃｃｍ容器内圧力：０．４Ｐａソース出力（１３．５６ＭＨｚ）：２５００ＷＲＦバイアス（１３．５６ＭＨｚ）：９０Ｗウェハ温度：２０℃ オーバエッチング：２０％

【００４０】このようにして、側壁膜１０８ａを形成す
る際のエッチング時に酸素（Ｏ₂）の流量比を高めると
共にソース出力も高めているので、側壁膜１０８ａの外
側面にＳｉＯ₂を含む側壁堆積膜１０９が生成される。
また、このとき石英板３２を構成する石英の表面からプ
ラズマ中へ供給される酸素ラジカルとＳｉＸ_y系の生成
物によっても側壁堆積膜１０９の生成が促進される。従
って、側壁膜１０８ａの肩部（コーナ部）が削られるこ
とが防止されて、矩形に近い側壁膜１０８ａが形成され
る。

【００４１】その後、第１の実施の形態と同様にして、
シリコン酸化膜１０６をエッチングし（図３（ｂ）参
照）、ＮＯ系の誘電膜１１０を形成し（図４（ａ）参
照）、セルプレートとなる多結晶シリコン膜１１１を形
成する（図４（ｂ）参照）。

【００４２】このように本実施の形態による記憶ノード
の形成方法においても、矩形に近い側壁膜１０８ａが形
成されるので、シリンダの高さが均一である安定した形
状のシリンダ型キャパシタ構造を形成することができ
る。更に、側壁堆積膜１０９により横方向のエッチング
が抑制されるので、横方向の減少分を見込む必要がなく
なり、従来のキャパシタ間スペースを０．０５μｍ狭め
たＤＲＡＭのセルを形成することができる。

【００４３】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定するものではな
く、種々変形可能である。例えば、上記の各実施の形態
で示したエッチング等の条件（温度，ガス流量，ガス流
量比等）はあくまで一例に過ぎず、適宜の値に設定する
ことができる。また、エッチングプラズマ源や装置構
成、サンプル構造およびエッチング等のプロセス条件に
ついても、本発明の主旨を逸脱しない範囲で適宜選択可
能である。但し、側壁膜１０８ａを形成する際には、側
壁堆積膜１０９の生成量を制御することができる低圧・
高密度プラズマ発生のエッチング装置を用いることが望
ましい。

【００４４】

【発明の効果】以上説明したように本発明に係る記憶ノ
ードの形成方法によれば、ドットパターン形状にエッチ
ングされた絶縁膜および導電膜の壁面に、その外側面に
側壁堆積膜を生成させながら側壁膜を形成するようにし
たので、矩形に近い形状を有する側壁膜を得ることがで
きる。従って、絶縁膜および導電膜をエッチングする際
に側壁膜が後退することがなく、側壁膜の高さが均一で
安定した形状を有する記憶ノードを形成することができ
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るシリンダ型キ
ャパシタ構造の形成方法を工程ごとに表す断面図であ
る。

【図２】図１に続く工程を表す断面図である。

【図３】図２に続く工程を表す断面図である。

【図４】図３に続く工程を表す断面図である。

【図５】本発明に係る記憶ノ─ドの形成方法において使
用するＲＦバイアス印加型ＥＣＲ高密度プラズマエッチ
ング装置の構成を示す概略断面図である。

【図６】本発明に係る記憶ノードの形成方法において使
用するＭＣＲタイプの高密度プラズマエッチング装置の
構成を示す概略断面図である。

【図７】本発明に係る記憶ノードの形成方法において使
用するＩＣＰタイプの高密度プラズマエッチング装置の
構成を示す概略断面図である。

【図８】従来のスタック型キャパシタ構造の構成を表す
断面図である。

【図９】従来のシリンダ型キャパシタ構造の構成を表す
断面図である。

【図１０】従来のシリンダ型キャパシタ構造の形成方法
の一工程を表す断面図である。

【符号の説明】

１１…マグネトロン、１２…導波管、１３…石英ベルジ
ャ、１４…ソレノイドコイル、１５，２５，３５…ウェ
ハ、１７，２７，３７…ウェハステージ、１８，２１，
２８，３３，３８…高周波電源、２９…上部電極、３０
…側壁電極、３１…誘導結合コイル、３２…石英板、１
０２…層間絶縁膜、１０３…配線プラグ、１０４…エッ
チングストッパ層、１０５，１０８，１１１…多結晶シ
リコン膜、１０６…シリコン酸化膜、１０７…フォトレ
ジスト膜、１０８ａ…側壁膜、１０９…側壁堆積膜、１
１０…誘電膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された層間絶縁膜の
上に導電膜を形成する工程と、この導電膜の上に絶縁膜を形成する工程と、この絶縁膜の上にドットパターンを有するマスク層を形
成する工程と、このマスク層をエッチングマスクとして前記絶縁膜およ
び導電膜をエッチングする工程と、前記エッチングされた絶縁膜および導電膜の壁面に、そ
の外側面に側壁堆積膜を生成させながら側壁膜を形成す
る工程とを含むことを特徴とする記憶ノードの形成方
法。
【請求項２】前記マスク層をエッチングマスクとして
絶縁膜および導電膜をエッチングしたのち、前記半導体
基板の全面に側壁膜を構成する材料膜を形成し、この材
料膜をエッチバックすることにより前記側壁膜を形成す
ることを特徴とする請求項１記載の記憶ノードの形成方
法。
【請求項３】前記エッチバック工程を酸素ガスを含む
反応ガスにより行うと共に、酸素ガスの量を制御するこ
とにより前記側壁膜の外側面に少なくとも側壁膜の酸化
物を含有する外壁堆積膜を生成させることを特徴とする
請求項２記載の記憶ノードの形成方法。
【請求項４】前記エッチバック工程をエッチングチャ
ンバ内に石英を含む構成材を配置し、この石英を含む構
成材のスパッタリングにより行うと共に、石英を含む構
成材のスパッタ量を制御することにより前記側壁膜の外
側面に少なくとも側壁膜の酸化物を含有する外壁堆積膜
を生成させることを特徴とする請求項２記載の記憶ノー
ドの形成方法。
【請求項５】前記側壁膜を多結晶シリコンにより形成
すると共に側壁堆積膜を二酸化シリコン系の堆積物によ
り形成することを特徴とする請求項２記載の記憶ノード
の形成方法。