JPH1041508A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1041508A JPH1041508A JP20654896A JP20654896A JPH1041508A JP H1041508 A JPH1041508 A JP H1041508A JP 20654896 A JP20654896 A JP 20654896A JP 20654896 A JP20654896 A JP 20654896A JP H1041508 A JPH1041508 A JP H1041508A
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Abstract
(57)【要約】
【課題】 縦方向の寸法等の構造に負担をかけずにゲー
ト電極と配線とのショートを防止することができる半導
体装置およびその製造方法を提供する。 【解決手段】 多結晶シリコン１０３およびＷＳｉｘ層
１０４を積層後、オフセット絶縁層１０５を形成し、ゲ
ート電極サイズにパターニングする（ａ）。オフセット
酸化膜１０５をマスクとして多結晶シリコン１０３およ
びＷＳｉｘ層１０４をエッチングする際に、少なくとも
ＷＳｉｘ層１０４の側面がエッチングされるように条件
を設定する（ｂ）。オフセット酸化膜１０５がＷＳｉX
層１０４の上にオーバーハングした形状のゲート電極１
１０ａ，１１０ｂを得る。次に、ゲート電極の側面にサ
イドウォールを形成後、層間絶縁膜を形成し、コンタク
トホールを形成して配線層を充填する。コンタクトホー
ル形成のエッチング後も、ゲート電極の肩部と配線層と
の間にサイドウォールの十分な厚みが確保され、耐圧が
保証される。
ト電極と配線とのショートを防止することができる半導
体装置およびその製造方法を提供する。 【解決手段】 多結晶シリコン１０３およびＷＳｉｘ層
１０４を積層後、オフセット絶縁層１０５を形成し、ゲ
ート電極サイズにパターニングする（ａ）。オフセット
酸化膜１０５をマスクとして多結晶シリコン１０３およ
びＷＳｉｘ層１０４をエッチングする際に、少なくとも
ＷＳｉｘ層１０４の側面がエッチングされるように条件
を設定する（ｂ）。オフセット酸化膜１０５がＷＳｉX
層１０４の上にオーバーハングした形状のゲート電極１
１０ａ，１１０ｂを得る。次に、ゲート電極の側面にサ
イドウォールを形成後、層間絶縁膜を形成し、コンタク
トホールを形成して配線層を充填する。コンタクトホー
ル形成のエッチング後も、ゲート電極の肩部と配線層と
の間にサイドウォールの十分な厚みが確保され、耐圧が
保証される。
Description
【０００１】
【発明の属する技術分野】本発明は、自己整合コンタク
ト構造を含む半導体装置およびその製造方法に関する。
ト構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、ＶＬＳＩ（Very Large Scale Int
egration) 等の半導体装置の分野においては、高集積化
および高性能化の進展に伴い、酸化シリコン（Ｓｉ
Ｏ2 ）系の材料層のドライエッチング処理についての技
術的要求がますます厳しくなっている。
egration) 等の半導体装置の分野においては、高集積化
および高性能化の進展に伴い、酸化シリコン（Ｓｉ
Ｏ2 ）系の材料層のドライエッチング処理についての技
術的要求がますます厳しくなっている。
【０００３】このような状況の中、コンタクトホール工
程における位置合わせのためのマスク上の設計余裕を不
要にできる自己整合コンタクト（Self Aligned Contac
t；以下、ＳＡＣと呼ぶ。）技術が注目されている。こ
のＳＡＣ技術の開発は、特に０．２５μｍルール以降の
世代の半導体装置の製造分野で活発化している。
程における位置合わせのためのマスク上の設計余裕を不
要にできる自己整合コンタクト（Self Aligned Contac
t；以下、ＳＡＣと呼ぶ。）技術が注目されている。こ
のＳＡＣ技術の開発は、特に０．２５μｍルール以降の
世代の半導体装置の製造分野で活発化している。
【０００４】このＳＡＣ技術が注目される要因の一つ
は、露光機（ステッパ）の性能上の制限があることにあ
り、もう一つは、ＳＡＣの使用によりチップやセルの面
積をより縮めることができることにある。特に前者の要
因に関して具体的にいうと、現在入手可能な０．２５μ
ｍルール半導体装置用量産向け露光機では、配線層のよ
り一層の微細化を図ることが困難になっているという問
題がある。これは、ステッパの位置合わせのばらつきが
十分に改善されていないことによるもので、この位置合
わせのばらつきが大きいために位置合わせの設計余裕度
を大きくする必要が生じる。その結果、配線幅を太くし
たり、あるいはコンタクトホール径が小さくなりすぎて
開口できない等の問題が発生する。
は、露光機（ステッパ）の性能上の制限があることにあ
り、もう一つは、ＳＡＣの使用によりチップやセルの面
積をより縮めることができることにある。特に前者の要
因に関して具体的にいうと、現在入手可能な０．２５μ
ｍルール半導体装置用量産向け露光機では、配線層のよ
り一層の微細化を図ることが困難になっているという問
題がある。これは、ステッパの位置合わせのばらつきが
十分に改善されていないことによるもので、この位置合
わせのばらつきが大きいために位置合わせの設計余裕度
を大きくする必要が生じる。その結果、配線幅を太くし
たり、あるいはコンタクトホール径が小さくなりすぎて
開口できない等の問題が発生する。
【０００５】図１１は、従来の半導体装置におけるコン
タクトホール形成部分の構造を表すものである。この半
導体装置は、シリコン基板２０１上に形成されたゲート
酸化膜２０２と、ゲート酸化膜２０２上に積層された多
結晶シリコン層２０３およびタングステンシリサイド
（ＷＳｉX ）層２０４からなるゲート電極２０５ａ，２
０５ｂとを備えている。ゲート電極２０５ａおよびゲー
ト電極２０５ｂは、所定の水平距離を隔てるようにして
パターニングされている。ＷＳｉX 層２０４の上にはオ
フセット酸化膜２０９が形成され、また、ゲート電極２
０５ａ，２０５ｂおよびオフセット酸化膜２０９の両側
には絶縁膜からなるサイドウォール膜２０６が形成され
ている。これらの構造を覆うようにして、層間絶縁膜２
０７が形成されている。
タクトホール形成部分の構造を表すものである。この半
導体装置は、シリコン基板２０１上に形成されたゲート
酸化膜２０２と、ゲート酸化膜２０２上に積層された多
結晶シリコン層２０３およびタングステンシリサイド
（ＷＳｉX ）層２０４からなるゲート電極２０５ａ，２
０５ｂとを備えている。ゲート電極２０５ａおよびゲー
ト電極２０５ｂは、所定の水平距離を隔てるようにして
パターニングされている。ＷＳｉX 層２０４の上にはオ
フセット酸化膜２０９が形成され、また、ゲート電極２
０５ａ，２０５ｂおよびオフセット酸化膜２０９の両側
には絶縁膜からなるサイドウォール膜２０６が形成され
ている。これらの構造を覆うようにして、層間絶縁膜２
０７が形成されている。
【０００６】このような半導体装置の製造過程におい
て、ゲート電極２０５ａとゲート電極２０５ｂとの間
に、シリコン基板２０１に達するコンタクトホールを形
成するには、このコンタクトホール形成領域に開口を有
するようにパターニングしたフォトレジスト膜２０８を
形成し、このフォトレジスト膜２０８をエッチングマス
クとして層間絶縁膜２０７をエッチングして除去する。
て、ゲート電極２０５ａとゲート電極２０５ｂとの間
に、シリコン基板２０１に達するコンタクトホールを形
成するには、このコンタクトホール形成領域に開口を有
するようにパターニングしたフォトレジスト膜２０８を
形成し、このフォトレジスト膜２０８をエッチングマス
クとして層間絶縁膜２０７をエッチングして除去する。
【０００７】このとき、上記のようにステッパの位置合
わせのばらつきが大きいと、シリコン基板２０１との間
を確実に接続し得るコンタクトを加工するために、フォ
トレジスト膜２０８のコンタクトホール用開口径を大き
く形成しなければならない。その際、ゲート電極間隔が
微細化されていると、図１１のように、エッチングによ
り形成されるコンタクトホールがゲート電極２０５ａお
よび２０５ｂの一部にまで掛かってくる。ここで、コン
タクトホールの形成のために行う層間絶縁膜２０７のエ
ッチングが層間絶縁膜２０７の厚さ分のみ行われるので
あれば、本来のＳＡＣ構造が形成可能になる。しかしな
がら、実際には、シリコン基板２０１を十分露出させる
ために、図に示したようにオーバエッチングが必要にな
る。このため、最もスパッタリング効率の高いコーナー
部（ＷＳｉX 層２０４の一方の角の部分）が削られ、最
悪の場合、その部分（配線ショート部２１１）が露出す
る。このため、その後にコンタクトホールに埋め込まれ
る配線とゲート電極２０５ａまたは２０５ｂとの間にシ
ョートが発生してしまう。したがって、素子間の微細化
を行う場合においては、この問題を解決していくことが
不可欠になるわけである。
わせのばらつきが大きいと、シリコン基板２０１との間
を確実に接続し得るコンタクトを加工するために、フォ
トレジスト膜２０８のコンタクトホール用開口径を大き
く形成しなければならない。その際、ゲート電極間隔が
微細化されていると、図１１のように、エッチングによ
り形成されるコンタクトホールがゲート電極２０５ａお
よび２０５ｂの一部にまで掛かってくる。ここで、コン
タクトホールの形成のために行う層間絶縁膜２０７のエ
ッチングが層間絶縁膜２０７の厚さ分のみ行われるので
あれば、本来のＳＡＣ構造が形成可能になる。しかしな
がら、実際には、シリコン基板２０１を十分露出させる
ために、図に示したようにオーバエッチングが必要にな
る。このため、最もスパッタリング効率の高いコーナー
部（ＷＳｉX 層２０４の一方の角の部分）が削られ、最
悪の場合、その部分（配線ショート部２１１）が露出す
る。このため、その後にコンタクトホールに埋め込まれ
る配線とゲート電極２０５ａまたは２０５ｂとの間にシ
ョートが発生してしまう。したがって、素子間の微細化
を行う場合においては、この問題を解決していくことが
不可欠になるわけである。
【０００８】この位置合わせの設計余裕を不要にできる
といわれている技術がＳＡＣである。このＳＡＣ構造を
形成するにはいくつかの方法があり、いずれも従来の露
光だけを行う方法に比べるとプロセスが多少複雑になる
という欠点がある。しかしながら、今後も続くと思われ
る微細化の流れを考慮すれば、このＳＡＣ技術の採用は
不可避であると考えられる。
といわれている技術がＳＡＣである。このＳＡＣ構造を
形成するにはいくつかの方法があり、いずれも従来の露
光だけを行う方法に比べるとプロセスが多少複雑になる
という欠点がある。しかしながら、今後も続くと思われ
る微細化の流れを考慮すれば、このＳＡＣ技術の採用は
不可避であると考えられる。
【０００９】このようなＳＡＣ形成法の中で、コンタク
トホールの形成の際のエッチングストッパ膜としてシリ
コンナイトライド（Ｓｉ3 Ｎ4 ）膜を使う方法が活発に
検討されている。この方法では露光工程が増えないた
め、コスト上昇が比較的少ないという点で有利である。
その他、エッチングストッパ膜として金属膜を使う方法
もあるが、露光工程が余分に必要になり製造工程が複雑
化する。
トホールの形成の際のエッチングストッパ膜としてシリ
コンナイトライド（Ｓｉ3 Ｎ4 ）膜を使う方法が活発に
検討されている。この方法では露光工程が増えないた
め、コスト上昇が比較的少ないという点で有利である。
その他、エッチングストッパ膜として金属膜を使う方法
もあるが、露光工程が余分に必要になり製造工程が複雑
化する。
【００１０】図１２はエッチングストッパ膜としてＳｉ
3 Ｎ4 膜を用いた半導体装置の製造方法を表すものであ
る。この半導体装置では、ゲート電極２０５ａ，２０５
ｂ、オフセット酸化膜２０９およびサイドウォール膜２
０６を形成した後、Ｓｉ3 Ｎ4 膜からなるエッチングス
トッパ膜２１０を成膜してから層間絶縁膜２０７を成膜
する。この半導体装置では、層間絶縁膜２０７を構成す
るＳｉＯ2 に対して高い選択比を有するＳｉ3 Ｎ4 膜
（エッチングストッパ膜２１０）によってゲート電極２
０５ａ，２０５ｂの両側のサイドウォール膜２０６が守
られているため、ゲート電極２０５ａと２０５ｂとの中
間にコンタクトホールを開口する際にサイドウォール膜
２０６がエッチングされることが回避される。そして、
コンタクトホール形成後に、コンタクト底部のエッチン
グストッパ膜２１０（Ｓｉ3 Ｎ4 ）を除去することで、
自己整合形のコンタクトホールができあがる。このよう
に、エッチングストッパ膜としてＳｉ3 Ｎ4 を用いたＳ
ＡＣ構造を採用することによって、位置合わせ余裕が不
要になる。
3 Ｎ4 膜を用いた半導体装置の製造方法を表すものであ
る。この半導体装置では、ゲート電極２０５ａ，２０５
ｂ、オフセット酸化膜２０９およびサイドウォール膜２
０６を形成した後、Ｓｉ3 Ｎ4 膜からなるエッチングス
トッパ膜２１０を成膜してから層間絶縁膜２０７を成膜
する。この半導体装置では、層間絶縁膜２０７を構成す
るＳｉＯ2 に対して高い選択比を有するＳｉ3 Ｎ4 膜
（エッチングストッパ膜２１０）によってゲート電極２
０５ａ，２０５ｂの両側のサイドウォール膜２０６が守
られているため、ゲート電極２０５ａと２０５ｂとの中
間にコンタクトホールを開口する際にサイドウォール膜
２０６がエッチングされることが回避される。そして、
コンタクトホール形成後に、コンタクト底部のエッチン
グストッパ膜２１０（Ｓｉ3 Ｎ4 ）を除去することで、
自己整合形のコンタクトホールができあがる。このよう
に、エッチングストッパ膜としてＳｉ3 Ｎ4 を用いたＳ
ＡＣ構造を採用することによって、位置合わせ余裕が不
要になる。
【００１１】但し、Ｓｉ3 Ｎ4 膜を用いたＳＡＣを実用
化する方法においては、難度の高いエッチング技術の開
発が必須である。具体的には、薄いＳｉ3 Ｎ4 膜（エッ
チングストッパ膜２１０）上でエッチングを停止させる
ことができるようにするために、ＳｉＯ2 膜（層間絶縁
膜２０７）のエッチング時にＳｉ3 Ｎ4 に対する選択比
を大きくする試みがなされている。Ｓｉ3 Ｎ4 膜に対す
る選択比を高くするためのプロセスとしては、装置の放
電方式によってもやや異なるが、基本的にはＣＦ（フッ
化炭素）系保護膜を使い、ＳｉＯ2 膜のエッチング速度
の劣化を高密度プラズマを使って防ぐ方法が有力であ
る。
化する方法においては、難度の高いエッチング技術の開
発が必須である。具体的には、薄いＳｉ3 Ｎ4 膜（エッ
チングストッパ膜２１０）上でエッチングを停止させる
ことができるようにするために、ＳｉＯ2 膜（層間絶縁
膜２０７）のエッチング時にＳｉ3 Ｎ4 に対する選択比
を大きくする試みがなされている。Ｓｉ3 Ｎ4 膜に対す
る選択比を高くするためのプロセスとしては、装置の放
電方式によってもやや異なるが、基本的にはＣＦ（フッ
化炭素）系保護膜を使い、ＳｉＯ2 膜のエッチング速度
の劣化を高密度プラズマを使って防ぐ方法が有力であ
る。
【００１２】
【発明が解決しようとする課題】しかしながら、ＳＡＣ
技術は総合的に見るとまだ課題が多く、例えば、エッチ
ングストッパ膜であるＳｉ3 Ｎ4 膜に対して高い選択比
でＳｉＯ2 膜のエッチングを行った後に、そのＳｉ3 Ｎ
4 膜のエッチング工程を行う必要があるが、この後工程
をも含めたＳＡＣ技術は完成度は未だ不十分である。こ
れは、一般に、Ｓｉ3 Ｎ4 膜のエッチングにおいてはＳ
ｉＯ2 膜のエッチングと類似の条件が用いられるため、
Ｓｉ3 Ｎ4 膜に対する選択比を相当高くして層間絶縁膜
（ＳｉＯ2膜）のエッチングを行ったとしても、最もス
パッタリング効率の高いコーナー部（ゲート電極２０５
ａ，２０５ｂの角の部分）のサイドウォール膜２０６は
ある程度削られ、薄くなってしまうからであり、さら
に、その後にＳｉ3 Ｎ4 膜の除去のためのエッチングを
行う際に、やはりコーナー部のエッチングが最も早く進
行するからである。このため、最悪の場合には、図１２
に示したように、ゲート電極２０５ａとゲート電極２０
５ｂの角部が露出して配線ショート部２１１を生じてし
まう。
技術は総合的に見るとまだ課題が多く、例えば、エッチ
ングストッパ膜であるＳｉ3 Ｎ4 膜に対して高い選択比
でＳｉＯ2 膜のエッチングを行った後に、そのＳｉ3 Ｎ
4 膜のエッチング工程を行う必要があるが、この後工程
をも含めたＳＡＣ技術は完成度は未だ不十分である。こ
れは、一般に、Ｓｉ3 Ｎ4 膜のエッチングにおいてはＳ
ｉＯ2 膜のエッチングと類似の条件が用いられるため、
Ｓｉ3 Ｎ4 膜に対する選択比を相当高くして層間絶縁膜
（ＳｉＯ2膜）のエッチングを行ったとしても、最もス
パッタリング効率の高いコーナー部（ゲート電極２０５
ａ，２０５ｂの角の部分）のサイドウォール膜２０６は
ある程度削られ、薄くなってしまうからであり、さら
に、その後にＳｉ3 Ｎ4 膜の除去のためのエッチングを
行う際に、やはりコーナー部のエッチングが最も早く進
行するからである。このため、最悪の場合には、図１２
に示したように、ゲート電極２０５ａとゲート電極２０
５ｂの角部が露出して配線ショート部２１１を生じてし
まう。
【００１３】このような配線ショートの発生を回避する
ためには、ゲート電極２０５ａ，２０５ｂを覆うオフセ
ット酸化膜２０９の膜厚を十分厚くして縦方向の寸法マ
ージンを確保するという方法を取らざるを得ないのが実
情である。
ためには、ゲート電極２０５ａ，２０５ｂを覆うオフセ
ット酸化膜２０９の膜厚を十分厚くして縦方向の寸法マ
ージンを確保するという方法を取らざるを得ないのが実
情である。
【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、縦方向の寸法等の構造に負担をかけ
ずにゲート電極と配線とのショートを防止することがで
きる自己整合コンタクト構造を有する半導体装置および
その製造方法を提供することにある。
ので、その目的は、縦方向の寸法等の構造に負担をかけ
ずにゲート電極と配線とのショートを防止することがで
きる自己整合コンタクト構造を有する半導体装置および
その製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上にゲート酸化膜を介して形成され所定
の寸法にパターニングされたゲート電極と、ゲート電極
の上に形成されゲート電極に対して高いエッチング選択
性を有する絶縁層とを備え、絶縁層がゲート電極よりも
外側に張り出すように構成したものである。ゲート電極
は、例えば多結晶シリコン層の上にタングステンシリサ
イド等の高融点金属層を積層して形成する。このとき、
少なくとも高融点金属層の横方向寸法が絶縁層の横方向
寸法よりも小さくなるようにし、絶縁層が高融点金属層
から外側に張り出す（オーバーハングする）ように形成
する。高融点金属層の側面は、上側が狭く下側が広いテ
ーパ形状に形成するようにしてもよい。高融点金属層と
しては、例えばタングステンシリサイドを用いる。
は、半導体基板上にゲート酸化膜を介して形成され所定
の寸法にパターニングされたゲート電極と、ゲート電極
の上に形成されゲート電極に対して高いエッチング選択
性を有する絶縁層とを備え、絶縁層がゲート電極よりも
外側に張り出すように構成したものである。ゲート電極
は、例えば多結晶シリコン層の上にタングステンシリサ
イド等の高融点金属層を積層して形成する。このとき、
少なくとも高融点金属層の横方向寸法が絶縁層の横方向
寸法よりも小さくなるようにし、絶縁層が高融点金属層
から外側に張り出す（オーバーハングする）ように形成
する。高融点金属層の側面は、上側が狭く下側が広いテ
ーパ形状に形成するようにしてもよい。高融点金属層と
しては、例えばタングステンシリサイドを用いる。
【００１６】本発明に係る半導体装置の製造方法は、半
導体基板上に形成したゲート酸化膜上にゲート電極層を
形成する工程と、ゲート電極層の上にゲート電極層に対
して高いエッチング選択性を有する絶縁層を形成してこ
れを所定の寸法にパターニングする工程と、パターニン
グされた絶縁層をエッチングマスクとしてゲート電極層
をエッチングする工程とを含み、ゲート電極層のエッチ
ング工程においてゲート電極層の側面もエッチングされ
るようにすることで絶縁層がエッチング後のゲート電極
層よりも外側に張り出すようにしたものである。ゲート
電極層を多結晶シリコン層および高融点金属層を積層さ
せて形成する場合には、少なくとも高融点金属層の側面
がエッチングされるようにエッチングを行うようにし、
また、高融点金属層の側面が、上側が狭く下側が広いテ
ーパ形状になるようにしてもよい。高融点金属層として
タングステンシリサイドを用いる場合には、エッチング
工程において、酸素ガスの流量を増加させることによ
り、タングステンシリサイド層の側面エッチングを促進
させることができる。また、エッチングチャンバ内に石
英系の構成材を配置する場合には、エッチング工程にお
いて石英系の構成材のスパッタ量を大きくし、活性度の
大きい酸素ラジカルをプラズマ中に多量に供給すること
によって、タングステンシリサイド層の側面エッチング
を促進させることができる。
導体基板上に形成したゲート酸化膜上にゲート電極層を
形成する工程と、ゲート電極層の上にゲート電極層に対
して高いエッチング選択性を有する絶縁層を形成してこ
れを所定の寸法にパターニングする工程と、パターニン
グされた絶縁層をエッチングマスクとしてゲート電極層
をエッチングする工程とを含み、ゲート電極層のエッチ
ング工程においてゲート電極層の側面もエッチングされ
るようにすることで絶縁層がエッチング後のゲート電極
層よりも外側に張り出すようにしたものである。ゲート
電極層を多結晶シリコン層および高融点金属層を積層さ
せて形成する場合には、少なくとも高融点金属層の側面
がエッチングされるようにエッチングを行うようにし、
また、高融点金属層の側面が、上側が狭く下側が広いテ
ーパ形状になるようにしてもよい。高融点金属層として
タングステンシリサイドを用いる場合には、エッチング
工程において、酸素ガスの流量を増加させることによ
り、タングステンシリサイド層の側面エッチングを促進
させることができる。また、エッチングチャンバ内に石
英系の構成材を配置する場合には、エッチング工程にお
いて石英系の構成材のスパッタ量を大きくし、活性度の
大きい酸素ラジカルをプラズマ中に多量に供給すること
によって、タングステンシリサイド層の側面エッチング
を促進させることができる。
【００１７】本発明に係る半導体装置およびその製造方
法では、絶縁層がゲート電極よりも外側に張り出すよう
に構成しているため、その後に形成される層間絶縁膜に
コンタクトホールを形成する際のエッチングによってゲ
ート電極の肩部（コーナー部）を覆う絶縁層が極度に薄
くなるのを回避できる。
法では、絶縁層がゲート電極よりも外側に張り出すよう
に構成しているため、その後に形成される層間絶縁膜に
コンタクトホールを形成する際のエッチングによってゲ
ート電極の肩部（コーナー部）を覆う絶縁層が極度に薄
くなるのを回避できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】まず、本発明に係る半導体装置の製造に用
いるプラズマ処理装置の例として、高密度プラズマを発
生できるエッチング装置について説明する。
いるプラズマ処理装置の例として、高密度プラズマを発
生できるエッチング装置について説明する。
【００２０】図８は、ＲＦ（高周波）バイアス印加型Ｅ
ＣＲ(Electron Cyclotron Resonance)プラズマエッチン
グ装置の概略構造を表すものである。この装置は、マグ
ネトロン１１で発生したマイクロ波が導波管１２を通っ
てチャンバ１９内に至り、さらに石英ベルジャ１３を介
してウェハステージ１７上のウェハ１５に到達する構成
になっている。チャンバ１９の周囲にはソレノイドコイ
ル１４が配設されている。ウェハステージ１７上のウェ
ハ１５は、クランプ１６によって固定されている。ウェ
ハステージ１７は、高周波電源１８に接続され、所定の
周波数の高周波電圧が印加されるようになっている。
ＣＲ(Electron Cyclotron Resonance)プラズマエッチン
グ装置の概略構造を表すものである。この装置は、マグ
ネトロン１１で発生したマイクロ波が導波管１２を通っ
てチャンバ１９内に至り、さらに石英ベルジャ１３を介
してウェハステージ１７上のウェハ１５に到達する構成
になっている。チャンバ１９の周囲にはソレノイドコイ
ル１４が配設されている。ウェハステージ１７上のウェ
ハ１５は、クランプ１６によって固定されている。ウェ
ハステージ１７は、高周波電源１８に接続され、所定の
周波数の高周波電圧が印加されるようになっている。
【００２１】図９は、ＭＣＲ（磁場封込型リアクタ）タ
イプのエッチング装置の要部構造を表すものである。こ
の装置は、石英製の側壁電極３０に高周波電源２１より
１３．５６ＭＨｚのＲＦを印加し、上部電極２９をアノ
ードとして放電した後、上部電極２９またはチャンバ側
壁に巻設したマルチポール磁石（図示せず）によって磁
場封じ込めを行い、比較的高密度のプラズマを形成でき
る機構となっている。また、ウェハステージ２７には高
周波電源２８から基板バイアス４５０ｋＨｚが印加され
るようになっており、これにより入射イオンエネルギの
独立制御が可能になっている。
イプのエッチング装置の要部構造を表すものである。こ
の装置は、石英製の側壁電極３０に高周波電源２１より
１３．５６ＭＨｚのＲＦを印加し、上部電極２９をアノ
ードとして放電した後、上部電極２９またはチャンバ側
壁に巻設したマルチポール磁石（図示せず）によって磁
場封じ込めを行い、比較的高密度のプラズマを形成でき
る機構となっている。また、ウェハステージ２７には高
周波電源２８から基板バイアス４５０ｋＨｚが印加され
るようになっており、これにより入射イオンエネルギの
独立制御が可能になっている。
【００２２】図１０は、ＩＣＰ（誘導結合プラズマ）タ
イプのエッチング装置の要部構造を表すものである。こ
の装置は、ウェハステージ３７の上方に設けた石英板３
２上に渦巻き状に巻設された誘導結合コイル２１に高周
波電源３３から１３．５６ＭＨｚのＲＦを印加し、高密
度プラズマを形成する機構となっている。ウェハステー
ジ３７上にはクランプ３６によってクランプされたウェ
ハ３５が載置され、高周波電源３８から高周波電圧が印
加されるようになっている。
イプのエッチング装置の要部構造を表すものである。こ
の装置は、ウェハステージ３７の上方に設けた石英板３
２上に渦巻き状に巻設された誘導結合コイル２１に高周
波電源３３から１３．５６ＭＨｚのＲＦを印加し、高密
度プラズマを形成する機構となっている。ウェハステー
ジ３７上にはクランプ３６によってクランプされたウェ
ハ３５が載置され、高周波電源３８から高周波電圧が印
加されるようになっている。
【００２３】なお、図示していないが、上記図８〜図１
０のいずれの装置においても、高周波電源１８，２８，
３８に接続されたウェハステージ１７，２７，３７は、
温度制御用の冷媒（例えば商品名フロリナート）が循環
する構造となっており、さらに単極式静電チャックが設
置されている。
０のいずれの装置においても、高周波電源１８，２８，
３８に接続されたウェハステージ１７，２７，３７は、
温度制御用の冷媒（例えば商品名フロリナート）が循環
する構造となっており、さらに単極式静電チャックが設
置されている。
【００２４】次に、以上のような装置を用いて自己整合
コンタクトを有する半導体装置を製造する方法を説明す
る。
コンタクトを有する半導体装置を製造する方法を説明す
る。
【００２５】図１および図２は、本発明の一実施の形態
に係る半導体装置の製造方法を表すものである。本実施
の形態は、エッチングストッパを用いずに自己整合コン
タクト構造を形成する場合に適用するものである。
に係る半導体装置の製造方法を表すものである。本実施
の形態は、エッチングストッパを用いずに自己整合コン
タクト構造を形成する場合に適用するものである。
【００２６】まず、図１（ａ）に示したように、シリコ
ン基板１０１上に、ゲート酸化膜１０２を熱酸化法によ
り形成した後、例えば減圧ＣＶＤ（Chemical Vapor Dep
osition ）法により多結晶シリコン層１０３を１００ｎ
ｍ程度の膜厚に形成し、さらにその上に例えばプラズマ
ＣＶＤ法によりＷＳｉX 層１０４を１００ｎｍ程度の膜
厚に形成する。次に、例えば常圧ＣＶＤ法によりＳｉＯ
2 膜を２５０ｎｍ程度の膜厚に形成した後、ｉ線ストッ
パと通常のＳｉＯ2 膜エッチング装置を用いて上記Ｓｉ
Ｏ2 膜を０．３５μｍ幅の所望のゲートパターンに加工
し、これをオフセット酸化膜１０５とする。
ン基板１０１上に、ゲート酸化膜１０２を熱酸化法によ
り形成した後、例えば減圧ＣＶＤ（Chemical Vapor Dep
osition ）法により多結晶シリコン層１０３を１００ｎ
ｍ程度の膜厚に形成し、さらにその上に例えばプラズマ
ＣＶＤ法によりＷＳｉX 層１０４を１００ｎｍ程度の膜
厚に形成する。次に、例えば常圧ＣＶＤ法によりＳｉＯ
2 膜を２５０ｎｍ程度の膜厚に形成した後、ｉ線ストッ
パと通常のＳｉＯ2 膜エッチング装置を用いて上記Ｓｉ
Ｏ2 膜を０．３５μｍ幅の所望のゲートパターンに加工
し、これをオフセット酸化膜１０５とする。
【００２７】次に、図１（ｂ）に示したように、例えば
図８に示したＥＣＲタイプのエッチング装置を用い、オ
フセット酸化膜１０５をエッチングマスクとしてＷＳｉ
X 層１０４をエッチングする。このときのエッチング条
件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：７０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
図８に示したＥＣＲタイプのエッチング装置を用い、オ
フセット酸化膜１０５をエッチングマスクとしてＷＳｉ
X 層１０４をエッチングする。このときのエッチング条
件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：７０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
【００２８】このように、ＷＳｉX 層１０４のエッチン
グ時においては、Ｏ2 の流量比を高めると共にマイクロ
波出力も高めてＷＳｉX 層１０４のサイドエッチングを
促進したため、図１（ｂ）のようにオフセット酸化膜１
０５の直下にアンダーカット形状が生じ、結果としてオ
フセット酸化膜１０５がＷＳｉX 層１０４の上にオーバ
ーハングした形となる。
グ時においては、Ｏ2 の流量比を高めると共にマイクロ
波出力も高めてＷＳｉX 層１０４のサイドエッチングを
促進したため、図１（ｂ）のようにオフセット酸化膜１
０５の直下にアンダーカット形状が生じ、結果としてオ
フセット酸化膜１０５がＷＳｉX 層１０４の上にオーバ
ーハングした形となる。
【００２９】次に、図１（ｃ）に示したように、同じく
ＥＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／５ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：３０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
ＥＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／５ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：３０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
【００３０】このように、多結晶シリコン層１０３のエ
ッチング時においては通常の異方性条件を用いているた
め、多結晶シリコン層１０３はサイドエッチングが行わ
れず、図１（ｃ）に示したように、オフセット酸化膜１
０５とほぼ同じ幅で垂直にエッチングされる。
ッチング時においては通常の異方性条件を用いているた
め、多結晶シリコン層１０３はサイドエッチングが行わ
れず、図１（ｃ）に示したように、オフセット酸化膜１
０５とほぼ同じ幅で垂直にエッチングされる。
【００３１】このようにして、微細間隔を隔てて配置さ
れた２つのゲート電極１１０ａ，１１０ｂが形成され
る。
れた２つのゲート電極１１０ａ，１１０ｂが形成され
る。
【００３２】次に、図２（ａ）に示したように、例えば
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ（Lightly Doped Drain)構造形成用のサイドウォール
膜１０６を形成する。さらに、例えば常圧ＣＶＤ法によ
り、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を３０
０ｎｍ程度の膜厚に形成した後、フォトレジスト膜１０
８を塗布形成し、ｉ線ステッパを用いてフォトレジスト
１０８に０．４５μｍ径のコンタクトホールパターンを
形成する。
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ（Lightly Doped Drain)構造形成用のサイドウォール
膜１０６を形成する。さらに、例えば常圧ＣＶＤ法によ
り、全面にＳｉＯ2 膜からなる層間絶縁膜１０７を３０
０ｎｍ程度の膜厚に形成した後、フォトレジスト膜１０
８を塗布形成し、ｉ線ステッパを用いてフォトレジスト
１０８に０．４５μｍ径のコンタクトホールパターンを
形成する。
【００３３】次に、図２（ｂ）に示したように、ＥＣＲ
タイプのＳｉＯ2 エッチング装置（図８）を用い、フォ
トレジスト膜１０８をエッチングマスクとして層間絶縁
膜１０７をエッチングし、コンタクトホールを形成す
る。このときのエッチング条件は例えば次のように設定
する。 放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2＝３５／１５ｓｃｃｍ 容器内圧力：０．２７Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：１５０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
タイプのＳｉＯ2 エッチング装置（図８）を用い、フォ
トレジスト膜１０８をエッチングマスクとして層間絶縁
膜１０７をエッチングし、コンタクトホールを形成す
る。このときのエッチング条件は例えば次のように設定
する。 放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2＝３５／１５ｓｃｃｍ 容器内圧力：０．２７Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：１５０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
【００３４】このように十分なオーバーエッチングを行
っているにもかかわらず、ゲート電極１１０ａ，１１０
ｂのＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜
（サイドウォール１０６）の膜厚が十分確保される。
っているにもかかわらず、ゲート電極１１０ａ，１１０
ｂのＷＳｉX 層１０４のコーナー部を覆うＳｉＯ2 膜
（サイドウォール１０６）の膜厚が十分確保される。
【００３５】次に、図２（ｃ）に示したように、フォト
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により多結晶シリコンからなる
配線層１０９を形成し、これをパターニングする。その
際、ゲート電極１１０ａ，１１０ｂと配線層１０９との
間には、エッチング後においても十分な膜厚が残ってい
るサイドウォール膜１０６によって十分な距離が確保さ
れているため、十分な耐圧特性（降伏電圧５０Ｖ以上）
を得ることができる。
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により多結晶シリコンからなる
配線層１０９を形成し、これをパターニングする。その
際、ゲート電極１１０ａ，１１０ｂと配線層１０９との
間には、エッチング後においても十分な膜厚が残ってい
るサイドウォール膜１０６によって十分な距離が確保さ
れているため、十分な耐圧特性（降伏電圧５０Ｖ以上）
を得ることができる。
【００３６】このように、本実施の形態では、エッチン
グストッパを用いずに良好な自己整合コンタクトを形成
することができ、ゲート電極と配線との耐圧特性も十分
なものとなる。
グストッパを用いずに良好な自己整合コンタクトを形成
することができ、ゲート電極と配線との耐圧特性も十分
なものとなる。
【００３７】次に、本発明の他の実施の形態を説明す
る。
る。
【００３８】本実施の形態は、上記実施の形態と同様
に、エッチングストッパを用いないで自己整合コンタク
トを形成するものである。まず、図３（ａ）に示したよ
うに、シリコン基板１０１上に、ゲート酸化膜１０２を
熱酸化法により形成した後、例えば減圧ＣＶＤ法により
多結晶シリコン層１０３を１００ｎｍ程度の膜厚に形成
し、さらにその上に例えばプラズマＣＶＤ法によりＷＳ
ｉX 層１０４を１００ｎｍ程度の膜厚に形成する。次
に、例えば常圧ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ
程度の膜厚に形成した後、ｉ線ストッパと通常のＳｉＯ
2 膜エッチング装置を用いて上記ＳｉＯ2 膜を０．３５
μｍ幅の所望のゲートパターンに加工し、これをオフセ
ット酸化膜１０５とする。
に、エッチングストッパを用いないで自己整合コンタク
トを形成するものである。まず、図３（ａ）に示したよ
うに、シリコン基板１０１上に、ゲート酸化膜１０２を
熱酸化法により形成した後、例えば減圧ＣＶＤ法により
多結晶シリコン層１０３を１００ｎｍ程度の膜厚に形成
し、さらにその上に例えばプラズマＣＶＤ法によりＷＳ
ｉX 層１０４を１００ｎｍ程度の膜厚に形成する。次
に、例えば常圧ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ
程度の膜厚に形成した後、ｉ線ストッパと通常のＳｉＯ
2 膜エッチング装置を用いて上記ＳｉＯ2 膜を０．３５
μｍ幅の所望のゲートパターンに加工し、これをオフセ
ット酸化膜１０５とする。
【００３９】次に、図３（ｂ）に示したように、ＥＣＲ
タイプのエッチング装置（図８）を用い、オフセット酸
化膜１０５をエッチングマスクとしてＷＳｉX 層１０４
をエッチングする。このときのエッチング条件は例えば
次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：７０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
タイプのエッチング装置（図８）を用い、オフセット酸
化膜１０５をエッチングマスクとしてＷＳｉX 層１０４
をエッチングする。このときのエッチング条件は例えば
次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／１２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：７０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
【００４０】このように、ＷＳｉX 層１０４のエッチン
グ時においては、Ｏ2 の流量比を高めると共にマイクロ
波出力も高めてＷＳｉX 層１０４のサイドエッチングを
促進したため、図３（ｂ）に示したようにオフセット酸
化膜１０５の直下にアンダーカット形状が生じ、結果と
してオフセット酸化膜１０５がＷＳｉX 層１０４の上に
オーバーハングした形状が得られる。
グ時においては、Ｏ2 の流量比を高めると共にマイクロ
波出力も高めてＷＳｉX 層１０４のサイドエッチングを
促進したため、図３（ｂ）に示したようにオフセット酸
化膜１０５の直下にアンダーカット形状が生じ、結果と
してオフセット酸化膜１０５がＷＳｉX 層１０４の上に
オーバーハングした形状が得られる。
【００４１】ここまでは、上記の実施の形態（図１
（ａ），（ｂ））と同様である。
（ａ），（ｂ））と同様である。
【００４２】次に、図３（ｃ）に示したように、同じく
ＥＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：３０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
ＥＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：１２００Ｗ ＲＦバイアス：３０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
【００４３】このように、本実施の形態では、多結晶シ
リコン層１０３のエッチング時において、上記実施の形
態（図１（ｃ））の場合よりもＯ2 の流量比を減らし、
ＷＳｉX 層１０４の場合と同量のサイドエッチングが生
じるように制御するようにしたので、図３（ｃ）に示し
たように、ＷＳｉX 層１０４のみならず多結晶シリコン
層１０３までもがオフセット酸化膜１０５より小さい幅
で垂直にエッチングされる。すなわち、エッチングマス
クであるオフセット酸化膜１０５より小さい幅寸法を有
し、かつ垂直形状の側面を有するゲート電極１１０
ａ′，１１０ｂ′が得られる。
リコン層１０３のエッチング時において、上記実施の形
態（図１（ｃ））の場合よりもＯ2 の流量比を減らし、
ＷＳｉX 層１０４の場合と同量のサイドエッチングが生
じるように制御するようにしたので、図３（ｃ）に示し
たように、ＷＳｉX 層１０４のみならず多結晶シリコン
層１０３までもがオフセット酸化膜１０５より小さい幅
で垂直にエッチングされる。すなわち、エッチングマス
クであるオフセット酸化膜１０５より小さい幅寸法を有
し、かつ垂直形状の側面を有するゲート電極１１０
ａ′，１１０ｂ′が得られる。
【００４４】このようにして、微細間隔を隔てて配置さ
れた２つのゲート電極１１０ａ′，１１０ｂ′が形成さ
れる。
れた２つのゲート電極１１０ａ′，１１０ｂ′が形成さ
れる。
【００４５】次に、図４（ａ）に示したように、例えば
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜か
らなる層間絶縁膜１０７を３００ｎｍ程度の膜厚に形成
した後、フォトレジスト膜１０８を塗布形成し、ｉ線ス
テッパを用いてフォトレジスト１０８に０．４５μｍ径
のコンタクトホールパターンを形成する。そして、ＥＣ
ＲタイプのＳｉＯ2 エッチング装置（図８）を用い、フ
ォトレジスト膜１０８をエッチングマスクとして層間絶
縁膜１０７のエッチングを行う。このときのエッチング
条件は例えば次のように設定する。 放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2 ＝３５／１５ｓｃｃｍ 容器内圧力：０．２７Ｐａ μ波出力：１２００Ｗ ＲＦバイアス：１５０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、例えば常圧ＣＶＤ法により、全面にＳｉＯ2 膜か
らなる層間絶縁膜１０７を３００ｎｍ程度の膜厚に形成
した後、フォトレジスト膜１０８を塗布形成し、ｉ線ス
テッパを用いてフォトレジスト１０８に０．４５μｍ径
のコンタクトホールパターンを形成する。そして、ＥＣ
ＲタイプのＳｉＯ2 エッチング装置（図８）を用い、フ
ォトレジスト膜１０８をエッチングマスクとして層間絶
縁膜１０７のエッチングを行う。このときのエッチング
条件は例えば次のように設定する。 放電ガス：ＣＨＦ3 ／ＣＨ2 Ｆ2 ＝３５／１５ｓｃｃｍ 容器内圧力：０．２７Ｐａ μ波出力：１２００Ｗ ＲＦバイアス：１５０Ｗ（８００ｋＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
【００４６】このように十分なオーバーエッチングを行
ったにもかかわらず、図４（ａ）に示したように、ゲー
ト電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４のコ
ーナー部を覆うＳｉＯ2 膜（サイドウォール１０６）の
膜厚が十分確保される。
ったにもかかわらず、図４（ａ）に示したように、ゲー
ト電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４のコ
ーナー部を覆うＳｉＯ2 膜（サイドウォール１０６）の
膜厚が十分確保される。
【００４７】次に、図４（ｂ）に示したように、フォト
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成し、所定の形状にパターニングす
る。その際、ゲート電極１１０ａ′，１１０ｂ′と配線
層との間には、エッチング後においても十分な膜厚をも
つサイドウォール膜１０６によって十分な距離が確保さ
れているため、十分な耐圧特性（降伏電圧５０Ｖ以上）
が得られる。
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成し、所定の形状にパターニングす
る。その際、ゲート電極１１０ａ′，１１０ｂ′と配線
層との間には、エッチング後においても十分な膜厚をも
つサイドウォール膜１０６によって十分な距離が確保さ
れているため、十分な耐圧特性（降伏電圧５０Ｖ以上）
が得られる。
【００４８】このように、本実施の形態においてもエッ
チングストッパを用いずに良好な自己整合コンタクトを
形成することができ、ゲート電極と配線との耐圧特性も
十分なものとなる。
チングストッパを用いずに良好な自己整合コンタクトを
形成することができ、ゲート電極と配線との耐圧特性も
十分なものとなる。
【００４９】次に、図１、図５および図６を参照して、
本発明の他の実施の形態を説明する。
本発明の他の実施の形態を説明する。
【００５０】本実施の形態は、エッチングストッパを用
いて自己整合コンタクトを形成するものである。ここで
当初の数工程は上記の実施の形態（図１）と類似なの
で、図１を用いて説明する。
いて自己整合コンタクトを形成するものである。ここで
当初の数工程は上記の実施の形態（図１）と類似なの
で、図１を用いて説明する。
【００５１】まず、図１（ａ）に示したように、シリコ
ン基板１０１上に、ゲート酸化膜１０２を熱酸化法によ
り形成した後、例えば減圧ＣＶＤ法により多結晶シリコ
ン層１０３を１００ｎｍ程度の膜厚に形成し、さらにそ
の上に例えばプラズマＣＶＤ法によりＷＳｉX 層１０４
を１００ｎｍ程度の膜厚に形成する。次に、例えば常圧
ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ程度の膜厚に形
成した後、ｉ線ストッパと通常のＳｉＯ2 膜エッチング
装置を用いて上記ＳｉＯ2 膜を０．３５μｍ幅の所望の
ゲートパターンに加工し、これをオフセット酸化膜１０
５とする。
ン基板１０１上に、ゲート酸化膜１０２を熱酸化法によ
り形成した後、例えば減圧ＣＶＤ法により多結晶シリコ
ン層１０３を１００ｎｍ程度の膜厚に形成し、さらにそ
の上に例えばプラズマＣＶＤ法によりＷＳｉX 層１０４
を１００ｎｍ程度の膜厚に形成する。次に、例えば常圧
ＣＶＤ法によりＳｉＯ2 膜を２５０ｎｍ程度の膜厚に形
成した後、ｉ線ストッパと通常のＳｉＯ2 膜エッチング
装置を用いて上記ＳｉＯ2 膜を０．３５μｍ幅の所望の
ゲートパターンに加工し、これをオフセット酸化膜１０
５とする。
【００５２】次に、図１（ｂ）に示したように、図９の
ＭＣＲタイプのエッチング装置を用い、オフセット酸化
膜１０５をエッチングマスクとしてＷＳｉX 層１０４を
エッチングする。このときのエッチング条件は例えば次
のように設定する。
ＭＣＲタイプのエッチング装置を用い、オフセット酸化
膜１０５をエッチングマスクとしてＷＳｉX 層１０４を
エッチングする。このときのエッチング条件は例えば次
のように設定する。
【００５３】放電ガス：Ｃｌ2 ＝６０ｓｃｃｍ 容器内圧力：０．４Ｐａ ソース出力：１２００Ｗ ＲＦバイアス：５０Ｗ（４５０ｋＨｚ） ウェハ温度：７０℃ オーバエッチング：２０％
【００５４】このように、ＷＳｉX 層１０４のエッチン
グ時においては、ソース出力を高めて側壁電極２０のス
パッタ量を大きくすることにより、側壁電極２０を構成
する石英表面からプラズマ中への酸素ラジカル（活性度
の高い遊離酸素原子Ｏ* ）の供給を多くし、ＷＳｉX 層
１０４のサイドエッチングを促進するようにしたため、
図１（ｂ）のようにオフセット酸化膜１０５の直下にア
ンダーカット形状が生じ、結果としてオフセット酸化膜
１０５がＷＳｉX 層１０４の上にオーバーハングした形
状が得られる。
グ時においては、ソース出力を高めて側壁電極２０のス
パッタ量を大きくすることにより、側壁電極２０を構成
する石英表面からプラズマ中への酸素ラジカル（活性度
の高い遊離酸素原子Ｏ* ）の供給を多くし、ＷＳｉX 層
１０４のサイドエッチングを促進するようにしたため、
図１（ｂ）のようにオフセット酸化膜１０５の直下にア
ンダーカット形状が生じ、結果としてオフセット酸化膜
１０５がＷＳｉX 層１０４の上にオーバーハングした形
状が得られる。
【００５５】次に、図１（ｃ）に示したように、同じく
ＭＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／ＨＢｒ＝４０／４０ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：２０Ｗ（４５０ｋＨｚ） ウェハ温度：７０℃ オーバエッチング：４０％
ＭＣＲタイプのエッチング装置（図８）を用い、オフセ
ット酸化膜１０５をエッチングマスクとして多結晶シリ
コン層１０３をエッチングする。このときのエッチング
条件は例えば次のように設定する。 放電ガス：Ｃｌ2 ／ＨＢｒ＝４０／４０ｓｃｃｍ 容器内圧力：０．４Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：２０Ｗ（４５０ｋＨｚ） ウェハ温度：７０℃ オーバエッチング：４０％
【００５６】このように、多結晶シリコン層１０３のエ
ッチングにおいては、通常の異方性条件を用いているの
で、多結晶シリコン層１０３はサイドエッチングが行わ
れず、図１（ｃ）に示したように、オフセット酸化膜１
０５とほぼ同じ幅で垂直にエッチングされる。
ッチングにおいては、通常の異方性条件を用いているの
で、多結晶シリコン層１０３はサイドエッチングが行わ
れず、図１（ｃ）に示したように、オフセット酸化膜１
０５とほぼ同じ幅で垂直にエッチングされる。
【００５７】次に、図５（ａ）に示したように、例えば
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１
１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧Ｃ
ＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１
０７を５００ｎｍ程度の膜厚に形成し、これをリフロー
法によって平坦化する。次に、フォトレジスト膜１０８
を塗布形成し、ｉ線ステッパを用いてフォトレジスト膜
１０８に０．４５μｍ径のコンタクトホールパターンを
形成する。
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１
１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧Ｃ
ＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１
０７を５００ｎｍ程度の膜厚に形成し、これをリフロー
法によって平坦化する。次に、フォトレジスト膜１０８
を塗布形成し、ｉ線ステッパを用いてフォトレジスト膜
１０８に０．４５μｍ径のコンタクトホールパターンを
形成する。
【００５８】次に、図５（ｂ）に示したように、通常の
マグネトロンタイプのＳｉＯ2 エッチング装置を用い、
フォトレジスト膜１０８をエッチングマスクとして層間
絶縁膜１０７のエッチングを行う。このときのエッチン
グ条件は例えば次のように設定する。 放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／２００／３０
０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：５０％
マグネトロンタイプのＳｉＯ2 エッチング装置を用い、
フォトレジスト膜１０８をエッチングマスクとして層間
絶縁膜１０７のエッチングを行う。このときのエッチン
グ条件は例えば次のように設定する。 放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／２００／３０
０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：５０％
【００５９】次に、図６（ａ）に示したように、同じく
マグネトロンタイプのＳｉＯ2 膜エッチング装置を用
い、フォトレジスト膜１０８をエッチングマスクとして
エッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチ
ング除去する。このときのエッチング条件は例えば次の
ように設定する。 放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
マグネトロンタイプのＳｉＯ2 膜エッチング装置を用
い、フォトレジスト膜１０８をエッチングマスクとして
エッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチ
ング除去する。このときのエッチング条件は例えば次の
ように設定する。 放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
【００６０】このように、本実施の形態では、２つのエ
ッチングステップ（層間絶縁膜１０７およびエッチング
ストッパ膜１１１のエッチング）を合わせると、上記の
実施の形態（図２）以上に十分なオーバエッチングを行
っているにもかかわらず、図６（ａ）に示したように、
ゲート電極１１０ａ，１１０ｂのＷＳｉX 層１０４のコ
ーナー部を覆うＳｉＯ2 膜の膜厚が十分確保される。
ッチングステップ（層間絶縁膜１０７およびエッチング
ストッパ膜１１１のエッチング）を合わせると、上記の
実施の形態（図２）以上に十分なオーバエッチングを行
っているにもかかわらず、図６（ａ）に示したように、
ゲート電極１１０ａ，１１０ｂのＷＳｉX 層１０４のコ
ーナー部を覆うＳｉＯ2 膜の膜厚が十分確保される。
【００６１】次に、図６（ｂ）に示したように、フォト
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成し、所定の形状にパターニングす
る。その際、ゲート電極１１０ａ′，１１０ｂ′と配線
層１０９との間には、エッチング後においても十分な膜
厚が残っているサイドウォール膜１０６によって十分な
距離が確保されているため、十分な耐圧特性（降伏電圧
５０Ｖ以上）を得ることができる。
レジスト１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成し、所定の形状にパターニングす
る。その際、ゲート電極１１０ａ′，１１０ｂ′と配線
層１０９との間には、エッチング後においても十分な膜
厚が残っているサイドウォール膜１０６によって十分な
距離が確保されているため、十分な耐圧特性（降伏電圧
５０Ｖ以上）を得ることができる。
【００６２】このように、本実施の形態では、エッチン
グストッパを用いた場合にも良好な自己整合コンタクト
を形成することができ、ゲート電極と配線との耐圧特性
も十分なものとなる。
グストッパを用いた場合にも良好な自己整合コンタクト
を形成することができ、ゲート電極と配線との耐圧特性
も十分なものとなる。
【００６３】次に、図３および図７を参照して、本発明
の他の実施の形態を説明する。
の他の実施の形態を説明する。
【００６４】本実施の形態は、上記の実施の形態と同様
のエッチングストッパを用いて自己整合コンタクトを形
成するものである。ここで当初の数工程は上記の実施の
形態（図３（ａ））と同様であるので説明を省略する。
のエッチングストッパを用いて自己整合コンタクトを形
成するものである。ここで当初の数工程は上記の実施の
形態（図３（ａ））と同様であるので説明を省略する。
【００６５】本実施の形態では、まず、上記の実施の形
態（図３（ａ））で説明した内容と同様の工程および条
件により、図３（ａ）に示したような構造を得る。
態（図３（ａ））で説明した内容と同様の工程および条
件により、図３（ａ）に示したような構造を得る。
【００６６】次に、図３（ｂ）に示したように、例えば
図１０のＩＣＰタイプのエッチング装置を用いてＷＳｉ
X 層１０４をエッチングする。このときのエッチング条
件は、例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／１５ｓｃｃｍ 容器内圧力：０．４Ｐａ ソース出力：２５００Ｗ ＲＦバイアス：９０Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
図１０のＩＣＰタイプのエッチング装置を用いてＷＳｉ
X 層１０４をエッチングする。このときのエッチング条
件は、例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／１５ｓｃｃｍ 容器内圧力：０．４Ｐａ ソース出力：２５００Ｗ ＲＦバイアス：９０Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：２０％
【００６７】このように、ＷＳｉX 層１０４のエッチン
グ時においては、Ｏ2 の流量比を高めると共に、ソース
出力も高めてＷＳｉX 層１０４のサイドエッチングを促
進したため、図３（ｂ）に示したように、オフセット酸
化膜１０５直下にアンダーカット形状が生じ、結果とし
てオフセット酸化膜１０５がＷＳｉX 層１０４の上にオ
ーバーハングした形となる。
グ時においては、Ｏ2 の流量比を高めると共に、ソース
出力も高めてＷＳｉX 層１０４のサイドエッチングを促
進したため、図３（ｂ）に示したように、オフセット酸
化膜１０５直下にアンダーカット形状が生じ、結果とし
てオフセット酸化膜１０５がＷＳｉX 層１０４の上にオ
ーバーハングした形となる。
【００６８】次に、図３（ｃ）に示したように、図１０
のＩＣＰタイプのエッチング装置を用いて多結晶シリコ
ン層１０３をエッチングする。このときのエッチング条
件は、例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／２ｓｃｃｍ 容器内圧力：０．２Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：３０Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
のＩＣＰタイプのエッチング装置を用いて多結晶シリコ
ン層１０３をエッチングする。このときのエッチング条
件は、例えば次のように設定する。 放電ガス：Ｃｌ2 ／Ｏ2 ＝１００／２ｓｃｃｍ 容器内圧力：０．２Ｐａ マイクロ波出力：９００Ｗ ＲＦバイアス：３０Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：４０％
【００６９】このように、多結晶シリコン層１０３のエ
ッチング時においては、Ｏ2 の流量比を減らしてＷＳｉ
X １０４と同量のサイドエッチングが生じるように制御
したので、図３（ｃ）に示したように、ＷＳｉX 層１０
４のみならず多結晶シリコン層１０３までもがオフセッ
ト酸化膜１０５より小さい幅で垂直にエッチングされ、
エッチングマスクであるオフセット酸化膜１０５より小
さい幅寸法を有し、かつ垂直形状の側面を有するゲート
電極１１０ａ′，１１０ｂ′が得られる。
ッチング時においては、Ｏ2 の流量比を減らしてＷＳｉ
X １０４と同量のサイドエッチングが生じるように制御
したので、図３（ｃ）に示したように、ＷＳｉX 層１０
４のみならず多結晶シリコン層１０３までもがオフセッ
ト酸化膜１０５より小さい幅で垂直にエッチングされ、
エッチングマスクであるオフセット酸化膜１０５より小
さい幅寸法を有し、かつ垂直形状の側面を有するゲート
電極１１０ａ′，１１０ｂ′が得られる。
【００７０】次に、図７（ａ）に示したように、例えば
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１
１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧Ｃ
ＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１
０７を５００ｎｍ程度の膜厚に形成し、これをリフロー
法によって平坦化する。次に、フォトレジスト膜１０８
を塗布形成し、ｉ線ステッパを用いてフォトレジスト１
０８に０．４５μｍ径のコンタクトホールパターンを形
成する。そして、通常のマグネトロンタイプのＳｉＯ2
エッチング装置を用い、フォトレジスト膜１０８をエッ
チングマスクとして層間絶縁膜１０７のエッチングを行
う。このときのエッチング条件は図６（ａ）の場合と同
様に例えば次のように設定する。 放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／２００／３０
０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：５０％
常圧ＣＶＤ法によりサイドウォール用のＳｉＯ2 膜を２
００ｎｍ程度の膜厚に形成した後、通常のＳｉＯ2 膜エ
ッチング装置によって異方性エッチバックを行い、ＬＤ
Ｄ構造形成用のサイドウォール膜１０６を形成する。さ
らに、Ｓｉ3 Ｎ4 膜からなるエッチングストッパ膜１１
１を５０ｎｍ程度の膜厚に形成したのち、例えば常圧Ｃ
ＶＤ法により、全面にＳｉＯ2 膜からなる層間絶縁膜１
０７を５００ｎｍ程度の膜厚に形成し、これをリフロー
法によって平坦化する。次に、フォトレジスト膜１０８
を塗布形成し、ｉ線ステッパを用いてフォトレジスト１
０８に０．４５μｍ径のコンタクトホールパターンを形
成する。そして、通常のマグネトロンタイプのＳｉＯ2
エッチング装置を用い、フォトレジスト膜１０８をエッ
チングマスクとして層間絶縁膜１０７のエッチングを行
う。このときのエッチング条件は図６（ａ）の場合と同
様に例えば次のように設定する。 放電ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／２００／３０
０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：１６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：５０％
【００７１】次に、同じく図７（ａ）に示したように、
マグネトロンタイプのＳｉＯ2 膜エッチング装置を用
い、フォトレジスト膜１０８をエッチングマスクとして
エッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチ
ング除去する。このときのエッチング条件は図６（ａ）
の場合と同様に例えば次のように設定する。 放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
マグネトロンタイプのＳｉＯ2 膜エッチング装置を用
い、フォトレジスト膜１０８をエッチングマスクとして
エッチングストッパ膜１１１（Ｓｉ3 Ｎ4 膜）をエッチ
ング除去する。このときのエッチング条件は図６（ａ）
の場合と同様に例えば次のように設定する。 放電ガス：ＣＨＦ3 ／Ｏ2 ＝２０／２０ｓｃｃｍ 容器内圧力：６．０Ｐａ ＲＦバイアス：６００Ｗ（１３．５６ＭＨｚ） ウェハ温度：２０℃ オーバエッチング：３０％
【００７２】このように、本実施の形態では、２つのエ
ッチングステップ（層間絶縁膜１０７およびエッチング
ストッパ膜１１１のエッチング）を合わせると、上記の
実施の形態（図２）以上に十分なオーバエッチングを行
っているにもかかわらず、図７（ａ）に示したように、
ゲート電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４
のコーナー部を覆うＳｉＯ2 膜の膜厚が十分確保され
る。
ッチングステップ（層間絶縁膜１０７およびエッチング
ストッパ膜１１１のエッチング）を合わせると、上記の
実施の形態（図２）以上に十分なオーバエッチングを行
っているにもかかわらず、図７（ａ）に示したように、
ゲート電極１１０ａ′，１１０ｂ′のＷＳｉX 層１０４
のコーナー部を覆うＳｉＯ2 膜の膜厚が十分確保され
る。
【００７３】次に、図７（ｂ）に示したように、フォト
レジスト膜１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成する。その際、ゲート電極１１０
ａ′，１１０ｂ′と配線層１０９との間には、エッチン
グ後においても十分な膜厚をもつサイドウォール膜１０
６によって十分な距離が確保されているため、十分な耐
圧特性（降伏電圧５０Ｖ以上）を得ることができる。
レジスト膜１０８をアッシングにより完全に除去したの
ち、例えば減圧ＣＶＤ法により、多結晶シリコンからな
る配線層１０９を形成する。その際、ゲート電極１１０
ａ′，１１０ｂ′と配線層１０９との間には、エッチン
グ後においても十分な膜厚をもつサイドウォール膜１０
６によって十分な距離が確保されているため、十分な耐
圧特性（降伏電圧５０Ｖ以上）を得ることができる。
【００７４】このように、本実施の形態でも、エッチン
グストッパを用いて良好な自己整合コンタクトを形成す
ることができ、ゲート電極と配線との耐圧特性も十分な
ものとなる。
グストッパを用いて良好な自己整合コンタクトを形成す
ることができ、ゲート電極と配線との耐圧特性も十分な
ものとなる。
【００７５】以上、種々の実施の形態を挙げて本発明を
説明したが、本発明は上記実施の形態に限定されるもの
ではなく、種々変形可能である。例えば、上記の各実施
の形態で示したスパッタ等の条件（温度，ガス流量，ガ
ス流量比等）はあくまで一例に過ぎず、適宜の値に設定
することができる。また、エッチングプラズマ源や装置
構成、サンプル構造およびエッチング等のプロセス条件
についても、本発明の主旨を逸脱しない範囲で適宜選択
可能である。
説明したが、本発明は上記実施の形態に限定されるもの
ではなく、種々変形可能である。例えば、上記の各実施
の形態で示したスパッタ等の条件（温度，ガス流量，ガ
ス流量比等）はあくまで一例に過ぎず、適宜の値に設定
することができる。また、エッチングプラズマ源や装置
構成、サンプル構造およびエッチング等のプロセス条件
についても、本発明の主旨を逸脱しない範囲で適宜選択
可能である。
【００７６】
【発明の効果】以上説明したように本発明に係る半導体
装置およびその製造方法によれば、ゲート電極の上の絶
縁層がゲート電極よりも外側に張り出すようにしたの
で、その後に形成される層間絶縁膜にコンタクトホール
を形成する際のエッチングによってゲート電極の肩部
（コーナー部）を覆う絶縁層が極度に薄くなりあるいは
露出するのを回避できる。このため、自己整合コンタク
トの形成時においてゲート電極と配線との間の十分な絶
縁性を確保することができる。
装置およびその製造方法によれば、ゲート電極の上の絶
縁層がゲート電極よりも外側に張り出すようにしたの
で、その後に形成される層間絶縁膜にコンタクトホール
を形成する際のエッチングによってゲート電極の肩部
（コーナー部）を覆う絶縁層が極度に薄くなりあるいは
露出するのを回避できる。このため、自己整合コンタク
トの形成時においてゲート電極と配線との間の十分な絶
縁性を確保することができる。
【図１】本発明の一実施の形態に係る半導体装置の製造
方法の各工程を表す素子断面図である。
方法の各工程を表す素子断面図である。
【図２】図１に続く各工程を表す素子断面図である。
【図３】本発明の他の実施の形態に係る半導体装置の製
造方法の各工程を表す素子断面図である。
造方法の各工程を表す素子断面図である。
【図４】図３に続く各工程を表す素子断面図である。
【図５】本発明のさらに他の実施の形態に係る半導体装
置の製造方法の後半工程を表す素子断面図である。
置の製造方法の後半工程を表す素子断面図である。
【図６】図５に続く各工程を表す素子断面図である。
【図７】本発明のさらに他の実施の形態に係る半導体装
置の製造方法の後半工程を表す素子断面図である。
置の製造方法の後半工程を表す素子断面図である。
【図８】本発明に係る半導体装置の製造方法において使
用するＲＦバイアス印加型ＥＣＲ高密度プラズマエッチ
ング装置の構成を示す概略断面図である。
用するＲＦバイアス印加型ＥＣＲ高密度プラズマエッチ
ング装置の構成を示す概略断面図である。
【図９】本発明に係る半導体装置の製造方法において使
用するＭＣＲタイプの高密度プラズマエッチング装置の
構成を示す概略断面図である。
用するＭＣＲタイプの高密度プラズマエッチング装置の
構成を示す概略断面図である。
【図１０】本発明に係る半導体装置の製造方法において
使用するＩＣＰタイプの高密度プラズマエッチング装置
の構成を示す概略断面図である。
使用するＩＣＰタイプの高密度プラズマエッチング装置
の構成を示す概略断面図である。
【図１１】従来の自己整合コンタクトを有する半導体装
置の構造を表す断面図である。
置の構造を表す断面図である。
【図１２】従来の自己整合コンタクトを有する他の半導
体装置の構造を表す断面図である。
体装置の構造を表す断面図である。
１１…マグネトロン、１２…導波管、１３…石英ベルジ
ャ、１４…ソレノイドコイル、１５，２５，３５…ウェ
ハ、１７，２７，３７…ウェハステージ、１８，２１，
２８，３３，３８…高周波電源、２９…上部電極、３０
…側壁電極、３１…誘導結合コイル、３２…石英板、１
０１…シリコン基板、１０２…ゲート酸化膜、１０３…
多結晶シリコン層、１０４…ＷＳｉX 層、１０５…オフ
セット酸化膜、１０６…サイドウォール膜、１０７…層
間絶縁膜、１０８…フォトレジスト膜、１０９…配線
層、１１０ａ，１１０ａ′，１１０ｂ，１１０ｂ…ゲー
ト電極、１１１…エッチングストッパ膜
ャ、１４…ソレノイドコイル、１５，２５，３５…ウェ
ハ、１７，２７，３７…ウェハステージ、１８，２１，
２８，３３，３８…高周波電源、２９…上部電極、３０
…側壁電極、３１…誘導結合コイル、３２…石英板、１
０１…シリコン基板、１０２…ゲート酸化膜、１０３…
多結晶シリコン層、１０４…ＷＳｉX 層、１０５…オフ
セット酸化膜、１０６…サイドウォール膜、１０７…層
間絶縁膜、１０８…フォトレジスト膜、１０９…配線
層、１１０ａ，１１０ａ′，１１０ｂ，１１０ｂ…ゲー
ト電極、１１１…エッチングストッパ膜
Claims (9)
- 【請求項１】 半導体基板上にゲート酸化膜を介して形
成され、所定の寸法にパターニングされたゲート電極
と、 このゲート電極の上に形成され、前記ゲート電極に対し
て高いエッチング選択性を有する絶縁層とを備え、 前記絶縁層は、前記ゲート電極よりも外側に張り出すよ
うにして形成されていることを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極は、少なくとも、多結晶
シリコン層およびこの多結晶シリコン層上に形成された
高融点金属層の積層構造からなり、少なくとも前記高融
点金属層の横方向寸法が前記絶縁層の横方向寸法よりも
小さく形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記高融点金属層の側面は、上側が狭く
下側が広いテーパ形状に形成されていることを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 前記高融点金属層は、タングステンシリ
サイドからなることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 半導体基板上に形成したゲート酸化膜上
に、ゲート電極層を形成する工程と、 前記ゲート電極層の上に、前記ゲート電極層に対して高
いエッチング選択性を有する絶縁層を形成し、これを所
定の寸法にパターニングする工程と、 パターニングされた前記絶縁層をエッチングマスクとし
て、前記ゲート電極層をエッチングする工程とを含み、 前記ゲート電極層のエッチング工程においてゲート電極
層の側面もエッチングされるようにすることで、前記絶
縁層がエッチング後の前記ゲート電極層よりも外側に張
り出すようにしたことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記ゲート電極層を形成する工程は、少
なくとも、多結晶シリコン層を形成する工程と、この多
結晶シリコン層上に高融点金属層を積層させる工程とを
含み、前記エッチング工程では、少なくとも前記高融点
金属層の側面がエッチングされるようにエッチングを行
うことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記エッチング工程では、前記高融点金
属層の側面が、上側が狭く下側が広いテーパ形状にエッ
チングされるようにしたことを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】 前記高融点金属層としてタングステンシ
リサイドを用いると共に、前記エッチング工程におい
て、酸素ガスの流量を増加させることにより、タングス
テンシリサイド層の側面エッチングを促進させるように
したことを特徴とする請求項６記載の半導体装置。 - 【請求項９】 前記高融点金属層としてタングステンシ
リサイドを用いると共に、エッチングチャンバ内に石英
系の構成材を配置し、 前記エッチング工程において、前記石英系の構成材のス
パッタ量を大きくすることによって活性度の大きい酸素
ラジカルをプラズマ中に多量に供給し、タングステンシ
リサイド層の側面エッチングを促進させるようにしたこ
とを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654896A JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654896A JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041508A true JPH1041508A (ja) | 1998-02-13 |
| JP3862035B2 JP3862035B2 (ja) | 2006-12-27 |
Family
ID=16525215
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20654896A Expired - Fee Related JP3862035B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3862035B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294645A (ja) * | 1999-03-29 | 2000-10-20 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
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