JP3519247B2 - Synchronous signal generator - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複合同期信号を
入力して水平同期信号および垂直同期信号を発生する同
期信号発生装置に関するものである。
【０００２】
【従来の技術】従来の同期信号発生装置について図面を
参照しながら説明する。図３は従来の同期信号発生装置
の構成を示すブロック図である。図３において、２は垂
直同期抜き取り回路、１１は等化パルス除去回路、１２
は垂直同期ノイズ除去回路、１３はカウントダウン式垂
直同期発生部、１４は位相比較器、１５はＬＰＦ（低域
フィルタ）、１６はＶＣＯ（電圧制御発振器）、１７は
分周器、１８はＰＬＬ回路である。また、図４，図５は
図３に示す従来の同期信号発生装置の各部の信号のタイ
ミング図である。
【０００３】外部入力される複合同期信号Ｘは、水平同
期信号（ＸH ）と、垂直同期信号（ＸV ）と、垂直同期
信号の前後に設けられた等化パルスとを含むものであ
る。この複合同期信号Ｘは等化パルス除去回路１１に入
力され、垂直同期信号ＸV とその前後の等化パルスとが
除去された信号ａ（すなわち水平同期信号ＸH ）がＰＬ
Ｌ回路１８へ入力される。
【０００４】ＰＬＬ回路１８は、位相比較器１４，ＬＰ
Ｆ１５，ＶＣＯ１６および分周器１７により構成され、
分周器１７から出力される水平同期信号Ｙと、外部から
入力される複合同期信号Ｘから垂直同期信号ＸV と等化
パルスが除去された信号ａに含まれる水平同期信号ＸH
とをロックさせる。位相比較器１４は、例えば２つの入
力の排他的論理和を生成出力する回路で構成され、等化
パルス除去回路１１によって外部入力の複合同期信号Ｘ
から垂直同期信号ＸV と等化パルスが除去された信号ａ
と、分周器１７から出力される水平同期信号Ｙとの位相
を比較してその位相差信号ｂをＬＰＦ１５へ出力する。
なお、位相差信号ｂは、位相比較方式により異なるの
で、図４には示していない。
【０００５】ＬＰＦ１５は、例えば信号ラインと直列に
抵抗、並列にコンデンサを接続した回路で構成され、位
相比較器１４からの位相差信号ｂを入力し、出力信号ｃ
はＶＣＯ１６の発振周波数の制御電圧となる。ＶＣＯ１
６は、例えばインダクタンス（Ｌ）と容量（Ｃ）とを共
振させて発振させる構成とし、発振周波数制御は例えば
可変容量ダイオードに加える直流電圧を変化させること
によって容量（Ｃ）を変化させて行い、基準クロックｄ
を出力する。
【０００６】分周器１７は、前段分周器および後段分周
器からなり、ＶＣＯ１６の出力する基準クロックｄを前
段分周器で分周し、それをさらに後段分周器で分周した
信号を水平同期信号Ｙとして、外部および位相比較器１
４へ出力する。また、水平同期信号Ｙの２倍の周波数の
信号ｊをカウントダウン式垂直同期発生部１３へクロッ
クとして出力する。この信号ｊは水平同期信号Ｙを生成
する過程で生成され、水平同期信号Ｙが２ｎ分周（ｎは
整数）とすれば、信号ｊはｎ分周したものである。信号
ｊを水平同期信号Ｙの２倍の周波数とするのは、例えば
ＮＴＳＣ方式のＴＶ信号では、垂直同期の周波数が水平
同期の周波数の２６２．５倍であり、カウントダウン式
垂直同期発生部１３のクロックとして水平同期信号Ｙの
２倍の周波数を用いると便利だからである。
【０００７】また、外部入力される複合同期信号Ｘは垂
直同期抜き取り回路２にも入力され、垂直同期抜き取り
回路２では、外部から入力される複合同期信号Ｘから垂
直同期信号ｅを取り出し、垂直同期ノイズ除去回路１２
でノイズを除去した垂直同期信号ｆがカウントダウン式
垂直同期発生部１３へ入力される。カウントダウン式垂
直同期発生部１３では、分周器１７から出力される水平
同期信号Ｙの２倍の周波数の信号ｊを基準としてカウン
トダウンして垂直同期信号Ｚを発生する。さらに、垂直
同期ノイズ除去回路１２から出力される垂直同期信号ｆ
の正規の周期性の有無を調べ、この垂直同期信号ｆの正
規の周期性の有無を複合同期信号Ｘに含まれる垂直同期
信号ＸV の正規の周期性の有無として判定する。垂直同
期信号ＸV の正規の周期性が有ると判定されるときに
は、入力した垂直同期信号ｆをそのまま垂直同期信号Ｚ
として出力し、また、制御信号ｉを出力してそのパルス
幅ｔ2 の間、位相比較器１４の出力をオープンにし、位
相比較器１４の出力をＬＰＦ１５へ入力しないようにす
る。この位相比較器１４の出力をオープンにするのは、
カウントダウン式垂直同期発生部１３のクロック（信号
ｊ）のカウント値がＮ0 ±αの間である。ここで、Ｎ0
は正規の垂直同期のカウント値であり（ＮＴＳＣでは５
２５）、αは位相比較器１４の出力をオープンにしてい
る間で、等化パルスの存在する期間が含まれるように設
定する（ＮＴＳＣでは１０以上）。垂直同期信号ＸV の
正規の周期性が無いと判定されるときには、クロック
（信号ｊ）をカウントダウンして正規の垂直同期信号の
周期〔ＮＴＳＣでは１Ｖ＝（Ｈ／２）×５２５〕を生成
して垂直同期信号Ｚを出力する。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、外部入力される複合同期信号Ｘが欠落やと
びなどの障害により不安定となり、カウントダウン式垂
直同期発生部１３において垂直同期信号ＸV の正規の周
期性が無いと判定され、位相比較器１４の出力がＬＰＦ
１５へ入力されている状況では、垂直同期信号ＸV の前
後の等化パルスを除去する等化パルス除去回路１１も安
定に動作せず、ＰＬＬ回路１８の水平同期のロック動作
が安定に行われない。すなわち、安定に動作していない
等化パルス除去回路１１から出力されたＰＬＬ回路１８
の位相比較器１４への入力には、複合同期信号Ｘの垂直
同期信号ＸV やその前後の等化パルスが含まれるため、
位相比較器１４では垂直同期信号ＸV 付近で正常な位相
比較ができず、ＰＬＬ回路１８の水平同期のロック動作
に支障をきたし、発生する水平同期信号Ｙが不安定にな
るという問題があった。
【０００９】この発明の目的は、入力される複合同期信
号が欠落やとびなどの障害により不安定となった場合で
も、安定した水平同期信号を発生することができる同期
信号発生装置を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の同期信号発生装置は、入力される複合同期
信号から垂直同期信号とその前後の等化パルスを除去す
る等化パルス除去回路と、この等化パルス除去回路の出
力を一方の入力とする位相比較器、この位相比較器の出
力を入力する低域フィルタ、位相比較器と低域フィルタ
との間に挿入配設されたスイッチング手段、低域フィル
タの出力を制御入力とする電圧制御発振器およびこの電
圧制御発振器の出力を分周して水平同期信号として外部
出力するとともに位相比較器の他方の入力へ出力する分
周器からなるＰＬＬ回路と、入力される複合同期信号か
ら垂直同期信号を取り出す垂直同期検出部と、分周器か
ら出力される水平同期信号の２倍の周波数の信号及び垂
直同期検出部で取り出された垂直同期信号が入力され、
分周器の水平同期信号の２倍の周波数の信号を基準とし
てカウントダウンして垂直同期信号を発生するととも
に、垂直同期検出部で取り出された垂直同期信号の正規
の周期性の有無により複合同期信号に含まれる垂直同期
信号の正規の周期性の有無を判定する垂直同期発生部
と、垂直同期検出部で取り出した垂直同期信号を等化パ
ルスの除去ができる一定のパルス幅に変換し、垂直同期
発生部で複合同期信号に含まれる垂直同期信号の正規の
周期性が無いと判定されたときに一定のパルス幅に変換
した制御信号を出力するパルス幅変換回路とを備え、パ
ルス幅変換回路から出力される一定のパルス幅の制御信
号により、スイッチング手段をオープンにして、等化パ
ルスを除去できるように設定された一定のパルス幅の期
間において位相比較器の出力が低域フィルタに入力され
ないようにしたことを特徴とする。
【００１１】この構成によれば、入力される複合同期信
号が欠落やとびなどの障害により不安定となった場合で
も、垂直同期発生部で複合同期信号に含まれる垂直同期
信号の正規の周期性が無いと判定されたときに、垂直同
期検出部で取り出した垂直同期信号を一定のパルス幅に
変換した信号により位相比較器の出力をオープンにする
ことにより、複合同期信号に含まれる垂直同期信号やそ
の付近の等化パルスなど、ＰＬＬ回路の水平同期のロッ
ク動作に不具合を与える信号が低域フィルタ，電圧制御
発振器へ入力されないため、水平同期のロック動作を安
定に行うことができ、安定した水平同期信号を発生する
ことができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態の同期信号発生装置の構成を示すブロック図であ
る。図１において、１はパルス幅変換回路、２は垂直同
期抜き取り回路、１１は等化パルス除去回路、１２は垂
直同期ノイズ除去回路、１３はカウントダウン式垂直同
期発生部、１４は位相比較器、１５はＬＰＦ（低域フィ
ルタ）、１６はＶＣＯ（電圧制御発振器）、１７は分周
器、１８はＰＬＬ回路である。なお、垂直同期検出部
は、垂直同期抜き取り回路２および垂直同期ノイズ除去
回路１２からなる。また、図２は図１に示す本発明の実
施の形態の同期信号発生装置の各部の信号のタイミング
図であり、信号Ｘ，ａ，Ｙ，ｊのタイミングについては
従来例の図４と同様である。
【００１３】この実施の形態の同期信号発生装置は、図
３に示す従来の同期信号発生装置とは位相比較器１４の
出力をオープンにする期間が異なる。すなわち、この実
施の形態では、垂直同期ノイズ除去回路１２の出力する
垂直同期信号ｆを一定のパルス幅に変換するパルス幅変
換回路１を設けるとともに、カウントダウン式垂直同期
発生部１３が垂直同期信号ｆの正規の周期性の有無を調
べ、複合同期信号Ｘに含まれる垂直同期信号ＸV の正規
の周期性の有無を示す判定信号ｇをパルス幅変換回路１
へ出力し、パルス幅変換回路１では、判定信号ｇが複合
同期信号Ｘに含まれる垂直同期信号ＸV の正規の周期性
が無いことを示す場合に垂直同期信号ｆを一定のパルス
幅ｔ1 に変換した信号ｈを出力し、この信号ｈのパルス
のタイミングで位相比較器１４の出力をオープンにする
ようにしている。この位相比較器１４の出力をオープン
にする期間すなわち信号ｈのパルス幅ｔ1 は、等化パル
スを除去できる期間すなわち１０Ｈ程度（Ｈは１水平走
査期間）にしている。なお、位相比較器１４の出力をオ
ープンにするためには、従来例同様、位相比較器１４と
ＬＰＦ１５との間に常閉のスイッチを設けておき、その
スイッチを開（オフ）にすればよい。このスイッチには
例えば３ステートバッファを用い、制御信号として信号
ｈを入力する。また、その他の構成および動作は図３に
示す従来例と同様であり、説明を省略する。
【００１４】以上のようにこの実施の形態によれば、入
力される複合同期信号Ｘが欠落やとびなどの障害により
不安定となった場合でも、カウントダウン式垂直同期発
生部１３で複合同期信号Ｘに含まれる垂直同期信号ＸV
の正規の周期性が無いと判定されたときに、パルス幅変
換回路１が垂直同期信号ｆを一定のパルス幅に変換した
信号ｈを出力し、この信号ｈにより位相比較器１４の出
力をオープンにすることにより、複合同期信号Ｘに含ま
れる垂直同期信号ＸV やその付近の等化パルスなど、Ｐ
ＬＬ回路１８の水平同期のロック動作に不具合を与える
信号がＬＰＦ１５，ＶＣＯ１６へ入力されないため、水
平同期のロック動作を安定に行うことができ、安定した
水平同期信号Ｙを発生することができる。
【００１５】なお、カウントダウン式垂直同期発生部１
３において、複合同期信号Ｘに含まれる垂直同期信号Ｘ
V の正規の周期性が有ると判定された場合は、位相比較
器１４の出力をオープンにしないようにしたが、これは
垂直同期信号ＸV に単発的なノイズが入ったときに位相
比較器１４の出力をオープンにしていると水平同期のロ
ック動作が乱されるためである。
【００１６】
【発明の効果】この発明の同期信号発生装置は、垂直同
期検出部で複合同期信号から取り出した垂直同期信号を
一定のパルス幅に変換するパルス幅変換回路を設け、垂
直同期発生部で複合同期信号に含まれる垂直同期信号の
正規の周期性が無いと判定されたときに、パルス幅変換
回路で垂直同期信号を一定のパルス幅に変換した信号に
より位相比較器の出力をオープンにすることにより、入
力される複合同期信号が欠落やとびなどの障害により不
安定となり、垂直同期信号の正規の周期性が無いと判定
された場合でも、複合同期信号に含まれる垂直同期信号
やその付近の等化パルスなど、ＰＬＬ回路の水平同期の
ロック動作に不具合を与える信号が位相比較器の後段の
低域フィルタ，電圧制御発振器へ入力されないため、水
平同期のロック動作を安定に行うことができ、安定した
水平同期信号を発生することができる。Description: BACKGROUND OF THE INVENTION [0001] 1. Field of the Invention [0002] The present invention relates to a synchronizing signal generator which receives a composite synchronizing signal and generates a horizontal synchronizing signal and a vertical synchronizing signal. 2. Description of the Related Art A conventional synchronizing signal generator will be described with reference to the drawings. FIG. 3 is a block diagram showing a configuration of a conventional synchronization signal generator. In FIG. 3, reference numeral 2 denotes a vertical synchronizing sampling circuit, 11 denotes an equalizing pulse removing circuit,
Is a vertical synchronization noise elimination circuit, 13 is a countdown type vertical synchronization generator, 14 is a phase comparator, 15 is an LPF (low-pass filter), 16 is a VCO (voltage controlled oscillator), 17 is a frequency divider, and 18 is a PLL circuit. It is. FIGS. 4 and 5 are timing charts of signals of respective parts of the conventional synchronous signal generator shown in FIG. The externally input composite synchronizing signal X contains a horizontal synchronizing signal (X H ), a vertical synchronizing signal (X V ), and equalizing pulses provided before and after the vertical synchronizing signal. The composite synchronizing signal X is input to the equalizing pulse removal circuit 11, the signal and the vertical sync signal X V and before and after the equalizing pulse is removed a (i.e. the horizontal synchronizing signal X H) is PL
The signal is input to the L circuit 18. The PLL circuit 18 includes a phase comparator 14, LP
F15, VCO 16 and frequency divider 17,
The horizontal synchronizing signal Y output from the frequency divider 17 and the horizontal synchronizing signal X H included in the signal a obtained by removing the vertical synchronizing signal X V and the equalizing pulse from the composite synchronizing signal X input from the outside.
And lock. The phase comparator 14 is composed of, for example, a circuit that generates and outputs an exclusive OR of two inputs.
A from which the vertical synchronization signal X V and the equalization pulse have been removed from
And the phase of the horizontal synchronizing signal Y output from the frequency divider 17 and outputs the phase difference signal b to the LPF 15.
Note that the phase difference signal b is not shown in FIG. 4 because it differs depending on the phase comparison method. The LPF 15 is composed of, for example, a circuit in which a resistor is connected in series with a signal line and a capacitor is connected in parallel. The LPF 15 receives a phase difference signal b from the phase comparator 14 and outputs an output signal c.
Is a control voltage of the oscillation frequency of the VCO 16. VCO1
6 is configured to resonate and oscillate, for example, the inductance (L) and the capacitance (C), and the oscillation frequency is controlled by changing the capacitance (C) by, for example, changing the DC voltage applied to the variable capacitance diode. Reference clock d
Is output. The frequency divider 17 comprises a pre-stage frequency divider and a post-stage frequency divider. The frequency divider 17 divides the reference clock d output from the VCO 16 by the pre-stage frequency divider, and further divides the signal by the post-stage frequency divider. As the horizontal synchronization signal Y, the external and phase comparator 1
Output to 4. In addition, a signal j having a frequency twice as high as the horizontal synchronization signal Y is output to the countdown type vertical synchronization generator 13 as a clock. This signal j is generated in the process of generating the horizontal synchronizing signal Y. If the horizontal synchronizing signal Y is divided by 2n (n is an integer), the signal j is obtained by dividing n. The signal j is set to have a frequency twice as high as the horizontal synchronizing signal Y. For example, in a TV signal of the NTSC system, the vertical synchronizing frequency is 262.5 times the horizontal synchronizing frequency. This is because it is convenient to use twice the frequency of the horizontal synchronization signal Y as the clock. The externally input composite synchronizing signal X is also input to the vertical synchronizing extracting circuit 2, which extracts the vertical synchronizing signal e from the externally input composite synchronizing signal X and outputs the vertical synchronizing signal e. Noise removal circuit 12
The vertical synchronizing signal f from which the noise has been removed is input to the countdown type vertical synchronizing generator 13. The countdown type vertical synchronization generator 13 counts down with reference to a signal j having a frequency twice as high as the horizontal synchronization signal Y output from the frequency divider 17 to generate a vertical synchronization signal Z. Further, the vertical synchronization signal f output from the vertical synchronization noise removal circuit 12
Examine the presence or absence of the periodicity of the regular judges as whether the period of the regular vertical synchronizing signal X V included whether the periodicity of normal of the vertical synchronizing signal f to the composite synchronizing signal X. If it is determined that the vertical synchronizing signal X V has regular periodicity, the input vertical synchronizing signal f is directly used as the vertical synchronizing signal Z.
And outputs a control signal i to open the output of the phase comparator 14 during the pulse width t 2 so that the output of the phase comparator 14 is not input to the LPF 15. The reason why the output of the phase comparator 14 is opened is as follows.
The count value of the clock (signal j) of the countdown type vertical synchronization generator 13 is between N 0 ± α. Where N 0
Is the count value of the normal vertical synchronization (5 in NTSC).
25), α is set so as to include a period in which the equalizing pulse exists while the output of the phase comparator 14 is open (10 or more in NTSC). When the periodicity of the regular vertical synchronizing signal X V is determined not to generate a clock (signal j) counts down the to normal vertical synchronizing signal period [NTSC, 1V = (H / 2) × 525 ] And outputs a vertical synchronization signal Z. However, in the above-mentioned conventional configuration, the externally input composite synchronizing signal X becomes unstable due to a failure such as dropout or jump, and the countdown type vertical synchronizing signal generator 13 generates the vertical synchronizing signal X. periodicity of regular X V is determined not, the output of the phase comparator 14 LPF
In the situation that is input to the 15, the equalization pulse removing circuit 11 for removing the front and rear of the equalizing pulse of the vertical sync signal X V also not operate stably, the horizontal synchronizing locking operation of the PLL circuit 18 is performed stably Absent. That is, the PLL circuit 18 output from the equalizing pulse removing circuit 11 that is not operating stably
Input to the phase comparator 14 includes the vertical synchronizing signal X V of the composite synchronizing signal X and equalizing pulses before and after it.
Can not phase comparator 14 in the normal phase comparison near vertical synchronizing signals X V, hindered the horizontal sync lock operation of the PLL circuit 18, there is a problem that the horizontal synchronizing signal Y becomes unstable generated . An object of the present invention is to provide a synchronizing signal generator capable of generating a stable horizontal synchronizing signal even when an input composite synchronizing signal becomes unstable due to a failure such as dropout or jump. It is. [0010] In order to solve the above-mentioned problems, a synchronizing signal generator according to the present invention removes a vertical synchronizing signal and an equalizing pulse before and after the vertical synchronizing signal from an input composite synchronizing signal. Equalizing pulse removing circuit, a phase comparator having an output of the equalizing pulse removing circuit as one input, a low-pass filter receiving the output of the phase comparator , a phase comparator and a low-pass filter
Insert disposed by the switching means, the other phase comparator with the output of the voltage controlled oscillator and the voltage controlled oscillator to control an output of the low pass filter by dividing externally output as the horizontal synchronizing signal between the a PLL circuit comprising a frequency divider for the output to the input of a vertical synchronization detecting unit for taking out a vertical synchronizing signal from the composite synchronizing signal input, or divider
Signal with twice the frequency of the horizontal synchronization signal output from the
The vertical sync signal extracted by the direct sync detector is input,
With twice the frequency of the signal of the horizontal synchronizing signal of the frequency divider counts down based generates a vertical synchronizing signal, the composite synchronizing the presence or absence of the periodicity of the regular vertical synchronizing detector in taking Desa vertical synchronizing signal A vertical synchronization generator that determines whether or not a regular periodicity of the vertical synchronization signal included in the signal is present, and a vertical synchronization signal extracted by the vertical synchronization detector is converted into a constant pulse width that can remove an equalization pulse, and A pulse width conversion circuit that outputs a control signal converted to a constant pulse width when the synchronization generation unit determines that the vertical synchronization signal included in the composite synchronization signal has no regular periodicity, The switching means is opened by a control signal having a constant pulse width outputted from the phase comparator, and a phase comparator is provided in a period of a constant pulse width set so that the equalizing pulse can be removed. Output is characterized in that so as not input to the low pass filter. According to this configuration, even if the input composite synchronizing signal becomes unstable due to a failure such as dropout or jump, the vertical synchronizing section generates the regular periodicity of the vertical synchronizing signal included in the composite synchronizing signal. When it is determined that there is no vertical synchronizing signal included in the composite synchronizing signal, the output of the phase comparator is opened by a signal obtained by converting the vertical synchronizing signal extracted by the vertical synchronizing detection unit into a fixed pulse width. Since a signal that causes a failure in the horizontal synchronization lock operation of the PLL circuit, such as an equalizing pulse in the vicinity thereof, is not input to the low-pass filter and the voltage-controlled oscillator, the horizontal synchronization lock operation can be performed stably. A horizontal synchronization signal can be generated. DETAILED DESCRIPTION OF THE INVENTION Hereinafter, embodiments of the present invention, reference Shinano the drawings et be described. FIG. 1 is a block diagram showing a configuration of a synchronization signal generator according to an embodiment of the present invention. In FIG. 1, 1 is a pulse width conversion circuit, 2 is a vertical synchronization sampling circuit, 11 is an equalization pulse elimination circuit, 12 is a vertical synchronization noise elimination circuit, 13 is a countdown type vertical synchronization generation unit, 14 is a phase comparator, 15 Is an LPF (low-pass filter), 16 is a VCO (voltage controlled oscillator), 17 is a frequency divider, and 18 is a PLL circuit. Note that the vertical synchronization detection unit includes the vertical synchronization extraction circuit 2 and the vertical synchronization noise removal circuit 12. FIG. 2 is a timing chart of signals of respective parts of the synchronization signal generator according to the embodiment of the present invention shown in FIG. 1. The timings of signals X, a, Y, and j are the same as those in FIG. is there. The synchronizing signal generator of this embodiment differs from the conventional synchronizing signal generator shown in FIG. 3 in the period during which the output of the phase comparator 14 is open. That is, in this embodiment, the pulse width conversion circuit 1 for converting the vertical synchronization signal f output from the vertical synchronization noise elimination circuit 12 into a constant pulse width is provided, and the countdown type vertical synchronization generation unit 13 outputs the vertical synchronization signal f the check for periodic regular, composite sync signal determination signal g a pulse width conversion circuit indicating the presence or absence of periodicity of regular vertical synchronizing signal X V contained in X 1
When the determination signal g indicates that the vertical synchronization signal X V included in the composite synchronization signal X has no regular periodicity, the pulse width conversion circuit 1 converts the vertical synchronization signal f to a fixed pulse width t 1. Is output, and the output of the phase comparator 14 is opened at the timing of the pulse of the signal h. The period during which the output of the phase comparator 14 is opened, that is, the pulse width t 1 of the signal h is set to a period during which the equalizing pulse can be removed, that is, about 10H (H is one horizontal scanning period). In order to open the output of the phase comparator 14, a normally closed switch may be provided between the phase comparator 14 and the LPF 15 as in the conventional example, and the switch may be opened (off). . For this switch, for example, a three-state buffer is used, and a signal h is input as a control signal. Other configurations and operations are the same as those of the conventional example shown in FIG. As described above, according to the present embodiment, even when the input composite synchronizing signal X becomes unstable due to a failure such as dropout or jump, the countdown type vertical synchronizing generator 13 sets the composite synchronizing signal X Vertical sync signal X V included in
When it is determined that there is no regular periodicity, the pulse width conversion circuit 1 outputs a signal h obtained by converting the vertical synchronization signal f into a constant pulse width, and the output of the phase comparator 14 is opened by the signal h. , The vertical synchronizing signal X V included in the composite synchronizing signal X and the equalizing pulse
Since a signal that causes a failure in the horizontal synchronization lock operation of the LL circuit 18 is not input to the LPF 15 and the VCO 16, the horizontal synchronization lock operation can be performed stably, and a stable horizontal synchronization signal Y can be generated. The countdown type vertical synchronization generator 1
3, the vertical synchronization signal X included in the composite synchronization signal X
If the periodicity of the V of the normal is determined that there has been not to open the output of the phase comparator 14, a phase comparator when this that contains sporadic noise vertical synchronizing signal X V This is because if the output 14 is open, the horizontal synchronization lock operation is disturbed. The synchronizing signal generator according to the present invention is provided with a pulse width conversion circuit for converting the vertical synchronizing signal extracted from the composite synchronizing signal into a constant pulse width by the vertical synchronizing detector. When it is determined that there is no regular periodicity of the vertical sync signal included in the composite sync signal, the output of the phase comparator is opened by the signal obtained by converting the vertical sync signal to a fixed pulse width by the pulse width conversion circuit. By doing so, even if it is determined that the input composite synchronization signal becomes unstable due to a failure such as dropout or jump and the vertical synchronization signal does not have regular periodicity, the vertical synchronization signal included in the composite synchronization signal and its Since signals, such as nearby equalizing pulses, that cause a failure in the locking operation of the horizontal synchronization of the PLL circuit are not input to the low-pass filter and the voltage-controlled oscillator downstream of the phase comparator. , A stable horizontal synchronizing signal can be generated.
【図面の簡単な説明】
【図１】本発明の実施の形態の同期信号発生装置の構成
を示すブロック図。
【図２】本発明の実施の形態の同期信号発生装置の各部
の信号のタイミング図。
【図３】従来の同期信号発生装置の構成を示すブロック
図。
【図４】従来の同期信号発生装置の各部の信号のタイミ
ング図。
【図５】従来の同期信号発生装置の各部の信号のタイミ
ング図。
【符号の説明】
１ パルス幅変換回路
２ 垂直同期抜き取り回路（垂直同期検出部）
１１ 等化パルス除去回路
１２ 垂直同期ノイズ除去回路（垂直同期検出部）
１３ カウントダウン式垂直同期発生部
１４ 位相比較器
１５ ＬＰＦ（低域フィルタ）
１６ ＶＣＯ（電圧制御発振器）
１７ 分周器
１８ ＰＬＬ回路BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a synchronization signal generator according to an embodiment of the present invention. FIG. 2 is a timing chart of signals of respective units of the synchronization signal generator according to the embodiment of the present invention. FIG. 3 is a block diagram showing a configuration of a conventional synchronization signal generator. FIG. 4 is a timing chart of signals of respective parts of a conventional synchronization signal generator. FIG. 5 is a timing chart of signals of various parts of a conventional synchronization signal generator. [Description of Signs] 1 pulse width conversion circuit 2 vertical synchronization extraction circuit (vertical synchronization detection unit) 11 equalization pulse removal circuit 12 vertical synchronization noise removal circuit (vertical synchronization detection unit) 13 countdown type vertical synchronization generation unit 14 phase comparator 15 LPF (Low Pass Filter) 16 VCO (Voltage Controlled Oscillator) 17 Divider 18 PLL circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−298875（ＪＰ，Ａ) 特開 昭63−48968（ＪＰ，Ａ) 特開 昭61−145969（ＪＰ，Ａ) 実開 昭63−131456（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-298875 (JP, A) JP-A-63-48968 (JP, A) JP-A-61-145969 (JP, A) Japanese Utility Model Sho-63 131456 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H04N 5/ 04-5/12
Claims (1)
号とその前後の等化パルスを除去する等化パルス除去回
路と、この等化パルス除去回路の出力を一方の入力とす
る位相比較器、この位相比較器の出力を入力する低域フ
ィルタ、前記位相比較器と前記低域フィルタとの間に挿
入配設されたスイッチング手段、前記低域フィルタの出
力を制御入力とする電圧制御発振器およびこの電圧制御
発振器の出力を分周して水平同期信号として外部出力す
るとともに前記位相比較器の他方の入力へ出力する分周
器からなるＰＬＬ回路と、前記入力される複合同期信号
から垂直同期信号を取り出す垂直同期検出部と、前記分
周器から出力される水平同期信号の２倍の周波数の信号
及び前記垂直同期検出部で取り出された垂直同期信号が
入力され、前記分周器の水平同期信号の２倍の周波数の
信号を基準としてカウントダウンして垂直同期信号を発
生するとともに、前記垂直同期検出部で取り出された垂
直同期信号の正規の周期性の有無により前記複合同期信
号に含まれる垂直同期信号の正規の周期性の有無を判定
する垂直同期発生部と、前記垂直同期検出部で取り出し
た垂直同期信号を前記等化パルスの除去ができる一定の
パルス幅に変換し、前記垂直同期発生部で前記複合同期
信号に含まれる垂直同期信号の正規の周期性が無いと判
定されたときに前記一定のパルス幅に変換した制御信号
を出力するパルス幅変換回路とを備え、前記パルス幅変
換回路から出力される一定のパルス幅の制御信号によ
り、前記スイッチング手段をオープンにして、前記等化
パルスを除去できるように設定された前記一定のパルス
幅の期間において前記位相比較器の出力が前記低域フィ
ルタに入力されないようにしたことを特徴とする同期信
号発生装置。(57) [Claims 1] An equalizing pulse removing circuit for removing a vertical synchronizing signal and an equalizing pulse before and after the vertical synchronizing signal from an input composite synchronizing signal, and an output of the equalizing pulse removing circuit. A phase comparator as one input, a low-pass filter for receiving an output of the phase comparator, and a low-pass filter inserted between the phase comparator and the low-pass filter.
Switching means provided , a voltage-controlled oscillator having the output of the low-pass filter as a control input, and an output of the voltage-controlled oscillator which is frequency- divided and output as a horizontal synchronization signal to the outside, and the other input of the phase comparator a PLL circuit comprising a frequency divider for outputting to the vertical synchronization detecting unit from a composite synchronizing signal before Symbol input taken out vertical synchronizing signal, the partial
A signal with twice the frequency of the horizontal synchronization signal output from the frequency divider
And the vertical synchronization signal extracted by the vertical synchronization detection unit is
Is input, the content while generating a vertical synchronizing signal and counts down based on the frequency twice that of the signal of the horizontal synchronizing signal of the frequency divider, vertical <br/> straight synchronization signal Desa taken by the vertical synchronization detecting unit A vertical synchronization generator for determining the presence or absence of the regular periodicity of the vertical synchronization signal included in the composite synchronization signal based on the presence or absence of the regular periodicity of the composite synchronization signal; and Is converted to a constant pulse width that can be removed, and when the vertical synchronization generator determines that the vertical synchronization signal included in the composite synchronization signal has no regular periodicity, the control is converted to the constant pulse width. A pulse width conversion circuit that outputs a signal, and a control signal having a constant pulse width output from the pulse width conversion circuit, the switching means is opened, and the equalization pulse is removed. Synchronizing signal generating apparatus characterized by output of the phase comparator in the period of the fixed pulse width is set to so that is prevented from being input to the low pass filter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173397A JP3519247B2 (en) | 1997-08-06 | 1997-08-06 | Synchronous signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP21173397A JP3519247B2 (en) | 1997-08-06 | 1997-08-06 | Synchronous signal generator |
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| JPH1155545A JPH1155545A (en) | 1999-02-26 |
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Family Applications (1)
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| JP (1) | JP3519247B2 (en) |
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|---|---|---|---|---|
| KR20030002066A (en) * | 2001-06-30 | 2003-01-08 | 삼성전자 주식회사 | Synchronous signal stabilization apparatus |
-
1997
- 1997-08-06 JP JP21173397A patent/JP3519247B2/en not_active Expired - Fee Related
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| JPH1155545A (en) | 1999-02-26 |
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