JPH10247744A - 半導体発光素子およびその製法 - Google Patents

半導体発光素子およびその製法

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JPH10247744A JP4885497A JP4885497A JPH10247744A JP H10247744 A JPH10247744 A JP H10247744A JP 4885497 A JP4885497 A JP 4885497A JP 4885497 A JP4885497 A JP 4885497A JP H10247744 A JPH10247744 A JP H10247744A
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幸男 尺田
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雅之 園部
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範和 伊藤
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Abstract

(57)【要約】 【課題】 基板上に格子定数の異なる半導体層が順次積
層される半導体発光素子において、結晶格子のズレを小
さくし、電子の移動度を向上させて、発光効率の優れた
半導体発光素子を提供する。 【解決手段】 基板1上にチッ化ガリウム系化合物半導
体からなるn形層3とp形層5とが積層されることによ
り発光層を形成する半導体発光素子であって、前記積層
される半導体層の下層と上層との境界部に、該下層の組
成から順次上層の組成に変化する勾配層13、14、1
5aが設けられている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は基板上に、格子定数
が異なる半導体層が多層に積層されて発光層を形成する
半導体発光素子およびその製法に関する。さらに詳しく
は、積層される半導体層の結晶格子のズレの影響を小さ
くし、発光特性を向上させる半導体発光素子およびその
製法に関する。
【0002】
【従来の技術】従来、たとえば青色系(紫外線から黄
色)の光を発光するチッ化ガリウム系化合物半導体を用
いた半導体発光素子は、図4に示されるような構造にな
っている。すなわち、サファイア基板21上にたとえば
GaNからなる低温バッファ層22と、高温でn形のG
aNがエピタキシャル成長されるn形層(クラッド層)
23と、バンドギャップエネルギーがクラッド層のそれ
よりも小さく発光波長を定める材料、たとえばInGa
N系(InとGaの比率が種々変わり得ることを意味す
る、以下同じ)化合物半導体からなる活性層(発光層)
24と、p形のAlGaN系(AlとGaの比率が種々
変わり得ることを意味する、以下同じ)化合物半導体層
25aおよびGaN層25bからなるp形層(クラッド
層)25とからなり、その表面にp側(上部)電極28
が設けられ、積層される半導体層の一部がエッチングさ
れて露出するn形層23の表面にn側(下部)電極29
が設けられることにより形成されている。なお、n形層
23もp形層25と同様に、キャリアの閉じ込め効果を
向上させるため、活性層23側にAlGaN系化合物半
導体層が用いられることもある。
【0003】
【発明が解決しようとする課題】前述のように、従来の
チッ化ガリウム系化合物半導体を用いた青色系の半導体
発光素子は、サファイア基板上にGaN、AlGaN系
化合物半導体、およびInGaN系化合物半導体がそれ
ぞれ積み重なって積層されている。しかし、サファイア
の格子定数は、4.76Åで、GaNは3.18Åで、た
とえばAl0.1 Ga0.9 Nは3.12Åで、たとえばI
0.05Ga0.95Nは3.198Åであり、これらの間の
格子定数は一致していない。これらの格子定数の異なる
半導体層が順次積層されると、それぞれの半導体層にお
いて、結晶格子のズレが生じやすく、電流が流れ難くな
ったり、結晶間に生じるクラックが発光層(活性層)に
も延びて、発光効率が低下するという問題がある。とく
にn形層は2〜5μm程度と厚く形成され、しかも格子
定数の差が大きいサファイア基板上に薄い低温バッファ
層を介して設けられているため、結晶歪みが蓄積されや
すく、一層結晶格子のズレが生じやすい。
【0004】本発明はこのような問題を解決するために
なされたもので、基板上に格子定数の異なる半導体層が
順次積層される半導体発光素子において、結晶格子のズ
レを小さくし、キャリアの移動度を向上させて、発光効
率の優れた半導体発光素子を提供することを目的とす
る。
【0005】本発明の他の目的は、半導体と異なる基板
上にその基板と格子定数が異なる半導体層を積層する場
合に、結晶格子のズレを小さくし、発光効率の優れた半
導体発光素子を得るための製法を提供することにある。
【0006】
【課題を解決するための手段】本発明による半導体発光
素子は、基板上にチッ化ガリウム系化合物半導体からな
るn形層とp形層とが積層されることにより発光層を形
成する半導体発光素子であって、前記積層される半導体
層の下層と上層との境界部に、該下層の組成から順次上
層の組成に変化する勾配層が設けられている。
【0007】この勾配層は、その組成が連続的に変化す
る半導体層、またはその組成が段階的に変化する薄層の
積層体で構成することができる。この構造にすることに
より、格子定数の異なる半導体層が直接接触しないで、
または僅かづつ変化する薄層の積層体となり、その組成
が順次変化して格子定数も順次変化するため、結晶格子
のズレが生じ難くなる。この結晶格子のズレを生じ難く
するには、前記勾配層が1〜700nm程度、さらに好
ましくは1〜300nm程度の厚さに設けられていれば
充分である。この程度の厚さでは、クラッド層と活性層
との間のバンドギャップエネルギーの差に影響を与えな
いため、発光特性を低下させない。
【0008】ここにチッ化ガリウム系化合物半導体と
は、III 族元素のGaとV族元素のNとの化合物または
III 族元素のGaの一部がAl、Inなどの他のIII 族
元素と置換したものおよび/またはV族元素のNの一部
がP、Asなどの他のV族元素と置換した化合物からな
る半導体をいう。
【0009】本発明の半導体発光素子の製法は、基板上
にチッ化ガリウム系化合物半導体からなる半導体層をM
OCVD法により順次積層して発光層を形成する半導体
発光素子の製法であって、前記積層される半導体層の下
層と上層との境界部に、該下層の組成から順次上層の組
成に近づくように上層の組成の反応ガスの流量を連続的
に、または段階的に多くしながら前記下層の組成から上
層の組成に近い組成となる勾配層を形成するものであ
る。
【0010】前記勾配層を形成するのに、前記上層の組
成の反応ガスの流量を順次多くすると共に、または該流
量を変化させないで、反応温度を変化させることもでき
る。Inの場合、流量より温度の変化の方が敏感である
ため、温度変化の方がコントロールをしやすい。
【0011】本発明の半導体発光素子の製法の他の形態
は、基板上に該基板と接して低温バッファ層を設け、該
低温バッファ層上に該低温バッファ層と接して第1導電
形半導体層を成長し、該第1導電形の半導体層上に第2
導電形の半導体層を含む半導体層を積層する半導体発光
素子の製法であって、前記積層する半導体層の少なくと
も低温バッファ層または第1導電形半導体層の成長をそ
の成長初期に起伏部を形成してから該半導体層の成長を
するものである。このような起伏部を形成することによ
り、格子定数の差に基づく結晶格子のズレを吸収し、積
層される半導体層の結晶性が向上する。
【0012】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体発光素子について説明をする。図1には、た
とえば青色系の発光に適したチッ化ガリウム系化合物半
導体層がサファイア基板上に積層される本発明の半導体
発光素子の一実施形態の断面説明図が示されている。
【0013】本発明の半導体発光素子は、図1に示され
るように、たとえばサファイア(Al2 3 単結晶)な
どからなる基板1の表面に発光領域を形成する半導体層
2〜5が積層されると共に、組成の異なる各半導体層の
間にその組成が徐々に上層の組成に近づくように変化す
る勾配層13、14、15aがそれぞれ設けられてい
る。そして、積層される半導体層の表面に拡散メタル層
7を介してp側電極(上部電極)8が形成されると共
に、積層される半導体層3〜5、13〜15bの一部が
除去されて露出するn形層3にn側電極(下部電極)9
が形成されている。
【0014】基板1上に積層される半導体層は、たとえ
ばGaNからなる低温バッファ層2が0.01〜0.2μ
m程度堆積され、ついでn形のGaNからなるn形層
(クラッド層)3が1〜5μm程度堆積されている。こ
のn形層3の表面に徐々にInの混晶比率が増えてつぎ
の活性層の組成に近くなるように変化させた勾配層13
が1〜700nm程度設けられている。この組成を徐々
に変化させる勾配層13の成長法については、後で詳述
する。
【0015】勾配層13上に、バンドギャップエネルギ
ーがクラッド層のそれよりも小さくなり、所望の発光波
長により定まる材料、たとえばInx Ga1-x N(0≦
x<1、たとえばx=0.05)からなる活性層4が0.
005〜0.3μm程度形成されている。さらにその表
面に、その組成のInの混晶比率が減ってAlの混晶比
率が徐々に増加し、p形層として使用されるAlGaN
系化合物半導体の組成に近くなる組成に変化させた勾配
層14が1〜700nm程度形成されている。
【0016】勾配層14上に、AlGaN系化合物半導
体層5aが0.1〜0.5μm程度設けられ、その上に、
Alの混晶比率が徐々に減ってGaNとなる勾配層15
aが1〜700nm程度と、GaN層5bが0.1〜0.
5μm程度とが、それぞれ順次積層されている。なお、
前述の各勾配層の厚さは薄い方が好ましく、1〜300
nm程度、さらに好ましくは1〜100nm程度がよ
い。
【0017】なお、p形層5はGaN層5bとAlGa
N系化合物半導体層5aとの複層になっているが、キャ
リアの閉じ込め効果の点からAlを含む層が活性層4側
に設けられることが好ましいためで、GaN層だけでも
よい。また、n形層3にもAlGaN系化合物半導体層
を設けて複層にしてもよく、またこれらを他のチッ化ガ
リウム系化合物半導体層で形成することもできる。ま
た、活性層4としてIn x Ga1-x Nを用いたが、活性
層4も所望の発光波長に応じて一般にInp Al q Ga
1-p-q N(0≦p<1、0≦q<1、0≦p+q<1)
で表されるチッ化ガリウム系化合物半導体を用いること
ができる。
【0018】本発明の半導体発光素子では、以上のよう
に、組成の異なる半導体層が積層されるヘテロ接合構造
の接合部に、両者の組成間で順次組成が連続的に変化す
る勾配層が設けられていることに特徴がある。そのた
め、格子定数が大きく異なる半導体層が直接接触するこ
とがなく、格子定数が徐々に変化する層が重なる。その
結果、急激な格子定数の変化を伴う半導体層の積層がな
くなり、結晶格子のズレが生じ難く、結晶性の優れた半
導体層が得られる。一方、たとえば活性層4とn形層3
との間には、その中間のバンドギャップエネルギーを有
する勾配層13が介在されることになるが、この層は1
〜700nm程度と薄く、キャリアの閉じ込め効果に影
響を及ぼすものではない。他の半導体層の間に設けられ
る勾配層についても同様であり、結晶格子の急激な変化
を生ずる半導体層の積層はなく、結晶性の優れた半導体
層が順次積層される。しかも、これらの勾配層は前述の
ように、光学特性的には何等の支障もなく、輝度が向上
する半導体発光素子が得られる。
【0019】図1に示される例では、勾配層13、1
4、15aが、その組成が下層の組成から上層の組成に
連続的に変化する層であったが、隣接する層間の組成変
化がそれ程大きくなければ結晶格子のズレは生じ難いた
め、図2に勾配層13の変形例が示されるように、その
組成が段階的に変化する薄層の積層体により構成するこ
ともできる。この例では、GaNからなるn形層3から
In0.05Ga0.95Nへの変化をInの組成が0.005
づつ増加する薄層13a、13b・・・、13iをそれ
ぞれ10nm程度づつ9層程度積層された積層体からな
っている。なお、n形層3がAlGaN系化合物半導体
である場合は、前述のInの量を徐々に増やすと共に、
Alの量を徐々に減らすことにより組成を順次変更す
る。活性層4とAlGaN系化合物半導体層5aとの間
の勾配層14についても前述の逆の組成変化にすればよ
く、他の勾配層についてもも同様である。
【0020】また、図1に示される例では、各ヘテロ接
合の半導体層間に勾配層が設けられたが、すべてのヘテ
ロ接合部に前述の勾配層が設けられる必要はなく、とく
に格子定数の差が大きい半導体層間や、結晶特性がとく
に問題となる活性層近傍の半導体層間に用いれば効果的
である。
【0021】つぎに、図1に示される半導体発光素子の
製法について説明をする。
【0022】有機金属化学気相成長法(MOCVD法)
により、キャリアガスのH2 と共にトリメチリガリウム
(TMG)、アンモニア(NH3 )などの反応ガスおよ
びn形にする場合のドーパントガスとしてのSiH4
どを供給して、まず、たとえばサファイアからなる基板
1上に、たとえば400〜600℃程度の低温で、Ga
N層からなる低温バッファ層2を0.01〜0.2μm程
度程度成膜する。
【0023】ついで、たとえば600〜1200℃程度
の高温で前述の反応ガスにより、n形層3を1〜5μm
程度成長する。ついで、トリメチルインジウム(以下、
TMInという)の流量を徐々に増やしてInの組成が
徐々に活性層4の組成に近づくような勾配層13を1〜
300nm程度成長する。この場合、TMInの流量が
一定でも反応温度が下がるとInの混晶比率が増加する
ため、流量を一定にしておいて、または流量の変化と共
に反応温度を下げてInの組成を徐々に増加させてもよ
い。その後、ドーパントガスを止めてInx Ga1-x
からなる活性層4を0.05〜0.3μm程度形成する。
ついで、TMInの流量を徐々に減らし(またはTMI
nの流量はそのままで、反応温度を徐々に上昇させ
て)、トリメチルアルミニウム(以下、TMAという)
の流量を増やしながらp形層5のAlGaN系化合物半
導体の組成に近づくようにTMAの流量を増やして勾配
層14を1〜300nm程度成長する。
【0024】その後、ドーパントガスをシクロペンタジ
エニルマグネシウム(Cp2 Mg)またはジメチル亜鉛
(DMZn)にして、AlGaN系化合物半導体層5a
を0.1〜0.5μm程度成長し、ついでTMAの流量を
徐々に減らして最終的にTMAの流量を0にして勾配層
15aを1〜300nm程度成長する。反応ガスをその
ままにして成長を続け、GaNを0.1〜0.5μm程度
成長し、p形層5を全体として0.2〜1μm程度形成
する。
【0025】その後、たとえばNiおよびAuを蒸着し
てシンターすることにより拡散メタル層7を5nm程度
形成する。ついで、n側電極を形成するためn形層3が
露出するように、積層された半導体層の一部をアルゴン
ガスなどの不活性ガスに塩素ガスなどの反応性ガスを混
ぜて反応性イオンエッチングによりエッチングをし、電
極金属を蒸着することにより、p側電極8およびn側電
極9を形成する。その結果、図1に示される半導体発光
素子が得られる。
【0026】なお、前述の製法において、勾配層13、
14、15aをそれぞれ薄層で形成する場合には、反応
ガスの流量または反応温度を連続的に変化させないで、
階段的に変化させることにより、組成が少しづつ変化す
る薄層の積層体を得ることができる。
【0027】図3は本発明の半導体発光素子の他の実施
形態を示す断面説明図である。この例は、異なる半導体
層を積層する新たな半導体層の成長初期に、表面状態の
粗い起伏部を形成し、その上に半導体層を成長するもの
である。そうすることにより、その起伏部により結晶格
子のズレが吸収されて、歪みが生じ難くなることが本発
明者らにより見出された。この起伏部を設ける方法は、
サファイア基板1と低温バッファ層2のように半導体層
によりサファイア基板1の格子定数に合せることができ
ない場合や、低温バッファ層2とn形層3のように、同
じ組成の半導体層間でも成長温度が相当異なることによ
る結晶格子のズレが生じるような場合などに、とくに効
果がある。しかし、他の半導体層間においても同様であ
る。
【0028】図3に示される例では低温バッファ層2ま
たはn形層3を成長し始めるときに、まず表面粗さが大
きい起伏部2a、3aを形成する。この起伏部2a、3
aは、たとえばその高さHが40〜50nmで、ピッチ
Pが70〜80μm程度に形成される。このような起伏
部2a、3aを形成するには、その半導体層の通常の成
長温度より高い温度で成長し始めることにより、前述の
ような起伏部2a、3aを形成することができる。たと
えばサファイア基板1の表面に低温バッファ層2を形成
する場合、通常400〜600℃程度で成長するが、そ
の成長の最初にまず600〜1000℃程度で成膜する
ことにより、前述の起伏部2aが形成される。その後、
MOCVD装置内の温度を400〜600℃程度に下げ
ることにより、起伏部2aの窪んだ部分にも成膜され、
その表面が平坦化される。また、n形層3の成長の始め
に起伏部3aを形成するには、800〜1000℃程度
で成長し始めることにより、前述の起伏部3aが形成さ
れる。この後、成長温度を600〜800℃程度に下げ
るか、再度低温バッファ層の成長温度で低温バッファ層
を成膜することにより、窪んだ部分にも成膜され、平坦
な膜が成膜される。これらの起伏部2a、3aは、この
後の通常のn形層3を積層する際に結晶化し、その起伏
も解消されてくるが、結晶格子のズレの防止に寄与す
る。
【0029】
【発明の効果】本発明によれば、格子定数がそれぞれ異
なる半導体層が積層される半導体発光素子においても、
その間に組成が順次変化する勾配層が設けられたり、起
伏部が設けられることにより、各半導体層に格子歪みが
生じなくて、キャリア移動度を向上させることができ
る。その結果、発光効率が向上し高特性の半導体発光素
子が得られる。
【図面の簡単な説明】
【図1】本発明の半導体発光素子の一実施形態の断面説
明図である。
【図2】図1の勾配層部分の変形例を示す図である。
【図3】本発明の半導体発光素子の製法の他の実施形態
を説明する図である。
【図4】従来の半導体発光素子の一例の斜視説明図であ
る。
【符号の説明】
1 基板 2a 起伏部 3 n形層 3a 起伏部 4 活性層 5 p形層 13 勾配層 14 勾配層 15a 勾配層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 園部 雅之 京都市右京区西院溝崎町21番地 ローム株 式会社内 (72)発明者 伊藤 範和 京都市右京区西院溝崎町21番地 ローム株 式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 基板上にチッ化ガリウム系化合物半導体
    からなるn形層とp形層とが積層されることにより発光
    層を形成する半導体発光素子であって、前記積層される
    半導体層の下層と上層との境界部に、該下層の組成から
    順次上層の組成に変化する勾配層が設けられてなる半導
    体発光素子。
  2. 【請求項2】 前記勾配層が、1〜700nm程度の厚
    さに設けられてなる請求項1記載の半導体発光素子。
  3. 【請求項3】 前記勾配層は、その組成が連続的に変化
    する半導体層である請求項1または2記載の半導体発光
    素子。
  4. 【請求項4】 前記勾配層は、その組成が段階的に変化
    する薄層の積層体である請求項1または2記載の半導体
    発光素子。
  5. 【請求項5】 基板上にチッ化ガリウム系化合物半導体
    からなる半導体層をMOCVD法により順次積層して発
    光層を形成する半導体発光素子の製法であって、前記積
    層される半導体層の下層と上層との境界部に、該下層の
    組成から順次上層の組成に近づくように上層の組成の反
    応ガスの流量を連続的にまたは段階的に多くしながら前
    記下層の組成から上層の組成に近い組成となる勾配層を
    形成する半導体発光素子の製法。
  6. 【請求項6】 前記上層の組成の反応ガスの流量を順次
    多くすると共に、または該流量を変化させないで、反応
    温度を変化させることにより前記勾配層を形成する請求
    項5記載の半導体発光素子の製法。
  7. 【請求項7】 基板上に該基板と接して低温バッファ層
    を設け、該低温バッファ層上に該低温バッファ層と接し
    て第1導電形半導体層を成長し、該第1導電形の半導体
    層上に第2導電形の半導体層を含む半導体層を積層する
    半導体発光素子の製法であって、前記積層する半導体層
    のうち少なくとも前記低温バッファ層または第1導電形
    半導体層の成長を、その成長初期に起伏部を形成してか
    ら該半導体層の成長をする半導体発光素子の製法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244069A (ja) * 1999-02-18 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体ヘテロ構造
JP2003527745A (ja) * 1999-12-02 2003-09-16 クリー・ライティング・カンパニー 分極誘導電荷を低減させた高効率光エミッタ
JP2005536873A (ja) * 2002-07-19 2005-12-02 クリー インコーポレイテッド 歪み補償半導体構造および歪み補償半導体構造を製作する方法
US7884388B2 (en) 2003-07-18 2011-02-08 Lg Innotek Co., Ltd Light emitting diode having a first GaN layer and a first semiconductor layer each having a predetermined thickness and fabrication method therof
KR101039968B1 (ko) * 2010-05-20 2011-06-09 엘지이노텍 주식회사 발광 다이오드 및 그 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3719047B2 (ja) * 1999-06-07 2005-11-24 日亜化学工業株式会社 窒化物半導体素子
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6724013B2 (en) * 2001-12-21 2004-04-20 Xerox Corporation Edge-emitting nitride-based laser diode with p-n tunnel junction current injection
WO2009082404A1 (en) * 2006-12-24 2009-07-02 Lehigh University Staggered composition quantum well method and device
KR20110052131A (ko) * 2009-11-12 2011-05-18 엘지이노텍 주식회사 발광소자 및 그 제조방법
US9000414B2 (en) * 2012-11-16 2015-04-07 Korea Photonics Technology Institute Light emitting diode having heterogeneous protrusion structures
FR3004005B1 (fr) * 2013-03-28 2016-11-25 Commissariat Energie Atomique Diode electroluminescente a multiples puits quantiques et jonction p-n asymetrique
CN103236477B (zh) * 2013-04-19 2015-08-12 安徽三安光电有限公司 一种led外延结构及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5693963A (en) * 1994-09-19 1997-12-02 Kabushiki Kaisha Toshiba Compound semiconductor device with nitride
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000244069A (ja) * 1999-02-18 2000-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体ヘテロ構造
JP2003527745A (ja) * 1999-12-02 2003-09-16 クリー・ライティング・カンパニー 分極誘導電荷を低減させた高効率光エミッタ
JP2012256952A (ja) * 1999-12-02 2012-12-27 Cree Inc 分極誘導電荷を低減させた高効率光エミッタ
JP2005536873A (ja) * 2002-07-19 2005-12-02 クリー インコーポレイテッド 歪み補償半導体構造および歪み補償半導体構造を製作する方法
US7884388B2 (en) 2003-07-18 2011-02-08 Lg Innotek Co., Ltd Light emitting diode having a first GaN layer and a first semiconductor layer each having a predetermined thickness and fabrication method therof
KR101034055B1 (ko) * 2003-07-18 2011-05-12 엘지이노텍 주식회사 발광 다이오드 및 그 제조방법
US7989235B2 (en) 2003-07-18 2011-08-02 Lg Innotek Co., Ltd Light emitting diode and fabrication method thereof
US8674337B2 (en) 2003-07-18 2014-03-18 Lg Innotek Co., Ltd. Gallium nitride based light emitting diode and fabrication method thereof
US8927960B2 (en) 2003-07-18 2015-01-06 Lg Innotek Co., Ltd. Gallium nitride based light emitting diode
US9362454B2 (en) 2003-07-18 2016-06-07 Lg Innotek Co., Ltd. Gallium nitride based light emitting diode
KR101039968B1 (ko) * 2010-05-20 2011-06-09 엘지이노텍 주식회사 발광 다이오드 및 그 제조방법

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