JPH10247705A - Semiconductor element package and its manufacturing method - Google Patents
Semiconductor element package and its manufacturing methodInfo
- Publication number
- JPH10247705A JPH10247705A JP5070897A JP5070897A JPH10247705A JP H10247705 A JPH10247705 A JP H10247705A JP 5070897 A JP5070897 A JP 5070897A JP 5070897 A JP5070897 A JP 5070897A JP H10247705 A JPH10247705 A JP H10247705A
- Authority
- JP
- Japan
- Prior art keywords
- base board
- wiring pattern
- wiring
- semiconductor element
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体素子パッケ
ージ及び半導体素子のパッケージング方法に関し、更に
詳細には、高密度で半導体素子をパッケージした半導体
素子パッケージ及びその半導体素子パッケージを容易に
形成できる方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device package and a semiconductor device packaging method, and more particularly, to a semiconductor device package in which semiconductor devices are packaged at high density and a method for easily forming the semiconductor device package. It is about.
【０００２】[0002]
【従来の技術】従来の半導体素子パッケージ６０は、図
４に示すように、上下に半導体素子６２を搭載するＬ／
Ｆダイパット６４と、Ｌ／Ｆダイパット６４の周辺に位
置する複数本のＬ／Ｆインナーリード６６と、半導体素
子６２の電極パッドとＬ／Ｆインナーリード６６とを接
続するワイヤ６８と、これらを保護する樹脂封止部７０
と、Ｌ／Ｆインナーリード６６の延長部として樹脂封止
部７０から外部に突出しているＬ／Ｆ外部リード７２と
から構成されている。また、従来の別の半導体素子パッ
ケージ８０は、図５に示すように、上下に半導体素子８
２を搭載するインターボード８４と、インターボード８
４の周辺に位置する複数本のＬ／Ｆインナーリード８６
と、半導体素子８２の電極パッドとＬ／Ｆインナーリー
ド８６とを接続するワイヤ８８と、これらを保護する樹
脂封止部９０と、Ｌ／Ｆインナーリード８６の延長部と
して樹脂封止部９０から外部に突出しているＬ／Ｆ外部
リード９２とから構成されている。2. Description of the Related Art As shown in FIG. 4, a conventional semiconductor device package 60 has an L /
The F die pad 64, a plurality of L / F inner leads 66 located around the L / F die pad 64, the wires 68 connecting the electrode pads of the semiconductor element 62 and the L / F inner leads 66, and protect these. Resin sealing part 70
And an L / F external lead 72 protruding outside from the resin sealing portion 70 as an extension of the L / F inner lead 66. Further, as shown in FIG. 5, another conventional semiconductor element package 80 includes a
And the inter board 84 on which the
Plural L / F inner leads 86 located around 4
A wire 88 for connecting the electrode pad of the semiconductor element 82 to the L / F inner lead 86, a resin sealing portion 90 for protecting them, and a resin sealing portion 90 as an extension of the L / F inner lead 86. L / F external leads 92 projecting to the outside.
【０００３】[0003]
【発明が解決しようとする課題】しかし、上述した従来
の半導体素子パッケージ６０には、次に挙げるような問
題があった。先ず、第１には、半導体素子を２段より多
く積層してパッケージ化することが難しいことである。
第２には、半導体素子６２をパッケージするに当たり、
半導体素子６２をＬ／Ｆダイパット６４に接合する工程
からＬ／Ｆ外部リード７２の加工まで７工程あって、工
程数が多く、特にワイヤボンディング工程があるために
プロセスが複雑であるということである。第３には、ワ
イヤボンディングにより半導体素子６２とリード８６と
接続しているために、電気的接合を要する所が４個所と
多く、不良発生率が大きいことである。また、樹脂封止
の際に、半導体素子６２とＬ／Ｆインナーリード６６と
を電気的に接続するワイヤー１８が、流動する樹脂封止
剤に流されて相互に接触する等の不都合が生じることも
あって、樹脂の流動性管理が大変難しく、品質管理上で
問題がある。第４には、リードの構造上の理由からＬ／
Ｆ外部リードを複数列で配列することが難しく、半導体
素子パッケージ６０を外部回路に接続する際の取り付け
面積が大きくなると言う問題である。図５に示した半導
体素子パッケージ８０についても、上述した半導体素子
パッケージ６０と同様の問題があった。However, the above-mentioned conventional semiconductor device package 60 has the following problems. First, it is difficult to stack and package semiconductor elements in more than two stages.
Second, in packaging the semiconductor element 62,
There are seven steps from the step of joining the semiconductor element 62 to the L / F die pad 64 to the processing of the L / F external leads 72. The number of steps is large, and the process is particularly complicated due to the wire bonding step. . Third, since the semiconductor element 62 and the lead 86 are connected by wire bonding, electrical connection is required in as many as four places, and the defect occurrence rate is high. In addition, at the time of resin sealing, inconveniences such as the wires 18 electrically connecting the semiconductor element 62 and the L / F inner leads 66 being flowed by the flowing resin sealing agent and coming into contact with each other may occur. In part, it is very difficult to control the fluidity of the resin, and there is a problem in quality control. Fourth, because of the structure of the lead, L /
There is a problem that it is difficult to arrange the F external leads in a plurality of rows, and the mounting area when connecting the semiconductor element package 60 to an external circuit increases. The semiconductor device package 80 shown in FIG. 5 has the same problem as the semiconductor device package 60 described above.
【０００４】半導体装置を使用する電子機器は小型化す
る傾向にあり、そのためには、高密度でパッケージされ
た半導体装置が必要である。また、品質管理上からはワ
イヤボンディングによらない半導体素子と外部接続端子
との接続が重要である。そこで、本発明の目的は、パッ
ケージ１個当たり多数個の半導体素子をパッケージ化で
き、しかもワイヤボンディングを要しない半導体素子パ
ッケージを提供することである。[0004] Electronic devices using semiconductor devices tend to be miniaturized, which requires semiconductor devices packaged at high density. From the viewpoint of quality control, it is important to connect the semiconductor element to the external connection terminal without using wire bonding. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device package which can package a large number of semiconductor devices per package and does not require wire bonding.
【０００５】[0005]
【課題を解決するための手段】本発明者は、比較的剛性
の高いベースボード上に配線パターンを形成し、半田バ
ンプを介して配線パターンに半導体素子を接合すること
によりワイヤによる電気的接合を不要にすることを着想
し、鋭意研究を重ねて本発明を完成するに到った。Means for Solving the Problems The present inventor has formed a wiring pattern on a base board having relatively high rigidity and joined a semiconductor element to the wiring pattern via solder bumps to thereby establish electrical connection by wires. With the idea of making it unnecessary, the present inventors have made extensive studies and completed the present invention.
【０００６】上記目的を達成するために、本発明に係る
半導体素子パッケージ（以下、簡単に第１発明と言う）
は、一方の面に第１の配線パターンを、他方の面に第２
の配線パターンをそれぞれ有するベースボードと、ベー
スボードの第１及び第２の配線パターンにそれぞれ半田
バンプを介して接合された２個の半導体素子と、２個の
半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、ベースボードと、ベースボードに接合され
た半導体素子とを一体的に樹脂で封止した樹脂封止部
と、樹脂封止部から外部に突出しているベースボード上
の第１及び第２の配線パターンの各配線端部にそれぞれ
設けられた外部接続端子とを備えていることを特徴とし
ている。In order to achieve the above object, a semiconductor device package according to the present invention (hereinafter simply referred to as a first invention).
Has a first wiring pattern on one surface and a second wiring pattern on the other surface.
Base board having the respective wiring patterns, two semiconductor elements bonded to the first and second wiring patterns of the base board via solder bumps, respectively, and solder bump bonding of the two semiconductor elements and the wiring pattern And a resin sealing portion in which the base board, the semiconductor element bonded to the base board, and the semiconductor element bonded to the base board are integrally sealed with a resin, and a resin sealing portion protruding to the outside from the resin sealing portion. An external connection terminal is provided at each wiring end of the first and second wiring patterns.
【０００７】多数個の半導体素子を多段でパッケージ化
するために、本発明に係る別の半導体素子パッケージ
（以下、簡単に第２発明と言う）は、一方の面に第１の
配線パターンを、他方の面に第２の配線パターンをそれ
ぞれ有し、相互に離隔し、かつ対面して配置された複数
段のベースボードと、各ベースボードの第１及び第２の
配線パターンにそれぞれ半田バンプを介して接合された
半導体素子と、半導体素子及び配線パターンの半田バン
プ接合部を覆うようにして、複数段のベースボードとベ
ースボードに接合された半導体素子とを一体的に樹脂で
封止した樹脂封止部と、樹脂封止部から外部に突出して
いるベースボード上の第１及び第２の配線パターンの各
配線端部にそれぞれ設けられた外部接続端子とを備えて
いることを特徴としている。In order to package a large number of semiconductor elements in multiple stages, another semiconductor element package according to the present invention (hereinafter simply referred to as a second invention) is provided with a first wiring pattern on one surface. A plurality of baseboards each having a second wiring pattern on the other surface, spaced apart from each other and facing each other, and solder bumps respectively provided on the first and second wiring patterns of each baseboard. Resin that integrally seals a semiconductor element joined through a plurality of baseboards and a semiconductor element joined to the baseboard so as to cover the solder bump joints of the semiconductor element and the wiring pattern with the semiconductor element joined via the resin. A sealing portion; and external connection terminals provided at respective wiring ends of the first and second wiring patterns on the base board projecting outside from the resin sealing portion. There.
【０００８】第１及び第２発明では、ベースボードと半
田バンプによる接合方法とにより、ワイヤボンディング
を不要にしているので、樹脂封止の際のワイヤ流れ等の
問題が解消する。第２発明では、第１発明の利点に加え
て、ベースボードを多段化することにより、多数個の半
導体素子を多段状でパッケージ化することができる。こ
れにより、パッケージ化された半導体装置のパッケージ
１個当たりの能力を飛躍的に大きくすることができる。In the first and second aspects of the present invention, the bonding method using the base board and the solder bumps eliminates the need for wire bonding, thereby eliminating the problem of wire flow during resin sealing. According to the second invention, in addition to the advantages of the first invention, by forming the base board in multiple stages, a large number of semiconductor elements can be packaged in multiple stages. As a result, the performance per package of the packaged semiconductor device can be significantly increased.
【０００９】第１及び第２発明で使用するベースボード
は、比較的剛性の高い基板が好適であって、例えばガラ
スポリイミド樹脂フィルム又はセラミック薄板を厚さ
０．４４mm〜０．６０mm程度に２〜４層に積層した積層
基板が好ましい。ベースボード上に配線パターンを形成
する方法には、制約はなく、例えば、全面に銅箔等の配
線層を有する基板の配線層をエッチングして配線パター
ンを形成するエッチング法、基板上に金属を蒸着して配
線パターンを形成する蒸着法、基板上に金属をメッキし
て配線パターンを形成するメッキ法、金属ペーストを用
いた印刷法により基板上に配線パターンを形成する印刷
法等がある。The base board used in the first and second aspects of the present invention is preferably a substrate having relatively high rigidity. For example, a glass polyimide resin film or a ceramic thin plate is formed to a thickness of about 0.44 mm to 0.60 mm. A laminated substrate having four layers is preferable. There is no restriction on the method of forming a wiring pattern on the base board. For example, an etching method of forming a wiring pattern by etching a wiring layer of a substrate having a wiring layer such as copper foil on the entire surface, There are a vapor deposition method of forming a wiring pattern by vapor deposition, a plating method of plating a metal on a substrate to form a wiring pattern, a printing method of forming a wiring pattern on a substrate by a printing method using a metal paste, and the like.
【００１０】本発明方法は、第１及び第２発明の半導体
素子パッケージの製作方法であって、ベースボードの両
面に配線パターンを形成する工程と、半田バンプ付半導
体素子をベースボードの配線パターンに半田接合する工
程と、半導体素子及び配線パターンの半田バンプ接合部
を覆うようにして、ベースボードとベースボードに接合
された半導体素子とを一体的に樹脂で封止する工程と、
ベースボードの外周部の露出している配線パターンに外
部接続端子として半田ボールを形成する工程とを有する
ことを特徴としている。The method of the present invention is a method of manufacturing a semiconductor device package according to the first and second inventions, wherein a wiring pattern is formed on both surfaces of a base board, and the semiconductor device with solder bumps is formed on the wiring pattern of the base board. A step of soldering, and a step of integrally sealing the baseboard and the semiconductor element bonded to the baseboard with resin so as to cover the solder bump bonding portion of the semiconductor element and the wiring pattern,
Forming a solder ball as an external connection terminal on an exposed wiring pattern on an outer peripheral portion of the base board.
【００１１】[0011]
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。尚、以下の説明で挙げた例は、本発明の理解を
容易にするための例示であって、本発明は本実施例に限
るものではなく、本発明の要旨を逸脱しない限り、自由
に改変、変更できる。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings by way of examples. It should be noted that the examples given in the following description are examples for facilitating the understanding of the present invention, and the present invention is not limited to the present embodiment, and can be freely modified without departing from the gist of the present invention. , Can be changed.
【００１２】実施例１ 本実施例は、第１発明に係る半導体素子パッケージの実
施例であって、図１（ａ）は本実施例の半導体素子パッ
ケージの断面図及び図１（ｂ）は本実施例の半導体素子
パッケージの下面の樹脂封止部と半田ボール配置図であ
る。本実施例の半導体素子パッケージ１０は、図１
（ａ）に示すように、一方の面に第１の配線パターン１
２Ａ（以下、上面配線パターン１２Ａと言う）を、他方
の面に第２の配線パターン１２Ｂ（以下、下面配線パタ
ーン１２Ｂと言う）をそれぞれ有するベースボード１４
と、ベースボード１４の上面配線パターン１２Ａ及び下
面配線パターン１４Ｂにそれぞれ半田バンプ１６を介し
て接合された２個の半導体素子１８Ａ及び１８Ｂと、２
個の半導体素子１８Ａ及び１８Ｂ及び配線パターン１２
の半田バンプ接合部を覆うようにして、半導体素子１８
Ａ及び１８Ｂとベースボード１４とを一体的に樹脂で封
止した樹脂封止部２０とを備えている。ベースボード１
４は、ガラスポリミド樹脂フィルム、又はセラミック薄
板を２層ないし４層で厚さ０．４４mmから０．６０mmに
なるように積層した積層板である。上面配線パターン１
２Ａ及び下面配線パターン１２Ｂは、厚さ約１８μm の
銅箔で形成されている。 Embodiment 1 This embodiment is an embodiment of a semiconductor device package according to the first invention. FIG. 1A is a sectional view of the semiconductor device package of this embodiment, and FIG. FIG. 5 is a layout diagram of a resin sealing portion and a solder ball on the lower surface of the semiconductor element package of the example. The semiconductor device package 10 of the present embodiment is shown in FIG.
As shown in (a), the first wiring pattern 1 is provided on one surface.
2A (hereinafter, referred to as an upper surface wiring pattern 12A) and a base board 14 having a second wiring pattern 12B (hereinafter, referred to as a lower surface wiring pattern 12B) on the other surface.
Two semiconductor elements 18A and 18B joined to the upper wiring pattern 12A and the lower wiring pattern 14B of the base board 14 via the solder bumps 16, respectively;
Semiconductor elements 18A and 18B and wiring pattern 12
Of the semiconductor element 18 so as to cover the solder bump bonding portion of
A and 18B and a resin sealing portion 20 in which the base board 14 is integrally sealed with resin. Baseboard 1
Reference numeral 4 denotes a laminated plate in which two to four layers of a glass-polyimide resin film or ceramic thin plate are laminated to a thickness of 0.44 mm to 0.60 mm. Top wiring pattern 1
2A and the lower wiring pattern 12B are formed of a copper foil having a thickness of about 18 μm.
【００１３】更に、半導体素子パッケージ１０は、図１
（ａ）及び（ｂ）に示すように、樹脂封止部２０の外側
に、樹脂封止部２０から外部に突出しているベースボー
ド１４の周縁部に設けられたスルーホール２２を介して
ベースボード１４の下面に延長され、かつ下面配線パタ
ーン１２Ｂに接続している上面配線パターン１２Ａの各
配線端部にそれぞれ設けられた外部接続端子２４とを備
えている。本実施例では、各配線端部は等間隔に相互に
離隔して配列され、その上に半田ボール２４が外部接続
端子として設けられている。Further, the semiconductor device package 10 is shown in FIG.
As shown in (a) and (b), the base board is provided outside the resin sealing section 20 through a through-hole 22 provided in a peripheral portion of the base board 14 projecting from the resin sealing section 20 to the outside. 14 and external connection terminals 24 provided at the respective wiring ends of the upper surface wiring pattern 12A connected to the lower surface wiring pattern 12B. In this embodiment, the ends of the wirings are arranged at equal intervals from each other, and the solder balls 24 are provided thereon as external connection terminals.
【００１４】以下に、本実施例の半導体素子パッケージ
１０の形成方法を説明する。 （１）先ず、ベースボード１４の両面に配線パターン１
２Ａ及び１２Ｂを銅箔エッチング法、蒸着法、メッキ
法、又はプリント法により形成し、かつベースボード１
４のスルーホール２２を介して上面配線パターン１２Ａ
を下面配線パターン１２Ｂに接続する。銅箔エッチング
法では、１８μm 程度の銅箔を有する基板の銅箔をエッ
チングにより配線パターンに加工し、次いでＮｉ＋Ａｕ
メッキ法によりメッキして表面処理する。蒸着法では、
基板上に銅金属を蒸着させて配線パターンを形成する。
メッキ法では、基板上に銅金属を配線パターンになるよ
うにメッキする。プリント法では、銅ペーストを用いて
基板上に印刷し、配線パターンを形成する。 （２）次いで、半田バンプ１６付き半導体素子１８Ａ及
び１８Ｂをベースボード１４の配線パターン１２Ａ及び
１２Ｂに半田接合する。 （３）半導体素子１８Ａ及び１８Ｂ及び配線パターン１
２Ａ及び１２Ｂの半田バンプ接合部を覆うようにして、
半導体素子１８Ａ及び１８Ｂとベースボード１４とを一
体的に樹脂で封止し、樹脂封止部２０を形成する。 （４）ベースボード１４の外周部の下面の上面配線パタ
ーン１２Ａに外部接続端子として半田ボール２４を形成
する。 以上の工程により、図１に示す本実施例の半導体素子パ
ッケージ１０を製作することができる。Hereinafter, a method of forming the semiconductor device package 10 of the present embodiment will be described. (1) First, wiring patterns 1 on both sides of base board 14
2A and 12B are formed by a copper foil etching method, a vapor deposition method, a plating method, or a printing method, and the base board 1
4 through the through hole 22 of the upper surface wiring pattern 12A
Is connected to the lower wiring pattern 12B. In the copper foil etching method, a copper foil of a substrate having a copper foil of about 18 μm is processed into a wiring pattern by etching, and then Ni + Au
The surface is treated by plating with a plating method. In the evaporation method,
A copper metal is deposited on the substrate to form a wiring pattern.
In the plating method, copper metal is plated on a substrate so as to form a wiring pattern. In the printing method, a wiring pattern is formed by printing on a substrate using a copper paste. (2) Next, the semiconductor elements 18A and 18B with the solder bumps 16 are soldered to the wiring patterns 12A and 12B of the base board 14. (3) Semiconductor elements 18A and 18B and wiring pattern 1
So as to cover the solder bump joints of 2A and 12B,
The semiconductor elements 18A and 18B and the base board 14 are integrally sealed with resin to form a resin sealing portion 20. (4) The solder balls 24 are formed as external connection terminals on the upper surface wiring pattern 12A on the lower surface of the outer peripheral portion of the base board 14. Through the above steps, the semiconductor device package 10 of the present embodiment shown in FIG. 1 can be manufactured.
【００１５】本実施例の半導体素子パッケージ１０は、
その製作に際し、上下面に配線パターンを有するベース
ボードと半田バンプ接合を使用することにより、ワイヤ
ボンディングに代えて、簡単な半田接合法による電気的
接続を実現でき、パッケージの製作プロセスを単純化で
きる。また、本実施例の半導体素子パッケージ１０は、
半田ボール２４を介して実装基板上に半田接合すること
により、実装が容易になる。The semiconductor device package 10 of this embodiment is
By using a base board having a wiring pattern on the upper and lower surfaces and solder bump bonding, electrical connection can be realized by a simple solder bonding method instead of wire bonding, and the package manufacturing process can be simplified. . Further, the semiconductor device package 10 of the present embodiment
By soldering on the mounting board via the solder balls 24, mounting is facilitated.
【００１６】実施例２ 本実施例は、第２発明の半導体素子パッケージの実施例
であって、図２は本実施例の半導体素子パッケージの断
面図である。本実施例の半導体素子パッケージ３０は、
上面に上面配線パターン３２Ａを、他方の面に下面配線
パターン３２Ｂをそれぞれ有し、相互に離隔し、かつ対
面して配置した複数段（図２では簡単に２段のみ図示）
のベースボード３４Ａ及び３４Ｂと、各ベースボード３
４Ａ及び３４Ｂの上面配線パターン３２Ａ及び下面配線
パターン３２Ｂにそれぞれ半田バンプ３６を介して接合
された半導体素子３８Ａ〜Ｄと、半導体素子３８及び配
線パターン３２Ａ及び３２Ｂの半田バンプ接合部を覆う
ようにして、半導体素子３８とベースボード３４とを一
体的に樹脂で封止した樹脂封止部４０とを備えている。
更に、半導体素子パッケージ３０は、図２に示すよう
に、樹脂封止部４０の外側に、樹脂封止部４０から外部
に突出しているベースボード３４Ａ及び３４Ｂの周縁部
に設けられたを介してベースボード３４Ａ及び３４Ｂの
下面に延長され、かつ下面配線パターン３２Ｂに接続し
た上面配線パターン３２Ａの各配線端部にそれぞれ外部
接続端子として設けられた半田ボール４４とを備えてい
る。 Embodiment 2 This embodiment is an embodiment of the semiconductor device package of the second invention, and FIG. 2 is a sectional view of the semiconductor device package of this embodiment. The semiconductor element package 30 of the present embodiment
A plurality of stages each having an upper surface wiring pattern 32A on the upper surface and a lower surface wiring pattern 32B on the other surface, which are separated from each other and arranged to face each other (only two stages are simply shown in FIG. 2).
Base boards 34A and 34B and each base board 3
The semiconductor elements 38A to 38D bonded to the upper surface wiring pattern 32A and the lower surface wiring pattern 32B of 4A and 34B via the solder bumps 36, and the solder bump bonding portions of the semiconductor element 38 and the wiring patterns 32A and 32B are covered. And a resin sealing portion 40 in which the semiconductor element 38 and the base board 34 are integrally sealed with resin.
Further, as shown in FIG. 2, the semiconductor element package 30 is provided outside the resin sealing portion 40 via the peripheral portions of the base boards 34 </ b> A and 34 </ b> B protruding outside from the resin sealing portion 40. Solder balls 44 are provided as external connection terminals at the respective wiring ends of the upper surface wiring pattern 32A which are extended to the lower surfaces of the base boards 34A and 34B and are connected to the lower surface wiring pattern 32B.
【００１７】本実施例では、実施例１と同様の効果に加
えて、ベースボードを多段化することにより、半導体素
子の積層化を実現し、それにより１個のパッケージ当た
りの半導体装置の能力を従来の何倍にも能力増強してい
る。In the present embodiment, in addition to the same effects as those of the first embodiment, the stacking of the semiconductor elements is realized by increasing the number of stages of the base board, thereby increasing the capability of the semiconductor device per package. The capacity has been increased several times compared to the past.
【００１８】実施例３ 本実施例は、実施例１の改変例であって、図３（ａ）は
本実施例の半導体素子パッケージの断面図及び図３
（ｂ）は本実施例の半導体素子パッケージの下面の樹脂
封止部と半田ボール配置図である。本実施例の半導体素
子パッケージ５０は、外部接続端子を除いて実施例１の
半導体素子パッケージ１０と同じ構成を備えている。
尚、実施例１の半導体素子パッケージ１０では、半導体
素子１８Ａ及び１８Ｂは、同じ構成の半導体素子である
ことが必要であったが、本実施例では、半導体素子１８
Ａ及び１８Ｂは、同じ構成の半導体素子でも、異なる構
成の半導体素子でも良い。 Embodiment 3 This embodiment is a modification of Embodiment 1, and FIG. 3A is a sectional view of a semiconductor device package of this embodiment and FIG.
(B) is a layout diagram of a resin sealing portion and a solder ball on the lower surface of the semiconductor element package of the present embodiment. The semiconductor device package 50 of the present embodiment has the same configuration as the semiconductor device package 10 of the first embodiment except for external connection terminals.
In the semiconductor device package 10 of the first embodiment, the semiconductor devices 18A and 18B need to be semiconductor devices having the same configuration.
A and 18B may be semiconductor elements having the same configuration or semiconductor elements having different configurations.
【００１９】本実施例の半導体素子パッケージ５０の外
部接続端子は、図３（ａ）及び（ｂ）に示すように、ス
ルーホール２２を介してベースボード１４の下面に延長
され、等間隔で離隔している上面配線パターン１２Ａの
各配線端部上に設けられた半田ボール５２Ａと、半田ボ
ール５２Ａの列の内側に設けられ、等間隔で離隔してい
る下面配線パターン１２Ｂの各配線端部上の半田ボール
５２Ｂの列とから構成される。As shown in FIGS. 3A and 3B, the external connection terminals of the semiconductor device package 50 of this embodiment extend to the lower surface of the base board 14 through the through holes 22 and are spaced at equal intervals. Solder balls 52A provided on the respective wiring ends of the upper wiring pattern 12A, and on the respective wiring ends of the lower wiring pattern 12B provided inside the row of the solder balls 52A and separated at equal intervals. And a row of solder balls 52B.
【００２０】本実施例では、ベースボードと半田ボール
を使用することにより、外部接続端子を２列配列で高密
度に配置することができるので、外部接続のための端子
領域が小さくて済む。換言すれば、リード型接続端子を
有する従来の半導体素子パッケージと同じ取付スペース
で更にピン数の多い多ピン接合が可能になる。尚、本実
施例では、半田ボールを２列に配列しているが、各配線
端部の配置を調整することにより、３列以上に配置し
て、更に取り付け面積を削減することもできる。In this embodiment, by using the base board and the solder balls, the external connection terminals can be arranged in a high density in a two-row arrangement, so that the terminal area for external connection can be small. In other words, multi-pin bonding with a larger number of pins can be performed in the same mounting space as a conventional semiconductor element package having lead-type connection terminals. In the present embodiment, the solder balls are arranged in two rows. However, by adjusting the arrangement of the respective wiring ends, the solder balls can be arranged in three or more rows to further reduce the mounting area.
【００２１】実施例４ 本実施例は、実施例３の半導体素子パッケージ５０を実
施例２の半導体素子パッケージ３０のように多段ベース
ボードにした例であって、外部接続端子の構成を除いて
実施例２の半導体素子パッケージ３０と同じ構成を有す
る（図面は省略）。これにより、実施例４の半導体素子
パッケージは、実施例３の効果に加えて、実施例２と同
様な効果を奏することができる。 Embodiment 4 This embodiment is an example in which the semiconductor device package 50 of the third embodiment is a multi-stage base board like the semiconductor device package 30 of the second embodiment, except that the configuration of the external connection terminals is omitted. It has the same configuration as the semiconductor element package 30 of Example 2 (not shown). Thus, the semiconductor device package of the fourth embodiment can exhibit the same effects as those of the second embodiment in addition to the effects of the third embodiment.
【００２２】[0022]
【発明の効果】第１発明によれば、ベースボード上の配
線パターンに半田バンプを介して半導体素子を接合し、
配線パターン上の外部接続端子を介して外部回路と接続
するように半導体素子パッケージを構成することによ
り、ワイヤボンディングを不要にしている。これによ
り、樹脂封止の際のワイヤ流れの問題が解消し、かつプ
ロセスが単純化する。第２発明によれば、ベースボード
を多段化することにより、多数個の半導体素子をパッケ
ージ化できる。これより、パッケージ化された半導体装
置のパッケージ１個当たりの能力を飛躍的に増大させる
ことができる。また、第１及び第２発明では、樹脂封止
部から外方に突出しているベースボード上の配線パター
ンに複数列に配列された外部接続端子を設けることによ
り、高密度実装を実現できる。According to the first invention, a semiconductor element is joined to a wiring pattern on a base board via a solder bump,
By configuring the semiconductor element package so as to connect to an external circuit via an external connection terminal on the wiring pattern, wire bonding is not required. This eliminates the problem of wire flow during resin encapsulation and simplifies the process. According to the second invention, a large number of semiconductor elements can be packaged by increasing the number of stages of the base board. Thus, the capacity per package of the packaged semiconductor device can be significantly increased. According to the first and second aspects of the present invention, high-density mounting can be realized by providing external connection terminals arranged in a plurality of rows on a wiring pattern on the base board protruding outward from the resin sealing portion.
【図１】図１（ａ）は実施例１の半導体素子パッケージ
の断面図及び図１（ｂ）は実施例１の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。FIG. 1A is a cross-sectional view of a semiconductor element package according to a first embodiment, and FIG. 1B is a layout view of a resin sealing portion and a solder ball on a lower surface of the semiconductor element package of the first embodiment.
【図２】実施例２の半導体素子パッケージの断面図であ
る。FIG. 2 is a sectional view of a semiconductor device package according to a second embodiment.
【図３】図３（ａ）は実施例２の半導体素子パッケージ
の断面図及び図３（ｂ）は実施例２の半導体素子パッケ
ージの下面の樹脂封止部と半田ボール配置図である。FIG. 3A is a cross-sectional view of a semiconductor device package according to a second embodiment, and FIG. 3B is a layout diagram of a resin sealing portion and a solder ball on a lower surface of the semiconductor device package according to the second embodiment.
【図４】従来の半導体素子パッケージの断面図である。FIG. 4 is a cross-sectional view of a conventional semiconductor device package.
【図５】従来の別の半導体素子パッケージの断面図であ
る。FIG. 5 is a cross-sectional view of another conventional semiconductor device package.
１０……実施例１の半導体素子パッケージ、１２……配
線パターン、１４……ベースボード、１６……半田バン
プ、１８……半導体素子、２０……樹脂封止部、２２…
…スルーホール、２４……外部接続端子、半田ボール、
３０……実施例２の半導体素子パッケージ、３２……配
線パターン、３４……ベースボード、３６……半田バン
プ、３８……半導体素子、４０……樹脂封止部、４２…
…スルーホール、４４……外部接続端子、半田ボール、
５０……実施例３の半導体素子パッケージ、５２……半
田ボール、６０……従来の半導体素子パッケージ、６２
……半導体素子、６４……Ｌ／Ｆダイパット、６６……
Ｌ／Ｆインナーリード、６８……ワイヤ、７０……樹脂
封止部、７２……Ｌ／Ｆ外部リード、８０……従来の別
の半導体素子パッケージ、８２……半導体素子、８４…
…インターボード、８６……Ｌ／Ｆインナーリード、８
８……ワイヤ、９０……樹脂封止部、９２……Ｌ／Ｆ外
部リード。10: semiconductor element package of Example 1, 12: wiring pattern, 14: base board, 16: solder bump, 18: semiconductor element, 20: resin sealing part, 22
... through-hole, 24 ... external connection terminal, solder ball,
Reference numeral 30: Semiconductor element package of Example 2, 32: Wiring pattern, 34: Base board, 36: Solder bump, 38: Semiconductor element, 40: Resin sealing part, 42:
… Through-hole, 44… external connection terminal, solder ball,
50: semiconductor device package of Example 3, 52: solder ball, 60: conventional semiconductor device package, 62
…… Semiconductor element, 64 …… L / F die pad, 66 ……
L / F inner lead, 68: wire, 70: resin sealing portion, 72: L / F external lead, 80: another conventional semiconductor element package, 82: semiconductor element, 84
... Inter board, 86 ... L / F inner lead, 8
8: Wire, 90: Resin sealing portion, 92: L / F external lead.
Claims (7)
の面に第２の配線パターンをそれぞれ有するベースボー
ドと、 ベースボードの第１及び第２の配線パターンにそれぞれ
半田バンプを介して接合された２個の半導体素子と、 ２個の半導体素子及び配線パターンの半田バンプ接合部
を覆うようにして、ベースボードと、ベースボードに接
合された半導体素子とを一体的に樹脂で封止した樹脂封
止部と、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部にそれぞれ設け
られた外部接続端子とを備えていることを特徴とする半
導体素子パッケージ。1. A base board having a first wiring pattern on one surface and a second wiring pattern on the other surface, and a first and a second wiring pattern of the base board via solder bumps. The base board and the semiconductor element bonded to the base board are integrally sealed with resin so as to cover the two bonded semiconductor elements and the solder bump bonding portions of the two semiconductor elements and the wiring pattern. And a connection terminal provided at each of the wiring ends of the first and second wiring patterns on the base board protruding to the outside from the resin sealing portion. Semiconductor element package.
の面に第２の配線パターンをそれぞれ有し、相互に離隔
し、かつ対面して配置された複数段のベースボードと、 各ベースボードの第１及び第２の配線パターンにそれぞ
れ半田バンプを介して接合された半導体素子と、 半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、複数段のベースボードとベースボードに接
合された半導体素子とを一体的に樹脂で封止した樹脂封
止部と、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部にそれぞれ設け
られた外部接続端子とを備えていることを特徴とする半
導体素子パッケージ。2. A plurality of baseboards, each having a first wiring pattern on one surface and a second wiring pattern on the other surface, and spaced apart and facing each other, A semiconductor element joined to the first and second wiring patterns of the base board via solder bumps; and a plurality of stages of the base board and the base board so as to cover the solder bump joints of the semiconductor element and the wiring pattern. A resin sealing portion in which the bonded semiconductor element is integrally sealed with resin, and a wiring end portion of each of the first and second wiring patterns on the base board protruding outside from the resin sealing portion. A semiconductor element package comprising: an external connection terminal provided.
ケージにおいて、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンのいずれか一方は、他方の配
線パターンが形成されたベースボードの面にベースボー
ドのスルーホールを介して延在し、かつ他方の配線パタ
ーンの配線端部の外側に配線端部を有し、 第１又は第２の配線パターンの各配線端部には、外部接
続端子がそれぞれ設けられていることを特徴とする半導
体素子パッケージ。3. The semiconductor element package according to claim 1, wherein one of the first and second wiring patterns on the base board protruding outside from the resin sealing portion is the other wiring pattern. Extending through the through hole of the base board on the surface of the base board on which the wiring pattern is formed, and having a wiring end outside the wiring end of the other wiring pattern; A semiconductor element package, wherein external connection terminals are provided at respective wiring ends.
ケージにおいて、 各ベースボードの両面に接合された２個の半導体素子
は、相互に同じ構成の半導体素子であって、 樹脂封止部から外部に突出しているベースボード上の第
１及び第２の配線パターンの各配線端部は、ベースボー
ドのスルーホールを介して相互に接続され、かつ接続さ
れた各配線端部には、外部接続端子がそれぞれ設けられ
ていることを特徴とする半導体素子パッケージ。4. The semiconductor element package according to claim 1, wherein the two semiconductor elements bonded to both sides of each base board are semiconductor elements having the same configuration as each other, and The respective wiring ends of the first and second wiring patterns on the base board projecting to the outside are connected to each other via through holes of the base board, and the connected wiring ends are connected to the external connection. A semiconductor device package, wherein terminals are provided.
を特徴とする請求項１から４のうちのいずれか１項に記
載の半導体素子パッケージ。5. The semiconductor device package according to claim 1, wherein the external connection terminal is a solder ball.
部は、等間隔に離隔してベースボードの周縁部に配置さ
れていることを特徴とする請求項１から５のうちのいず
れか１項に記載の半導体素子パッケージ。6. The wiring board according to claim 1, wherein the wiring ends of the first and second wiring patterns are arranged at equal intervals on a peripheral edge of the base board. The semiconductor device package according to claim 1.
成する工程と、 半田バンプ付半導体素子をベースボードの配線パターン
に半田接合する工程と、 半導体素子及び配線パターンの半田バンプ接合部を覆う
ようにして、ベースボードとベースボードに接合された
半導体素子とを一体的に樹脂で封止する工程と、 ベースボードの外周部の露出している配線パターンに外
部接続端子として半田ボールを形成する工程とを有する
ことを特徴とする半導体素子パッケージの製作方法。7. A step of forming a wiring pattern on both sides of the base board, a step of soldering a semiconductor element with solder bumps to a wiring pattern of the base board, and a step of covering the solder bump bonding portions of the semiconductor element and the wiring pattern. A step of integrally sealing the base board and the semiconductor element bonded to the base board with a resin, and a step of forming solder balls as external connection terminals on an exposed wiring pattern on an outer peripheral portion of the base board. A method for manufacturing a semiconductor device package, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070897A JPH10247705A (en) | 1997-03-05 | 1997-03-05 | Semiconductor element package and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5070897A JPH10247705A (en) | 1997-03-05 | 1997-03-05 | Semiconductor element package and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247705A true JPH10247705A (en) | 1998-09-14 |
Family
ID=12866409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5070897A Pending JPH10247705A (en) | 1997-03-05 | 1997-03-05 | Semiconductor element package and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247705A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381839B1 (en) * | 2000-09-07 | 2003-05-01 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| KR100549312B1 (en) * | 2000-10-10 | 2006-02-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
-
1997
- 1997-03-05 JP JP5070897A patent/JPH10247705A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381839B1 (en) * | 2000-09-07 | 2003-05-01 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| KR100549312B1 (en) * | 2000-10-10 | 2006-02-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and its manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6803254B2 (en) | Wire bonding method for a semiconductor package | |
| US6037665A (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| US7763964B2 (en) | Semiconductor device and semiconductor module using the same | |
| US8466564B2 (en) | Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution | |
| JP4606849B2 (en) | Semiconductor chip package having decoupling capacitor and manufacturing method thereof | |
| JPH11297889A (en) | Semiconductor package, mounting board and mounting method by use of them | |
| JP2003110084A (en) | Semiconductor device | |
| JP2002110898A (en) | Semiconductor device | |
| JP2002343899A (en) | Semiconductor package and substrate therefor | |
| JP2001244293A (en) | Semiconductor element and semiconductor device using the same | |
| TW487996B (en) | Wiring substrate and semiconductor device | |
| JP2001156251A (en) | Semiconductor device | |
| JPH0831868A (en) | Bga semiconductor device | |
| JP3450477B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10247705A (en) | Semiconductor element package and its manufacturing method | |
| JP2002270723A (en) | Semiconductor device, semiconductor chip, and mounting board | |
| JPH0547836A (en) | Mounting structure of semiconductor device | |
| JP3136274B2 (en) | Semiconductor device | |
| JPH07226454A (en) | Semiconductor device | |
| JP2001298039A (en) | Semiconductor device | |
| KR20020028473A (en) | Stack package | |
| JP2001024033A (en) | Tape for mounting semiconductor elements semiconductor device and manufacture thereof | |
| JPH10150065A (en) | Chip-size package | |
| US6433415B2 (en) | Assembly of plurality of semiconductor devices | |
| JP3645701B2 (en) | Semiconductor device |