JPH10229672A - スイッチングレギュレータ - Google Patents
スイッチングレギュレータInfo
- Publication number
- JPH10229672A JPH10229672A JP9032450A JP3245097A JPH10229672A JP H10229672 A JPH10229672 A JP H10229672A JP 9032450 A JP9032450 A JP 9032450A JP 3245097 A JP3245097 A JP 3245097A JP H10229672 A JPH10229672 A JP H10229672A
- Authority
- JP
- Japan
- Prior art keywords
- output
- period
- voltage
- switching
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 出力電圧の安定性が良好で、高効率のスイッ
チングレギュレータを実現する。 【解決手段】 発振器13は、コンデンサの両端電圧が
上限値を越えると、当該コンデンサから放電を開始し、
下限値を下回ると充電を開始する。これにより、三角波
VOSC の周期は、一定に保たれる。パルス幅制御コンパ
レータ14は、負荷3へ供給する電圧VO の誤差を示す
誤差電圧VERR と、当該三角波VOSC とを比較して、駆
動回路17が出力トランジスタ11を駆動する際のデュ
ーティを調整する。一方、出力制御回路21は、出力電
圧VOUT の立ち下がりが指示されてから所定の時間が経
過した後、駆動回路17を制御して、出力トランジスタ
11の立ち下がり速度を上昇させる。この結果、発振器
13が誤動作しやすい期間、すなわち、出力電圧VOUT
が立ち下がり始めた期間中は、スイッチングノイズが低
減される。
チングレギュレータを実現する。 【解決手段】 発振器13は、コンデンサの両端電圧が
上限値を越えると、当該コンデンサから放電を開始し、
下限値を下回ると充電を開始する。これにより、三角波
VOSC の周期は、一定に保たれる。パルス幅制御コンパ
レータ14は、負荷3へ供給する電圧VO の誤差を示す
誤差電圧VERR と、当該三角波VOSC とを比較して、駆
動回路17が出力トランジスタ11を駆動する際のデュ
ーティを調整する。一方、出力制御回路21は、出力電
圧VOUT の立ち下がりが指示されてから所定の時間が経
過した後、駆動回路17を制御して、出力トランジスタ
11の立ち下がり速度を上昇させる。この結果、発振器
13が誤動作しやすい期間、すなわち、出力電圧VOUT
が立ち下がり始めた期間中は、スイッチングノイズが低
減される。
Description
【0001】
【発明の属する技術分野】本発明は、電力を断続した
後、平滑化することによって、負荷へ安定した電力を供
給可能なスイッチングレギュレータに関し、特に、スイ
ッチング周波数を設定するための発振器が誤動作しにく
いスイッチングレギュレータに関するものである。
後、平滑化することによって、負荷へ安定した電力を供
給可能なスイッチングレギュレータに関し、特に、スイ
ッチング周波数を設定するための発振器が誤動作しにく
いスイッチングレギュレータに関するものである。
【0002】
【従来の技術】負荷へ安定化した電力を供給する安定化
電源回路は、スイッチング方式の安定化電源回路と、シ
リーズ方式の安定化電源回路とに大別できる。シリーズ
方式の安定化電源回路は、負荷に接続された等価的な抵
抗であり、当該抵抗の抵抗値によって、負荷へ供給する
電力を調節している。一方、スイッチングレギュレータ
方式の安定化電源回路は、入力された電力を断続し、そ
の後、平滑化して負荷へ供給するものであり、断続する
割合によって、負荷へ供給する電力を調整している。こ
のスイッチング方式の安定化電源回路(以下では、スイ
ッチングレギュレータと称する)は、シリーズ方式の安
定化電源回路に比べて、小型で高効率の安定化電源回路
を実現しやすいことから、従来より広く使われている。
電源回路は、スイッチング方式の安定化電源回路と、シ
リーズ方式の安定化電源回路とに大別できる。シリーズ
方式の安定化電源回路は、負荷に接続された等価的な抵
抗であり、当該抵抗の抵抗値によって、負荷へ供給する
電力を調節している。一方、スイッチングレギュレータ
方式の安定化電源回路は、入力された電力を断続し、そ
の後、平滑化して負荷へ供給するものであり、断続する
割合によって、負荷へ供給する電力を調整している。こ
のスイッチング方式の安定化電源回路(以下では、スイ
ッチングレギュレータと称する)は、シリーズ方式の安
定化電源回路に比べて、小型で高効率の安定化電源回路
を実現しやすいことから、従来より広く使われている。
【0003】図10に示すように、上記スイッチングレ
ギュレータ101において、出力トランジスタ111
は、パルス幅制御コンパレータ(以下では、PWMコン
パレータと称する)114などの指示に基づいて入力電
圧VINを断続し、OUT端子より出力している。断続さ
れた出力電圧VOUT は、コイルやコンデンサなどからな
る平滑化回路105によって平滑化され、直流の出力電
圧VO として、負荷103に供給される。
ギュレータ101において、出力トランジスタ111
は、パルス幅制御コンパレータ(以下では、PWMコン
パレータと称する)114などの指示に基づいて入力電
圧VINを断続し、OUT端子より出力している。断続さ
れた出力電圧VOUT は、コイルやコンデンサなどからな
る平滑化回路105によって平滑化され、直流の出力電
圧VO として、負荷103に供給される。
【0004】さらに、出力電圧VO は、分圧回路106
によって分圧され、上記レギュレータ用集積回路(以下
では、レギュレータ用ICと称する)104の電圧調整
端子0adjへ印加される。レギュレータ用IC104
において、エラーアンプ112は、この電圧調整端子0
adjの電圧VADJ と、所定の基準電圧Vrefとを比
較して、図11の(a)に示すように、両者の誤差に応
じた誤差電圧VERR を出力する。一方、発振器113
は、所定の周期および振幅の三角波VOSC を出力してい
る。また、PWMコンパレータ114は、図11の
(b)に示すように、三角波VOSC が誤差電圧VERR よ
りも小さい場合、ローレベルのパルス信号VPW M を出力
する。さらに、NAND回路116は、異常が検出され
ない間、当該パルス信号VPWM を反転し、駆動回路11
7は、NAND回路116の出力信号VNANDがハイレベ
ルの期間、上記出力トランジスタ111を導通させる。
この結果、上記OUT端子の電圧VOUT は、図11の
(c)に示すように、入力電圧VINと同一の値となる。
一方、三角波VOSC が誤差電圧VERR よりも大きい場
合、出力トランジスタ111は遮断され、出力電圧V
OUT を0Vへと低下させる。
によって分圧され、上記レギュレータ用集積回路(以下
では、レギュレータ用ICと称する)104の電圧調整
端子0adjへ印加される。レギュレータ用IC104
において、エラーアンプ112は、この電圧調整端子0
adjの電圧VADJ と、所定の基準電圧Vrefとを比
較して、図11の(a)に示すように、両者の誤差に応
じた誤差電圧VERR を出力する。一方、発振器113
は、所定の周期および振幅の三角波VOSC を出力してい
る。また、PWMコンパレータ114は、図11の
(b)に示すように、三角波VOSC が誤差電圧VERR よ
りも小さい場合、ローレベルのパルス信号VPW M を出力
する。さらに、NAND回路116は、異常が検出され
ない間、当該パルス信号VPWM を反転し、駆動回路11
7は、NAND回路116の出力信号VNANDがハイレベ
ルの期間、上記出力トランジスタ111を導通させる。
この結果、上記OUT端子の電圧VOUT は、図11の
(c)に示すように、入力電圧VINと同一の値となる。
一方、三角波VOSC が誤差電圧VERR よりも大きい場
合、出力トランジスタ111は遮断され、出力電圧V
OUT を0Vへと低下させる。
【0005】三角波VOSC は、周期および振幅が一定な
ので、パルス信号VPWM のパルス幅(ハイレベルの期
間)は、電圧調整端子電圧VADJ によって増減する。こ
の結果、上記出力電圧VOUT のパルス幅は、スイッチン
グレギュレータ101の出力電圧VO が所定の値よりも
低い場合に長くなり、所定の値よりも高い場合に短くな
る。これにより、スイッチングレギュレータ101は、
入力電圧VINや負荷103の変動に関わらず、所定の電
圧を出力できる。
ので、パルス信号VPWM のパルス幅(ハイレベルの期
間)は、電圧調整端子電圧VADJ によって増減する。こ
の結果、上記出力電圧VOUT のパルス幅は、スイッチン
グレギュレータ101の出力電圧VO が所定の値よりも
低い場合に長くなり、所定の値よりも高い場合に短くな
る。これにより、スイッチングレギュレータ101は、
入力電圧VINや負荷103の変動に関わらず、所定の電
圧を出力できる。
【0006】上記スイッチングレギュレータ101で
は、部品点数の削減と高機能化との双方を満足するため
に、エラーアンプ112、発振器113および駆動回路
117など、出力トランジスタ111のパルス幅を制御
するための回路や、過電流や過熱の検出回路などの保護
回路、あるいは、ON/OFF回路など、種々の機能を
実現するための回路が単一のICに集約されている。さ
らに、近年では、図10に示すレギュレータ用IC10
4のように、上記各回路に加えて、出力トランジスタ1
11を単一のパッケージに封止したICも広く用いられ
ている。この場合、レギュレータ用IC104に、平滑
化回路105および分圧回路106を外付けするだけ
で、高性能のスイッチングレギュレータ101を容易に
実現できるため、製造コストを削減する上で非常に効果
が大きい。
は、部品点数の削減と高機能化との双方を満足するため
に、エラーアンプ112、発振器113および駆動回路
117など、出力トランジスタ111のパルス幅を制御
するための回路や、過電流や過熱の検出回路などの保護
回路、あるいは、ON/OFF回路など、種々の機能を
実現するための回路が単一のICに集約されている。さ
らに、近年では、図10に示すレギュレータ用IC10
4のように、上記各回路に加えて、出力トランジスタ1
11を単一のパッケージに封止したICも広く用いられ
ている。この場合、レギュレータ用IC104に、平滑
化回路105および分圧回路106を外付けするだけ
で、高性能のスイッチングレギュレータ101を容易に
実現できるため、製造コストを削減する上で非常に効果
が大きい。
【0007】また、出力トランジスタ111は、立ち上
がり時、および、立ち下がり時に、非飽和領域で動作す
るため、スイッチングレギュレータ101の効率は、ス
イッチング速度が遅くなるに従って低下する。また、出
力トランジスタ111のスイッチング周波数が高くなる
に従って、平滑化回路105を構成するコイルやコンデ
ンサを小型化できる。したがって、小型で効率のよいス
イッチングレギュレータ101を実現するために、スイ
ッチング周波数およびスイッチング速度は、年々向上し
つつある。
がり時、および、立ち下がり時に、非飽和領域で動作す
るため、スイッチングレギュレータ101の効率は、ス
イッチング速度が遅くなるに従って低下する。また、出
力トランジスタ111のスイッチング周波数が高くなる
に従って、平滑化回路105を構成するコイルやコンデ
ンサを小型化できる。したがって、小型で効率のよいス
イッチングレギュレータ101を実現するために、スイ
ッチング周波数およびスイッチング速度は、年々向上し
つつある。
【0008】
【発明が解決しようとする課題】しかしながら、上記構
成のスイッチングレギュレータ101では、スイッチン
グ周波数の向上に伴って、スイッチングレギュレータ1
01を構成する回路の遅延時間が無視できなくなると共
に、スイッチングレギュレータ101の高出力化に伴っ
て、出力トランジスタ111のスイッチングノイズが増
加している。この結果、当該スイッチングノイズが発振
器113を誤動作させ、スイッチングレギュレータ10
1の安定性を低下させる虞れがある。
成のスイッチングレギュレータ101では、スイッチン
グ周波数の向上に伴って、スイッチングレギュレータ1
01を構成する回路の遅延時間が無視できなくなると共
に、スイッチングレギュレータ101の高出力化に伴っ
て、出力トランジスタ111のスイッチングノイズが増
加している。この結果、当該スイッチングノイズが発振
器113を誤動作させ、スイッチングレギュレータ10
1の安定性を低下させる虞れがある。
【0009】具体的には、上記発振器113は、通常、
IC内に容易に集積できるように、例えば、IC内接合
容量を利用して形成したコンデンサを備えており、当該
コンデンサへの充放電に基づいて、所定の周期で発振し
ている。図11の(a)に示すように、コンデンサの両
端電圧(発振器113の出力電圧)VOSC が所定の上限
値V1に達するまでの間(taからtbまでの期間)、
発振器113は、所定の値の電流をコンデンサに充電す
る。これにより、両端電圧VOSC は、所定の傾きで上昇
する。
IC内に容易に集積できるように、例えば、IC内接合
容量を利用して形成したコンデンサを備えており、当該
コンデンサへの充放電に基づいて、所定の周期で発振し
ている。図11の(a)に示すように、コンデンサの両
端電圧(発振器113の出力電圧)VOSC が所定の上限
値V1に達するまでの間(taからtbまでの期間)、
発振器113は、所定の値の電流をコンデンサに充電す
る。これにより、両端電圧VOSC は、所定の傾きで上昇
する。
【0010】両端電圧VOSC が上限値V1に達すると
(tbの時点)、発振器113は、上記コンデンサか
ら、所定の値の電流を放電し始める。これにより、両端
電圧VOS C は、tbからtcまでの期間、低下し続け
る。tcの時点において、コンデンサの両端電圧VOSC
が所定の下限値V2に達すると、発振器113は、放電
を停止して、上述のta以降の期間と同様に、所定の値
の電流でコンデンサを充電する。これにより、発振器1
13の出力波形VOSC は、周期および振幅が一定の三角
波となる。
(tbの時点)、発振器113は、上記コンデンサか
ら、所定の値の電流を放電し始める。これにより、両端
電圧VOS C は、tbからtcまでの期間、低下し続け
る。tcの時点において、コンデンサの両端電圧VOSC
が所定の下限値V2に達すると、発振器113は、放電
を停止して、上述のta以降の期間と同様に、所定の値
の電流でコンデンサを充電する。これにより、発振器1
13の出力波形VOSC は、周期および振幅が一定の三角
波となる。
【0011】一方、出力電圧波形VOUT は、理想的に
は、図11の(c)に示す電圧VOUTのように、当該三
角波VOSC が誤差電圧VERR に到達しない間、ハイレベ
ルとなっている筈である。ところが、実際には、レギュ
レータ用IC104を形成する素子(トランジスタな
ど)の遅延時間などによって、現実の出力電圧波形V
OUT1は、図11の(d)に示すように、理想的な波形V
OUT よりも、遅延時間Tdだけ遅れて変化する。近年の
ように、スイッチング周波数が例えば70kHz程度と
高くなると、およそ1μs程度の遅延時間Tdは、スイ
ッチング周期Tに比べて、相対的に大きくなるので、入
力電圧VINと出力電圧VO との差が小さい場合など、パ
ルス幅TONが長い場合には、出力電圧波形VOUT1が立ち
下がる時点txは、三角波VOSC が下降している期間
(tbからtcまでの期間)に入る虞れがある。
は、図11の(c)に示す電圧VOUTのように、当該三
角波VOSC が誤差電圧VERR に到達しない間、ハイレベ
ルとなっている筈である。ところが、実際には、レギュ
レータ用IC104を形成する素子(トランジスタな
ど)の遅延時間などによって、現実の出力電圧波形V
OUT1は、図11の(d)に示すように、理想的な波形V
OUT よりも、遅延時間Tdだけ遅れて変化する。近年の
ように、スイッチング周波数が例えば70kHz程度と
高くなると、およそ1μs程度の遅延時間Tdは、スイ
ッチング周期Tに比べて、相対的に大きくなるので、入
力電圧VINと出力電圧VO との差が小さい場合など、パ
ルス幅TONが長い場合には、出力電圧波形VOUT1が立ち
下がる時点txは、三角波VOSC が下降している期間
(tbからtcまでの期間)に入る虞れがある。
【0012】さらに、出力電圧VOUT1が変化すると、出
力トランジスタ111周辺の回路には、図11の(e)
に示すように、スパイク状のスイッチングノイズVN が
発生する。このスイッチングノイズVN は、出力電圧V
OUT1の傾きが大きくなる程、また、出力トランジスタ1
11に近くなる程、大きくなる。したがって、近年のス
イッチングレギュレータ101のように、スイッチング
速度が速く、かつ、出力電圧VOUT1の最大値が大きい場
合、出力トランジスタ111と同じく、レギュレータ用
IC104内に形成されている発振器113にて発生す
るスイッチングノイズVN は、極めて大きい。
力トランジスタ111周辺の回路には、図11の(e)
に示すように、スパイク状のスイッチングノイズVN が
発生する。このスイッチングノイズVN は、出力電圧V
OUT1の傾きが大きくなる程、また、出力トランジスタ1
11に近くなる程、大きくなる。したがって、近年のス
イッチングレギュレータ101のように、スイッチング
速度が速く、かつ、出力電圧VOUT1の最大値が大きい場
合、出力トランジスタ111と同じく、レギュレータ用
IC104内に形成されている発振器113にて発生す
るスイッチングノイズVN は、極めて大きい。
【0013】これらの結果、発振器113において、コ
ンデンサの両端電圧VOSC が下降している期間に、出力
電圧VOUT1の立ち下がりによってスイッチングノイズV
N が発生すると、このスイッチングノイズVN は、当該
両端電圧VOSC に重畳され、両端電圧VOSC が一時的に
所定の下限値V2を下回る虞れがある。この場合、発振
器113は、誤動作して、tcの時点に到達していない
にも拘わらず、コンデンサへ充電を開始する。この結
果、発振器113の出力波形VOSC は、図11の(f)
に示すように、tyの時点から上昇し始める。さらに、
tzの時点において、出力波形VOSC が上限値V1に到
達すると、出力波形VOSC は再び低下しする。これによ
り、発振器113の周期は、所定の値Tと異なる値T1
へと変化して、図11の(g)および(h)に示すよう
に、出力電圧VOUT のデューティは、所望のデューティ
と一致しなくなる。
ンデンサの両端電圧VOSC が下降している期間に、出力
電圧VOUT1の立ち下がりによってスイッチングノイズV
N が発生すると、このスイッチングノイズVN は、当該
両端電圧VOSC に重畳され、両端電圧VOSC が一時的に
所定の下限値V2を下回る虞れがある。この場合、発振
器113は、誤動作して、tcの時点に到達していない
にも拘わらず、コンデンサへ充電を開始する。この結
果、発振器113の出力波形VOSC は、図11の(f)
に示すように、tyの時点から上昇し始める。さらに、
tzの時点において、出力波形VOSC が上限値V1に到
達すると、出力波形VOSC は再び低下しする。これによ
り、発振器113の周期は、所定の値Tと異なる値T1
へと変化して、図11の(g)および(h)に示すよう
に、出力電圧VOUT のデューティは、所望のデューティ
と一致しなくなる。
【0014】発振器113が誤動作するか否かは、出力
トランジスタ111のTONなどによって決定されるの
で、入力電圧VINや負荷103の変動によって、誤動作
する場合と、しない場合とに分けられる。この結果、ス
イッチングレギュレータ101の出力電圧VO は、負荷
端子Oから出力される負荷電流IO が3A程度と高出力
の場合、例えば、100mV(p−p;最大振幅)程
度、揺れ動いて、安定しなくなる。
トランジスタ111のTONなどによって決定されるの
で、入力電圧VINや負荷103の変動によって、誤動作
する場合と、しない場合とに分けられる。この結果、ス
イッチングレギュレータ101の出力電圧VO は、負荷
端子Oから出力される負荷電流IO が3A程度と高出力
の場合、例えば、100mV(p−p;最大振幅)程
度、揺れ動いて、安定しなくなる。
【0015】なお、発振器113の誤動作は、スイッチ
ング速度やスイッチング周波数を低下させることによっ
て防止できる。ところが、この場合は、上述したよう
に、スイッチングレギュレータ101の効率を大幅に低
下させると共に、スイッチングレギュレータ101の小
型化を阻害するという問題が発生する。
ング速度やスイッチング周波数を低下させることによっ
て防止できる。ところが、この場合は、上述したよう
に、スイッチングレギュレータ101の効率を大幅に低
下させると共に、スイッチングレギュレータ101の小
型化を阻害するという問題が発生する。
【0016】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、高効率、かつ高出力でありな
がら、安定性の良いスイッチングレギュレータを実現す
ることにある。
ものであり、その目的は、高効率、かつ高出力でありな
がら、安定性の良いスイッチングレギュレータを実現す
ることにある。
【0017】
【課題を解決するための手段】請求項1の発明に係るス
イッチングレギュレータは、上記課題を解決するため
に、出力する発振信号が、所定の上限値に達するまで当
該発振信号を上昇させ、所定の下限値に達するまで当該
発振信号を下降させる発振器と、入力された電力を負荷
側へ供給するか否かを選択するスイッチング素子と、負
荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、以下の手段
を講じたことを特徴としている。
イッチングレギュレータは、上記課題を解決するため
に、出力する発振信号が、所定の上限値に達するまで当
該発振信号を上昇させ、所定の下限値に達するまで当該
発振信号を下降させる発振器と、入力された電力を負荷
側へ供給するか否かを選択するスイッチング素子と、負
荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、以下の手段
を講じたことを特徴としている。
【0018】すなわち、上記スイッチング素子の出力電
力の立ち上がり期間および立ち下がり期間のうちの少な
くとも一方である変動期間にて、当該出力電力の変動速
度が、最初は遅く、途中からは、より速くなるように、
上記スイッチング素子を制御する第1の出力制御手段を
備えている。
力の立ち上がり期間および立ち下がり期間のうちの少な
くとも一方である変動期間にて、当該出力電力の変動速
度が、最初は遅く、途中からは、より速くなるように、
上記スイッチング素子を制御する第1の出力制御手段を
備えている。
【0019】上記構成において、発振器は、発振信号が
上昇している間、例えば、発振信号に応じて変動する電
流や電圧を検出するなどして、当該発振信号が所定の上
限値に達しているか否かを判定している。上限値に達し
た場合、発振器は、発振信号を下降させる。同様にし
て、発振器は、発振信号の下降中、所定の下限値と比較
して、当該発振信号が下限値に到達すると発振信号を上
昇させる。これにより、発振器は、例えば、三角波な
ど、所定の周期で変化する発振信号を出力している。
上昇している間、例えば、発振信号に応じて変動する電
流や電圧を検出するなどして、当該発振信号が所定の上
限値に達しているか否かを判定している。上限値に達し
た場合、発振器は、発振信号を下降させる。同様にし
て、発振器は、発振信号の下降中、所定の下限値と比較
して、当該発振信号が下限値に到達すると発振信号を上
昇させる。これにより、発振器は、例えば、三角波な
ど、所定の周期で変化する発振信号を出力している。
【0020】一方、制御手段は、例えば、出力電圧を分
圧するなどして生成される帰還信号と、当該発振信号と
を比較する。両信号を比較して、負荷へ電力を供給し過
ぎていると判断した場合、制御手段は、スイッチング素
子の導通期間と遮断期間との割合を調整して、負荷へ供
給する電力を制限する。一方、電力供給が不足している
場合は、負荷へ供給される電力が増加するように上記割
合を調整する。これにより、スイッチングレギュレータ
は、入力電力や負荷の変動に拘わらず、常に一定の電力
を負荷へ供給できる。
圧するなどして生成される帰還信号と、当該発振信号と
を比較する。両信号を比較して、負荷へ電力を供給し過
ぎていると判断した場合、制御手段は、スイッチング素
子の導通期間と遮断期間との割合を調整して、負荷へ供
給する電力を制限する。一方、電力供給が不足している
場合は、負荷へ供給される電力が増加するように上記割
合を調整する。これにより、スイッチングレギュレータ
は、入力電力や負荷の変動に拘わらず、常に一定の電力
を負荷へ供給できる。
【0021】ところで、スイッチング素子のスイッチン
グによって、出力電力が変動すると、例えば、浮遊容量
などによって、発振器など、スイッチング素子の周囲の
回路には、スイッチングノイズが発生する。これによ
り、発振信号は、一時的に変動して、タイミングによっ
ては、発振器が誤動作する虞れがある。
グによって、出力電力が変動すると、例えば、浮遊容量
などによって、発振器など、スイッチング素子の周囲の
回路には、スイッチングノイズが発生する。これによ
り、発振信号は、一時的に変動して、タイミングによっ
ては、発振器が誤動作する虞れがある。
【0022】具体的には、発振信号の下降中に、負方向
のスイッチングノイズが重畳され、下限値を一時的に下
回った場合、発振器は、発振信号を上昇させる。同様
に、発振信号の上昇中に、正方向のスイッチングノイズ
が重畳され、上限値を一時的に上回った場合、発振器
は、発振信号を下降させる。いずれの場合であっても、
発振信号の周期は、所定の値と異なる値になる。制御手
段は、スイッチング素子の導通期間と遮断期間との割合
を、発振信号を参照して調整しているため、発振信号の
周期が変動すると、出力電力を所望の値に維持できなく
なる。
のスイッチングノイズが重畳され、下限値を一時的に下
回った場合、発振器は、発振信号を上昇させる。同様
に、発振信号の上昇中に、正方向のスイッチングノイズ
が重畳され、上限値を一時的に上回った場合、発振器
は、発振信号を下降させる。いずれの場合であっても、
発振信号の周期は、所定の値と異なる値になる。制御手
段は、スイッチング素子の導通期間と遮断期間との割合
を、発振信号を参照して調整しているため、発振信号の
周期が変動すると、出力電力を所望の値に維持できなく
なる。
【0023】上記スイッチングノイズは、出力電力の変
動速度を遅くすることにより削減できる。ところが、変
動期間が長くなると、例えば、トランジスタなどからな
るスイッチング素子が非飽和領域で動作する期間が長く
なるため、スイッチングレギュレータの効率が大幅に低
下する。
動速度を遅くすることにより削減できる。ところが、変
動期間が長くなると、例えば、トランジスタなどからな
るスイッチング素子が非飽和領域で動作する期間が長く
なるため、スイッチングレギュレータの効率が大幅に低
下する。
【0024】これに対して、請求項1に記載の第1の出
力制御手段は、例えば、スイッチング素子を構成するト
ランジスタのベース電流を調整するなどして、出力電力
の変動速度が、変動期間の最初は、遅く、途中からは、
より速くなるように、スイッチング素子を制御する。し
たがって、変動期間の開始時において、出力電力の変動
を制限し、スイッチングノイズの発生を低減できる。ま
た、変動速度が途中から速くなるので、変動速度を一様
に低下させる場合に比べて、変動期間の長さを短縮でき
る。
力制御手段は、例えば、スイッチング素子を構成するト
ランジスタのベース電流を調整するなどして、出力電力
の変動速度が、変動期間の最初は、遅く、途中からは、
より速くなるように、スイッチング素子を制御する。し
たがって、変動期間の開始時において、出力電力の変動
を制限し、スイッチングノイズの発生を低減できる。ま
た、変動速度が途中から速くなるので、変動速度を一様
に低下させる場合に比べて、変動期間の長さを短縮でき
る。
【0025】これにより、スイッチング素子が非飽和領
域で動作する時間を余り増加させることなく、発振器の
誤動作を効率的に防止できる。この結果、発振信号の周
期を一定に保つことができ、負荷へ供給する電力の安定
性が良く、高効率なスイッチングレギュレータを実現で
きる。
域で動作する時間を余り増加させることなく、発振器の
誤動作を効率的に防止できる。この結果、発振信号の周
期を一定に保つことができ、負荷へ供給する電力の安定
性が良く、高効率なスイッチングレギュレータを実現で
きる。
【0026】さらに、請求項2の発明に係るスイッチン
グレギュレータは、請求項1記載の発明の構成におい
て、上記変動期間は、上記スイッチング素子の出力電力
の立ち下がり期間のみであることを特徴としている。
グレギュレータは、請求項1記載の発明の構成におい
て、上記変動期間は、上記スイッチング素子の出力電力
の立ち下がり期間のみであることを特徴としている。
【0027】ここで、出力電力の変動と発振信号とのタ
イミングについて考える。所望の出力電力に対して入力
電力が大きい程、スイッチングレギュレータの効率は低
下するため、通常は、入力電力と出力電力との差は、比
較的低くなるように設定されていることが多い。この場
合は、負荷へ電力を供給する期間は、供給しない期間に
比べて長くなる。したがって、出力電力の立ち下がり時
点は、立ち上がり時点に比べて、発振信号の上昇と下降
とが切り替わる時点と近くなっている。また、発振器を
構成する素子の遅延やスイッチング素子の遅延によっ
て、出力電力は、発振信号に比べて、所定の遅延時間だ
け遅れて変動している。高効率で小型なスイッチングレ
ギュレータを実現するために、スイッチング素子のスイ
ッチング周期、すなわち、発振信号の発振周期は、年々
短くなっており、発振信号の周期に占める遅延時間の割
合は、無視できない値となっている。この結果、出力電
力の立ち上がりに比べて、出力電力の立ち下がり時点
が、発振信号の切り替わり時点を越える可能性が高くな
っている。
イミングについて考える。所望の出力電力に対して入力
電力が大きい程、スイッチングレギュレータの効率は低
下するため、通常は、入力電力と出力電力との差は、比
較的低くなるように設定されていることが多い。この場
合は、負荷へ電力を供給する期間は、供給しない期間に
比べて長くなる。したがって、出力電力の立ち下がり時
点は、立ち上がり時点に比べて、発振信号の上昇と下降
とが切り替わる時点と近くなっている。また、発振器を
構成する素子の遅延やスイッチング素子の遅延によっ
て、出力電力は、発振信号に比べて、所定の遅延時間だ
け遅れて変動している。高効率で小型なスイッチングレ
ギュレータを実現するために、スイッチング素子のスイ
ッチング周期、すなわち、発振信号の発振周期は、年々
短くなっており、発振信号の周期に占める遅延時間の割
合は、無視できない値となっている。この結果、出力電
力の立ち上がりに比べて、出力電力の立ち下がり時点
が、発振信号の切り替わり時点を越える可能性が高くな
っている。
【0028】請求項2の発明の構成では、上記第1の出
力制御手段が、出力電力の立ち下がり期間のみにおい
て、出力電力の変動速度を制御している。この結果、発
振器が誤動作しやすい期間のみ、スイッチングノイズを
低減でき、発振器の誤動作を確実に防止できる。さら
に、立ち上がり期間では、変動速度を制御しないので、
立ち上がり期間の長さは従来と同様であり、立ち下がり
期間に比べて短くなっている。この結果、請求項1記載
のスイッチングレギュレータに比べて、スイッチング素
子が非飽和領域で動作する時間をさらに短縮でき、スイ
ッチングレギュレータの効率をさらに向上できる。
力制御手段が、出力電力の立ち下がり期間のみにおい
て、出力電力の変動速度を制御している。この結果、発
振器が誤動作しやすい期間のみ、スイッチングノイズを
低減でき、発振器の誤動作を確実に防止できる。さら
に、立ち上がり期間では、変動速度を制御しないので、
立ち上がり期間の長さは従来と同様であり、立ち下がり
期間に比べて短くなっている。この結果、請求項1記載
のスイッチングレギュレータに比べて、スイッチング素
子が非飽和領域で動作する時間をさらに短縮でき、スイ
ッチングレギュレータの効率をさらに向上できる。
【0029】ところで、第1の出力制御手段がスイッチ
ング素子を制御する方法は種々の方法が考えられるが、
変動速度が遅い第1の期間、および、変動速度が速い第
2の期間における変動速度、並びに、各期間の長さを所
望の値に保つことができない場合、以下に示す不具合が
発生する虞れがある。例えば、第1の期間において、変
動速度が速すぎた場合は、スイッチングノイズを十分削
減することができない。一方、第1の期間の長さが長す
ぎた場合や、第2の期間の変動速度が遅すぎた場合は、
スイッチングレギュレータの効率が低下してしまう。
ング素子を制御する方法は種々の方法が考えられるが、
変動速度が遅い第1の期間、および、変動速度が速い第
2の期間における変動速度、並びに、各期間の長さを所
望の値に保つことができない場合、以下に示す不具合が
発生する虞れがある。例えば、第1の期間において、変
動速度が速すぎた場合は、スイッチングノイズを十分削
減することができない。一方、第1の期間の長さが長す
ぎた場合や、第2の期間の変動速度が遅すぎた場合は、
スイッチングレギュレータの効率が低下してしまう。
【0030】これに対して、請求項3の発明に係るスイ
ッチングレギュレータは、請求項1または2記載の発明
の構成において、上記第1の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えていることを
特徴としている。
ッチングレギュレータは、請求項1または2記載の発明
の構成において、上記第1の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えていることを
特徴としている。
【0031】上記構成では、変動期間の開始時点から所
定の時間が経過していない間、計時手段の指示により、
電流制御手段は、スイッチング素子の制御端子へ供給す
る電流を制御していない。この状態では、スイッチング
素子は、制御手段の指示に従って出力電力を変動させて
いる。一方、計時手段が上記所定の時間の経過を検出す
ると、電流制御手段は、スイッチング素子の制御端子へ
供給する電流を制御する。これにより、出力電力の変動
速度は、確実に上昇する。
定の時間が経過していない間、計時手段の指示により、
電流制御手段は、スイッチング素子の制御端子へ供給す
る電流を制御していない。この状態では、スイッチング
素子は、制御手段の指示に従って出力電力を変動させて
いる。一方、計時手段が上記所定の時間の経過を検出す
ると、電流制御手段は、スイッチング素子の制御端子へ
供給する電流を制御する。これにより、出力電力の変動
速度は、確実に上昇する。
【0032】したがって、第1の期間の長さは、計時手
段が計時する時間の長さによって設定できる。また、第
1の期間における変動速度は、制御手段によって制御で
き、第2の期間における変動速度は、電流制御手段が供
給する電流の量によって制御できる。一方、計時手段
は、例えば、所定の時定数を有するコンデンサと抵抗と
などによって実現できる。また、電流制御手段は、計時
手段の指示に応じて、電流の供給開始および供給停止が
制御可能な定電流源などによって実現できる。
段が計時する時間の長さによって設定できる。また、第
1の期間における変動速度は、制御手段によって制御で
き、第2の期間における変動速度は、電流制御手段が供
給する電流の量によって制御できる。一方、計時手段
は、例えば、所定の時定数を有するコンデンサと抵抗と
などによって実現できる。また、電流制御手段は、計時
手段の指示に応じて、電流の供給開始および供給停止が
制御可能な定電流源などによって実現できる。
【0033】それゆえ、簡単な回路構成で、変動期間に
おける出力電力波形を所望の形状に設定できる。この結
果、簡単な構成で、かつ、効率の高いスイッチングレギ
ュレータを実現できる。
おける出力電力波形を所望の形状に設定できる。この結
果、簡単な構成で、かつ、効率の高いスイッチングレギ
ュレータを実現できる。
【0034】一方、請求項4の発明に係るスイッチング
レギュレータは、上記課題を解決するために、出力する
発振信号が、所定の上限値に達するまで当該発振信号を
上昇させ、所定の下限値に達するまで当該発振信号を下
降させる発振器と、入力された電力を負荷側へ供給する
か否かを選択するスイッチング素子と、負荷へ供給され
る電力の変動に応じて変化する帰還信号と、上記発振信
号とを比較して、上記スイッチング素子の導通期間と遮
断期間との割合を調整する制御手段とを有するスイッチ
ングレギュレータにおいて、以下の手段を講じたことを
特徴としている。
レギュレータは、上記課題を解決するために、出力する
発振信号が、所定の上限値に達するまで当該発振信号を
上昇させ、所定の下限値に達するまで当該発振信号を下
降させる発振器と、入力された電力を負荷側へ供給する
か否かを選択するスイッチング素子と、負荷へ供給され
る電力の変動に応じて変化する帰還信号と、上記発振信
号とを比較して、上記スイッチング素子の導通期間と遮
断期間との割合を調整する制御手段とを有するスイッチ
ングレギュレータにおいて、以下の手段を講じたことを
特徴としている。
【0035】すなわち、上記スイッチング素子の出力電
力の立ち下がり期間が立ち上がり期間よりも長くなるよ
うに、当該スイッチング素子を制御する第2の出力制御
手段を備えていることを特徴としている。
力の立ち下がり期間が立ち上がり期間よりも長くなるよ
うに、当該スイッチング素子を制御する第2の出力制御
手段を備えていることを特徴としている。
【0036】上述したように、発振器は、出力電力の立
ち下がり時の方が、立ち上がり時に比べて誤動作しやす
い。したがって、第2の出力制御手段が出力電力の立ち
下がりのみを遅くすることによって、発振器の誤動作を
効率的に防止できる。さらに、第2の出力制御手段は、
出力電力の立ち上がり時間が立ち下がり時間よりも短く
なるように、スイッチング素子を制御する。これによ
り、スイッチング素子が非飽和領域で動作する時間は、
スイッチング素子の立ち下がり時間と立ち上がり時間と
の双方を長く設定して、発振器の誤動作を防止する場合
に比べて短くなる。加えて、請求項1ないし3記載の発
明の構成のように、出力電力の変動速度を途中で変更し
ないため、回路構成を従来と同様に保つことができる。
ち下がり時の方が、立ち上がり時に比べて誤動作しやす
い。したがって、第2の出力制御手段が出力電力の立ち
下がりのみを遅くすることによって、発振器の誤動作を
効率的に防止できる。さらに、第2の出力制御手段は、
出力電力の立ち上がり時間が立ち下がり時間よりも短く
なるように、スイッチング素子を制御する。これによ
り、スイッチング素子が非飽和領域で動作する時間は、
スイッチング素子の立ち下がり時間と立ち上がり時間と
の双方を長く設定して、発振器の誤動作を防止する場合
に比べて短くなる。加えて、請求項1ないし3記載の発
明の構成のように、出力電力の変動速度を途中で変更し
ないため、回路構成を従来と同様に保つことができる。
【0037】この結果、請求項1ないし3の発明に係る
スイッチングレギュレータに比べて簡単な構成でありな
がら、従来のスイッチングレギュレータに比べて、効率
を余り低下させることなく、負荷へ供給する電力の安定
性を向上できる。
スイッチングレギュレータに比べて簡単な構成でありな
がら、従来のスイッチングレギュレータに比べて、効率
を余り低下させることなく、負荷へ供給する電力の安定
性を向上できる。
【0038】ところで、出力電力の立ち下がり期間が短
い場合は、スイッチングノイズが十分に低減できない。
また、立ち下がり期間が長すぎると、スイッチングレギ
ュレータの効率が低下する。
い場合は、スイッチングノイズが十分に低減できない。
また、立ち下がり期間が長すぎると、スイッチングレギ
ュレータの効率が低下する。
【0039】これに対して、請求項5の発明に係るスイ
ッチングレギュレータは、上記課題を解決するために、
出力する発振信号が、所定の上限値に達するまで当該発
振信号を上昇させ、所定の下限値に達するまで当該発振
信号を下降させる発振器と、入力された電力を負荷側へ
供給するか否かを選択するスイッチング素子と、負荷へ
供給される電力の変動に応じて変化する帰還信号と、上
記発振信号とを比較して、上記スイッチング素子の導通
期間と遮断期間との割合を調整する制御手段とを有する
スイッチングレギュレータにおいて、以下の手段を講じ
たことを特徴としている。
ッチングレギュレータは、上記課題を解決するために、
出力する発振信号が、所定の上限値に達するまで当該発
振信号を上昇させ、所定の下限値に達するまで当該発振
信号を下降させる発振器と、入力された電力を負荷側へ
供給するか否かを選択するスイッチング素子と、負荷へ
供給される電力の変動に応じて変化する帰還信号と、上
記発振信号とを比較して、上記スイッチング素子の導通
期間と遮断期間との割合を調整する制御手段とを有する
スイッチングレギュレータにおいて、以下の手段を講じ
たことを特徴としている。
【0040】すなわち、上記スイッチング素子の出力電
力の立ち下がり期間が、80nsから120nsまでの
長さとなるように、当該スイッチング素子を制御する第
3の出力制御手段を備えていることを特徴としている。
力の立ち下がり期間が、80nsから120nsまでの
長さとなるように、当該スイッチング素子を制御する第
3の出力制御手段を備えていることを特徴としている。
【0041】出力電力の立ち下がり期間を上記範囲に設
定することによって、スイッチングレギュレータの効率
を低下させることなく、発振器の誤動作を確実に防止で
き、負荷へ供給する電力の安定性を向上できる。
定することによって、スイッチングレギュレータの効率
を低下させることなく、発振器の誤動作を確実に防止で
き、負荷へ供給する電力の安定性を向上できる。
【0042】さらに、請求項6の発明に係るスイッチン
グレギュレータは、請求項1、2、3、4または5記載
の発明の構成において、上記スイッチング素子および発
振器が、同一パッケージ内に封止されていることを特徴
としている。
グレギュレータは、請求項1、2、3、4または5記載
の発明の構成において、上記スイッチング素子および発
振器が、同一パッケージ内に封止されていることを特徴
としている。
【0043】ところで、スイッチング素子および発振器
を同一パッケージ内に封止した場合は、発振器は、スイ
ッチングノイズによって、誤動作しやすくなる。ところ
が、上記構成のスイッチングレギュレータには、第1な
いし第3の出力制御手段のうちの何れかが設けられてい
るので、スイッチングレギュレータの効率を余り低下さ
せることなく、スイッチングノイズに起因する発振器の
誤動作を防止できる。さらに、スイッチング素子および
発振器が同一パッケージ内に封止されているので、スイ
ッチングレギュレータを構成する部品点数を削減でき
る。この結果、負荷へ供給する電力の安定性が良好で、
高効率でありながら、製造コストの安いスイッチングレ
ギュレータを実現できる。
を同一パッケージ内に封止した場合は、発振器は、スイ
ッチングノイズによって、誤動作しやすくなる。ところ
が、上記構成のスイッチングレギュレータには、第1な
いし第3の出力制御手段のうちの何れかが設けられてい
るので、スイッチングレギュレータの効率を余り低下さ
せることなく、スイッチングノイズに起因する発振器の
誤動作を防止できる。さらに、スイッチング素子および
発振器が同一パッケージ内に封止されているので、スイ
ッチングレギュレータを構成する部品点数を削減でき
る。この結果、負荷へ供給する電力の安定性が良好で、
高効率でありながら、製造コストの安いスイッチングレ
ギュレータを実現できる。
【0044】
〔第1の実施形態〕本発明の一実施形態について図1な
いし図6に基づいて説明すると以下の通りである。すな
わち、本実施形態に係るスイッチングレギュレータ1
は、降圧型チョッパレギュレータであって、図1に示す
ように、入力側電源2から供給される電力を断続した
後、平滑化して、出力端子Oに接続される負荷3へ供給
している。当該スイッチングレギュレータ1は、所定の
周期、かつ、電圧調整端子0adjの電圧VADJ に応じ
た割合で、入力側電源2がIN端子に印加する入力電圧
VINを断続するレギュレータ用集積回路(以下では、レ
ギュレータ用ICと称する)4と、当該レギュレータ用
IC4の出力端子OUT、および、スイッチングレギュ
レータ1の出力端子Oの間に設けられた平滑化回路5
と、出力端子Oの電圧VO を分圧して、上記レギュレー
タ用IC4の電圧調整端子0adjへ印加する分圧回路
6とを備えている。なお、上記電圧調整端子電圧VADJ
が特許請求の範囲に記載の帰還信号に対応しており、上
記レギュレータ用IC4は、パッケージに対応してい
る。また、以下では、レギュレータ用IC4の出力端子
OUTと区別するために、スイッチングレギュレータ1
の出力端子Oを負荷端子Oと称し、スイッチングレギュ
レータ1の出力電圧VO を負荷電圧VO と称する。
いし図6に基づいて説明すると以下の通りである。すな
わち、本実施形態に係るスイッチングレギュレータ1
は、降圧型チョッパレギュレータであって、図1に示す
ように、入力側電源2から供給される電力を断続した
後、平滑化して、出力端子Oに接続される負荷3へ供給
している。当該スイッチングレギュレータ1は、所定の
周期、かつ、電圧調整端子0adjの電圧VADJ に応じ
た割合で、入力側電源2がIN端子に印加する入力電圧
VINを断続するレギュレータ用集積回路(以下では、レ
ギュレータ用ICと称する)4と、当該レギュレータ用
IC4の出力端子OUT、および、スイッチングレギュ
レータ1の出力端子Oの間に設けられた平滑化回路5
と、出力端子Oの電圧VO を分圧して、上記レギュレー
タ用IC4の電圧調整端子0adjへ印加する分圧回路
6とを備えている。なお、上記電圧調整端子電圧VADJ
が特許請求の範囲に記載の帰還信号に対応しており、上
記レギュレータ用IC4は、パッケージに対応してい
る。また、以下では、レギュレータ用IC4の出力端子
OUTと区別するために、スイッチングレギュレータ1
の出力端子Oを負荷端子Oと称し、スイッチングレギュ
レータ1の出力電圧VO を負荷電圧VO と称する。
【0045】上記平滑化回路5は、出力端子OUTと負
荷端子Oとの間に設けられたコイル5aと、アノードが
出力端子OUTに接続され、カソードが接地されたキャ
ッチダイオード5bと、負荷端子Oに一端が接続され、
他端が接地された平滑コンデンサ5cとを備えている。
これにより、平滑化回路5は、レギュレータ用IC4の
出力電圧VOUT を平滑化した後、直流の電圧VO とし
て、負荷端子Oから出力できる。
荷端子Oとの間に設けられたコイル5aと、アノードが
出力端子OUTに接続され、カソードが接地されたキャ
ッチダイオード5bと、負荷端子Oに一端が接続され、
他端が接地された平滑コンデンサ5cとを備えている。
これにより、平滑化回路5は、レギュレータ用IC4の
出力電圧VOUT を平滑化した後、直流の電圧VO とし
て、負荷端子Oから出力できる。
【0046】また、分圧回路6は、互いに直列に接続さ
れた抵抗6a・6bを備えており、抵抗6a側の端部
は、負荷端子Oに接続され、抵抗6b側の端部は接地さ
れている。また、両抵抗6a・6bの接続点は、上記レ
ギュレータ用IC4の電圧調整端子0adjに接続され
ており、負荷電圧VO を所定の分圧比で分圧して、電圧
調整端子0adjに印加できる。
れた抵抗6a・6bを備えており、抵抗6a側の端部
は、負荷端子Oに接続され、抵抗6b側の端部は接地さ
れている。また、両抵抗6a・6bの接続点は、上記レ
ギュレータ用IC4の電圧調整端子0adjに接続され
ており、負荷電圧VO を所定の分圧比で分圧して、電圧
調整端子0adjに印加できる。
【0047】一方、上記レギュレータ用IC4には、入
力端子INおよび出力端子OUT間を導通あるいは遮断
するパワーNPNトランジスタからなる出力トランジス
タ(スイッチング素子)11と、電圧調整端子電圧V
ADJ と所定の基準電圧VREF とを比較して、両者の誤差
に応じた誤差電圧VERR を出力するエラーアンプ12
と、例えば、70kHzなどの所定の周期で、所定の振
幅の三角波(発振信号)VOSC を生成する発振器13
と、三角波VOSC と誤差電圧VERR とを比較するパルス
幅制御コンパレータ(以下では、PWMコンパレータと
称する)14と、過電流や加熱などを検出する異常検出
回路15からの検出信号、および、PWMコンパレータ
14が出力するパルス信号VPWM の否定積を演算するN
AND回路16と、NAND回路16の出力信号VNAND
に基づいて、上記出力トランジスタ11を駆動する駆動
回路17とが設けられている。また、レギュレータ用I
C4には、定電圧回路18が設けられており、入力電圧
VINから、所定の定電圧Vsを生成して、ICの内部回
路へ供給している。さらに、スイッチングレギュレータ
1の起動時など、出力トランジスタ11のデューティが
極めて高い場合に、デューティを制限するソフトスター
ト回路や、制御端子CTLの電圧VCTL に基づいて、出
力トランジスタ11を遮断するON/OFF回路なども
設けられている。
力端子INおよび出力端子OUT間を導通あるいは遮断
するパワーNPNトランジスタからなる出力トランジス
タ(スイッチング素子)11と、電圧調整端子電圧V
ADJ と所定の基準電圧VREF とを比較して、両者の誤差
に応じた誤差電圧VERR を出力するエラーアンプ12
と、例えば、70kHzなどの所定の周期で、所定の振
幅の三角波(発振信号)VOSC を生成する発振器13
と、三角波VOSC と誤差電圧VERR とを比較するパルス
幅制御コンパレータ(以下では、PWMコンパレータと
称する)14と、過電流や加熱などを検出する異常検出
回路15からの検出信号、および、PWMコンパレータ
14が出力するパルス信号VPWM の否定積を演算するN
AND回路16と、NAND回路16の出力信号VNAND
に基づいて、上記出力トランジスタ11を駆動する駆動
回路17とが設けられている。また、レギュレータ用I
C4には、定電圧回路18が設けられており、入力電圧
VINから、所定の定電圧Vsを生成して、ICの内部回
路へ供給している。さらに、スイッチングレギュレータ
1の起動時など、出力トランジスタ11のデューティが
極めて高い場合に、デューティを制限するソフトスター
ト回路や、制御端子CTLの電圧VCTL に基づいて、出
力トランジスタ11を遮断するON/OFF回路なども
設けられている。
【0048】上記レギュレータ用IC4は、エラーアン
プ12、発振器13、PWMコンパレータ14など、出
力トランジスタ11のデューティを制御する回路(制御
手段)、および、出力トランジスタ11自体、並びに、
異常検出回路15など、各種保護回路やON/OFF回
路など、各種付加機能を実現するための回路を備えてい
る。したがって、平滑化回路5や分圧回路6などを外付
けするだけで、高機能、かつ小型のスイッチングレギュ
レータ1を実現でき、スイッチングレギュレータ1の製
造コストを低く抑えることができる。
プ12、発振器13、PWMコンパレータ14など、出
力トランジスタ11のデューティを制御する回路(制御
手段)、および、出力トランジスタ11自体、並びに、
異常検出回路15など、各種保護回路やON/OFF回
路など、各種付加機能を実現するための回路を備えてい
る。したがって、平滑化回路5や分圧回路6などを外付
けするだけで、高機能、かつ小型のスイッチングレギュ
レータ1を実現でき、スイッチングレギュレータ1の製
造コストを低く抑えることができる。
【0049】上記構成では、レギュレータ用IC4は、
図2の(d)に示すように、入力側電源2から供給され
る電力を所定のスイッチング周期Tで断続して出力し、
平滑化回路5は、レギュレータ用IC4の出力電圧V
OUT を平滑化して出力する。ここで、スイッチング周期
Tを基準にして出力電圧VOUT がハイレベルの期間TON
の割合、すなわち、TON/Tをデューティαとすると、
負荷電圧VO は、以下の式(1)に示すように、 VO =α・VIN …(1) となる。
図2の(d)に示すように、入力側電源2から供給され
る電力を所定のスイッチング周期Tで断続して出力し、
平滑化回路5は、レギュレータ用IC4の出力電圧V
OUT を平滑化して出力する。ここで、スイッチング周期
Tを基準にして出力電圧VOUT がハイレベルの期間TON
の割合、すなわち、TON/Tをデューティαとすると、
負荷電圧VO は、以下の式(1)に示すように、 VO =α・VIN …(1) となる。
【0050】上記の式(1)に示すように、デューティ
αは、入力電圧VINと負荷電圧VOとによって決まる
が、スイッチングレギュレータ1では、降圧による損失
を防止して消費電力を抑制するために、入力電圧VIN
と負荷電圧VO との差が小さくなるように設定されてい
る。したがって、上記デューティαは、通常、0.5以
上になる。
αは、入力電圧VINと負荷電圧VOとによって決まる
が、スイッチングレギュレータ1では、降圧による損失
を防止して消費電力を抑制するために、入力電圧VIN
と負荷電圧VO との差が小さくなるように設定されてい
る。したがって、上記デューティαは、通常、0.5以
上になる。
【0051】例えば、入力電圧VINや負荷3の変動など
によって、負荷電圧VO が大きくなると、分圧回路6が
電圧調整端子0adjへフィードバックする電圧VADJ
は上昇する。レギュレータ用IC4において、エラーア
ンプ12の非反転入力端子に印加されている基準電圧V
REF は、一定なので、エラーアンプ12の出力電圧V
ERR は、反転入力端子に印加される電圧VADJ の上昇に
伴って低下する。
によって、負荷電圧VO が大きくなると、分圧回路6が
電圧調整端子0adjへフィードバックする電圧VADJ
は上昇する。レギュレータ用IC4において、エラーア
ンプ12の非反転入力端子に印加されている基準電圧V
REF は、一定なので、エラーアンプ12の出力電圧V
ERR は、反転入力端子に印加される電圧VADJ の上昇に
伴って低下する。
【0052】図2の(a)に示すように、当該誤差電圧
VERR は、PWMコンパレータ14の非反転入力端子に
印加され、反転入力端子に印加される三角波VOSC と比
較される。これにより、PWMコンパレータ14は、図
2の(b)に示すように、誤差電圧VERR が大きい期
間、ハイレベルのパルス信号VPWM を出力する。
VERR は、PWMコンパレータ14の非反転入力端子に
印加され、反転入力端子に印加される三角波VOSC と比
較される。これにより、PWMコンパレータ14は、図
2の(b)に示すように、誤差電圧VERR が大きい期
間、ハイレベルのパルス信号VPWM を出力する。
【0053】異常検出回路15が異常を検出していない
間、NAND回路16は、当該パルス信号VPWM を反転
して、図2(c)に示すように、出力信号VNANDを駆動
回路17へ印加する。さらに、駆動回路17は、出力信
号VNANDがハイレベルの間、出力トランジスタ11を導
通させる。したがって、図2の(d)に示すように、レ
ギュレータ用IC4の出力電圧VOUT は、入力電圧VIN
となる。一方、出力信号VNANDがローレベルの間、出力
トランジスタ11は遮断され、出力電圧VOUTは、低下
する。ただし、後述するように、出力電圧VOUT は、出
力トランジスタ11や駆動回路17を構成する素子の遅
延により、NAND回路16の出力信号VNANDに比べ
て、遅延時間Tdだけ遅れて変化している。本実施形態
に係るスイッチングレギュレータ1の場合、この遅延時
間Tdは、およそ、1μsである。
間、NAND回路16は、当該パルス信号VPWM を反転
して、図2(c)に示すように、出力信号VNANDを駆動
回路17へ印加する。さらに、駆動回路17は、出力信
号VNANDがハイレベルの間、出力トランジスタ11を導
通させる。したがって、図2の(d)に示すように、レ
ギュレータ用IC4の出力電圧VOUT は、入力電圧VIN
となる。一方、出力信号VNANDがローレベルの間、出力
トランジスタ11は遮断され、出力電圧VOUTは、低下
する。ただし、後述するように、出力電圧VOUT は、出
力トランジスタ11や駆動回路17を構成する素子の遅
延により、NAND回路16の出力信号VNANDに比べ
て、遅延時間Tdだけ遅れて変化している。本実施形態
に係るスイッチングレギュレータ1の場合、この遅延時
間Tdは、およそ、1μsである。
【0054】なお、出力電圧VOUT や出力トランジスタ
11のデューティは、出力信号VNA NDのデューティによ
って制御されているので、これらのデューティは同一に
なる。したがって、以降では、特に必要がない限り、こ
れらを区別せず、単にデューティαとして参照する。
11のデューティは、出力信号VNA NDのデューティによ
って制御されているので、これらのデューティは同一に
なる。したがって、以降では、特に必要がない限り、こ
れらを区別せず、単にデューティαとして参照する。
【0055】発振器13が生成する三角波VOSC の周期
および振幅は一定なので、電圧調整端子電圧VADJ が基
準電圧VREF よりも大きくなった場合、誤差電圧VERR
が低下して、パルス信号VPWM のパルス幅は長くなる。
これにより、出力信号VNANDのパルス幅は短くなり、出
力トランジスタ11のデューティαは低くなる。この結
果、負荷電圧VO が低下して、電圧調整端子電圧VADJ
が低下する。一方、電圧調整端子電圧VADJ が基準電圧
VREF よりも小さくなった場合は、これとは逆に、出力
トランジスタ11のデューティαが高くなって、電圧調
整端子電圧VAD J を上昇させる。これにより、レギュレ
ータ用IC4は、電圧調整端子電圧VAD J が基準電圧V
REF となるように、出力トランジスタ11のデューティ
αを調整できる。
および振幅は一定なので、電圧調整端子電圧VADJ が基
準電圧VREF よりも大きくなった場合、誤差電圧VERR
が低下して、パルス信号VPWM のパルス幅は長くなる。
これにより、出力信号VNANDのパルス幅は短くなり、出
力トランジスタ11のデューティαは低くなる。この結
果、負荷電圧VO が低下して、電圧調整端子電圧VADJ
が低下する。一方、電圧調整端子電圧VADJ が基準電圧
VREF よりも小さくなった場合は、これとは逆に、出力
トランジスタ11のデューティαが高くなって、電圧調
整端子電圧VAD J を上昇させる。これにより、レギュレ
ータ用IC4は、電圧調整端子電圧VAD J が基準電圧V
REF となるように、出力トランジスタ11のデューティ
αを調整できる。
【0056】なお、上述したように、PWMコンパレー
タ14は、誤差電圧VERR と三角波VOSC とを比較し
て、デューティαを決定している。したがって、レギュ
レータ用IC4が負荷電圧VO を安定して制御するた
め、発振器13は、周期Tおよび振幅が一定な三角波V
OSC を生成する必要がある。
タ14は、誤差電圧VERR と三角波VOSC とを比較し
て、デューティαを決定している。したがって、レギュ
レータ用IC4が負荷電圧VO を安定して制御するた
め、発振器13は、周期Tおよび振幅が一定な三角波V
OSC を生成する必要がある。
【0057】負荷電圧VO は、分圧回路6の両抵抗6a
・6bの抵抗値Ra・Rbとすると、以下の式(2)に
示すように、 VO =VADJ ・(Ra+Rb)/Rb …(2) となる。したがって、電圧調整端子電圧VADJ が基準電
圧VREF になった場合に、負荷電圧VO が所望の値VK
となるように、上記抵抗値Ra・Rbを設定することに
よって、入力電圧VINや負荷3が変動した場合であって
も、スイッチングレギュレータ1は、負荷電圧VO を所
望の値VK に保つことができる。
・6bの抵抗値Ra・Rbとすると、以下の式(2)に
示すように、 VO =VADJ ・(Ra+Rb)/Rb …(2) となる。したがって、電圧調整端子電圧VADJ が基準電
圧VREF になった場合に、負荷電圧VO が所望の値VK
となるように、上記抵抗値Ra・Rbを設定することに
よって、入力電圧VINや負荷3が変動した場合であって
も、スイッチングレギュレータ1は、負荷電圧VO を所
望の値VK に保つことができる。
【0058】なお、例えば、過電流や過熱が検出された
場合、異常検出回路15は、ローレベルの異常検出信号
をNAND回路16へ加える。この場合、NAND回路
16は、パルス信号VPWM に拘わらず、常にハイレベル
の出力信号VNANDを駆動回路17へ印加して、出力トラ
ンジスタ11を常時遮断させる。これにより、出力トラ
ンジスタ11など、スイッチングレギュレータ1を構成
する素子や、負荷3の損傷を防止できる。
場合、異常検出回路15は、ローレベルの異常検出信号
をNAND回路16へ加える。この場合、NAND回路
16は、パルス信号VPWM に拘わらず、常にハイレベル
の出力信号VNANDを駆動回路17へ印加して、出力トラ
ンジスタ11を常時遮断させる。これにより、出力トラ
ンジスタ11など、スイッチングレギュレータ1を構成
する素子や、負荷3の損傷を防止できる。
【0059】さらに、本実施形態に係るレギュレータ用
IC4は、出力電圧VOUT が立ち下がる際、始めは緩や
かに、所定の時間が経過した後は、より急峻に立ち下が
るように、出力トランジスタ11の立ち下がり速度を制
御する出力制御回路(第1の出力制御手段)21を備え
ている。当該出力制御回路21は、例えば、駆動回路1
7が出力トランジスタ11を遮断する際に、駆動回路1
7内部を流れる駆動電流Idを制御することによって、
出力トランジスタ11のスイッチング速度を制御する。
IC4は、出力電圧VOUT が立ち下がる際、始めは緩や
かに、所定の時間が経過した後は、より急峻に立ち下が
るように、出力トランジスタ11の立ち下がり速度を制
御する出力制御回路(第1の出力制御手段)21を備え
ている。当該出力制御回路21は、例えば、駆動回路1
7が出力トランジスタ11を遮断する際に、駆動回路1
7内部を流れる駆動電流Idを制御することによって、
出力トランジスタ11のスイッチング速度を制御する。
【0060】これにより、出力電圧VOUT の立ち下がり
時のスイッチングノイズを抑制できる。この結果、発振
器13の誤動作を防止でき、発振器13の発振周波数お
よび周期Tを一定に保つことができる。したがって、ス
イッチングレギュレータ1の負荷電圧VO を、さらに安
定させることができる。
時のスイッチングノイズを抑制できる。この結果、発振
器13の誤動作を防止でき、発振器13の発振周波数お
よび周期Tを一定に保つことができる。したがって、ス
イッチングレギュレータ1の負荷電圧VO を、さらに安
定させることができる。
【0061】以下では、発振器13、駆動回路17およ
び出力制御回路21の具体的な構成例について説明した
後、それぞれの動作について詳細に説明する。
び出力制御回路21の具体的な構成例について説明した
後、それぞれの動作について詳細に説明する。
【0062】本実施形態に係る発振器13は、例えば、
図3に示すように、一端が発振器13の出力端Aとなる
コンデンサC11と、当該コンデンサC11の両端電圧
VOS C と所定の上限値V1あるいは下限値V2とを比較
するコンパレータ部13aと、このコンパレータ部13
aの指示に応じて、コンデンサC11を充放電する充放
電部13bとを備えている。上記コンデンサC11は、
IC内接合容量を利用して形成されている。したがっ
て、発振器13は、レギュレータ用IC4内の他の回路
と同様の製造工程によって製造でき、例えば、クリスタ
ルなどを使用して発振器13を形成する場合に比べて容
易に集積できる。
図3に示すように、一端が発振器13の出力端Aとなる
コンデンサC11と、当該コンデンサC11の両端電圧
VOS C と所定の上限値V1あるいは下限値V2とを比較
するコンパレータ部13aと、このコンパレータ部13
aの指示に応じて、コンデンサC11を充放電する充放
電部13bとを備えている。上記コンデンサC11は、
IC内接合容量を利用して形成されている。したがっ
て、発振器13は、レギュレータ用IC4内の他の回路
と同様の製造工程によって製造でき、例えば、クリスタ
ルなどを使用して発振器13を形成する場合に比べて容
易に集積できる。
【0063】上記コンパレータ部13aは、互いに直列
に接続された抵抗R11・R12・R13を備えてい
る。この直列回路の抵抗R13側の端部には、図1に示
す定電圧回路18より、所定の定電圧Vsが印加されて
おり、抵抗R11側の端部は、接地されている。上記所
定の上限値V1および下限値V2は、以下の式(3)お
よび(4)に示すように、 V1=Vs・(R11+R12)/(R11+R12+R13) …(3) V2=Vs・R12/(R12+R13) …(4) となる。なお、各抵抗R11・R12・R13の抵抗値
は、上限値V1および下限値V2が所望の値となるよう
に決定される。
に接続された抵抗R11・R12・R13を備えてい
る。この直列回路の抵抗R13側の端部には、図1に示
す定電圧回路18より、所定の定電圧Vsが印加されて
おり、抵抗R11側の端部は、接地されている。上記所
定の上限値V1および下限値V2は、以下の式(3)お
よび(4)に示すように、 V1=Vs・(R11+R12)/(R11+R12+R13) …(3) V2=Vs・R12/(R12+R13) …(4) となる。なお、各抵抗R11・R12・R13の抵抗値
は、上限値V1および下限値V2が所望の値となるよう
に決定される。
【0064】さらに、コンパレータ部13aには、抵抗
R12とR13との接続点Bの電位VB と上記出力端A
の電位(コンデンサC11の両端電圧VOSC )とを比較
して、抵抗R11の両端を短絡あるいは開放するトラン
ジスタQ11ないしQ15と、上記両電位VB ・VOSC
を比較して、上記充放電部13bを制御するトランジス
タQ16ないしQ20とを備えている。また、入力対と
なるPNP型のトランジスタQ11・Q12・Q16・
Q17のエミッタには、定電流源13cから、PNP型
のトランジスタQ21・Q22からなるカレントミラー
回路を介して、所定の電流I1 が供給されている。
R12とR13との接続点Bの電位VB と上記出力端A
の電位(コンデンサC11の両端電圧VOSC )とを比較
して、抵抗R11の両端を短絡あるいは開放するトラン
ジスタQ11ないしQ15と、上記両電位VB ・VOSC
を比較して、上記充放電部13bを制御するトランジス
タQ16ないしQ20とを備えている。また、入力対と
なるPNP型のトランジスタQ11・Q12・Q16・
Q17のエミッタには、定電流源13cから、PNP型
のトランジスタQ21・Q22からなるカレントミラー
回路を介して、所定の電流I1 が供給されている。
【0065】具体的には、入力対となるトランジスタQ
11・Q12は、エミッタが互いに接続されており、ト
ランジスタQ11のベースは、接続点Bに、トランジス
タQ12のベースは、出力端Aに、それぞれ接続されて
いる。一方、両トランジスタQ11・Q12の能動負荷
となるNPN型のトランジスタQ13・Q14のベース
は、互いに接続され、さらに、トランジスタQ14のコ
レクタに接続されている。また、トランジスタQ13・
Q11のコレクタ同士、および、トランジスタQ14・
Q12のコレクタ同士は、それぞれ互いに接続されてい
る。さらに、トランジスタQ11・Q13の接続点は、
NPN型のトランジスタQ15のベースに接続され、当
該トランジスタQ15のコレクタは、抵抗R11・R1
2の接続点に接続される。なお、各トランジスタQ13
・Q14・Q15のエミッタは、接地されている。
11・Q12は、エミッタが互いに接続されており、ト
ランジスタQ11のベースは、接続点Bに、トランジス
タQ12のベースは、出力端Aに、それぞれ接続されて
いる。一方、両トランジスタQ11・Q12の能動負荷
となるNPN型のトランジスタQ13・Q14のベース
は、互いに接続され、さらに、トランジスタQ14のコ
レクタに接続されている。また、トランジスタQ13・
Q11のコレクタ同士、および、トランジスタQ14・
Q12のコレクタ同士は、それぞれ互いに接続されてい
る。さらに、トランジスタQ11・Q13の接続点は、
NPN型のトランジスタQ15のベースに接続され、当
該トランジスタQ15のコレクタは、抵抗R11・R1
2の接続点に接続される。なお、各トランジスタQ13
・Q14・Q15のエミッタは、接地されている。
【0066】これにより、トランジスタQ15は、出力
端Aの電位VOSC が接続点Bの電位VB よりも大きい場
合に遮断される。この場合、接続点Bの電位VB は、上
述の式(3)に示すように、上限値V1となる。一方、
出力端Aの電位VOSC の方が小さい場合は、トランジス
タQ15が導通し、接続点Bの電位VB を上述の式
(4)に示す下限値V2まで低下させることができる。
端Aの電位VOSC が接続点Bの電位VB よりも大きい場
合に遮断される。この場合、接続点Bの電位VB は、上
述の式(3)に示すように、上限値V1となる。一方、
出力端Aの電位VOSC の方が小さい場合は、トランジス
タQ15が導通し、接続点Bの電位VB を上述の式
(4)に示す下限値V2まで低下させることができる。
【0067】一方、トランジスタQ16ないしQ20
は、トランジスタQ11ないしQ15と略同様に接続さ
れているが、トランジスタQ11・Q12とは逆に、ト
ランジスタQ16のベースが上記出力端Aに接続されて
おり、トランジスタQ17のベースが上記接続点Bに接
続されている。また、トランジスタQ20のコレクタ
は、充放電部13bに接続されている。なお、それ以外
の構成は、トランジスタQ11ないしQ15と同様なの
で説明を省略する。
は、トランジスタQ11ないしQ15と略同様に接続さ
れているが、トランジスタQ11・Q12とは逆に、ト
ランジスタQ16のベースが上記出力端Aに接続されて
おり、トランジスタQ17のベースが上記接続点Bに接
続されている。また、トランジスタQ20のコレクタ
は、充放電部13bに接続されている。なお、それ以外
の構成は、トランジスタQ11ないしQ15と同様なの
で説明を省略する。
【0068】これにより、トランジスタQ20は、出力
端Aの電位VOSC が接続点Bの電位VB よりも大きい場
合に導通して、充放電部13bへコンデンサC11の充
電を指示できる。一方、出力端Aの電位VOSC の方が小
さい場合、トランジスタQ20は遮断され、充放電部1
3bへコンデンサC11の放電を指示できる。
端Aの電位VOSC が接続点Bの電位VB よりも大きい場
合に導通して、充放電部13bへコンデンサC11の充
電を指示できる。一方、出力端Aの電位VOSC の方が小
さい場合、トランジスタQ20は遮断され、充放電部1
3bへコンデンサC11の放電を指示できる。
【0069】また、充放電部13bは、所定の電流I2
を供給する定電流源13dと、上記トランジスタQ20
のコレクタに接続された充放電部13bの入力端C、お
よび、上記出力端Aへ、当該定電流源13dと同量の電
流をそれぞれ供給するPNP型のトランジスタQ23な
いしQ25と、上記入力端Cから供給された電流の2倍
の電流を、上記出力端Aより吸収するNPN型のトラン
ジスタQ26・Q27とを備えている。
を供給する定電流源13dと、上記トランジスタQ20
のコレクタに接続された充放電部13bの入力端C、お
よび、上記出力端Aへ、当該定電流源13dと同量の電
流をそれぞれ供給するPNP型のトランジスタQ23な
いしQ25と、上記入力端Cから供給された電流の2倍
の電流を、上記出力端Aより吸収するNPN型のトラン
ジスタQ26・Q27とを備えている。
【0070】具体的には、上記トランジスタQ23ない
しトランジスタQ25のベースは、互いに接続され、さ
らに、トランジスタQ23のコレクタに接続されてい
る。また、トランジスタQ23のコレクタからは、上記
定電流源13dに所定の電流I2 が供給されている。ま
た、トランジスタQ24のコレクタは、上記出力端A
に、トランジスタQ25のコレクタは、上記入力端Cに
接続される。これにより、上記出力端Aおよび入力端C
に、所定の電流I2 を常に供給できる。なお、各トラン
ジスタQ23ないしQ25のエミッタには、図1に示す
定電圧回路18から定電圧Vsが印加されている。
しトランジスタQ25のベースは、互いに接続され、さ
らに、トランジスタQ23のコレクタに接続されてい
る。また、トランジスタQ23のコレクタからは、上記
定電流源13dに所定の電流I2 が供給されている。ま
た、トランジスタQ24のコレクタは、上記出力端A
に、トランジスタQ25のコレクタは、上記入力端Cに
接続される。これにより、上記出力端Aおよび入力端C
に、所定の電流I2 を常に供給できる。なお、各トラン
ジスタQ23ないしQ25のエミッタには、図1に示す
定電圧回路18から定電圧Vsが印加されている。
【0071】一方、トランジスタQ26・Q27のベー
スは、互いに接続され、さらに、トランジスタQ26の
コレクタに接続されている。さらに、トランジスタQ2
6のコレクタは、上記入力端Cに、トランジスタQ27
のコレクタは、上記出力端Aにそれぞれ接続される。な
お、両トランジスタQ26・Q27のエミッタは、接地
されている。また、トランジスタQ27のエミッタ面積
は、トランジスタQ26のエミッタ面積の2倍に設定さ
れている。これにより、トランジスタQ26・Q27か
らなるカレントミラー回路は、入力端Cから供給される
電流I3 の2倍の電流を出力端Aから吸収できる。
スは、互いに接続され、さらに、トランジスタQ26の
コレクタに接続されている。さらに、トランジスタQ2
6のコレクタは、上記入力端Cに、トランジスタQ27
のコレクタは、上記出力端Aにそれぞれ接続される。な
お、両トランジスタQ26・Q27のエミッタは、接地
されている。また、トランジスタQ27のエミッタ面積
は、トランジスタQ26のエミッタ面積の2倍に設定さ
れている。これにより、トランジスタQ26・Q27か
らなるカレントミラー回路は、入力端Cから供給される
電流I3 の2倍の電流を出力端Aから吸収できる。
【0072】発振器13の動作開始時などには、出力端
Aの電位、すなわち、コンデンサC11の両端電圧V
OSC は、両端電圧VOSC は、トランジスタQ15の導通
/遮断に拘わらず、抵抗R12・R13の接続点Bの電
位VB よりも低くなっている。したがって、コンパレー
タ部13aにおいて、トランジスタQ15は遮断され、
トランジスタQ20は導通している。この状態では、ト
ランジスタQ23・Q25を介して、充放電部13bの
入力端Cに供給される電流I2 は、トランジスタQ20
を流れる。したがって、電流I3 が0となり、トランジ
スタQ26・Q27からなるカレントミラー回路は、コ
ンデンサC11から電流を吸収していない。一方、トラ
ンジスタQ23・Q24は、所定の電流I2 をコンデン
サC11へ供給している。これにより、コンデンサC1
1が充電され、図2の(a)に示すように、コンデンサ
C11の両端電圧VOSC が上昇する(t1からt2まで
の期間)。この期間中、トランジスタQ15は、遮断さ
れているので、上記接続点Bの電位VB は、上述の式
(3)に示す上限値V1である。
Aの電位、すなわち、コンデンサC11の両端電圧V
OSC は、両端電圧VOSC は、トランジスタQ15の導通
/遮断に拘わらず、抵抗R12・R13の接続点Bの電
位VB よりも低くなっている。したがって、コンパレー
タ部13aにおいて、トランジスタQ15は遮断され、
トランジスタQ20は導通している。この状態では、ト
ランジスタQ23・Q25を介して、充放電部13bの
入力端Cに供給される電流I2 は、トランジスタQ20
を流れる。したがって、電流I3 が0となり、トランジ
スタQ26・Q27からなるカレントミラー回路は、コ
ンデンサC11から電流を吸収していない。一方、トラ
ンジスタQ23・Q24は、所定の電流I2 をコンデン
サC11へ供給している。これにより、コンデンサC1
1が充電され、図2の(a)に示すように、コンデンサ
C11の両端電圧VOSC が上昇する(t1からt2まで
の期間)。この期間中、トランジスタQ15は、遮断さ
れているので、上記接続点Bの電位VB は、上述の式
(3)に示す上限値V1である。
【0073】両端電圧VOSC が上限値V1に達すると
(t2の時点)、トランジスタQ15が導通し、接続点
Bの電位VB は、上述の式(4)に示す下限値V2へと
低下する。この結果、トランジスタQ20が遮断され、
トランジスタQ26のコレクタに供給される電流I
3 は、I2 となる。したがって、トランジスタQ27
は、出力端Aから、電流I2 の2倍の電流を吸収する。
一方、トランジスタQ24は、出力端Aへ、一定の電流
I2 を常に供給している。この結果、コンデンサC11
は、充電時と同じ値の電流I2 にて放電され、両端電圧
VOSC が下降する(t2からt3までの期間)。
(t2の時点)、トランジスタQ15が導通し、接続点
Bの電位VB は、上述の式(4)に示す下限値V2へと
低下する。この結果、トランジスタQ20が遮断され、
トランジスタQ26のコレクタに供給される電流I
3 は、I2 となる。したがって、トランジスタQ27
は、出力端Aから、電流I2 の2倍の電流を吸収する。
一方、トランジスタQ24は、出力端Aへ、一定の電流
I2 を常に供給している。この結果、コンデンサC11
は、充電時と同じ値の電流I2 にて放電され、両端電圧
VOSC が下降する(t2からt3までの期間)。
【0074】t3の時点において、両端電圧VOSC が下
降して、下限値V2に到達すると、トランジスタQ15
が遮断され、トランジスタQ20が導通する。これによ
り、t2以前の期間と同様に、コンデンサC11は、両
端電圧VOSC が上限値V1になるまで充電される(t3
からt4までの期間)。以降は、コンデンサC11の充
放電が繰り返され、発振器13は、所定の周期Tで、所
定の振幅の三角波VOS C を生成できる。
降して、下限値V2に到達すると、トランジスタQ15
が遮断され、トランジスタQ20が導通する。これによ
り、t2以前の期間と同様に、コンデンサC11は、両
端電圧VOSC が上限値V1になるまで充電される(t3
からt4までの期間)。以降は、コンデンサC11の充
放電が繰り返され、発振器13は、所定の周期Tで、所
定の振幅の三角波VOS C を生成できる。
【0075】一方、図1に示す駆動回路17は、例え
ば、図4に示すように、駆動電流Idに基づいて、出力
トランジスタ11の導通および遮断する駆動部17a
と、NAND回路16の出力信号VNANDに応じて、上記
駆動部17aへ駆動電流Idを供給する電流制御部17
bとを備えている。
ば、図4に示すように、駆動電流Idに基づいて、出力
トランジスタ11の導通および遮断する駆動部17a
と、NAND回路16の出力信号VNANDに応じて、上記
駆動部17aへ駆動電流Idを供給する電流制御部17
bとを備えている。
【0076】上記駆動部17aは、出力トランジスタ1
1の導通時において、定電流源17cから供給される所
定の電流I11と同量の電流を、当該出力トランジスタ1
1のベースへ供給するPNP型のパワートランジスタQ
31・Q32からなるカレントミラー回路と、出力トラ
ンジスタ11の遮断時において、当該出力トランジスタ
11のベースから、上記駆動電流Idに応じた電流を引
き抜く、NPN型のパワートランジスタQ33とを備え
ている。具体的には、両トランジスタQ31・Q32の
ベースは、互いに接続されており、さらに、トランジス
タQ31のコレクタに接続される。また、トランジスタ
Q31のコレクタには、上記定電流源17cが接続さ
れ、トランジスタQ32のコレクタは、出力トランジス
タ11のベースに接続されている。なお、両トランジス
タQ31・Q32のエミッタは、図1に示す入力端子I
Nから、入力電圧VINが印加されている。一方、トラン
ジスタQ33のコレクタは、出力トランジスタ11のベ
ースに接続され、エミッタは、接地されている。また、
両トランジスタQ31・Q32のベースは、抵抗R31
を介して、エミッタに接続されており、同様に、出力ト
ランジスタ11およびトランジスタQ33のベースは、
各抵抗R32・R33を介して、それぞれのエミッタに
接続されている。
1の導通時において、定電流源17cから供給される所
定の電流I11と同量の電流を、当該出力トランジスタ1
1のベースへ供給するPNP型のパワートランジスタQ
31・Q32からなるカレントミラー回路と、出力トラ
ンジスタ11の遮断時において、当該出力トランジスタ
11のベースから、上記駆動電流Idに応じた電流を引
き抜く、NPN型のパワートランジスタQ33とを備え
ている。具体的には、両トランジスタQ31・Q32の
ベースは、互いに接続されており、さらに、トランジス
タQ31のコレクタに接続される。また、トランジスタ
Q31のコレクタには、上記定電流源17cが接続さ
れ、トランジスタQ32のコレクタは、出力トランジス
タ11のベースに接続されている。なお、両トランジス
タQ31・Q32のエミッタは、図1に示す入力端子I
Nから、入力電圧VINが印加されている。一方、トラン
ジスタQ33のコレクタは、出力トランジスタ11のベ
ースに接続され、エミッタは、接地されている。また、
両トランジスタQ31・Q32のベースは、抵抗R31
を介して、エミッタに接続されており、同様に、出力ト
ランジスタ11およびトランジスタQ33のベースは、
各抵抗R32・R33を介して、それぞれのエミッタに
接続されている。
【0077】さらに、駆動部17aには、PNP型のト
ランジスタQ34ないしQ36からなるカレントミラー
回路が設けられており、上記トランジスタQ31および
定電流源17cの接続点Dと、トランジスタQ33のベ
ースとに、上記駆動電流Idと同量の電流を供給でき
る。具体的には、上記トランジスタQ34ないしQ36
のベースは、互いに接続され、さらに、トランジスタQ
36のコレクタに接続されている。なお、当該ベース
は、抵抗R34を介して、各トランジスタQ34ないし
Q36のエミッタに接続されている。また、トランジス
タQ34のコレクタは、上記接続点Dに接続されてお
り、トランジスタQ35のコレクタは、上記トランジス
タQ33のベースに接続される。
ランジスタQ34ないしQ36からなるカレントミラー
回路が設けられており、上記トランジスタQ31および
定電流源17cの接続点Dと、トランジスタQ33のベ
ースとに、上記駆動電流Idと同量の電流を供給でき
る。具体的には、上記トランジスタQ34ないしQ36
のベースは、互いに接続され、さらに、トランジスタQ
36のコレクタに接続されている。なお、当該ベース
は、抵抗R34を介して、各トランジスタQ34ないし
Q36のエミッタに接続されている。また、トランジス
タQ34のコレクタは、上記接続点Dに接続されてお
り、トランジスタQ35のコレクタは、上記トランジス
タQ33のベースに接続される。
【0078】これにより、駆動部17aは、駆動電流I
dが供給されていない間、出力トランジスタ11へ、所
定の値I11のベース電流Ibを供給して、当該出力トラ
ンジスタ11を導通させることができる。また、駆動電
流Idが供給されている間、駆動部17aのトランジス
タQ33のベースには、駆動電流Idと同量の電流が供
給され、出力トランジスタ11のベース電位を低下させ
る。したがって、出力トランジスタ11は、駆動電流I
dに応じたスイッチング速度で遮断される。
dが供給されていない間、出力トランジスタ11へ、所
定の値I11のベース電流Ibを供給して、当該出力トラ
ンジスタ11を導通させることができる。また、駆動電
流Idが供給されている間、駆動部17aのトランジス
タQ33のベースには、駆動電流Idと同量の電流が供
給され、出力トランジスタ11のベース電位を低下させ
る。したがって、出力トランジスタ11は、駆動電流I
dに応じたスイッチング速度で遮断される。
【0079】一方、電流制御部17bには、NPN型の
トランジスタQ37・Q38から構成され、上記トラン
ジスタQ36のコレクタへ、定電流源17dから供給さ
れる電流I12と同量の電流を供給できるカレントミラー
回路と、図1に示すNAND回路16の出力信号VNAND
に基づいて、上記カレントミラー回路の動作/停止を制
御するNPN型のトランジスタQ39ないしQ41とが
設けられている。
トランジスタQ37・Q38から構成され、上記トラン
ジスタQ36のコレクタへ、定電流源17dから供給さ
れる電流I12と同量の電流を供給できるカレントミラー
回路と、図1に示すNAND回路16の出力信号VNAND
に基づいて、上記カレントミラー回路の動作/停止を制
御するNPN型のトランジスタQ39ないしQ41とが
設けられている。
【0080】具体的には、上記トランジスタQ37・Q
38のベースは、互いに接続された後、トランジスタQ
38のコレクタに接続されている。また、トランジスタ
Q37のコレクタは、上述のトランジスタQ36のコレ
クタに接続され、トランジスタQ38のコレクタは、上
記定電流源17dに接続されている。
38のベースは、互いに接続された後、トランジスタQ
38のコレクタに接続されている。また、トランジスタ
Q37のコレクタは、上述のトランジスタQ36のコレ
クタに接続され、トランジスタQ38のコレクタは、上
記定電流源17dに接続されている。
【0081】さらに、両トランジスタQ37・Q38の
ベースには、トランジスタQ39のコレクタが接続され
ている。当該トランジスタQ39のベースは、抵抗R3
5を介して、トランジスタQ40のコレクタに接続され
る。また、トランジスタQ40のベースは、トランジス
タQ41のコレクタに接続されており、当該トランジス
タQ41のベースには、上記出力信号VNANDが印加され
る。なお、両トランジスタQ40・Q41のコレクタに
は、それぞれ、抵抗R36あるいは抵抗R37を介し
て、図1に示す定電圧回路18から所定の電圧Vsが印
加されている。また、上記各トランジスタQ37ないし
Q41のエミッタは、接地されている。
ベースには、トランジスタQ39のコレクタが接続され
ている。当該トランジスタQ39のベースは、抵抗R3
5を介して、トランジスタQ40のコレクタに接続され
る。また、トランジスタQ40のベースは、トランジス
タQ41のコレクタに接続されており、当該トランジス
タQ41のベースには、上記出力信号VNANDが印加され
る。なお、両トランジスタQ40・Q41のコレクタに
は、それぞれ、抵抗R36あるいは抵抗R37を介し
て、図1に示す定電圧回路18から所定の電圧Vsが印
加されている。また、上記各トランジスタQ37ないし
Q41のエミッタは、接地されている。
【0082】これにより、電流制御部17bは、上記出
力信号VNANDがローレベルの場合、所定の値I12の駆動
電流Idを駆動部17aへ供給できる。この場合、駆動
部17aは、出力トランジスタ11を遮断させる。ま
た、出力信号VNANDがハイレベルの場合は、上記駆動電
流Idの供給を停止して、出力トランジスタ11を導通
させることができる。
力信号VNANDがローレベルの場合、所定の値I12の駆動
電流Idを駆動部17aへ供給できる。この場合、駆動
部17aは、出力トランジスタ11を遮断させる。ま
た、出力信号VNANDがハイレベルの場合は、上記駆動電
流Idの供給を停止して、出力トランジスタ11を導通
させることができる。
【0083】なお、上記定電流源17dは、トランジス
タQ37・Q38からなるカレントミラー回路を介し
て、駆動部17aへ接続されている。したがって、例え
ば、トランジスタQ38のコレクタと上記定電圧Vsと
の間に介在する抵抗などによって、十分に安定した値の
電流I12を供給可能な定電流源17dを構成できる。こ
の場合、電流I12は、抵抗の抵抗値をR、トランジスタ
Q38およびQ39のベース−エミッタ間電圧をVBEと
すると、以下の式(5)に示すように、 I12=(Vs−2・VBE)/R …(5) となり、抵抗値Rによって、電流I12を所望の値に設定
できる。
タQ37・Q38からなるカレントミラー回路を介し
て、駆動部17aへ接続されている。したがって、例え
ば、トランジスタQ38のコレクタと上記定電圧Vsと
の間に介在する抵抗などによって、十分に安定した値の
電流I12を供給可能な定電流源17dを構成できる。こ
の場合、電流I12は、抵抗の抵抗値をR、トランジスタ
Q38およびQ39のベース−エミッタ間電圧をVBEと
すると、以下の式(5)に示すように、 I12=(Vs−2・VBE)/R …(5) となり、抵抗値Rによって、電流I12を所望の値に設定
できる。
【0084】さらに、本実施形態に係る出力制御回路2
1には、互いにベースが接続されたNPN型のトランジ
スタQ51・Q52から構成されたカレントミラー回路
と、当該ベースと接地電位GNDとの間に設けられた直
列の抵抗R51およびコンデンサC51と、当該抵抗R
51およびコンデンサC51の両端間を導通/遮断する
NPN型のトランジスタQ53とを備えている。なお、
上記抵抗R51およびコンデンサC51が特許請求の範
囲に記載の計時手段に対応し、上記カレントミラー回路
および後述する定電流源21aが電流制御手段に対応し
ている。
1には、互いにベースが接続されたNPN型のトランジ
スタQ51・Q52から構成されたカレントミラー回路
と、当該ベースと接地電位GNDとの間に設けられた直
列の抵抗R51およびコンデンサC51と、当該抵抗R
51およびコンデンサC51の両端間を導通/遮断する
NPN型のトランジスタQ53とを備えている。なお、
上記抵抗R51およびコンデンサC51が特許請求の範
囲に記載の計時手段に対応し、上記カレントミラー回路
および後述する定電流源21aが電流制御手段に対応し
ている。
【0085】具体的には、上記カレントミラー回路にお
いて、トランジスタQ51のコレクタは、両トランジス
タQ51・Q52のベースと、所定の電流I13を供給す
る定電流源21aとに接続されている。一方、トランジ
スタQ52のコレクタは、上記駆動部17aに設けられ
たトランジスタQ36のコレクタに接続されている。ま
た、当該トランジスタQ53のベースは、抵抗R52を
介して、上記電流制御部17bに設けられたトランジス
タQ40のコレクタに接続されている。なお、上記各ト
ランジスタQ51ないしQ53のエミッタは接地されて
いる。
いて、トランジスタQ51のコレクタは、両トランジス
タQ51・Q52のベースと、所定の電流I13を供給す
る定電流源21aとに接続されている。一方、トランジ
スタQ52のコレクタは、上記駆動部17aに設けられ
たトランジスタQ36のコレクタに接続されている。ま
た、当該トランジスタQ53のベースは、抵抗R52を
介して、上記電流制御部17bに設けられたトランジス
タQ40のコレクタに接続されている。なお、上記各ト
ランジスタQ51ないしQ53のエミッタは接地されて
いる。
【0086】これにより、出力制御回路21は、上記ト
ランジスタQ40が導通してから、所定の時間T1が経
過した後に、所定の電流I13を上記トランジスタQ36
へ供給できる。該遅延時間T1は、上記抵抗R51の抵
抗値をR51、コンデンサC51の容量をC51とする
と、以下の式(6)に示すように、 T1=VBE・C51/I13 …(6) となる。なお、上式(6)において、VBEは、トランジ
スタQ51・Q52のベース−エミッタ間電圧である。
ランジスタQ40が導通してから、所定の時間T1が経
過した後に、所定の電流I13を上記トランジスタQ36
へ供給できる。該遅延時間T1は、上記抵抗R51の抵
抗値をR51、コンデンサC51の容量をC51とする
と、以下の式(6)に示すように、 T1=VBE・C51/I13 …(6) となる。なお、上式(6)において、VBEは、トランジ
スタQ51・Q52のベース−エミッタ間電圧である。
【0087】この結果、出力制御回路21は、図1に示
すNAND回路16の出力信号VNA NDが立ち下がってか
ら、所定の時間T1だけ経過した後の期間中、駆動部1
7aの駆動電流Idを、I13だけ増加させて、駆動回路
17が出力トランジスタ11を遮断する速度を上昇させ
ることができる。
すNAND回路16の出力信号VNA NDが立ち下がってか
ら、所定の時間T1だけ経過した後の期間中、駆動部1
7aの駆動電流Idを、I13だけ増加させて、駆動回路
17が出力トランジスタ11を遮断する速度を上昇させ
ることができる。
【0088】上記構成のスイッチングレギュレータ1に
おいて、出力トランジスタ11の立ち下がり時の動作に
ついて説明すると以下の通りである。すなわち、図2の
(c)に示すように、NAND回路16は、負荷電圧V
O に応じたデューティαの出力信号VNANDを駆動回路1
7へ供給し、図2の(d)に示すように、出力電圧V
OUT は、当該出力信号VNANDに基づき、かつ、遅延時間
Tdだけ遅れて変化している。
おいて、出力トランジスタ11の立ち下がり時の動作に
ついて説明すると以下の通りである。すなわち、図2の
(c)に示すように、NAND回路16は、負荷電圧V
O に応じたデューティαの出力信号VNANDを駆動回路1
7へ供給し、図2の(d)に示すように、出力電圧V
OUT は、当該出力信号VNANDに基づき、かつ、遅延時間
Tdだけ遅れて変化している。
【0089】出力信号VNANDがハイレベルへと変化する
と、図4に示す電流制御部17bにおいて、トランジス
タQ41が導通する。この結果、トランジスタQ40が
遮断され、トランジスタQ40のコレクタの電位を上昇
させる。したがって、トランジスタQ39が導通し、ト
ランジスタQ37・Q38からなるカレントミラー回路
は動作を停止する。一方、上記トランジスタQ40のコ
レクタ電位が上昇すると、出力制御回路21において、
トランジスタQ53が導通し、カレントミラー回路を構
成するトランジスタQ51・Q52のベース電位を低下
させる。この状態では、電流制御部17bと出力制御回
路21との双方が駆動部17aへ電流を供給していない
ので、駆動電流Idは、図2の(e)に示すように、略
0となっている(t11の時点)。
と、図4に示す電流制御部17bにおいて、トランジス
タQ41が導通する。この結果、トランジスタQ40が
遮断され、トランジスタQ40のコレクタの電位を上昇
させる。したがって、トランジスタQ39が導通し、ト
ランジスタQ37・Q38からなるカレントミラー回路
は動作を停止する。一方、上記トランジスタQ40のコ
レクタ電位が上昇すると、出力制御回路21において、
トランジスタQ53が導通し、カレントミラー回路を構
成するトランジスタQ51・Q52のベース電位を低下
させる。この状態では、電流制御部17bと出力制御回
路21との双方が駆動部17aへ電流を供給していない
ので、駆動電流Idは、図2の(e)に示すように、略
0となっている(t11の時点)。
【0090】なお、上記駆動電流Id、および、後述す
る出力トランジスタ11のベース電流Ibの変化と、出
力電圧VOUT の変化との対応を明確にするために、図
2、および、それ以降の図では、両電流Id・Ibが変
化した時点は、両電流Id・Ibの変化によって出力電
圧VOUT の変化する時点と同一の時点になるように記載
し、出力電圧VOUT が変化した時点を基準にして説明し
ている。しかしながら、実際には、駆動回路17や出力
制御回路21を構成する素子と、出力トランジスタ11
との遅延によって、出力電圧VOUT は、上記両電流Id
・Ibが変化した時点より、ある時間だけ遅れて変化し
ている。
る出力トランジスタ11のベース電流Ibの変化と、出
力電圧VOUT の変化との対応を明確にするために、図
2、および、それ以降の図では、両電流Id・Ibが変
化した時点は、両電流Id・Ibの変化によって出力電
圧VOUT の変化する時点と同一の時点になるように記載
し、出力電圧VOUT が変化した時点を基準にして説明し
ている。しかしながら、実際には、駆動回路17や出力
制御回路21を構成する素子と、出力トランジスタ11
との遅延によって、出力電圧VOUT は、上記両電流Id
・Ibが変化した時点より、ある時間だけ遅れて変化し
ている。
【0091】この状態では、駆動部17aに駆動電流I
dが供給されていないので、トランジスタQ35・Q3
6からなるカレントミラー回路は、トランジスタQ33
へベース電流を供給していない。また、トランジスタQ
34・Q36からなるカレントミラー回路は、定電流源
17cへ電流を供給していないため、図2の(f)に示
すように、出力トランジスタ11には、定電流源17c
から、トランジスタQ31・Q32を介し、所定の値I
11のベース電流Ibが供給される。したがって、出力ト
ランジスタ11は、即座に導通し、出力電圧VOUT を入
力電圧VINと同じ値へと立ち上げる(t11からt12
までの期間)。
dが供給されていないので、トランジスタQ35・Q3
6からなるカレントミラー回路は、トランジスタQ33
へベース電流を供給していない。また、トランジスタQ
34・Q36からなるカレントミラー回路は、定電流源
17cへ電流を供給していないため、図2の(f)に示
すように、出力トランジスタ11には、定電流源17c
から、トランジスタQ31・Q32を介し、所定の値I
11のベース電流Ibが供給される。したがって、出力ト
ランジスタ11は、即座に導通し、出力電圧VOUT を入
力電圧VINと同じ値へと立ち上げる(t11からt12
までの期間)。
【0092】出力電圧VOUT が立ち上がった後も、駆動
部17aは、駆動電流Idが供給されていない間、出力
トランジスタ11のベース電流Ibを上記の値I11に保
っている(t12からt13までの期間)。なお、この
状態では、出力制御回路21において、トランジスタQ
53が導通している。したがって、上記両トランジスタ
Q51・Q52のベースに、抵抗R51を介して接続さ
れたコンデンサC51からは、蓄積された電荷が放出さ
れる。
部17aは、駆動電流Idが供給されていない間、出力
トランジスタ11のベース電流Ibを上記の値I11に保
っている(t12からt13までの期間)。なお、この
状態では、出力制御回路21において、トランジスタQ
53が導通している。したがって、上記両トランジスタ
Q51・Q52のベースに、抵抗R51を介して接続さ
れたコンデンサC51からは、蓄積された電荷が放出さ
れる。
【0093】一方、上記出力信号VNANDがローレベルに
変化すると、電流制御部17bにおいて、トランジスタ
Q41が遮断される。この結果、トランジスタQ40が
導通して、トランジスタQ40のコレクタ電位を低下さ
せる(t13の時点)。
変化すると、電流制御部17bにおいて、トランジスタ
Q41が遮断される。この結果、トランジスタQ40が
導通して、トランジスタQ40のコレクタ電位を低下さ
せる(t13の時点)。
【0094】これにより、トランジスタQ39が遮断さ
れ、トランジスタQ37・Q38からなるカレントミラ
ー回路は、動作を開始する。したがって、定電流源17
dから供給される電流I12は、当該カレントミラー回路
を介し、駆動電流Idとして駆動部17aへ供給され
る。
れ、トランジスタQ37・Q38からなるカレントミラ
ー回路は、動作を開始する。したがって、定電流源17
dから供給される電流I12は、当該カレントミラー回路
を介し、駆動電流Idとして駆動部17aへ供給され
る。
【0095】一方、上記トランジスタQ40のコレクタ
電位が低下すると、出力制御回路21において、トラン
ジスタQ53が遮断され、抵抗R51およびコンデンサ
C51には、定電流源21aから所定の値の電流I13が
供給される。この結果、カレントミラー回路を構成する
トランジスタQ51・Q52のベース電位は、所定の時
定数で上昇する。
電位が低下すると、出力制御回路21において、トラン
ジスタQ53が遮断され、抵抗R51およびコンデンサ
C51には、定電流源21aから所定の値の電流I13が
供給される。この結果、カレントミラー回路を構成する
トランジスタQ51・Q52のベース電位は、所定の時
定数で上昇する。
【0096】ただし、t13の時点から、所定の時間T
1が経過するまでの間(t14まで間)、両トランジス
タQ51・Q52のベース電位は、両トランジスタQ5
1・Q52を導通できる値へ到達していない。したがっ
て、この状態では、上記カレントミラー回路の動作は停
止している。
1が経過するまでの間(t14まで間)、両トランジス
タQ51・Q52のベース電位は、両トランジスタQ5
1・Q52を導通できる値へ到達していない。したがっ
て、この状態では、上記カレントミラー回路の動作は停
止している。
【0097】この結果、t13からt14までの期間
中、駆動部17aには、電流制御部17bのみが、駆動
電流Idを供給する。したがって、図2の(e)に示す
ように、駆動電流Idは、この期間中、I12の値に保た
れる。
中、駆動部17aには、電流制御部17bのみが、駆動
電流Idを供給する。したがって、図2の(e)に示す
ように、駆動電流Idは、この期間中、I12の値に保た
れる。
【0098】駆動部17aにおいて、駆動電流Idは、
トランジスタQ36・Q35からなるカレントミラー回
路を介し、トランジスタQ33のベースへと供給され
る。これにより、トランジスタQ33は、出力トランジ
スタ11のベースから、当該駆動電流Idに応じた電流
を引き抜く。さらに、駆動電流Idは、トランジスタQ
36・Q34を介して、定電流源17cへ供給される。
したがって、当該定電流源17cが、トランジスタQ3
1・Q32を介して、出力トランジスタ11へ供給して
いるベース電流Ibは、駆動電流Idだけ制限される。
トランジスタQ36・Q35からなるカレントミラー回
路を介し、トランジスタQ33のベースへと供給され
る。これにより、トランジスタQ33は、出力トランジ
スタ11のベースから、当該駆動電流Idに応じた電流
を引き抜く。さらに、駆動電流Idは、トランジスタQ
36・Q34を介して、定電流源17cへ供給される。
したがって、当該定電流源17cが、トランジスタQ3
1・Q32を介して、出力トランジスタ11へ供給して
いるベース電流Ibは、駆動電流Idだけ制限される。
【0099】これにより、出力トランジスタ11が遮断
され、出力電圧VOUT が立ち下がる。また、当該出力ト
ランジスタ11の遮断速度および出力電圧VOUT の立ち
下がり速度は、当該駆動電流Idに応じた速度であり、
後述するt14からt15までの期間に比べて低い値に
保たれている。この結果、t13からt14までの期間
において、出力電圧VOUT の変動に起因するスイッチン
グノイズは、低い値に保たれる。これにより、発振器1
3のコンパレータ部13a(図3参照)の誤動作を防止
できる。
され、出力電圧VOUT が立ち下がる。また、当該出力ト
ランジスタ11の遮断速度および出力電圧VOUT の立ち
下がり速度は、当該駆動電流Idに応じた速度であり、
後述するt14からt15までの期間に比べて低い値に
保たれている。この結果、t13からt14までの期間
において、出力電圧VOUT の変動に起因するスイッチン
グノイズは、低い値に保たれる。これにより、発振器1
3のコンパレータ部13a(図3参照)の誤動作を防止
できる。
【0100】一方、出力制御回路21において、トラン
ジスタQ51・Q52のベース電位、すなわち、コンデ
ンサC11の両端間電圧は、上述したように、定電流源
21aから供給される電流I13により、トランジスタQ
53が導通した時点から所定の時定数で上昇している。
したがって、トランジスタQ41が導通してから所定の
時間T1が経過すると、上記ベース電位は、上記両トラ
ンジスタQ51・Q52からなるカレントミラー回路が
動作可能な電圧VBEに到達する(t14の時点)。これ
により、上記定電流源21aが供給する電流I13は、当
該カレントミラー回路を介し、駆動電流Idとして、駆
動部17aへ供給される。
ジスタQ51・Q52のベース電位、すなわち、コンデ
ンサC11の両端間電圧は、上述したように、定電流源
21aから供給される電流I13により、トランジスタQ
53が導通した時点から所定の時定数で上昇している。
したがって、トランジスタQ41が導通してから所定の
時間T1が経過すると、上記ベース電位は、上記両トラ
ンジスタQ51・Q52からなるカレントミラー回路が
動作可能な電圧VBEに到達する(t14の時点)。これ
により、上記定電流源21aが供給する電流I13は、当
該カレントミラー回路を介し、駆動電流Idとして、駆
動部17aへ供給される。
【0101】この結果、駆動部17aには、電流制御部
17bと出力制御回路21との双方から、電流I12、あ
るいは、電流I13がそれぞれ供給される。したがって、
t14以降の期間、図2の(e)に示すように、駆動電
流Idは、I12+I13となり、t13からt14までの
値I12よりも大幅に増大する。これにより、駆動部17
aにおいて、トランジスタQ33のベース電流が増大
し、出力トランジスタ11は、t14までの期間よりも
速い速度で遮断される。この結果、図2の(d)に示す
ように、出力電圧VOUT は、より急峻に立ち下がり、t
15の時点で0に到達する。これにより、立ち下がりに
要する時間(t13からt15までの時間)は、出力電
圧VOUT の立ち下がり全般に渡って、スイッチング速度
を遅くする場合に比べて短縮される。
17bと出力制御回路21との双方から、電流I12、あ
るいは、電流I13がそれぞれ供給される。したがって、
t14以降の期間、図2の(e)に示すように、駆動電
流Idは、I12+I13となり、t13からt14までの
値I12よりも大幅に増大する。これにより、駆動部17
aにおいて、トランジスタQ33のベース電流が増大
し、出力トランジスタ11は、t14までの期間よりも
速い速度で遮断される。この結果、図2の(d)に示す
ように、出力電圧VOUT は、より急峻に立ち下がり、t
15の時点で0に到達する。これにより、立ち下がりに
要する時間(t13からt15までの時間)は、出力電
圧VOUT の立ち下がり全般に渡って、スイッチング速度
を遅くする場合に比べて短縮される。
【0102】t15以降の期間は、上述のt11以前の
期間と同様に、駆動回路17および出力制御回路21
は、図1に示すNAND回路16の出力信号VNANDが立
ち上がるまで待機する。上記駆動回路17および出力制
御回路21は、以上の動作を繰り返して、出力トランジ
スタ11の導通/遮断を制御する。
期間と同様に、駆動回路17および出力制御回路21
は、図1に示すNAND回路16の出力信号VNANDが立
ち上がるまで待機する。上記駆動回路17および出力制
御回路21は、以上の動作を繰り返して、出力トランジ
スタ11の導通/遮断を制御する。
【0103】この結果、出力電圧VOUT の立ち下がり時
において、立ち下がり速度は、t14からt15までの
期間に比べて、t13からt14までの期間の方を遅く
設定できる。これにより、t13からt14までの期間
において、出力電圧VOUT の立ち下がりに起因するスイ
ッチングノイズを低減できる。したがって、デューティ
αの変動によって、出力電圧VOUT の立ち下がり時点
が、発振器13内部のコンパレータ部13a(図3参
照)の切り替え時点に一致した場合であっても、発振器
13の誤動作を防止できる。
において、立ち下がり速度は、t14からt15までの
期間に比べて、t13からt14までの期間の方を遅く
設定できる。これにより、t13からt14までの期間
において、出力電圧VOUT の立ち下がりに起因するスイ
ッチングノイズを低減できる。したがって、デューティ
αの変動によって、出力電圧VOUT の立ち下がり時点
が、発振器13内部のコンパレータ部13a(図3参
照)の切り替え時点に一致した場合であっても、発振器
13の誤動作を防止できる。
【0104】また、出力電圧VOUT の立ち下がり速度
は、t14の時点から速くなっているので、出力電圧V
OUT の立ち下がり時、全般に渡って、t13からt14
までの期間と同じ速度で立ち下がる場合に比べて、立ち
下がりに要する時間(t13からt15までの時間)を
大幅に短縮できる。さらに、スイッチングノイズが重畳
されても発振器13が誤動作しにくい出力電圧VOUT の
立ち上がり時において、出力電圧VOUT の立ち下がり速
度は、従来と同様、速い値に保たれている。
は、t14の時点から速くなっているので、出力電圧V
OUT の立ち下がり時、全般に渡って、t13からt14
までの期間と同じ速度で立ち下がる場合に比べて、立ち
下がりに要する時間(t13からt15までの時間)を
大幅に短縮できる。さらに、スイッチングノイズが重畳
されても発振器13が誤動作しにくい出力電圧VOUT の
立ち上がり時において、出力電圧VOUT の立ち下がり速
度は、従来と同様、速い値に保たれている。
【0105】この結果、出力電圧VOUT のスイッチング
時間(t11からt12までの時間、およびt13から
t15までの時間)を余り増加させずに、発振器13の
誤動作を効率的に防止できる。これにより、従来のスイ
ッチングレギュレータ1では、発振器13の周波数が変
動していたような高出力時においても、発振器13の発
振周波数を所定の値に保つことができる。したがって、
スイッチング時間の増加に起因する効率低下を抑えなが
ら、安定性の良いスイッチングレギュレータ1を実現で
きる。
時間(t11からt12までの時間、およびt13から
t15までの時間)を余り増加させずに、発振器13の
誤動作を効率的に防止できる。これにより、従来のスイ
ッチングレギュレータ1では、発振器13の周波数が変
動していたような高出力時においても、発振器13の発
振周波数を所定の値に保つことができる。したがって、
スイッチング時間の増加に起因する効率低下を抑えなが
ら、安定性の良いスイッチングレギュレータ1を実現で
きる。
【0106】ところで、例えば、入力電圧の最大定格が
大きいレギュレータ用IC4のように、負荷電圧VO に
比べて入力電圧VINが大きく、デューティαが短くなる
場合、出力電圧VOUT の立ち上がりに起因するスイッチ
ングノイズが、三角波VOSCが上昇している期間に印加
され、発振器13が誤動作する虞れがある。この場合
は、図3に示す発振器13において、三角波VOSC が上
限値V1に達していないにも拘わらず、コンパレータ部
13aのトランジスタQ15が遮断され、三角波VOSC
が低下し始める。これにより、出力電圧VOUT の立ち下
がり時のスイッチングノイズが重畳された場合と同様
に、発振器13の周期Tが変動し、スイッチングレギュ
レータ1の安定性を低下させる。
大きいレギュレータ用IC4のように、負荷電圧VO に
比べて入力電圧VINが大きく、デューティαが短くなる
場合、出力電圧VOUT の立ち上がりに起因するスイッチ
ングノイズが、三角波VOSCが上昇している期間に印加
され、発振器13が誤動作する虞れがある。この場合
は、図3に示す発振器13において、三角波VOSC が上
限値V1に達していないにも拘わらず、コンパレータ部
13aのトランジスタQ15が遮断され、三角波VOSC
が低下し始める。これにより、出力電圧VOUT の立ち下
がり時のスイッチングノイズが重畳された場合と同様
に、発振器13の周期Tが変動し、スイッチングレギュ
レータ1の安定性を低下させる。
【0107】これを防止するためには、立ち上がり時の
スイッチング速度も途中で変更することが望まれる。立
ち上がり時の速度調整は、例えば、図3に示す定電流源
17cに代えて、図5に示す出力制御回路(第1の出力
制御手段)31を設けることによって比較的容易に実現
できる。具体的には、出力制御回路31は、図3に示す
出力制御回路21と同様に、定電流源31a、トランジ
スタQ61ないしQ63、抵抗R61・R62、および
コンデンサC61を備えている。ただし、抵抗R52と
は異なり、抵抗R62は、図3に示す電流制御部17b
に設けられたトランジスタQ41のコレクタ(F点)に
接続されている。また、トランジスタQ62のコレクタ
は、図3に示す上記定電流源17cと同じく、トランジ
スタQ31のコレクタ(D点)に接続されている。
スイッチング速度も途中で変更することが望まれる。立
ち上がり時の速度調整は、例えば、図3に示す定電流源
17cに代えて、図5に示す出力制御回路(第1の出力
制御手段)31を設けることによって比較的容易に実現
できる。具体的には、出力制御回路31は、図3に示す
出力制御回路21と同様に、定電流源31a、トランジ
スタQ61ないしQ63、抵抗R61・R62、および
コンデンサC61を備えている。ただし、抵抗R52と
は異なり、抵抗R62は、図3に示す電流制御部17b
に設けられたトランジスタQ41のコレクタ(F点)に
接続されている。また、トランジスタQ62のコレクタ
は、図3に示す上記定電流源17cと同じく、トランジ
スタQ31のコレクタ(D点)に接続されている。
【0108】加えて、出力制御回路31には、図3に示
す定電流源17d、トランジスタQ37ないしQ39、
および抵抗R35と同様に、定電流源31b、トランジ
スタQ64ないしQ66、および抵抗R63が設けられ
ている。ただし、抵抗R63は、抵抗R35とは異な
り、上記トランジスタQ41のコレクタ(F点)に、ト
ランジスタQ64のコレクタは、上記トランジスタQ3
1のコレクタ(D点)に、それぞれ接続されている。
す定電流源17d、トランジスタQ37ないしQ39、
および抵抗R35と同様に、定電流源31b、トランジ
スタQ64ないしQ66、および抵抗R63が設けられ
ている。ただし、抵抗R63は、抵抗R35とは異な
り、上記トランジスタQ41のコレクタ(F点)に、ト
ランジスタQ64のコレクタは、上記トランジスタQ3
1のコレクタ(D点)に、それぞれ接続されている。
【0109】したがって、図6の(f)に示すように、
出力トランジスタ11のベース電流Ibは、トランジス
タQ41が遮断されてから、すなわち、出力トランジス
タ11の立ち上がりから、所定の遅延時間T2が経過す
るまでの期間(t21からt22までの期間)、定電流
源31bが供給する値I11b となり、遅延時間T1の経
過後(t22の時点以降)は、両定電流源21a・21
bが供給する値I11a+I11b となる。この結果、図6
の(d)に示すように、出力トランジスタ11の立ち上
がり速度は、遅延時間T2が経過するまでの間、比較的
遅く、経過後は、それまでに比べて速くなる。
出力トランジスタ11のベース電流Ibは、トランジス
タQ41が遮断されてから、すなわち、出力トランジス
タ11の立ち上がりから、所定の遅延時間T2が経過す
るまでの期間(t21からt22までの期間)、定電流
源31bが供給する値I11b となり、遅延時間T1の経
過後(t22の時点以降)は、両定電流源21a・21
bが供給する値I11a+I11b となる。この結果、図6
の(d)に示すように、出力トランジスタ11の立ち上
がり速度は、遅延時間T2が経過するまでの間、比較的
遅く、経過後は、それまでに比べて速くなる。
【0110】これにより、出力電圧VOUT の立ち上が
り、および、立ち下がりの双方において、変動開始の時
点における出力電圧VOUT の変動速度を抑制して、当該
期間中に発生するスイッチングノイズの大きさを低減で
きる。この結果、スイッチング速度全般を低下させるこ
となく、発振器13の誤動作を防止できる。したがっ
て、例えば、入力電圧VINの最大定格が大きいレギュレ
ータ用IC4を使用した場合のように、デューティαが
小さくなる場合であっても、スイッチングレギュレータ
1の効率を低下させることなく、スイッチングレギュレ
ータ1の安定性を向上できる。
り、および、立ち下がりの双方において、変動開始の時
点における出力電圧VOUT の変動速度を抑制して、当該
期間中に発生するスイッチングノイズの大きさを低減で
きる。この結果、スイッチング速度全般を低下させるこ
となく、発振器13の誤動作を防止できる。したがっ
て、例えば、入力電圧VINの最大定格が大きいレギュレ
ータ用IC4を使用した場合のように、デューティαが
小さくなる場合であっても、スイッチングレギュレータ
1の効率を低下させることなく、スイッチングレギュレ
ータ1の安定性を向上できる。
【0111】なお、図6では、スイッチングレギュレー
タ1が出力制御回路21と出力制御回路31との双方を
有し、出力電圧VOUT の立ち上がりと立ち下がりの双方
で、変動速度を変更する場合について説明したが、これ
に限るものではない。図4の構成とは逆に、出力制御回
路31のみを有し、出力電圧VOUT が立ち上がる際のみ
に、出力電圧VOUT の変動速度を変更してもよい。
タ1が出力制御回路21と出力制御回路31との双方を
有し、出力電圧VOUT の立ち上がりと立ち下がりの双方
で、変動速度を変更する場合について説明したが、これ
に限るものではない。図4の構成とは逆に、出力制御回
路31のみを有し、出力電圧VOUT が立ち上がる際のみ
に、出力電圧VOUT の変動速度を変更してもよい。
【0112】以上のように、本実施形態に係るスイッチ
ングレギュレータ1は、出力電圧VOUT の立ち下がり期
間、および立ち上がり期間の少なくとも一方、すなわ
ち、出力電圧VOUT の変動期間において、最初は、遅
く、途中から速く立ち下がるように、出力トランジスタ
11のスイッチング速度を調整する出力制御回路21
(31)を備えている。
ングレギュレータ1は、出力電圧VOUT の立ち下がり期
間、および立ち上がり期間の少なくとも一方、すなわ
ち、出力電圧VOUT の変動期間において、最初は、遅
く、途中から速く立ち下がるように、出力トランジスタ
11のスイッチング速度を調整する出力制御回路21
(31)を備えている。
【0113】これにより、変動期間の開始時において、
出力電力の変動を制限し、スイッチングノイズの発生を
低減できる。また、変動速度が途中から速くなるので、
変動速度を一様に低下させる場合に比べて、変動期間の
長さを短縮できる。
出力電力の変動を制限し、スイッチングノイズの発生を
低減できる。また、変動速度が途中から速くなるので、
変動速度を一様に低下させる場合に比べて、変動期間の
長さを短縮できる。
【0114】したがって、出力トランジスタ11が非飽
和領域で動作する時間を余り増加させることなく、発振
器13の誤動作を効率的に防止できる。この結果、三角
波VOSC の周期Tを一定に保つことができ、負荷電圧V
O の安定性が良く、高効率なスイッチングレギュレータ
1を実現できる。
和領域で動作する時間を余り増加させることなく、発振
器13の誤動作を効率的に防止できる。この結果、三角
波VOSC の周期Tを一定に保つことができ、負荷電圧V
O の安定性が良く、高効率なスイッチングレギュレータ
1を実現できる。
【0115】ここで、出力電圧VOUT の変動と三角波V
OSC とのタイミングについて考える。所望の負荷電圧V
O に対して入力電圧VINが大きい程、スイッチングレギ
ュレータ1の効率は低下するため、通常は、入力電圧V
INと負荷電圧VO との差は、比較的低くなるように設定
されていることが多い。具体的には、レギュレータ用I
C4の入力電圧VINの最大定格は、所望の負荷電圧VO
に近い値に設定されることが多く、入力端子INには、
レギュレータ用IC4の最大定格以下の入力電圧VINが
印加される。
OSC とのタイミングについて考える。所望の負荷電圧V
O に対して入力電圧VINが大きい程、スイッチングレギ
ュレータ1の効率は低下するため、通常は、入力電圧V
INと負荷電圧VO との差は、比較的低くなるように設定
されていることが多い。具体的には、レギュレータ用I
C4の入力電圧VINの最大定格は、所望の負荷電圧VO
に近い値に設定されることが多く、入力端子INには、
レギュレータ用IC4の最大定格以下の入力電圧VINが
印加される。
【0116】この場合は、上述の式(1)に示すよう
に、出力トランジスタ11のデューティαは、0.5以
上であり、負荷3へ電力を供給する期間は、供給しない
期間に比べて長くなる。したがって、出力電圧OUT の立
ち下がり時点は、立ち上がり時点に比べて、三角波V
OSC の上昇と下降とが切り替わる時点と近くなってい
る。また、発振器13を構成する素子の遅延や出力トラ
ンジスタ11の遅延によって、出力電圧VOUT は、三角
波VOSC に比べて、所定の遅延時間Tdだけ遅れて変動
している。高効率で小型なスイッチングレギュレータ1
を実現するために、出力トランジスタ11ののスイッチ
ング周期、すなわち、三角波VOSC の発振周期Tは、年
々短くなっており、三角波VOSC の周期Tに占める遅延
時間Tdの割合は、無視できない値となっている。この
結果、出力電圧VOUT の立ち上がりに比べて、出力電圧
VOUT の立ち下がり時点が、三角波VOSC の切り替わり
時点を越える可能性が高くなっている。
に、出力トランジスタ11のデューティαは、0.5以
上であり、負荷3へ電力を供給する期間は、供給しない
期間に比べて長くなる。したがって、出力電圧OUT の立
ち下がり時点は、立ち上がり時点に比べて、三角波V
OSC の上昇と下降とが切り替わる時点と近くなってい
る。また、発振器13を構成する素子の遅延や出力トラ
ンジスタ11の遅延によって、出力電圧VOUT は、三角
波VOSC に比べて、所定の遅延時間Tdだけ遅れて変動
している。高効率で小型なスイッチングレギュレータ1
を実現するために、出力トランジスタ11ののスイッチ
ング周期、すなわち、三角波VOSC の発振周期Tは、年
々短くなっており、三角波VOSC の周期Tに占める遅延
時間Tdの割合は、無視できない値となっている。この
結果、出力電圧VOUT の立ち上がりに比べて、出力電圧
VOUT の立ち下がり時点が、三角波VOSC の切り替わり
時点を越える可能性が高くなっている。
【0117】したがって、図4に示すように、スイッチ
ングレギュレータ1は、出力制御回路21のみを備え、
出力電圧VOUT の立ち下がりのみにおいて、出力電圧V
OUTの変動速度を変更する方が好ましい。
ングレギュレータ1は、出力制御回路21のみを備え、
出力電圧VOUT の立ち下がりのみにおいて、出力電圧V
OUTの変動速度を変更する方が好ましい。
【0118】これにより、発振器13が誤動作しやすい
期間のみ、スイッチングノイズを低減でき、発振器13
の誤動作を確実に防止できる。さらに、出力制御回路2
1は、立ち上がり期間において、出力電圧VOUT の変動
速度を制御しないので、立ち上がり期間の長さは従来と
同様であり、立ち下がり期間に比べて短くなっている。
この結果、出力制御回路21および31を備え、出力電
圧VOUT の立ち下がりおよび立ち上がりの双方で、出力
電圧VOUT の変動速度を制御するスイッチングレギュレ
ータ1に比べて、出力トランジスタ11が非飽和領域で
動作する時間をさらに短縮でき、スイッチングレギュレ
ータ1の効率をさらに向上できる。
期間のみ、スイッチングノイズを低減でき、発振器13
の誤動作を確実に防止できる。さらに、出力制御回路2
1は、立ち上がり期間において、出力電圧VOUT の変動
速度を制御しないので、立ち上がり期間の長さは従来と
同様であり、立ち下がり期間に比べて短くなっている。
この結果、出力制御回路21および31を備え、出力電
圧VOUT の立ち下がりおよび立ち上がりの双方で、出力
電圧VOUT の変動速度を制御するスイッチングレギュレ
ータ1に比べて、出力トランジスタ11が非飽和領域で
動作する時間をさらに短縮でき、スイッチングレギュレ
ータ1の効率をさらに向上できる。
【0119】ところで、上記各出力制御回路21・31
が出力トランジスタ11を制御する方法は種々の方法が
考えられるが、変動速度が遅い第1の期間の長さ、およ
び、変動速度が速い第2の期間の長さ、並びに、各期間
における出力電圧VOUT の変動速度を所望の値に保つこ
とができない場合、以下に示す不具合が発生する虞れが
ある。例えば、第1の期間における変動速度が速すぎた
場合は、スイッチングノイズを十分削減することができ
ない。一方、第1の期間の長さが長すぎた場合や、第2
の期間の変動速度が遅すぎた場合は、スイッチングレギ
ュレータ1の効率が低下してしまう。
が出力トランジスタ11を制御する方法は種々の方法が
考えられるが、変動速度が遅い第1の期間の長さ、およ
び、変動速度が速い第2の期間の長さ、並びに、各期間
における出力電圧VOUT の変動速度を所望の値に保つこ
とができない場合、以下に示す不具合が発生する虞れが
ある。例えば、第1の期間における変動速度が速すぎた
場合は、スイッチングノイズを十分削減することができ
ない。一方、第1の期間の長さが長すぎた場合や、第2
の期間の変動速度が遅すぎた場合は、スイッチングレギ
ュレータ1の効率が低下してしまう。
【0120】これに対して、図4および図6に示す出力
制御回路21(31)は、上記変動期間の開始から所定
の時間T1(T2)を計時する計時手段と、当該時間T
1(T2)が終了した後、上記出力トランジスタ11の
ベースへ供給する電流Id(I3 )を、上記出力電圧V
OUT の変動速度が速くなる方向に調整する電流制御手段
とを備えている。なお、計時手段は、所定の時定数を持
つコンデンサC51(C61)および抵抗R51(R6
1)などによって実現され、上記電流制御手段は、トラ
ンジスタQ51・Q52(Q61・Q62)および定電
流源21a(31a)などによって実現される。
制御回路21(31)は、上記変動期間の開始から所定
の時間T1(T2)を計時する計時手段と、当該時間T
1(T2)が終了した後、上記出力トランジスタ11の
ベースへ供給する電流Id(I3 )を、上記出力電圧V
OUT の変動速度が速くなる方向に調整する電流制御手段
とを備えている。なお、計時手段は、所定の時定数を持
つコンデンサC51(C61)および抵抗R51(R6
1)などによって実現され、上記電流制御手段は、トラ
ンジスタQ51・Q52(Q61・Q62)および定電
流源21a(31a)などによって実現される。
【0121】抵抗R51(R61)およびコンデンサC
51(C61)の両端電圧は、変動期間の開始時点から
所定の時間T1(T2)が経過していない間、トランジ
スタのVBEに到達しない。したがって、トランジスタQ
51・Q52(Q61・Q62)からなるカレントミラ
ー回路は、動作していない。この結果、出力トランジス
タ11は、駆動回路17の指示のみに従って、出力電圧
VOUT を制御している。一方、時間T1(T2)が経過
して、上記両端電圧がVBEに到達すると、上記カレント
ミラー回路は、動作を開始し、駆動回路17へ供給する
電流Id(I3)を増加させる。この結果、出力トラン
ジスタ11のスイッチング速度は上昇する。
51(C61)の両端電圧は、変動期間の開始時点から
所定の時間T1(T2)が経過していない間、トランジ
スタのVBEに到達しない。したがって、トランジスタQ
51・Q52(Q61・Q62)からなるカレントミラ
ー回路は、動作していない。この結果、出力トランジス
タ11は、駆動回路17の指示のみに従って、出力電圧
VOUT を制御している。一方、時間T1(T2)が経過
して、上記両端電圧がVBEに到達すると、上記カレント
ミラー回路は、動作を開始し、駆動回路17へ供給する
電流Id(I3)を増加させる。この結果、出力トラン
ジスタ11のスイッチング速度は上昇する。
【0122】スイッチング速度が遅い第1の期間の長さ
は、抵抗R51(R61)およびコンデンサC51(C
61)の時定数によって設定できる。また、第1の期間
における変動速度は、駆動回路17によって制御でき、
スイッチング速度が上昇した第2の期間における変動速
度は、上記カレントミラー回路が供給する電流の量(定
電流源21a(31a)の電流量によって制御できる。
は、抵抗R51(R61)およびコンデンサC51(C
61)の時定数によって設定できる。また、第1の期間
における変動速度は、駆動回路17によって制御でき、
スイッチング速度が上昇した第2の期間における変動速
度は、上記カレントミラー回路が供給する電流の量(定
電流源21a(31a)の電流量によって制御できる。
【0123】したがって、簡単な回路構成で、変動期間
における出力電圧VOUT の波形を所望の形状に設定でき
る。この結果、簡単な構成で、かつ、効率の高いスイッ
チングレギュレータ1を実現できる。
における出力電圧VOUT の波形を所望の形状に設定でき
る。この結果、簡単な構成で、かつ、効率の高いスイッ
チングレギュレータ1を実現できる。
【0124】〔第2の実施形態〕第1の実施形態に係る
スイッチングレギュレータ1は、上述したように、スイ
ッチング速度を余り低下させずに、スイッチングノイズ
による発振器12の誤動作を防止できるため、スイッチ
ングレギュレータ1の効率と安定性との双方を向上させ
る上で、極めて効果が大きい。ところが、スイッチング
速度を変化させるための回路が必要となるので、従来の
スイッチングレギュレータに比べて、回路が複雑になり
がちである。これに対して、本実施形態に係るレギュレ
ータ用IC4aは、従来に比べて回路を複雑にすること
なく、スイッチングノイズによる発振器13の誤動作を
防止するものである。
スイッチングレギュレータ1は、上述したように、スイ
ッチング速度を余り低下させずに、スイッチングノイズ
による発振器12の誤動作を防止できるため、スイッチ
ングレギュレータ1の効率と安定性との双方を向上させ
る上で、極めて効果が大きい。ところが、スイッチング
速度を変化させるための回路が必要となるので、従来の
スイッチングレギュレータに比べて、回路が複雑になり
がちである。これに対して、本実施形態に係るレギュレ
ータ用IC4aは、従来に比べて回路を複雑にすること
なく、スイッチングノイズによる発振器13の誤動作を
防止するものである。
【0125】図7に示すように、当該レギュレータ用I
C4aは、図1に示すレギュレータ用IC4から出力制
御回路21が省かれており、さらに、駆動回路17に代
えて、出力トランジスタ11のスイッチング速度が立ち
下がり時のみ遅くなるように、出力トランジスタ11を
駆動する駆動回路(第2および第3の出力制御手段)4
1が設けられている。上記駆動回路41は、例えば、図
8に示すように、図4に示す駆動回路17と略同様の構
成であるが、定電流源17dに代えて、定電流源17d
よりも、供給する電流量I42が少なく設定された定電流
41dを備えている。当該定電流源41aの電流値I42
は、上記定電流源17dと同様に抵抗の抵抗値を調整す
るなどして設定されており、出力トランジスタ11の立
ち下がり時間Tf(図9の(d)参照)が、80nsか
ら120nsになるような値(図9の(e)参照)に設
定される。
C4aは、図1に示すレギュレータ用IC4から出力制
御回路21が省かれており、さらに、駆動回路17に代
えて、出力トランジスタ11のスイッチング速度が立ち
下がり時のみ遅くなるように、出力トランジスタ11を
駆動する駆動回路(第2および第3の出力制御手段)4
1が設けられている。上記駆動回路41は、例えば、図
8に示すように、図4に示す駆動回路17と略同様の構
成であるが、定電流源17dに代えて、定電流源17d
よりも、供給する電流量I42が少なく設定された定電流
41dを備えている。当該定電流源41aの電流値I42
は、上記定電流源17dと同様に抵抗の抵抗値を調整す
るなどして設定されており、出力トランジスタ11の立
ち下がり時間Tf(図9の(d)参照)が、80nsか
ら120nsになるような値(図9の(e)参照)に設
定される。
【0126】以上のように、本実施形態に係るスイッチ
ングレギュレータ1aは、出力電圧VOUT の立ち下がり
のみが遅くなるように、出力トランジスタ11を制御す
る駆動回路41を備えている。上述したように、発振器
13は、出力電圧VOUT の立ち下がり時の方が、立ち上
がり時に比べて誤動作しやすい。したがって、駆動回路
41が、出力電圧VOUT の立ち下がりのみを遅くするこ
とによって、発振器13の誤動作を効率的に防止でき
る。また、駆動回路41は、出力電圧VOUT の立ち上が
りは、従来と同様に速く変動させる。したがって、出力
電圧VOUT の立ち上がり時間は、立ち下がり時間よりも
短くなる。
ングレギュレータ1aは、出力電圧VOUT の立ち下がり
のみが遅くなるように、出力トランジスタ11を制御す
る駆動回路41を備えている。上述したように、発振器
13は、出力電圧VOUT の立ち下がり時の方が、立ち上
がり時に比べて誤動作しやすい。したがって、駆動回路
41が、出力電圧VOUT の立ち下がりのみを遅くするこ
とによって、発振器13の誤動作を効率的に防止でき
る。また、駆動回路41は、出力電圧VOUT の立ち上が
りは、従来と同様に速く変動させる。したがって、出力
電圧VOUT の立ち上がり時間は、立ち下がり時間よりも
短くなる。
【0127】これにより、出力トランジスタ11の立ち
下がり時間と立ち上がり時間との双方を長く設定して、
発振器13の誤動作を防止する場合に比べて、出力トラ
ンジスタ11が非飽和領域で動作する時間は短くなる。
下がり時間と立ち上がり時間との双方を長く設定して、
発振器13の誤動作を防止する場合に比べて、出力トラ
ンジスタ11が非飽和領域で動作する時間は短くなる。
【0128】加えて、定電流源41aの電流量I42は、
抵抗値の調整などで設定できるので、電流量を小さくし
た場合であっても、定電流源41aの回路は複雑になら
ない。さらに、上記出力制御回路21が省かれているた
め、従来のレギュレータ用IC104と略同一の回路構
成でレギュレータ用IC4aを製造できる。この結果、
レギュレータ用IC4aの製造コストを上記レギュレー
タ用IC4に比べて削減できる。
抵抗値の調整などで設定できるので、電流量を小さくし
た場合であっても、定電流源41aの回路は複雑になら
ない。さらに、上記出力制御回路21が省かれているた
め、従来のレギュレータ用IC104と略同一の回路構
成でレギュレータ用IC4aを製造できる。この結果、
レギュレータ用IC4aの製造コストを上記レギュレー
タ用IC4に比べて削減できる。
【0129】この結果、本実施形態に係るスイッチング
レギュレータ1aは、第1の実施形態に比べて簡単な構
成でありながら、従来のスイッチングレギュレータに比
べて、効率を余り低下させることなく、負荷電圧VO の
安定性を向上できる。
レギュレータ1aは、第1の実施形態に比べて簡単な構
成でありながら、従来のスイッチングレギュレータに比
べて、効率を余り低下させることなく、負荷電圧VO の
安定性を向上できる。
【0130】ところで、出力トランジスタ11の立ち下
がり時間Tfは、長くなればなる程、スイッチングに起
因するスイッチングノイズは低減される。一方、立ち下
がり時間Tfが長くなり過ぎると、スイッチングレギュ
レータ1aの効率が低下する。したがって、出力トラン
ジスタ11の立ち下がり時間Tfは、スイッチング速度
を途中で変更しない場合には、80ns〜120ns程
度に設定されていることが望まれる。
がり時間Tfは、長くなればなる程、スイッチングに起
因するスイッチングノイズは低減される。一方、立ち下
がり時間Tfが長くなり過ぎると、スイッチングレギュ
レータ1aの効率が低下する。したがって、出力トラン
ジスタ11の立ち下がり時間Tfは、スイッチング速度
を途中で変更しない場合には、80ns〜120ns程
度に設定されていることが望まれる。
【0131】立ち下がり時間Tfを80ns以上に設定
することにより、図7に示すように出力トランジスタ1
1と発振器13との双方を同一のレギュレータ用IC4
a内に集積した場合など、両部材11・13が極めて近
隣に配されている場合であっても、出力トランジスタ1
1のスイッチングノイズに起因する発振器13の誤動作
を防止できる。また、立ち下がり時間Tfは、120n
s以下に設定されているので、スイッチングレギュレー
タ1aの効率低下は、抑制されている。さらに、立ち上
がり時間は、従来と同様に保たれている。この結果、図
1に示すスイッチングレギュレータ1よりも簡単な構成
で、かつ、従来のスイッチングレギュレータよりも負荷
電圧VO の安定性が良いスイッチングレギュレータ1a
を実現できる。
することにより、図7に示すように出力トランジスタ1
1と発振器13との双方を同一のレギュレータ用IC4
a内に集積した場合など、両部材11・13が極めて近
隣に配されている場合であっても、出力トランジスタ1
1のスイッチングノイズに起因する発振器13の誤動作
を防止できる。また、立ち下がり時間Tfは、120n
s以下に設定されているので、スイッチングレギュレー
タ1aの効率低下は、抑制されている。さらに、立ち上
がり時間は、従来と同様に保たれている。この結果、図
1に示すスイッチングレギュレータ1よりも簡単な構成
で、かつ、従来のスイッチングレギュレータよりも負荷
電圧VO の安定性が良いスイッチングレギュレータ1a
を実現できる。
【0132】なお、上記第1および第2の実施形態に係
るスイッチングレギュレータ1(1a)では、レギュレ
ータ用IC4(4a)が出力トランジスタ11と発振器
13との双方を同一パッケージに封止した場合について
説明しているが、これに限るものではない。当該スイッ
チングレギュレータ1(1a)は、出力電圧VOUT が変
化する期間のうち、発振器13が誤動作しやすい期間
中、出力電圧VOUT の変動速度を低下させるので、スイ
ッチングノイズによって発振器13が誤動作する程、出
力トランジスタ11と発振器13とが近隣に配されてい
るスイッチングレギュレータ1(1a)であれば、上記
各実施形態と同様の効果が得られる。
るスイッチングレギュレータ1(1a)では、レギュレ
ータ用IC4(4a)が出力トランジスタ11と発振器
13との双方を同一パッケージに封止した場合について
説明しているが、これに限るものではない。当該スイッ
チングレギュレータ1(1a)は、出力電圧VOUT が変
化する期間のうち、発振器13が誤動作しやすい期間
中、出力電圧VOUT の変動速度を低下させるので、スイ
ッチングノイズによって発振器13が誤動作する程、出
力トランジスタ11と発振器13とが近隣に配されてい
るスイッチングレギュレータ1(1a)であれば、上記
各実施形態と同様の効果が得られる。
【0133】ただし、両部材11・13を同一パッケー
ジに封止した場合は、封止しない場合に比べて、出力電
圧VOUT の変動に起因するスイッチングノイズによっ
て、発振器13が誤動作しやすくなるので、本発明を適
用することによる効果は、さらに大きい。なお、上記各
実施形態では、レギュレータ用IC4を構成する素子が
バイポーラ型のトランジスタの場合について説明した
が、これに限らず、MOS( Metal Oxide Semiconduct
or)型のトランジスタを使用してもよい。また、レギュ
レータ用IC4は、異なる製造工程を用いて製造した素
子を同一のパッケージに封止したハイブリッド型のIC
でもよい。何れの場合であっても、同一のパッケージに
封止することによって、上記各実施形態と同様の効果が
得られる。
ジに封止した場合は、封止しない場合に比べて、出力電
圧VOUT の変動に起因するスイッチングノイズによっ
て、発振器13が誤動作しやすくなるので、本発明を適
用することによる効果は、さらに大きい。なお、上記各
実施形態では、レギュレータ用IC4を構成する素子が
バイポーラ型のトランジスタの場合について説明した
が、これに限らず、MOS( Metal Oxide Semiconduct
or)型のトランジスタを使用してもよい。また、レギュ
レータ用IC4は、異なる製造工程を用いて製造した素
子を同一のパッケージに封止したハイブリッド型のIC
でもよい。何れの場合であっても、同一のパッケージに
封止することによって、上記各実施形態と同様の効果が
得られる。
【0134】また、上記各実施形態では、発振器13が
所定の三角波VOSC を発生する場合を例にして説明した
が、当然ながら、発振器13が出力する発振信号は、厳
密な三角波でなくてもよい。発振器13は、発振信号が
上限値V1に達するまでの間、発振信号を上昇させ、上
限値V1に達すると、発振信号を下降させると共に、発
振信号が下限値V2に達するまでの間、発振信号を下降
させ、下限値V2に達すると、発振信号を上昇させるも
のであれば、上記各実施形態と同様の効果が得られる。
所定の三角波VOSC を発生する場合を例にして説明した
が、当然ながら、発振器13が出力する発振信号は、厳
密な三角波でなくてもよい。発振器13は、発振信号が
上限値V1に達するまでの間、発振信号を上昇させ、上
限値V1に達すると、発振信号を下降させると共に、発
振信号が下限値V2に達するまでの間、発振信号を下降
させ、下限値V2に達すると、発振信号を上昇させるも
のであれば、上記各実施形態と同様の効果が得られる。
【0135】なお、上記各実施形態では、電圧調整端子
電圧VADJ が低下した場合、エラーアンプ12が、より
小さな誤差電圧VERR をPWMコンパレータ14へ印加
する構成を例にして説明したが、これに限るものではな
い。これとは逆に、電圧調整端子電圧VADJ が低下した
場合、誤差電圧VERR が上昇する構成であってもよい。
電圧調整端子電圧VADJ が所定の基準電圧VREF と等し
くなるように、レギュレータ用IC4がデューティαを
調整する構成であれば、上記各実施形態と同様の効果が
得られる。また、スイッチングレギュレータ1は、降圧
チョッパ型のスイッチングレギュレータに限らず、昇圧
チョッパ型のスイッチングレギュレータやフライバック
方式のスイッチングレギュレータであってもよい。スイ
ッチングレギュレータ1は、入力側電源2から供給され
た電力を断続し、その後、平滑化して負荷3へ供給する
と共に、負荷電圧VO あるいは負荷電流など、負荷3へ
供給する電力が所望の値となるように、デューティαを
制御するスイッチングレギュレータであれば、上記各実
施形態と同様の効果が得られる。
電圧VADJ が低下した場合、エラーアンプ12が、より
小さな誤差電圧VERR をPWMコンパレータ14へ印加
する構成を例にして説明したが、これに限るものではな
い。これとは逆に、電圧調整端子電圧VADJ が低下した
場合、誤差電圧VERR が上昇する構成であってもよい。
電圧調整端子電圧VADJ が所定の基準電圧VREF と等し
くなるように、レギュレータ用IC4がデューティαを
調整する構成であれば、上記各実施形態と同様の効果が
得られる。また、スイッチングレギュレータ1は、降圧
チョッパ型のスイッチングレギュレータに限らず、昇圧
チョッパ型のスイッチングレギュレータやフライバック
方式のスイッチングレギュレータであってもよい。スイ
ッチングレギュレータ1は、入力側電源2から供給され
た電力を断続し、その後、平滑化して負荷3へ供給する
と共に、負荷電圧VO あるいは負荷電流など、負荷3へ
供給する電力が所望の値となるように、デューティαを
制御するスイッチングレギュレータであれば、上記各実
施形態と同様の効果が得られる。
【0136】
【発明の効果】請求項1の発明に係るスイッチングレギ
ュレータは、以上のように、スイッチング素子の出力電
力の立ち上がり期間および立ち下がり期間のうちの少な
くとも一方である変動期間にて、当該出力電力の変動速
度が、最初は遅く、途中からは、より速くなるように、
上記スイッチング素子を制御する第1の出力制御手段を
備えている構成である。
ュレータは、以上のように、スイッチング素子の出力電
力の立ち上がり期間および立ち下がり期間のうちの少な
くとも一方である変動期間にて、当該出力電力の変動速
度が、最初は遅く、途中からは、より速くなるように、
上記スイッチング素子を制御する第1の出力制御手段を
備えている構成である。
【0137】それゆえ、変動期間の開始時において、出
力電力の変動を制限し、スイッチングノイズの発生を低
減できる。また、変動速度が途中から速くなるので、変
動速度を一様に低下させる場合に比べて、変動期間の長
さを短縮できる。この結果、発振信号の周期を一定に保
つことができ、負荷へ供給する電力の安定性が良く、高
効率なスイッチングレギュレータを実現できるという効
果を奏する。
力電力の変動を制限し、スイッチングノイズの発生を低
減できる。また、変動速度が途中から速くなるので、変
動速度を一様に低下させる場合に比べて、変動期間の長
さを短縮できる。この結果、発振信号の周期を一定に保
つことができ、負荷へ供給する電力の安定性が良く、高
効率なスイッチングレギュレータを実現できるという効
果を奏する。
【0138】請求項2の発明に係るスイッチングレギュ
レータは、以上のように、請求項1記載の発明の構成に
おいて、上記変動期間は、上記スイッチング素子の出力
電力の立ち下がり期間のみである構成である。
レータは、以上のように、請求項1記載の発明の構成に
おいて、上記変動期間は、上記スイッチング素子の出力
電力の立ち下がり期間のみである構成である。
【0139】これにより、発振器が誤動作しやすい期
間、すなわち、出力電力の立ち下がり期間のみ、スイッ
チングノイズを低減でき、発振器の誤動作を確実に防止
できる。この結果、スイッチングレギュレータの効率を
さらに向上できるという効果を奏する。
間、すなわち、出力電力の立ち下がり期間のみ、スイッ
チングノイズを低減でき、発振器の誤動作を確実に防止
できる。この結果、スイッチングレギュレータの効率を
さらに向上できるという効果を奏する。
【0140】請求項3の発明に係るスイッチングレギュ
レータは、以上のように、請求項1または2記載の発明
の構成において、上記第1の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えている構成で
ある。
レータは、以上のように、請求項1または2記載の発明
の構成において、上記第1の出力制御手段は、上記変動
期間の開始から所定の時間を計時する計時手段と、上記
所定の時間が終了した後、上記スイッチング素子の制御
端子へ供給する電流を、上記出力電力の変動速度が速く
なる方向に調整する電流制御手段とを備えている構成で
ある。
【0141】上記構成では、変動速度が遅い期間の長さ
は、計時手段が計時する時間の長さによって設定でき
る。また、当該期間、および、変動速度が速い期間のそ
れぞれにおいて、変動速度は、制御手段および電流制御
手段によって制御される。また、計時手段や電流制御手
段は、比較的簡単な回路で実現できる。この結果、簡単
な構成で、かつ、効率の高いスイッチングレギュレータ
を実現できるという効果を奏する。
は、計時手段が計時する時間の長さによって設定でき
る。また、当該期間、および、変動速度が速い期間のそ
れぞれにおいて、変動速度は、制御手段および電流制御
手段によって制御される。また、計時手段や電流制御手
段は、比較的簡単な回路で実現できる。この結果、簡単
な構成で、かつ、効率の高いスイッチングレギュレータ
を実現できるという効果を奏する。
【0142】請求項4の発明に係るスイッチングレギュ
レータは、以上のように、上記スイッチング素子の出力
電力の立ち下がり期間が立ち上がり期間よりも長くなる
ように、当該スイッチング素子を制御する第2の出力制
御手段を備えている構成である。
レータは、以上のように、上記スイッチング素子の出力
電力の立ち下がり期間が立ち上がり期間よりも長くなる
ように、当該スイッチング素子を制御する第2の出力制
御手段を備えている構成である。
【0143】上記構成では、発振器が誤動作しやすい出
力電力の立ち下がり期間のみにおいて、第2の出力制御
手段が出力電力の変動速度を遅くしているので、発振器
の誤動作を効率的に防止できる。この結果、請求項1な
いし3の発明に比べて簡単な構成でありながら、従来の
スイッチングレギュレータに比べて、効率を余り低下さ
せることなく、負荷へ供給する電力の安定性を向上でき
るという効果を奏する。
力電力の立ち下がり期間のみにおいて、第2の出力制御
手段が出力電力の変動速度を遅くしているので、発振器
の誤動作を効率的に防止できる。この結果、請求項1な
いし3の発明に比べて簡単な構成でありながら、従来の
スイッチングレギュレータに比べて、効率を余り低下さ
せることなく、負荷へ供給する電力の安定性を向上でき
るという効果を奏する。
【0144】請求項5の発明に係るスイッチングレギュ
レータは、以上のように、上記スイッチング素子の出力
電力の立ち下がり期間が、80nsから120nsまで
の長さとなるように、当該スイッチング素子を制御する
第3の出力制御手段を備えている構成である。
レータは、以上のように、上記スイッチング素子の出力
電力の立ち下がり期間が、80nsから120nsまで
の長さとなるように、当該スイッチング素子を制御する
第3の出力制御手段を備えている構成である。
【0145】それゆえ、スイッチングレギュレータの効
率を低下させることなく、発振器の誤動作を確実に防止
でき、負荷へ供給する電力の安定性を向上できるという
効果を奏する。
率を低下させることなく、発振器の誤動作を確実に防止
でき、負荷へ供給する電力の安定性を向上できるという
効果を奏する。
【0146】請求項6の発明に係るスイッチングレギュ
レータは、以上のように、請求項1、2、3、4または
5記載の発明の構成において、上記スイッチング素子お
よび発振器が、同一パッケージ内に封止されている構成
である。
レータは、以上のように、請求項1、2、3、4または
5記載の発明の構成において、上記スイッチング素子お
よび発振器が、同一パッケージ内に封止されている構成
である。
【0147】上記構成では、スイッチング素子と発振器
とを同一パッケージ内に封止した場合のように、発振器
がスイッチングノイズによって誤動作しやすい場合であ
っても、第1ないし第3の出力制御手段のうちの何れか
は、スイッチングレギュレータの効率を余り低下させず
に、発振器の誤動作を防止する。さらに、スイッチング
素子および発振器が同一パッケージ内に封止されている
ので、スイッチングレギュレータを構成する部品点数を
削減できる。この結果、負荷へ供給する電力の安定性が
良好で、高効率でありながら、製造コストの安いスイッ
チングレギュレータを実現できるという効果を奏する。
とを同一パッケージ内に封止した場合のように、発振器
がスイッチングノイズによって誤動作しやすい場合であ
っても、第1ないし第3の出力制御手段のうちの何れか
は、スイッチングレギュレータの効率を余り低下させず
に、発振器の誤動作を防止する。さらに、スイッチング
素子および発振器が同一パッケージ内に封止されている
ので、スイッチングレギュレータを構成する部品点数を
削減できる。この結果、負荷へ供給する電力の安定性が
良好で、高効率でありながら、製造コストの安いスイッ
チングレギュレータを実現できるという効果を奏する。
【図1】本発明の一実施形態を示すものであり、スイッ
チングレギュレータの要部を示すブロック図である。
チングレギュレータの要部を示すブロック図である。
【図2】上記スイッチングレギュレータの動作を示す波
形図である。
形図である。
【図3】上記スイッチングレギュレータの発振器を示す
回路図である。
回路図である。
【図4】上記スイッチングレギュレータにおいて、出力
トランジスタの駆動回路および出力制御回路を示す回路
図である。
トランジスタの駆動回路および出力制御回路を示す回路
図である。
【図5】上記スイッチングレギュレータの一変形例を示
すものであり、出力トランジスタの出力制御回路を示す
回路図である。
すものであり、出力トランジスタの出力制御回路を示す
回路図である。
【図6】上記スイッチングレギュレータの動作を示す波
形図である。
形図である。
【図7】他の実施形態を示すものであり、スイッチング
レギュレータの要部構成を示すブロック図である。
レギュレータの要部構成を示すブロック図である。
【図8】上記スイッチングレギュレータにおいて、出力
トランジスタおよび駆動回路を示す回路図である。
トランジスタおよび駆動回路を示す回路図である。
【図9】上記スイッチングレギュレータの動作を示す波
形図である。
形図である。
【図10】従来例を示すものであり、スイッチングレギ
ュレータの要部を示すブロック図である。
ュレータの要部を示すブロック図である。
【図11】上記スイッチングレギュレータの動作を示す
波形図である。
波形図である。
1 スイッチングレギュレータ 3 負荷 4 レギュレータ用集積回路(パッケージ) 11 出力トランジスタ(スイッチング素子) 13 発振器 14 パルス幅制御コンパレータ(制御手段) 21 出力制御回路(第1の出力制御手段) 21a 定電流源(電流制御手段) Q51 トランジスタ(電流制御手段) Q52 トランジスタ(電流制御手段) R51 抵抗(計時手段) C51 コンデンサ(計時手段) 31 出力制御回路(第1の出力制御手段) 41 駆動回路(第2の出力制御手段;第3の出力制
御手段) VOSC 三角波(発振信号) VADJ 電圧調整端子電圧(帰還信号)
御手段) VOSC 三角波(発振信号) VADJ 電圧調整端子電圧(帰還信号)
Claims (6)
- 【請求項1】出力する発振信号が所定の上限値に達する
まで当該発振信号を上昇させ、所定の下限値に達するま
で当該発振信号を下降させる発振器と、 入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、 負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、 上記スイッチング素子の出力電力の立ち上がり期間およ
び立ち下がり期間のうちの少なくとも一方である変動期
間にて、当該出力電力の変動速度が、最初は遅く、途中
からは、より速くなるように、上記スイッチング素子を
制御する第1の出力制御手段を備えていることを特徴と
するスイッチングレギュレータ。 - 【請求項2】上記変動期間は、上記スイッチング素子の
出力電力の立ち下がり期間のみであることを特徴とする
請求項1記載のスイッチングレギュレータ。 - 【請求項3】上記第1の出力制御手段は、上記変動期間
の開始から所定の時間を計時する計時手段と、 上記所定の時間が終了した後、上記スイッチング素子の
制御端子へ供給する電流を、上記出力電力の変動速度が
速くなる方向に調整する電流制御手段とを備えているこ
とを特徴とする請求項1または2記載のスイッチングレ
ギュレータ。 - 【請求項4】出力する発振信号が、所定の上限値に達す
るまで当該発振信号を上昇させ、所定の下限値に達する
まで当該発振信号を下降させる発振器と、 入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、 負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、 上記スイッチング素子の出力電力の立ち下がり期間が立
ち上がり期間よりも長くなるように、当該スイッチング
素子を制御する第2の出力制御手段を備えていることを
特徴とするスイッチングレギュレータ。 - 【請求項5】出力する発振信号が、所定の上限値に達す
るまで当該発振信号を上昇させ、所定の下限値に達する
まで当該発振信号を下降させる発振器と、 入力された電力を負荷側へ供給するか否かを選択するス
イッチング素子と、 負荷へ供給される電力の変動に応じて変化する帰還信号
と、上記発振信号とを比較して、上記スイッチング素子
の導通期間と遮断期間との割合を調整する制御手段とを
有するスイッチングレギュレータにおいて、 上記スイッチング素子の出力電力の立ち下がり期間が、
80nsから120nsまでの長さとなるように、当該
スイッチング素子を制御する第3の出力制御手段を備え
ていることを特徴とするスイッチングレギュレータ。 - 【請求項6】上記スイッチング素子および発振器が、同
一パッケージ内に封止されていることを特徴とする請求
項1、2、3、4または5記載のスイッチングレギュレ
ータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03245097A JP3396592B2 (ja) | 1997-02-17 | 1997-02-17 | スイッチングレギュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03245097A JP3396592B2 (ja) | 1997-02-17 | 1997-02-17 | スイッチングレギュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10229672A true JPH10229672A (ja) | 1998-08-25 |
JP3396592B2 JP3396592B2 (ja) | 2003-04-14 |
Family
ID=12359315
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03245097A Expired - Fee Related JP3396592B2 (ja) | 1997-02-17 | 1997-02-17 | スイッチングレギュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3396592B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006087215A (ja) * | 2004-09-16 | 2006-03-30 | Fuji Electric Holdings Co Ltd | スイッチングレギュレータおよびその駆動制御方法 |
JP2006333589A (ja) * | 2005-05-25 | 2006-12-07 | Mitsumi Electric Co Ltd | スイッチング電源装置及びその制御方法 |
-
1997
- 1997-02-17 JP JP03245097A patent/JP3396592B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006087215A (ja) * | 2004-09-16 | 2006-03-30 | Fuji Electric Holdings Co Ltd | スイッチングレギュレータおよびその駆動制御方法 |
JP4599954B2 (ja) * | 2004-09-16 | 2010-12-15 | 富士電機システムズ株式会社 | スイッチングレギュレータおよびその駆動制御方法 |
JP2006333589A (ja) * | 2005-05-25 | 2006-12-07 | Mitsumi Electric Co Ltd | スイッチング電源装置及びその制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3396592B2 (ja) | 2003-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4591892B2 (ja) | 電源装置 | |
US6949917B2 (en) | Switching power supply unit | |
US7298124B2 (en) | PWM regulator with discontinuous mode and method therefor | |
US8964343B2 (en) | Semiconductor device and switching regulator using the device | |
TWI431917B (zh) | 電源控制器形成方法及其結構 | |
EP2528213A2 (en) | Current mode synchronous rectification DC/DC converter | |
US7109688B1 (en) | Apparatus and method for monotonic start up of a synchronous switching regulator | |
US20110193543A1 (en) | Method and apparatus for synchronous buck with active negative current modulation | |
US7274265B2 (en) | PWM controller with temperature regulation of switching frequency | |
JP2008206239A (ja) | 半導体装置 | |
US9124254B2 (en) | DC-DC converter control method and DC-DC converter control circuit | |
US7355830B2 (en) | Overcurrent protection device | |
JP5225741B2 (ja) | スイッチ駆動装置 | |
JP3648223B2 (ja) | Dc−dcコンバータ及びdc−dcコンバータの駆動回路 | |
US11482929B2 (en) | Power supply controller | |
US20160126842A1 (en) | Switching power supply | |
JP3892333B2 (ja) | Pfm制御スイッチングレギュレータ制御回路 | |
JP5225740B2 (ja) | カレントミラー回路 | |
JP2013247574A (ja) | Pwm信号生成回路および半導体装置 | |
JPH10229672A (ja) | スイッチングレギュレータ | |
JP2008067531A (ja) | スイッチング制御回路 | |
TW200524254A (en) | Synchronous rectifying type switching regulator control circuit and semiconductor integrated circuit including the same | |
JP2007336629A (ja) | スイッチング制御回路及び半導体集積回路 | |
US20220407421A1 (en) | Control circuit for dc/dc converter | |
JP2009268289A (ja) | スイッチ駆動装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080207 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090207 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |