JPH10223768A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
- Publication number
- JPH10223768A JPH10223768A JP9019003A JP1900397A JPH10223768A JP H10223768 A JPH10223768 A JP H10223768A JP 9019003 A JP9019003 A JP 9019003A JP 1900397 A JP1900397 A JP 1900397A JP H10223768 A JPH10223768 A JP H10223768A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- fet
- region
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 しきい値の異なる複数のＦＥＴで、すべてに
良好な電気特性が得られ、かつ良好なしきい値の制御性
を得られるようにする。 【解決手段】 ＧａＡｓで形成された基板１の上に、窒
化シリコン膜２を、ＣＶＤ法によって５０ｎｍ堆積し
（ステップＳ１）、窓３ａ，３ｂを有するレジスト膜３
で基板１を被覆する（ステップＳ２）。この状態から、
チャネル不純物であるＳｉをイオン注入して、各チャネ
ル形成領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、Ｍｇをイオン注入して、各チャ
ネル形成領域４，５の下にそれぞれ埋め込み層４２，５
２を形成する。そして、ステップＳ３に示すように、レ
ジスト膜３を除去し、新たに窓６ａを有するレジスト膜
６を被覆し、基板１にＭｇをイオン注入し、ＥＦＥＴの
埋め込み層５２に、埋め込み層４２，５２よりもＭｇ濃
度の高い埋め込み領域５３を形成する。
良好な電気特性が得られ、かつ良好なしきい値の制御性
を得られるようにする。 【解決手段】 ＧａＡｓで形成された基板１の上に、窒
化シリコン膜２を、ＣＶＤ法によって５０ｎｍ堆積し
（ステップＳ１）、窓３ａ，３ｂを有するレジスト膜３
で基板１を被覆する（ステップＳ２）。この状態から、
チャネル不純物であるＳｉをイオン注入して、各チャネ
ル形成領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、Ｍｇをイオン注入して、各チャ
ネル形成領域４，５の下にそれぞれ埋め込み層４２，５
２を形成する。そして、ステップＳ３に示すように、レ
ジスト膜３を除去し、新たに窓６ａを有するレジスト膜
６を被覆し、基板１にＭｇをイオン注入し、ＥＦＥＴの
埋め込み層５２に、埋め込み層４２，５２よりもＭｇ濃
度の高い埋め込み領域５３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は異なるしきい値を持
つ複数のＦＥＴを同一の基板上に有する半導体装置の製
造方法および半導体装置に関する。
つ複数のＦＥＴを同一の基板上に有する半導体装置の製
造方法および半導体装置に関する。
【０００２】
【従来の技術】近年、高速、高周波に対応した集積回路
として、異なるしきい値を持つ複数のＦＥＴ、例えばＤ
ＦＥＴ（デプレッション形ＦＥＴ）およびＥＦＥＴ（エ
ンハンスメント形ＦＥＴ）を同一の半導体基板上に形成
するものが用いられている。
として、異なるしきい値を持つ複数のＦＥＴ、例えばＤ
ＦＥＴ（デプレッション形ＦＥＴ）およびＥＦＥＴ（エ
ンハンスメント形ＦＥＴ）を同一の半導体基板上に形成
するものが用いられている。
【０００３】従来、このような方法を用いた半導体装置
としては、例えば特開平２−１９２７３４号公報による
ものがある。この公報では、ＭＥＳＦＥＴ（ショットキ
ゲート形ＦＥＴ）の回路としてＤＣＦＬ（Direct Coupl
ed FET Logic）回路によるインバータ回路の組み立て構
造について開示している。具体的には、ＤＦＥＴおよび
ＥＦＥＴの第１導電型の活性層（Ｎ型活性層）を同一の
イオン注入プロセスで形成し、さらにＥＦＥＴに関して
は、第１導電型の活性層の下に第２導電型の注入層（Ｐ
型注入層）を形成するものである。
としては、例えば特開平２−１９２７３４号公報による
ものがある。この公報では、ＭＥＳＦＥＴ（ショットキ
ゲート形ＦＥＴ）の回路としてＤＣＦＬ（Direct Coupl
ed FET Logic）回路によるインバータ回路の組み立て構
造について開示している。具体的には、ＤＦＥＴおよび
ＥＦＥＴの第１導電型の活性層（Ｎ型活性層）を同一の
イオン注入プロセスで形成し、さらにＥＦＥＴに関して
は、第１導電型の活性層の下に第２導電型の注入層（Ｐ
型注入層）を形成するものである。
【０００４】こうすることにより、工程数を削減できる
ので歩留りをよくでき、また、ＤＦＥＴとＥＦＥＴのし
きい値のバランスの安定化が図れ、さらに、ＥＦＥＴの
ショートチャネル効果抑制が得られる。
ので歩留りをよくでき、また、ＤＦＥＴとＥＦＥＴのし
きい値のバランスの安定化が図れ、さらに、ＥＦＥＴの
ショートチャネル効果抑制が得られる。
【０００５】
【発明が解決しようとする課題】ところで、しきい値の
異なる複数のＦＥＴを有する半導体装置は、論理回路を
内蔵したＭＭＩＣ（モノリシック・マイクロ波集積回
路）等への適用が要求されている。ＭＭＩＣの用途とし
ては、ＰＨＳ等、移動体通信用端末の高周波回路ブロッ
クへの利用がある。また、ＭＭＩＣのアナログ回路部分
には、アンテナスイッチ、低雑音アンプ、ミキサー、パ
ワーアンプ、およびこれらを同一基板上で組み合わせた
回路が含まれる。このようなＭＭＩＣでは、ＤＦＥＴお
よびＥＦＥＴの高性能化が必要とされる。具体的には、
ＥＦＥＴのみならずＤＦＥＴにおいても、例えばゲイン
を上げる、あるいはオン抵抗を下げるといった特性改善
を行う為に、ゲート長を短くするか、あるいはチャネル
層を高濃度薄層化する、といった方策が必要である。
異なる複数のＦＥＴを有する半導体装置は、論理回路を
内蔵したＭＭＩＣ（モノリシック・マイクロ波集積回
路）等への適用が要求されている。ＭＭＩＣの用途とし
ては、ＰＨＳ等、移動体通信用端末の高周波回路ブロッ
クへの利用がある。また、ＭＭＩＣのアナログ回路部分
には、アンテナスイッチ、低雑音アンプ、ミキサー、パ
ワーアンプ、およびこれらを同一基板上で組み合わせた
回路が含まれる。このようなＭＭＩＣでは、ＤＦＥＴお
よびＥＦＥＴの高性能化が必要とされる。具体的には、
ＥＦＥＴのみならずＤＦＥＴにおいても、例えばゲイン
を上げる、あるいはオン抵抗を下げるといった特性改善
を行う為に、ゲート長を短くするか、あるいはチャネル
層を高濃度薄層化する、といった方策が必要である。
【０００６】ところが、上記従来の技術は、ＤＣＦＬ回
路においてＤＦＥＴを単なる抵抗として使用するもので
あり、ＤＦＥＴの下に第２導電型の埋め込み層を形成す
る構成となっていない。このため、ＤＦＥＴのゲート長
を短くしても、ショートチャネル効果が強く出てしま
い、十分な特性が得られない上に、しきい値の制御性も
劣化してしまう。したがって、ＤＦＥＴの高性能化を図
ることができず、ＭＭＩＣ等には適用することができな
いという問題があった。
路においてＤＦＥＴを単なる抵抗として使用するもので
あり、ＤＦＥＴの下に第２導電型の埋め込み層を形成す
る構成となっていない。このため、ＤＦＥＴのゲート長
を短くしても、ショートチャネル効果が強く出てしま
い、十分な特性が得られない上に、しきい値の制御性も
劣化してしまう。したがって、ＤＦＥＴの高性能化を図
ることができず、ＭＭＩＣ等には適用することができな
いという問題があった。
【０００７】一方、実際の製造においては、イオン注入
装置のドーズ量がバッチ間等で変動することがしきい値
の制御性を劣化させる。即ち、与えるべきしきい値の異
なるＦＥＴの不純物を別々の工程で導入した場合、バッ
チ間のドーズ量のずれは、ＦＥＴ間のしきい値のあるべ
き差からのずれ（以後、「相対的なずれ」と呼ぶ）を引
き起こし、一方のしきい値が適正範囲に入っても、他方
は入らない、という形の不良を引き起こす。
装置のドーズ量がバッチ間等で変動することがしきい値
の制御性を劣化させる。即ち、与えるべきしきい値の異
なるＦＥＴの不純物を別々の工程で導入した場合、バッ
チ間のドーズ量のずれは、ＦＥＴ間のしきい値のあるべ
き差からのずれ（以後、「相対的なずれ」と呼ぶ）を引
き起こし、一方のしきい値が適正範囲に入っても、他方
は入らない、という形の不良を引き起こす。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、しきい値の異なる複数のＦＥＴのすべてにお
いて良好な電気特性が得られ、ＭＭＩＣ等に十分適用可
能であり、かつ良好なしきい値制御性を有する半導体装
置の製造方法および半導体装置を提供することを目的と
する。
のであり、しきい値の異なる複数のＦＥＴのすべてにお
いて良好な電気特性が得られ、ＭＭＩＣ等に十分適用可
能であり、かつ良好なしきい値制御性を有する半導体装
置の製造方法および半導体装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明では上記課題を解
決するために、異なるしきい値を持つ複数のＦＥＴ（電
界効果トランジスタ）を同一の基板上に形成する半導体
装置の製造方法において、前記各ＦＥＴの活性領域に第
１の導電型の不純物を注入することによりチャネル層を
同時に形成し、前記各チャネル層の下に第２の導電型の
不純物を注入して埋め込み層を同時に形成し、特定のＦ
ＥＴの前記活性領域のキャリア濃度分布を与えたいしき
い値に応じて変化させる、ことを特徴とする半導体装置
の製造方法が提供される。
決するために、異なるしきい値を持つ複数のＦＥＴ（電
界効果トランジスタ）を同一の基板上に形成する半導体
装置の製造方法において、前記各ＦＥＴの活性領域に第
１の導電型の不純物を注入することによりチャネル層を
同時に形成し、前記各チャネル層の下に第２の導電型の
不純物を注入して埋め込み層を同時に形成し、特定のＦ
ＥＴの前記活性領域のキャリア濃度分布を与えたいしき
い値に応じて変化させる、ことを特徴とする半導体装置
の製造方法が提供される。
【００１０】このような方法では、複数のＦＥＴの各チ
ャネル層の下に、第２の導電型の不純物を注入して埋め
込み層を同時に形成するので、各ＦＥＴのチャネルを高
濃度、薄層化できる。これにより、ゲート長を短くして
もショートチャネル効果を抑制することができるので、
高周波に対する電気特性が向上する。また、特定のＦＥ
Ｔの活性領域のキャリア濃度分布を与えたいしきい値に
応じて変化させることにより、簡単な工程で、しきい値
を確実に制御できる。
ャネル層の下に、第２の導電型の不純物を注入して埋め
込み層を同時に形成するので、各ＦＥＴのチャネルを高
濃度、薄層化できる。これにより、ゲート長を短くして
もショートチャネル効果を抑制することができるので、
高周波に対する電気特性が向上する。また、特定のＦＥ
Ｔの活性領域のキャリア濃度分布を与えたいしきい値に
応じて変化させることにより、簡単な工程で、しきい値
を確実に制御できる。
【００１１】
【発明の実施の形態】以下、本発明の一形態を図面を参
照して説明する。図１、図２、図３は本発明の第１の形
態の半導体の製造方法の手順を示す図であり、図１はス
テップＳ１〜Ｓ３を示す図、図２はステップＳ４，Ｓ５
を示す図、図３はステップＳ６，Ｓ７を示す図である。
ここでは、異なるしきい値を有するＦＥＴとして、ＪＦ
ＥＴ（接合型ＦＥＴ）のＮ型ＤＦＥＴおよびＮ型ＥＦＥ
Ｔを同時に形成する例を示す。
照して説明する。図１、図２、図３は本発明の第１の形
態の半導体の製造方法の手順を示す図であり、図１はス
テップＳ１〜Ｓ３を示す図、図２はステップＳ４，Ｓ５
を示す図、図３はステップＳ６，Ｓ７を示す図である。
ここでは、異なるしきい値を有するＦＥＴとして、ＪＦ
ＥＴ（接合型ＦＥＴ）のＮ型ＤＦＥＴおよびＮ型ＥＦＥ
Ｔを同時に形成する例を示す。
【００１２】まず、図１のステップＳ１に示すように、
例えばＧａＡｓ（ガリウム砒素）で形成された基板１の
上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶ
Ｄ（Chemical Vapour Deposition）法によって５０ｎｍ
堆積する。
例えばＧａＡｓ（ガリウム砒素）で形成された基板１の
上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶ
Ｄ（Chemical Vapour Deposition）法によって５０ｎｍ
堆積する。
【００１３】次いで、ステップＳ２に示すように、基板
１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活
性領域４とＥＦＥＴの活性領域５の部分には、それぞれ
窓３ａ，３ｂを形成する。この状態から、第１の導電型
の不純物であるシリコン（Ｓｉ）をイオン注入して、各
活性領域４，５にそれぞれＮ型のチャネル層４１，５１
を形成する。さらに、第２の導電型の不純物として、マ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下部にそれぞれ埋め込み層４２，５２を形成する。
なお、このステップＳ２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活
性領域４とＥＦＥＴの活性領域５の部分には、それぞれ
窓３ａ，３ｂを形成する。この状態から、第１の導電型
の不純物であるシリコン（Ｓｉ）をイオン注入して、各
活性領域４，５にそれぞれＮ型のチャネル層４１，５１
を形成する。さらに、第２の導電型の不純物として、マ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下部にそれぞれ埋め込み層４２，５２を形成する。
なお、このステップＳ２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
【００１４】次に、ステップＳ３に示すように、レジス
ト膜３を除去し、新たにレジスト膜６を被覆する。この
とき、レジスト膜６には、活性領域５のゲート領域と、
その近傍を含む領域に窓６ａを形成する。そして、レジ
スト膜６をマスクとして、基板１にＭｇイオンを追加注
入し、活性領域５のチャネル層５１の下の埋め込み層５
２に、埋め込み層４２，５２よりもＭｇ濃度の高い埋め
込み領域５３を形成する。
ト膜３を除去し、新たにレジスト膜６を被覆する。この
とき、レジスト膜６には、活性領域５のゲート領域と、
その近傍を含む領域に窓６ａを形成する。そして、レジ
スト膜６をマスクとして、基板１にＭｇイオンを追加注
入し、活性領域５のチャネル層５１の下の埋め込み層５
２に、埋め込み層４２，５２よりもＭｇ濃度の高い埋め
込み領域５３を形成する。
【００１５】次いで、図２のステップＳ４に示すよう
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
【００１６】そして、ステップＳ５に示すように、基板
１上に窒化シリコン膜７を堆積し、その各ゲート領域に
対応する部分に拡散窓７ａ，７ｂを形成する。さらに、
基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６０
０°Ｃ程度に加熱し、図３のステップＳ６に示すよう
に、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散する。こ
れにより、各チャネル層４１，５１にそれぞれＰ型領域
４３，５４を形成し、ＪＦＥＴのゲートとなるＰＮ接合
を形成する。
１上に窒化シリコン膜７を堆積し、その各ゲート領域に
対応する部分に拡散窓７ａ，７ｂを形成する。さらに、
基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６０
０°Ｃ程度に加熱し、図３のステップＳ６に示すよう
に、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散する。こ
れにより、各チャネル層４１，５１にそれぞれＰ型領域
４３，５４を形成し、ＪＦＥＴのゲートとなるＰＮ接合
を形成する。
【００１７】最後に、ステップＳ７に示すように、拡散
窓７ａ，７ｂを通してゲート電極４Ｇ，５Ｇを形成し、
さらに、各チャネル層４１，５１に、オーミック接触を
有するソース電極４Ｓ，５Ｓ、ドレイン電極４Ｄ，５Ｄ
を形成する。このとき、Ｐ型領域４３，５４のＰＮ接合
深さは、左右のＦＥＴでほぼ等しいが、活性領域５側で
は、濃度の高い埋め込み領域５３を形成してあるので、
ＤＦＥＴよりもしきい値が正にシフトしている。よっ
て、エンハンスメントモードが実現される。
窓７ａ，７ｂを通してゲート電極４Ｇ，５Ｇを形成し、
さらに、各チャネル層４１，５１に、オーミック接触を
有するソース電極４Ｓ，５Ｓ、ドレイン電極４Ｄ，５Ｄ
を形成する。このとき、Ｐ型領域４３，５４のＰＮ接合
深さは、左右のＦＥＴでほぼ等しいが、活性領域５側で
は、濃度の高い埋め込み領域５３を形成してあるので、
ＤＦＥＴよりもしきい値が正にシフトしている。よっ
て、エンハンスメントモードが実現される。
【００１８】このように、本形態では、しきい値の異な
るＦＥＴとして、ＤＦＥＴおよびＥＦＥＴの各チャネル
層４１，５１の下に、埋め込み層４２，５２を同時に形
成するようにしたので、各ＦＥＴのチャネルを高濃度、
薄層化できる。これにより、ゲート長を短くしてもショ
ートチャネル効果を抑制することができるので、高周波
に対する電気特性が向上し、ＭＭＩＣ等への適用が可能
となる。
るＦＥＴとして、ＤＦＥＴおよびＥＦＥＴの各チャネル
層４１，５１の下に、埋め込み層４２，５２を同時に形
成するようにしたので、各ＦＥＴのチャネルを高濃度、
薄層化できる。これにより、ゲート長を短くしてもショ
ートチャネル効果を抑制することができるので、高周波
に対する電気特性が向上し、ＭＭＩＣ等への適用が可能
となる。
【００１９】また、本形態では、しきい値に差異を与え
るための工程（ステップＳ３）以外の不純物の導入が、
左右に対して同一工程（ステップＳ２）で行われてお
り、ステップＳ２でのドーズ量のずれは、左右のＦＥＴ
に対して向きと量が同じである。このため、しきい値の
「相対的なずれ」を殆ど引き起こさない。一方、従来の
ようにステップＳ２で導入されるＳｉとＭｇを、左右の
ＦＥＴに対してそれぞれ別の工程で打ち込んだ場合、ド
ーズ量のバッチ間変動により、しきい値の与えるべき値
からのずれが左右で同じにならず、その結果、しきい値
に「相対的なずれ」が発生する。
るための工程（ステップＳ３）以外の不純物の導入が、
左右に対して同一工程（ステップＳ２）で行われてお
り、ステップＳ２でのドーズ量のずれは、左右のＦＥＴ
に対して向きと量が同じである。このため、しきい値の
「相対的なずれ」を殆ど引き起こさない。一方、従来の
ようにステップＳ２で導入されるＳｉとＭｇを、左右の
ＦＥＴに対してそれぞれ別の工程で打ち込んだ場合、ド
ーズ量のバッチ間変動により、しきい値の与えるべき値
からのずれが左右で同じにならず、その結果、しきい値
に「相対的なずれ」が発生する。
【００２０】これに対して、本形態では、ステップＳ２
でＳｉとＭｇを左右同時に打ち込むので、ＦＥＴの間に
生じるしきい値の「相対的なずれ」が、別々に打ち込む
場合よりも低減される。
でＳｉとＭｇを左右同時に打ち込むので、ＦＥＴの間に
生じるしきい値の「相対的なずれ」が、別々に打ち込む
場合よりも低減される。
【００２１】さらに、本形態では、埋め込み領域５３
を、活性領域５のゲート領域と、その近傍を含む領域の
みに形成するようにしたので、ゲート５Ｇ・ソース５Ｓ
間、ゲート５Ｇ・ドレイン５Ｄ間の外部抵抗が低減で
き、オン抵抗を低減することができる。
を、活性領域５のゲート領域と、その近傍を含む領域の
みに形成するようにしたので、ゲート５Ｇ・ソース５Ｓ
間、ゲート５Ｇ・ドレイン５Ｄ間の外部抵抗が低減で
き、オン抵抗を低減することができる。
【００２２】一方、上記の方法とは逆に、チャネル層４
１，５１の濃度を低くすることにより活性領域４，５を
予めＥＦＥＴとして形成し、活性領域５の埋め込み層５
２にチャネル層５１と同じＳｉイオンを注入して濃度の
低い埋め込み領域５３を形成すれば、活性領域５のしき
い値を負にシフトさせ、ＤＦＥＴとすることができる。
これにより、上記と同様に、基板１上にＤＦＥＴとＥＦ
ＥＴの２種類のＦＥＴを形成することができる。
１，５１の濃度を低くすることにより活性領域４，５を
予めＥＦＥＴとして形成し、活性領域５の埋め込み層５
２にチャネル層５１と同じＳｉイオンを注入して濃度の
低い埋め込み領域５３を形成すれば、活性領域５のしき
い値を負にシフトさせ、ＤＦＥＴとすることができる。
これにより、上記と同様に、基板１上にＤＦＥＴとＥＦ
ＥＴの２種類のＦＥＴを形成することができる。
【００２３】なお、本形態では、しきい値の異なる２つ
のＦＥＴとして、接合型のＤＦＥＴおよびＥＦＥＴを同
一基板上に形成する例を示したが、本発明はこれに限ら
れるものではなく、ＤＦＥＴどうし、あるいはＥＦＥＴ
どうしの組み合わせで、異なるしきい値を与えたい場合
にも適用可能である。
のＦＥＴとして、接合型のＤＦＥＴおよびＥＦＥＴを同
一基板上に形成する例を示したが、本発明はこれに限ら
れるものではなく、ＤＦＥＴどうし、あるいはＥＦＥＴ
どうしの組み合わせで、異なるしきい値を与えたい場合
にも適用可能である。
【００２４】次に、本発明の第２の形態について説明す
る。図４および図５は本発明の第２の形態の半導体の製
造方法の手順を示す図であり、図４はステップＳ１１〜
Ｓ１３を示す図、図５はステップＳ１４〜Ｓ１６を示す
図である。なお、ここでは、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
る。図４および図５は本発明の第２の形態の半導体の製
造方法の手順を示す図であり、図４はステップＳ１１〜
Ｓ１３を示す図、図５はステップＳ１４〜Ｓ１６を示す
図である。なお、ここでは、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
【００２５】まず、図４のステップＳ１１に示すよう
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
【００２６】次いで、ステップＳ１２に示すように、基
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ１２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ１２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
【００２７】次に、ステップＳ１３に示すように、レジ
スト膜３を除去し、新たにレジスト膜６を被覆する。こ
のとき、レジスト膜６には、活性領域５のゲート領域
と、その近傍を含む領域に窓６ａを形成する。そして、
レジスト膜６をマスクとして、基板１に埋め込み層４
２，５２と同じＭｇイオンを追加注入し、活性領域５の
チャネル層５１に、実効不純物濃度の低い低濃度領域５
５を形成する。
スト膜３を除去し、新たにレジスト膜６を被覆する。こ
のとき、レジスト膜６には、活性領域５のゲート領域
と、その近傍を含む領域に窓６ａを形成する。そして、
レジスト膜６をマスクとして、基板１に埋め込み層４
２，５２と同じＭｇイオンを追加注入し、活性領域５の
チャネル層５１に、実効不純物濃度の低い低濃度領域５
５を形成する。
【００２８】次いで、図５のステップＳ１４に示すよう
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
【００２９】そして、ステップＳ１５に示すように、基
板１上に窒化シリコン膜７を堆積し、その各ゲート領域
に対応する部分に拡散窓７ａ，７ｂを形成する。さら
に、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で
６００°Ｃ程度に加熱し、図５のステップＳ１６に示す
ように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散す
る。これにより、各チャネル層４１，５１にそれぞれＰ
型領域４３，５６を形成し、ＪＦＥＴのゲートを形成す
る。最後は、第１の形態と同様に、拡散窓７ａ，７ｂを
通してゲート電極、ソース電極、ドレイン電極を形成す
る。
板１上に窒化シリコン膜７を堆積し、その各ゲート領域
に対応する部分に拡散窓７ａ，７ｂを形成する。さら
に、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で
６００°Ｃ程度に加熱し、図５のステップＳ１６に示す
ように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散す
る。これにより、各チャネル層４１，５１にそれぞれＰ
型領域４３，５６を形成し、ＪＦＥＴのゲートを形成す
る。最後は、第１の形態と同様に、拡散窓７ａ，７ｂを
通してゲート電極、ソース電極、ドレイン電極を形成す
る。
【００３０】この結果、Ｐ型領域４３，５６のＰＮ接合
深さは、左右のＦＥＴでほぼ等しいが、活性領域５側で
は、チャネル層５１にＭｇイオンによる埋め込み領域５
５を形成してあるので、チャネル層５１が低濃度化さ
れ、活性領域５は、ＤＦＥＴよりもしきい値が正にシフ
トしている。よって、エンハンスメントモードが実現さ
れる。
深さは、左右のＦＥＴでほぼ等しいが、活性領域５側で
は、チャネル層５１にＭｇイオンによる埋め込み領域５
５を形成してあるので、チャネル層５１が低濃度化さ
れ、活性領域５は、ＤＦＥＴよりもしきい値が正にシフ
トしている。よって、エンハンスメントモードが実現さ
れる。
【００３１】このように、本形態では、第１の形態と同
様に、ＤＦＥＴおよびＥＦＥＴの各チャネル層４１，５
１の下に、埋め込み層４２，５２を同時に形成するよう
にしたので、各ＦＥＴのチャネルを高濃度、薄層化でき
る、ゲート長を短くしてもショートチャネル効果が抑え
られるので、高周波に対する電気特性が向上し、ＭＭＩ
Ｃ等への適用が可能となる。
様に、ＤＦＥＴおよびＥＦＥＴの各チャネル層４１，５
１の下に、埋め込み層４２，５２を同時に形成するよう
にしたので、各ＦＥＴのチャネルを高濃度、薄層化でき
る、ゲート長を短くしてもショートチャネル効果が抑え
られるので、高周波に対する電気特性が向上し、ＭＭＩ
Ｃ等への適用が可能となる。
【００３２】また、本形態では、活性領域５のチャネル
層５１に、埋め込み層５２と同じ不純物を追加注入して
埋め込み領域５６を形成するようにしたので、簡単な工
程により、しきい値をＤＦＥＴよりも正にシフトするこ
とができる。
層５１に、埋め込み層５２と同じ不純物を追加注入して
埋め込み領域５６を形成するようにしたので、簡単な工
程により、しきい値をＤＦＥＴよりも正にシフトするこ
とができる。
【００３３】一方、上記の方法とは逆に、チャネル層４
１，５１の濃度を低くすることにより活性領域４，５を
予めＥＦＥＴとして形成し、活性領域５のチャネル層５
１にチャネル層５１と同じＳｉイオンを注入して濃度の
高い埋め込み領域５６を形成すれば、活性領域５のしき
い値を負にシフトさせ、ＤＦＥＴとすることができる。
これにより、上記と同様に、基板１上にＤＦＥＴとＥＦ
ＥＴの２種類のＦＥＴを形成することができる。
１，５１の濃度を低くすることにより活性領域４，５を
予めＥＦＥＴとして形成し、活性領域５のチャネル層５
１にチャネル層５１と同じＳｉイオンを注入して濃度の
高い埋め込み領域５６を形成すれば、活性領域５のしき
い値を負にシフトさせ、ＤＦＥＴとすることができる。
これにより、上記と同様に、基板１上にＤＦＥＴとＥＦ
ＥＴの２種類のＦＥＴを形成することができる。
【００３４】次に、本発明の第３の形態について説明す
る。図６および図７は本発明の第３の形態の半導体の製
造方法の手順を示す図であり、図６はステップＳ２１〜
Ｓ２３を示す図、図７はステップＳ２４〜Ｓ２６を示す
図である。なお、ここでも、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
る。図６および図７は本発明の第３の形態の半導体の製
造方法の手順を示す図であり、図６はステップＳ２１〜
Ｓ２３を示す図、図７はステップＳ２４〜Ｓ２６を示す
図である。なお、ここでも、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
【００３５】まず、図６のステップＳ２１に示すよう
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
【００３６】次いで、ステップＳ２２に示すように、基
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ２２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ２２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
【００３７】次に、ステップＳ２３に示すように、レジ
スト膜３を除去し、新たにレジスト膜６を被覆する。こ
のとき、レジスト膜６には、活性領域５のゲート領域
と、その近傍を含む領域に窓６ａを形成する。そして、
レジスト膜６をマスクとして、基板１にＭｇイオンを追
加注入し、活性領域５のチャネル層５１の下の埋め込み
層５２に、埋め込み層４２，５２よりもＭｇ濃度の高い
埋め込み領域５７を形成する。
スト膜３を除去し、新たにレジスト膜６を被覆する。こ
のとき、レジスト膜６には、活性領域５のゲート領域
と、その近傍を含む領域に窓６ａを形成する。そして、
レジスト膜６をマスクとして、基板１にＭｇイオンを追
加注入し、活性領域５のチャネル層５１の下の埋め込み
層５２に、埋め込み層４２，５２よりもＭｇ濃度の高い
埋め込み領域５７を形成する。
【００３８】次いで、図７のステップＳ２４に示すよう
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
に、レジスト膜６と窒化シリコン膜２を除去し、その
後、ＳｉとＭｇの活性化アニールを行って、活性領域
４，５を導電層化する。
【００３９】そして、ステップＳ２５に示すように、基
板１上に窒化シリコン膜７を堆積し、その各ゲート領域
に対応する部分に拡散窓７ａ，７ｂを形成する。このと
き、活性領域５側の拡散窓７ｂは、埋め込み領域５７と
所定量だけずれた位置に形成する。
板１上に窒化シリコン膜７を堆積し、その各ゲート領域
に対応する部分に拡散窓７ａ，７ｂを形成する。このと
き、活性領域５側の拡散窓７ｂは、埋め込み領域５７と
所定量だけずれた位置に形成する。
【００４０】さらに、基板１をＤＥＺ（ジエチル亜鉛）
を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ
２６に示すように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）
を拡散する。これにより、各チャネル層４１，５１にそ
れぞれＰ型領域４３，５８を形成し、ＰＮ接合分離を行
う。
を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ
２６に示すように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）
を拡散する。これにより、各チャネル層４１，５１にそ
れぞれＰ型領域４３，５８を形成し、ＰＮ接合分離を行
う。
【００４１】最後は、第１の形態と同様に、拡散窓７
ａ，７ｂを通してゲート電極、ソース電極、ドレイン電
極を形成する。このとき、Ｐ型領域４３，５８のＰＮ接
合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側
では、チャネル層５１に埋め込み領域５７を形成してあ
るので、ＤＦＥＴよりもしきい値が正にシフトしてい
る。よって、エンハンスメントモードが実現される。
ａ，７ｂを通してゲート電極、ソース電極、ドレイン電
極を形成する。このとき、Ｐ型領域４３，５８のＰＮ接
合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側
では、チャネル層５１に埋め込み領域５７を形成してあ
るので、ＤＦＥＴよりもしきい値が正にシフトしてい
る。よって、エンハンスメントモードが実現される。
【００４２】こうして形成された活性領域５のゲート電
極部分では、実効的なゲート長さが、ゲート領域と埋め
込み領域５７とが重なった部分の長さｄ1 となる。よっ
て、リソグラフィの解像度よりも微細なゲート長を得る
ことができる。ここで、長さｄ1 は、ゲートの全幅に亘
って一定であることが望ましい。
極部分では、実効的なゲート長さが、ゲート領域と埋め
込み領域５７とが重なった部分の長さｄ1 となる。よっ
て、リソグラフィの解像度よりも微細なゲート長を得る
ことができる。ここで、長さｄ1 は、ゲートの全幅に亘
って一定であることが望ましい。
【００４３】なお、この第３の形態は、第２の形態への
適用も可能である。すなわち、図５のステップＳ１５に
おいて、埋め込み領域５５に対して拡散窓７ｂを所定量
ずらして形成すれば、本形態と同様の効果が得られる。
ただし、本形態が適用されるには、埋め込み領域とゲー
ト領域とが重なっている部分が、重なっていない部分よ
りもしきい値が高いことが条件である。したがって、第
１の形態、第２の形態への適用においては、活性領域４
および活性領域５が予めＤＦＥＴとして形成され、活性
領域５の方をＥＦＥＴに変えるパターンのみに可能であ
る。
適用も可能である。すなわち、図５のステップＳ１５に
おいて、埋め込み領域５５に対して拡散窓７ｂを所定量
ずらして形成すれば、本形態と同様の効果が得られる。
ただし、本形態が適用されるには、埋め込み領域とゲー
ト領域とが重なっている部分が、重なっていない部分よ
りもしきい値が高いことが条件である。したがって、第
１の形態、第２の形態への適用においては、活性領域４
および活性領域５が予めＤＦＥＴとして形成され、活性
領域５の方をＥＦＥＴに変えるパターンのみに可能であ
る。
【００４４】次に、本発明の第４の形態について説明す
る。図８および図９は本発明の第４の形態の半導体の製
造方法の手順を示す図であり、図８はステップＳ３１〜
Ｓ３３を示す図、図９はステップＳ３４〜Ｓ３６を示す
図である。なお、ここでも、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
る。図８および図９は本発明の第４の形態の半導体の製
造方法の手順を示す図であり、図８はステップＳ３１〜
Ｓ３３を示す図、図９はステップＳ３４〜Ｓ３６を示す
図である。なお、ここでも、図１〜図３で示した第１の
形態と同一の構成要素については、同一符号を付して説
明する。
【００４５】まず、図８のステップＳ３１に示すよう
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
に、例えばＧａＡｓで形成された基板１の上に、窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical
Vapour Deposition）法によって５０ｎｍ堆積する。
【００４６】次いで、ステップＳ３２に示すように、基
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ３２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの
活性領域４とＥＦＥＴの活性領域５の部分には、それぞ
れ窓３ａ，３ｂを形成する。この状態から、第１の導電
型の不純物であるシリコン（Ｓｉ）をイオン注入して、
各活性領域４，５にそれぞれＮ型のチャネル層４１，５
１を形成する。さらに、第２の導電型の不純物としてマ
グネシウム（Ｍｇ）をイオン注入して、各活性領域４，
５の下にそれぞれ埋め込み層４２，５２を形成する。な
お、このステップＳ３２では、チャネル層４１，５１は
高濃度となるようにイオン注入され、この段階では、活
性領域４，５は共にＤＦＥＴとして形成されている。
【００４７】次に、ステップＳ３３に示すように、レジ
スト膜３および窒化シリコン膜２を除去し、その後、Ｓ
ｉとＭｇの活性化アニールを行って、活性領域４，５を
導電層化する。
スト膜３および窒化シリコン膜２を除去し、その後、Ｓ
ｉとＭｇの活性化アニールを行って、活性領域４，５を
導電層化する。
【００４８】そして、図９のステップＳ３４に示すよう
に、基板１上に窒化シリコン膜８を堆積し、その各ゲー
ト領域に対応する部分に拡散窓８ａ，８ｂを形成する。
さらに、ステップＳ３５に示すように、窒化シリコン膜
８の上にレジスト膜９を被覆する。このとき、レジスト
膜９の拡散窓８ｂの部分には、拡散窓８ｂよりもやや大
きい窓９ａを形成する。この状態で基板１全体をエッチ
ング液に浸漬し、窒化シリコン膜８をマスクとして活性
領域５の基板表面５９を削る。このとき、エッチング液
には、例えば組成が、リン酸：過酸化水素水：水＝３：
１：５０、温度が１０°Ｃの溶液を使用する。
に、基板１上に窒化シリコン膜８を堆積し、その各ゲー
ト領域に対応する部分に拡散窓８ａ，８ｂを形成する。
さらに、ステップＳ３５に示すように、窒化シリコン膜
８の上にレジスト膜９を被覆する。このとき、レジスト
膜９の拡散窓８ｂの部分には、拡散窓８ｂよりもやや大
きい窓９ａを形成する。この状態で基板１全体をエッチ
ング液に浸漬し、窒化シリコン膜８をマスクとして活性
領域５の基板表面５９を削る。このとき、エッチング液
には、例えば組成が、リン酸：過酸化水素水：水＝３：
１：５０、温度が１０°Ｃの溶液を使用する。
【００４９】さらに、基板１をＤＥＺ（ジエチル亜鉛）
を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ
３６に示すように、拡散窓８ａ，８ｂから亜鉛（Ｚｎ）
を拡散する。これにより、各チャネル層４１，５１にそ
れぞれＰ型領域４３，６０を形成し、ＰＮ接合分離を行
う。
を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ
３６に示すように、拡散窓８ａ，８ｂから亜鉛（Ｚｎ）
を拡散する。これにより、各チャネル層４１，５１にそ
れぞれＰ型領域４３，６０を形成し、ＰＮ接合分離を行
う。
【００５０】最後は、第１の形態と同様に、拡散窓８
ａ，８ｂを通してゲート電極、ソース電極、ドレイン電
極を形成する。このとき、Ｐ型領域４３，６０のＰＮ接
合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側
では、チャネル層５１の基板表面５９が削られているの
で、Ｐ型領域６０直下では、チャネル層５１の厚さが薄
くなっている。すなわち、活性領域５では、ＤＦＥＴよ
りもしきい値が正にシフトしている。よって、エンハン
スメントモードが実現される。
ａ，８ｂを通してゲート電極、ソース電極、ドレイン電
極を形成する。このとき、Ｐ型領域４３，６０のＰＮ接
合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側
では、チャネル層５１の基板表面５９が削られているの
で、Ｐ型領域６０直下では、チャネル層５１の厚さが薄
くなっている。すなわち、活性領域５では、ＤＦＥＴよ
りもしきい値が正にシフトしている。よって、エンハン
スメントモードが実現される。
【００５１】なお、第１〜第４の形態では、ＪＦＥＴを
形成する方法を示したが、ＭＥＳＦＥＴ、ＨＥＭＴ等で
も適用が可能である。ＭＥＳＦＥＴの場合には、図３の
ステップＳ６等で示したゲート拡散工程を、ショットキ
電極の形成工程（例えば、Ｔｉ／Ｐｔ／Ａｕ＝５０／５
０／２００ｎｍの金属多層膜の電子線蒸着工程）に置き
換えるだけでよい。
形成する方法を示したが、ＭＥＳＦＥＴ、ＨＥＭＴ等で
も適用が可能である。ＭＥＳＦＥＴの場合には、図３の
ステップＳ６等で示したゲート拡散工程を、ショットキ
電極の形成工程（例えば、Ｔｉ／Ｐｔ／Ａｕ＝５０／５
０／２００ｎｍの金属多層膜の電子線蒸着工程）に置き
換えるだけでよい。
【００５２】
【発明の効果】以上説明したように本発明では、各チャ
ネル層の下に第２の導電型の不純物を注入して埋め込み
層を同時に形成するようにしたので、各ＦＥＴのチャネ
ルを高濃度、薄層化でき、ゲート長を短くしてもショー
トチャネル効果を抑制することができるので、高周波に
対する電気特性が向上する。
ネル層の下に第２の導電型の不純物を注入して埋め込み
層を同時に形成するようにしたので、各ＦＥＴのチャネ
ルを高濃度、薄層化でき、ゲート長を短くしてもショー
トチャネル効果を抑制することができるので、高周波に
対する電気特性が向上する。
【００５３】また、特定のＦＥＴの活性領域のキャリア
濃度分布を与えたいしきい値に応じて変化させるので、
簡単な工程で、しきい値を確実に制御でき、さらに、し
きい値電圧に差異を与えるための工程以外では、不純物
注入を全てのＦＥＴに対して同一工程で行うので、注入
量のバッチ間変動によって生じるしきい値の相対的なず
れが低減し、良好なしきい値制御性を得られるる。
濃度分布を与えたいしきい値に応じて変化させるので、
簡単な工程で、しきい値を確実に制御でき、さらに、し
きい値電圧に差異を与えるための工程以外では、不純物
注入を全てのＦＥＴに対して同一工程で行うので、注入
量のバッチ間変動によって生じるしきい値の相対的なず
れが低減し、良好なしきい値制御性を得られるる。
【図１】本発明の第１の形態の半導体の製造方法の手順
のステップＳ１〜Ｓ３を示す図である。
のステップＳ１〜Ｓ３を示す図である。
【図２】本発明の第１の形態の半導体の製造方法の手順
のステップＳ４，Ｓ５を示す図である。
のステップＳ４，Ｓ５を示す図である。
【図３】本発明の第１の形態の半導体の製造方法の手順
のステップＳ６，Ｓ７を示す図である。
のステップＳ６，Ｓ７を示す図である。
【図４】本発明の第２の形態の半導体の製造方法の手順
のステップＳ１１〜Ｓ１３を示す図である。
のステップＳ１１〜Ｓ１３を示す図である。
【図５】本発明の第２の形態の半導体の製造方法の手順
のステップＳ１４〜Ｓ１６を示す図である。
のステップＳ１４〜Ｓ１６を示す図である。
【図６】本発明の第３の形態の半導体の製造方法の手順
のステップＳ２１〜Ｓ２３を示す図である。
のステップＳ２１〜Ｓ２３を示す図である。
【図７】本発明の第３の形態の半導体の製造方法の手順
のステップＳ２４〜Ｓ２６を示す図である。
のステップＳ２４〜Ｓ２６を示す図である。
【図８】本発明の第４の形態の半導体の製造方法の手順
のステップＳ３１〜Ｓ３３を示す図である。
のステップＳ３１〜Ｓ３３を示す図である。
【図９】本発明の第４の形態の半導体の製造方法の手順
のステップＳ３４〜Ｓ３６を示す図である。
のステップＳ３４〜Ｓ３６を示す図である。
１・・・基板、２・・・窒化シリコン膜、３・・・レジ
スト膜、４・・・（ＤＦＥＴの）活性領域、５・・・
（ＥＦＥＴの）活性領域、６・・・レジスト膜、７・・
・窒化シリコン膜、４１，５１・・・チャネル層、４
２，５２・・・埋め込み層、５３・・・埋め込み領域。
スト膜、４・・・（ＤＦＥＴの）活性領域、５・・・
（ＥＦＥＴの）活性領域、６・・・レジスト膜、７・・
・窒化シリコン膜、４１，５１・・・チャネル層、４
２，５２・・・埋め込み層、５３・・・埋め込み領域。
Claims (11)
- 【請求項１】 異なるしきい値を持つ複数のＦＥＴ（電
界効果トランジスタ）を同一の基板上に形成する半導体
装置の製造方法において、 前記各ＦＥＴの活性領域に第１の導電型の不純物を注入
することによりチャネル層を同時に形成し、 前記各チャネル層の下に第２の導電型の不純物を注入し
て埋め込み層を同時に形成し、 特定のＦＥＴの前記活性領域のキャリア濃度分布を与え
たいしきい値に応じて変化させる、 ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記特定のＦＥＴの前記埋め込み層に前
記第２の導電型の不純物を追加注入することにより、与
えたいしきい値に応じて前記キャリア濃度分布を変化さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記特定のＦＥＴの前記埋め込み層に前
記第１の導電型の不純物を追加注入することにより、与
えたいしきい値に応じて前記キャリア濃度分布を変化さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項４】 前記特定のＦＥＴの前記チャネル層に前
記第２の導電型の不純物を追加注入することにより、与
えたいしきい値に応じて前記キャリア濃度分布を変化さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 前記特定のＦＥＴの前記チャネル層に前
記第１の導電型の不純物を追加注入することにより、与
えたいしきい値に応じて前記キャリア濃度分布を変化さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項６】 前記不純物の注入領域は、ゲート直下の
全域とその近傍の領域に設けられていることを特徴とす
る請求項２または４記載の半導体装置の製造方法。 - 【請求項７】 前記不純物の注入領域とゲートとの重な
り領域は、前記ゲート長よりも短いことを特徴とする請
求項２または４記載の半導体装置の製造方法。 - 【請求項８】 特定のＦＥＴのゲート領域の基板表面を
エッチングすることにより、与えたいしきい値に応じて
前記キャリア濃度分布を変化させることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項９】 前記ＦＥＴは、ＭＥＳＦＥＴ（ショット
キゲート形ＦＥＴ）であることを特徴とする請求項１乃
至８記載の半導体装置の製造方法。 - 【請求項１０】 前記ＦＥＴは、ＪＦＥＴ（接合形ＦＥ
Ｔ）であることを特徴とする請求項１乃至８記載の半導
体装置の製造方法。 - 【請求項１１】 異なるしきい値を持つ複数のＦＥＴ
（電界効果トランジスタ）を同一の基板上に有する半導
体装置において、 前記各ＦＥＴの活性領域に第１の導電型の不純物を注入
することにより同時に形成されたチャネル層と、前記各
チャネル層の下に第２の導電型の不純物を注入して同時
に形成された埋め込み層とを有し、与えたいしきい値に
応じて、特定のＦＥＴの前記活性領域のキャリア濃度分
布が設定されていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01900397A JP3911059B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
| US09/015,314 US6051455A (en) | 1997-01-31 | 1998-01-29 | Method of making plurality of FETs having different threshold values |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01900397A JP3911059B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223768A true JPH10223768A (ja) | 1998-08-21 |
| JP3911059B2 JP3911059B2 (ja) | 2007-05-09 |
Family
ID=11987359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01900397A Expired - Fee Related JP3911059B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6051455A (ja) |
| JP (1) | JP3911059B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004720A (ja) * | 2006-06-22 | 2008-01-10 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2280203A1 (fr) * | 1974-07-26 | 1976-02-20 | Thomson Csf | Procede d'ajustement de tension de seuil de transistors a effet de champ |
| US4472871A (en) * | 1978-09-21 | 1984-09-25 | Mostek Corporation | Method of making a plurality of MOSFETs having different threshold voltages |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| US4937075A (en) * | 1989-04-27 | 1990-06-26 | Digital Equipment Corporation | Method of making semiconductor chip having field effect transistors which have differing threshold voltages determined in a single masking step |
| US5100831A (en) * | 1990-02-16 | 1992-03-31 | Sumitomo Electric Industries, Ltd. | Method for fabricating semiconductor device |
-
1997
- 1997-01-31 JP JP01900397A patent/JP3911059B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-29 US US09/015,314 patent/US6051455A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004720A (ja) * | 2006-06-22 | 2008-01-10 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3911059B2 (ja) | 2007-05-09 |
| US6051455A (en) | 2000-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3082671B2 (ja) | トランジスタ素子及びその製造方法 | |
| KR20030043789A (ko) | 배리어층을 이용하는 반도체 장치 | |
| KR20000048423A (ko) | 반도체 장치 및 그 제조 방법 | |
| US4545110A (en) | Method of manufacturing an insulated gate field effect device | |
| US5877047A (en) | Lateral gate, vertical drift region transistor | |
| US7485514B2 (en) | Method for fabricating a MESFET | |
| US20070085147A1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
| US6762468B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5187111A (en) | Method of manufacturing Schottky barrier gate FET | |
| US5905277A (en) | Field-effect transistor and method of manufacturing the same | |
| EP0687016B1 (en) | Junction field effect transistor and method of producing the same | |
| JP3911059B2 (ja) | 半導体装置の製造方法 | |
| EP0498993B1 (en) | Field effect transistor and production method therefor | |
| JPH04225533A (ja) | 電界効果トランジスタ | |
| KR100426285B1 (ko) | 단일 집적화된 증가 및 공핍 모드 (ｐ-)ＨＥＭＴ 소자의구조 및 그 제조 방법 | |
| JP3277910B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS61187277A (ja) | 電界効果トランジスタの製造方法 | |
| JP3201447B2 (ja) | 半導体回路装置およびその製造方法 | |
| JPH1050729A (ja) | 半導体装置，及びその製造方法 | |
| US20030155619A1 (en) | Semiconductor device and manufacturing method | |
| JP4004677B2 (ja) | 半導体装置の製造方法 | |
| JPS62283672A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS6223175A (ja) | 半導体装置の製造方法 | |
| EP0744774A2 (en) | Field effect transistor and method for producing same | |
| JPS61144880A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050513 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050608 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050715 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140202 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |