JPH10210242A - データの順序変換回路 - Google Patents
データの順序変換回路Info
- Publication number
- JPH10210242A JPH10210242A JP9008937A JP893797A JPH10210242A JP H10210242 A JPH10210242 A JP H10210242A JP 9008937 A JP9008937 A JP 9008937A JP 893797 A JP893797 A JP 893797A JP H10210242 A JPH10210242 A JP H10210242A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- addresses
- continuous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Facsimile Heads (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】
【課題】 ＦＩＦＯ回路を用いず、廉価に構成できるデ
ータの順序変換回路を提供すること。 【解決手段】 データ選択回路３６から０番、３０００
番、６０００番、９０００番・・・というように飛び飛
びにデータを１つずつ出力させ、この飛び飛びのデータ
を対応するＳＲＡＭ４０上の飛び飛びのアドレスに記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路３６から出力され終わった段階では０番〜１４
９９９番のデータが対応するＳＲＡＭ４０上の連続する
アドレス上に記憶されるようにし、その後、ＳＲＡＭ４
０の連続するアドレスを連続的にアクセスして、このア
ドレス上に記憶されている０番〜１４９９９番のデータ
を連続的に読み出すことにより、３０００ずつに分割さ
れた並列的なデータを０番〜１４９９９番の連続的なデ
ータに変換する
ータの順序変換回路を提供すること。 【解決手段】 データ選択回路３６から０番、３０００
番、６０００番、９０００番・・・というように飛び飛
びにデータを１つずつ出力させ、この飛び飛びのデータ
を対応するＳＲＡＭ４０上の飛び飛びのアドレスに記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路３６から出力され終わった段階では０番〜１４
９９９番のデータが対応するＳＲＡＭ４０上の連続する
アドレス上に記憶されるようにし、その後、ＳＲＡＭ４
０の連続するアドレスを連続的にアクセスして、このア
ドレス上に記憶されている０番〜１４９９９番のデータ
を連続的に読み出すことにより、３０００ずつに分割さ
れた並列的なデータを０番〜１４９９９番の連続的なデ
ータに変換する
Description
【０００１】
【発明の属する技術分野】本発明は、複写機などに用い
られるデータの順序変換回路に関する。
られるデータの順序変換回路に関する。
【０００２】
【従来の技術】複写機において、被複写物上の情報をＬ
ＥＤとＣＣＤでライン状に読み取る場合、図５に示すよ
うに、被複写物１６の１ラインを複数の領域、例えば５
つの領域に分割して５つのＣＣＤ１１，１２，１３，１
４，１５で読み取っている。したがって、いま、１ライ
ン上の読み取りデータ総数を１５０００とすると、図６
に示すように、第１のＣＣＤ１１からは０番〜２９９９
番、第２のＣＣＤ１２からは３０００番〜５９９９番、
第３のＣＣＤ１３からは６０００番〜８９９９番、第４
のＣＣＤ１４からは９０００番〜１１９９９番、第５の
ＣＣＤ１５からは１２０００〜１４９９９番のデータが
出力される。このとき、詳細には、前記図６に示すよう
に、まず０番、３０００番、６０００番、９０００番、
１２０００番の４つのデータが第１ないし第５のＣＣＤ
１１〜１５から並列に出力され、次に１番、３００１
番、６００１番、９００１番、１２００１番の４つのデ
ータが第１ないし第５のＣＣＤ１１〜１５から並列に出
力され、その後、１番ずつずれながら４つのデータが第
１ないし第５のＣＣＤ１１〜１５から並列に出力され、
最後に２９９９番、５９９９番、８９９９番、１１９９
９番、１４９９９番の４つのデータが第１ないし第５の
ＣＣＤ１１〜１５から並列に出力される。
ＥＤとＣＣＤでライン状に読み取る場合、図５に示すよ
うに、被複写物１６の１ラインを複数の領域、例えば５
つの領域に分割して５つのＣＣＤ１１，１２，１３，１
４，１５で読み取っている。したがって、いま、１ライ
ン上の読み取りデータ総数を１５０００とすると、図６
に示すように、第１のＣＣＤ１１からは０番〜２９９９
番、第２のＣＣＤ１２からは３０００番〜５９９９番、
第３のＣＣＤ１３からは６０００番〜８９９９番、第４
のＣＣＤ１４からは９０００番〜１１９９９番、第５の
ＣＣＤ１５からは１２０００〜１４９９９番のデータが
出力される。このとき、詳細には、前記図６に示すよう
に、まず０番、３０００番、６０００番、９０００番、
１２０００番の４つのデータが第１ないし第５のＣＣＤ
１１〜１５から並列に出力され、次に１番、３００１
番、６００１番、９００１番、１２００１番の４つのデ
ータが第１ないし第５のＣＣＤ１１〜１５から並列に出
力され、その後、１番ずつずれながら４つのデータが第
１ないし第５のＣＣＤ１１〜１５から並列に出力され、
最後に２９９９番、５９９９番、８９９９番、１１９９
９番、１４９９９番の４つのデータが第１ないし第５の
ＣＣＤ１１〜１５から並列に出力される。
【０００３】したがって、第１ないし第５のＣＣＤ１１
〜１５から出力されるデータを後段の処理回路に送るに
は、第１ないし第５のＣＣＤ１１〜１５から出力される
上記の分割された並列的なデータを被複写物１６の１ラ
イン上の情報に対応する０番〜１４９９９番の連続した
直列的なデータに変換して送る必要がある。
〜１５から出力されるデータを後段の処理回路に送るに
は、第１ないし第５のＣＣＤ１１〜１５から出力される
上記の分割された並列的なデータを被複写物１６の１ラ
イン上の情報に対応する０番〜１４９９９番の連続した
直列的なデータに変換して送る必要がある。
【０００４】そこで、データの順序変換回路が設けられ
ており、図７に従来のデータの順序変換回路を示す。こ
の従来の回路は、第１ないし第５のＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）回路２１，２２，２
３，２４，２５で構成され、第１のＦＩＦＯ回路２１に
第１のＣＣＤから０番〜２９９９番のデ−タ、第２のＦ
ＩＦＯ回路２２に第２のＣＣＤから３０００番〜５９９
９番のデ−タ、第３のＦＩＦＯ回路２３に第３のＣＣＤ
から６０００番〜８９９９番のデ−タ、第４のＦＩＦＯ
回路２４に第４のＣＣＤから９０００番〜１１９９９番
のデ−タ、第５のＦＩＦＯ回路２５に第５のＣＣＤから
１２０００番〜１４９９９番のデ−タが供給される。
ており、図７に従来のデータの順序変換回路を示す。こ
の従来の回路は、第１ないし第５のＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）回路２１，２２，２
３，２４，２５で構成され、第１のＦＩＦＯ回路２１に
第１のＣＣＤから０番〜２９９９番のデ−タ、第２のＦ
ＩＦＯ回路２２に第２のＣＣＤから３０００番〜５９９
９番のデ−タ、第３のＦＩＦＯ回路２３に第３のＣＣＤ
から６０００番〜８９９９番のデ−タ、第４のＦＩＦＯ
回路２４に第４のＣＣＤから９０００番〜１１９９９番
のデ−タ、第５のＦＩＦＯ回路２５に第５のＣＣＤから
１２０００番〜１４９９９番のデ−タが供給される。
【０００５】従来の回路は、上記のように０番〜２９９
９番のデータを第１のＦＩＦＯ回路２１、３０００番〜
５９９９番のデータを第２のＦＩＦＯ回路２２、６００
０番〜８９９９番のデータを第３のＦＩＦＯ回路２３、
９０００番〜１１９９９番のデータを第４のＦＩＦＯ回
路２４、１２０００番〜１４９９９番のデ−タを第５の
ＦＩＦＯ回路２５に供給し、これらデータを一旦ＦＩＦ
Ｏ回路２１〜２５に蓄えたのち、まず第１のＦＩＦＯ回
路２１を動作させて０番〜２９９９番のデ−タを共通出
力端子２６に出力し、次に第２のＦＩＦＯ回路２２を動
作させて３０００番〜５９９９番のデ−タを共通出力端
子２６に出力し、次に第３のＦＩＦＯ回路２３を動作さ
せて６０００番〜８９９９番のデ−タを共通出力端子２
６に出力し、次に第４のＦＩＦＯ回路２４を動作させて
９０００番〜１１９９９番のデ−タを共通出力端子２６
に出力し、次に第５のＦＩＦＯ回路２５を動作させて１
２０００番〜１４９９９番のデ−タを共通出力端子２６
に出力することにより、０番〜２９９９番、３０００番
〜５９９９番、６０００番〜８９９９番、９０００番〜
１１９９９番、１２０００番〜１４９９９番の並列デ−
タを０番〜１４９９９番の連続した直列のデータに変換
する。
９番のデータを第１のＦＩＦＯ回路２１、３０００番〜
５９９９番のデータを第２のＦＩＦＯ回路２２、６００
０番〜８９９９番のデータを第３のＦＩＦＯ回路２３、
９０００番〜１１９９９番のデータを第４のＦＩＦＯ回
路２４、１２０００番〜１４９９９番のデ−タを第５の
ＦＩＦＯ回路２５に供給し、これらデータを一旦ＦＩＦ
Ｏ回路２１〜２５に蓄えたのち、まず第１のＦＩＦＯ回
路２１を動作させて０番〜２９９９番のデ−タを共通出
力端子２６に出力し、次に第２のＦＩＦＯ回路２２を動
作させて３０００番〜５９９９番のデ−タを共通出力端
子２６に出力し、次に第３のＦＩＦＯ回路２３を動作さ
せて６０００番〜８９９９番のデ−タを共通出力端子２
６に出力し、次に第４のＦＩＦＯ回路２４を動作させて
９０００番〜１１９９９番のデ−タを共通出力端子２６
に出力し、次に第５のＦＩＦＯ回路２５を動作させて１
２０００番〜１４９９９番のデ−タを共通出力端子２６
に出力することにより、０番〜２９９９番、３０００番
〜５９９９番、６０００番〜８９９９番、９０００番〜
１１９９９番、１２０００番〜１４９９９番の並列デ−
タを０番〜１４９９９番の連続した直列のデータに変換
する。
【０００６】
【発明が解決しようとする課題】しかるに、上記のよう
な従来のデータの順序変換回路では、ＦＩＦＯ回路を使
用するため高価になる問題点があり、廉価なデータの順
序変換回路の出現が望まれている。
な従来のデータの順序変換回路では、ＦＩＦＯ回路を使
用するため高価になる問題点があり、廉価なデータの順
序変換回路の出現が望まれている。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために、連続した複数のデータから得られる飛び
飛びのデータを１つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、このデータ選択回路から出力され
る飛び飛びのデータを、対応する飛び飛びのアドレスに
順次記憶することにより、最終的に連続したアドレス上
に前記連続した複数のデータを記憶する記憶回路と、こ
の記憶回路のアドレスを連続的にアクセスして、連続的
なアドレス上に記憶された前記連続した複数のデータを
順次読み出す手段とを具備してなるデータの順序変換回
路とする。ここで、データ選択回路は複数のフリップフ
ロップ回路で構成することができる。また、記憶回路は
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）で構成できる
決するために、連続した複数のデータから得られる飛び
飛びのデータを１つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、このデータ選択回路から出力され
る飛び飛びのデータを、対応する飛び飛びのアドレスに
順次記憶することにより、最終的に連続したアドレス上
に前記連続した複数のデータを記憶する記憶回路と、こ
の記憶回路のアドレスを連続的にアクセスして、連続的
なアドレス上に記憶された前記連続した複数のデータを
順次読み出す手段とを具備してなるデータの順序変換回
路とする。ここで、データ選択回路は複数のフリップフ
ロップ回路で構成することができる。また、記憶回路は
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）で構成できる
【０００８】
【発明の実施の形態】次に添付図面を参照して本発明に
よるデータの順序変換回路の実施の形態を詳細に説明す
る。図１は本発明のデータの順序変換回路の実施の形態
を示す回路図である。この図において、３６はデータ選
択回路で、第１ないし第５のフリップフロップ回路（以
下ＦＦ回路と記す）３１，３２，３３，３４，３５で構
成される。この第１ないし第５のＦＦ回路３１，３２，
３３，３４，３５にはクロック信号ＣＬＫ１が共通に制
御回路３７から供給され、さらに出力を可能にするアウ
トプットイネーブル信号ＯＥ３１〜ＯＥ３５が個別に制
御回路３７から供給される。また、第１のＦＦ回路３１
の入力には図５の第１のＣＣＤ１１から０番〜２９９９
番のデータが、第２のＦＦ回路３２の入力には図５の第
２のＣＣＤ１２から３０００番〜５９９９番のデータ
が、第３のＦＦ回路３３の入力には図５の第３のＣＣＤ
１３から６０００番〜８９９９番のデータが、第４のＦ
Ｆ回路３４の入力には図５の第４のＣＣＤ１４から９０
００番〜１１９９９番のデータが、第５のＦＦ回路３５
の入力には図５の第５のＣＣＤ１５から１２０００番〜
１４９９９番のデータが供給される。
よるデータの順序変換回路の実施の形態を詳細に説明す
る。図１は本発明のデータの順序変換回路の実施の形態
を示す回路図である。この図において、３６はデータ選
択回路で、第１ないし第５のフリップフロップ回路（以
下ＦＦ回路と記す）３１，３２，３３，３４，３５で構
成される。この第１ないし第５のＦＦ回路３１，３２，
３３，３４，３５にはクロック信号ＣＬＫ１が共通に制
御回路３７から供給され、さらに出力を可能にするアウ
トプットイネーブル信号ＯＥ３１〜ＯＥ３５が個別に制
御回路３７から供給される。また、第１のＦＦ回路３１
の入力には図５の第１のＣＣＤ１１から０番〜２９９９
番のデータが、第２のＦＦ回路３２の入力には図５の第
２のＣＣＤ１２から３０００番〜５９９９番のデータ
が、第３のＦＦ回路３３の入力には図５の第３のＣＣＤ
１３から６０００番〜８９９９番のデータが、第４のＦ
Ｆ回路３４の入力には図５の第４のＣＣＤ１４から９０
００番〜１１９９９番のデータが、第５のＦＦ回路３５
の入力には図５の第５のＣＣＤ１５から１２０００番〜
１４９９９番のデータが供給される。
【０００９】一方、第１ないし第５のＦＦ回路３１〜３
５の出力は共通に接続されて、記憶回路であるＳＲＡＭ
４０のデータ入出力端子ＤＳに接続される。このＳＲＡ
Ｍ４０は、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ｄｅｖｉｃｅ）３８内の上位アドレスカウンタ４
１と下位アドレスカウンタ４２によりアドレス指定され
る。アドレスカウンタ４１，４２には、前記制御回路３
７から上位アドレスカウンタ制御信号ＣＣＵ、下位アド
レスカウント制御信号ＣＣＬが供給される。ＳＲＡＭ４
０には、リード、ライトの制御信号ＳＲＷが前記制御回
路３７から供給される。また、ＳＲＡＭ４０のデータ入
出力端子ＤＳは、ＰＬＤ３８内の出力用ＦＦ回路４３の
入力に接続される。アドレスカウンタ４１，４２そして
出力用ＦＦ回路４３には、前記制御回路３７からクロッ
ク信号ＣＬＫ5 が供給される。クロック信号ＣＬＫ５は
クロック信号ＣＬＫ１に対して入力データの並列数以上
（この例では５倍）の周波数が必要とされる。出力用Ｆ
Ｆ回路４３は出力が出力端子ＤＯに接続される。
５の出力は共通に接続されて、記憶回路であるＳＲＡＭ
４０のデータ入出力端子ＤＳに接続される。このＳＲＡ
Ｍ４０は、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ｄｅｖｉｃｅ）３８内の上位アドレスカウンタ４
１と下位アドレスカウンタ４２によりアドレス指定され
る。アドレスカウンタ４１，４２には、前記制御回路３
７から上位アドレスカウンタ制御信号ＣＣＵ、下位アド
レスカウント制御信号ＣＣＬが供給される。ＳＲＡＭ４
０には、リード、ライトの制御信号ＳＲＷが前記制御回
路３７から供給される。また、ＳＲＡＭ４０のデータ入
出力端子ＤＳは、ＰＬＤ３８内の出力用ＦＦ回路４３の
入力に接続される。アドレスカウンタ４１，４２そして
出力用ＦＦ回路４３には、前記制御回路３７からクロッ
ク信号ＣＬＫ5 が供給される。クロック信号ＣＬＫ５は
クロック信号ＣＬＫ１に対して入力データの並列数以上
（この例では５倍）の周波数が必要とされる。出力用Ｆ
Ｆ回路４３は出力が出力端子ＤＯに接続される。
【００１０】このように構成されたデータの順序変換回
路は、データ選択回路３６から０番、３０００番、６０
００番、９０００番・・・というように飛び飛びにデー
タを１つずつ出力させ、この飛び飛びのデータをＳＲＡ
Ｍ４０上の対応する飛び飛びのアドレス（０番地、３０
００番地、６０００番地、９０００番地・・・）に記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路３６から出力され終わった段階では０番〜１４
９９９番のデータがＳＲＡＭ４０上の対応する連続する
アドレス（０番地〜１４９９９番地）上に記憶されるよ
うにし、その後、ＳＲＡＭ４０の連続するアドレス（０
番地〜１４９９９番地）を連続的にアクセスして、この
アドレス上に記憶されている０番〜１４９９９番のデー
タを連続的に読み出すことにより、０番〜２９９９番、
３０００番〜５９９９番、６０００番〜８９９９番、９
０００番〜１１９９９番、１２０００番〜１４９９９番
に分割された並列的なデータを０番〜１４９９９番の連
続的な直列のデータに変換するものである。
路は、データ選択回路３６から０番、３０００番、６０
００番、９０００番・・・というように飛び飛びにデー
タを１つずつ出力させ、この飛び飛びのデータをＳＲＡ
Ｍ４０上の対応する飛び飛びのアドレス（０番地、３０
００番地、６０００番地、９０００番地・・・）に記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路３６から出力され終わった段階では０番〜１４
９９９番のデータがＳＲＡＭ４０上の対応する連続する
アドレス（０番地〜１４９９９番地）上に記憶されるよ
うにし、その後、ＳＲＡＭ４０の連続するアドレス（０
番地〜１４９９９番地）を連続的にアクセスして、この
アドレス上に記憶されている０番〜１４９９９番のデー
タを連続的に読み出すことにより、０番〜２９９９番、
３０００番〜５９９９番、６０００番〜８９９９番、９
０００番〜１１９９９番、１２０００番〜１４９９９番
に分割された並列的なデータを０番〜１４９９９番の連
続的な直列のデータに変換するものである。
【００１１】このような動作を以下詳述する。データ選
択回路３６の第１ないし第５のＦＦ回路３１〜３５に
は、図５の第１ないし第５のＣＣＤ１１〜１５から図６
に示すように、まず０番、３０００番、６０００番、９
０００番、１２０００番の４つのデータが並列に供給さ
れ、次に１番、３００１番、６００１番、９００１番、
１２００１番の４つのデータが並列に供給され、その
後、１番ずつずれながら４つのデータが並列に供給さ
れ、最後に２９９９番、５９９９番、８９９９番、１１
９９９番、１４９９９番の４つのデータが並列に供給さ
れる。
択回路３６の第１ないし第５のＦＦ回路３１〜３５に
は、図５の第１ないし第５のＣＣＤ１１〜１５から図６
に示すように、まず０番、３０００番、６０００番、９
０００番、１２０００番の４つのデータが並列に供給さ
れ、次に１番、３００１番、６００１番、９００１番、
１２００１番の４つのデータが並列に供給され、その
後、１番ずつずれながら４つのデータが並列に供給さ
れ、最後に２９９９番、５９９９番、８９９９番、１１
９９９番、１４９９９番の４つのデータが並列に供給さ
れる。
【００１２】この第１ないし第５のＦＦ回路３１〜３５
は、上記４つの並列データが供給されるたびごとに、ア
ウトプットイネーブル信号ＯＥ３１〜ＯＥ３５がアウト
プットイネーブル信号ＯＥ３１，ＯＥ３２，ＯＥ３３，
ＯＥ３４，ＯＥ３５の順で順次動作レベルとなるので、
第１、第２、第３、第４、第５のＦＦ回路３１，３２，
３３，３４，３５の順で４つの並列データを１つずつ順
に出力する。その結果、データ選択回路３６からは、図
２に示すように、０番、３０００番、６０００番、９０
００番、１２０００番、１番、３００１番、・・・８９
９８番、１１９９８番、１４９９８番、２９９９番、５
９９９番、８９９９番、１１９９９番、１４９９９番の
順でデータが１つずつ出力される。
は、上記４つの並列データが供給されるたびごとに、ア
ウトプットイネーブル信号ＯＥ３１〜ＯＥ３５がアウト
プットイネーブル信号ＯＥ３１，ＯＥ３２，ＯＥ３３，
ＯＥ３４，ＯＥ３５の順で順次動作レベルとなるので、
第１、第２、第３、第４、第５のＦＦ回路３１，３２，
３３，３４，３５の順で４つの並列データを１つずつ順
に出力する。その結果、データ選択回路３６からは、図
２に示すように、０番、３０００番、６０００番、９０
００番、１２０００番、１番、３００１番、・・・８９
９８番、１１９９８番、１４９９８番、２９９９番、５
９９９番、８９９９番、１１９９９番、１４９９９番の
順でデータが１つずつ出力される。
【００１３】このとき、ＳＲＡＭ４０は、上位アドレス
カウンタ４１と下位アドレスカウンタ４２の組み合わせ
によって、上記出力されるデータの番号に対応して飛び
飛びの番地が順次アドレス指定される。この点を詳述す
ると、最初に、アドレスの下位３桁を指定する下位アド
レスカウンタ４２が図３の（Ｂ）に示すように「００
０」の状態で、アドレスの上位２桁を指定する上位アド
レスカウンタ４１が図３の（Ａ）に示すように順に
「０」、「３」、「６」、「９」、「１２」となり、こ
れにより図３の（Ｃ）に示すように０番地、３０００番
地、６０００番地、９０００番地、１２０００番地が順
にアドレス指定される。次に、下位アドレスカウンタ４
２が「００１」となった状態で、上位アドレスカウンタ
４１が順に「０」、「３」、「６」、「９」、「１２」
となるので、１番地、３００１番地、６００１番地、９
００１番地、１２００１番地が順にアドレス指定され
る。その後、下位アドレスレジスタ４２は「９９９」ま
で１ずつ増え、その都度、上位アドレスカウンタ４１が
順に「０」、「３」、「６」、「９」、「１２」になる
ことを繰り返して、データの飛び飛びの番号に対応する
飛び飛びのアドレスが更に指定され、続いて、下位アド
レスカウンタ４２が「０００」に戻って再び「９９９」
まで１ずつ増えながら、各数値で上位アドレスカウンタ
４１が今度は順に「１」、「４」、「７」、「１０」、
「１３」になることを繰り返してデータの飛び飛びの番
号に対応する飛び飛びのアドレスが更に指定され、さら
に、その後は、下位アドレスカウンタ４２が三たび「０
００」に戻って三たび「９９９」まで１ずつ増えなが
ら、各数値で上位アドレスカウンタ４１が今度は順に
「２」、「５」、「８」、「１１」、「１４」になるこ
とを繰り返してデータの飛び飛びの番号に対応する飛び
飛びのアドレスが更に指定される。
カウンタ４１と下位アドレスカウンタ４２の組み合わせ
によって、上記出力されるデータの番号に対応して飛び
飛びの番地が順次アドレス指定される。この点を詳述す
ると、最初に、アドレスの下位３桁を指定する下位アド
レスカウンタ４２が図３の（Ｂ）に示すように「００
０」の状態で、アドレスの上位２桁を指定する上位アド
レスカウンタ４１が図３の（Ａ）に示すように順に
「０」、「３」、「６」、「９」、「１２」となり、こ
れにより図３の（Ｃ）に示すように０番地、３０００番
地、６０００番地、９０００番地、１２０００番地が順
にアドレス指定される。次に、下位アドレスカウンタ４
２が「００１」となった状態で、上位アドレスカウンタ
４１が順に「０」、「３」、「６」、「９」、「１２」
となるので、１番地、３００１番地、６００１番地、９
００１番地、１２００１番地が順にアドレス指定され
る。その後、下位アドレスレジスタ４２は「９９９」ま
で１ずつ増え、その都度、上位アドレスカウンタ４１が
順に「０」、「３」、「６」、「９」、「１２」になる
ことを繰り返して、データの飛び飛びの番号に対応する
飛び飛びのアドレスが更に指定され、続いて、下位アド
レスカウンタ４２が「０００」に戻って再び「９９９」
まで１ずつ増えながら、各数値で上位アドレスカウンタ
４１が今度は順に「１」、「４」、「７」、「１０」、
「１３」になることを繰り返してデータの飛び飛びの番
号に対応する飛び飛びのアドレスが更に指定され、さら
に、その後は、下位アドレスカウンタ４２が三たび「０
００」に戻って三たび「９９９」まで１ずつ増えなが
ら、各数値で上位アドレスカウンタ４１が今度は順に
「２」、「５」、「８」、「１１」、「１４」になるこ
とを繰り返してデータの飛び飛びの番号に対応する飛び
飛びのアドレスが更に指定される。
【００１４】このような飛び飛びのアドレス指定は、上
記のようにデータ選択回路３６から出力されるデータの
飛び飛びの番号と対応しており、したがって、データ選
択回路３６から出力される飛び飛びのデータは、ＳＲＡ
Ｍ４０上の対応する飛び飛びのアドレス上に記憶され、
すべてのデータが記憶され終わった状態では、０番〜１
４９９９番のデータがＳＲＡＭ４０の０番地〜１４９９
９番地の連続したアドレス上に記憶される。
記のようにデータ選択回路３６から出力されるデータの
飛び飛びの番号と対応しており、したがって、データ選
択回路３６から出力される飛び飛びのデータは、ＳＲＡ
Ｍ４０上の対応する飛び飛びのアドレス上に記憶され、
すべてのデータが記憶され終わった状態では、０番〜１
４９９９番のデータがＳＲＡＭ４０の０番地〜１４９９
９番地の連続したアドレス上に記憶される。
【００１５】次は、読み出しサイクルとなる。読み出し
サイクルにおいては、上位アドレスカウンタ４１の内容
が図４の（Ａ）に示すように順に「０」、「１」、
「２」、「３」・・・「１３」、「１４」となりなが
ら、各数値で下位アドレスカウンタ４２の内容が図４の
（Ｂ）に示すように「０００」〜「９９９」を繰り返
す。したがって、ＳＲＡＭ４０は、０番地〜１４９９９
番地が連続的にアドレス指定される。その結果、ＳＲＡ
Ｍ４０からは、０番地〜１４９９９番地に記憶された０
番〜１４９９９番のデータが図４の（Ｃ）に示すように
連続的に読み出され、さらに出力用ＦＦ回路４３を介し
て図４の（Ｄ）に示すように出力端子ＤＯに出力され
る。
サイクルにおいては、上位アドレスカウンタ４１の内容
が図４の（Ａ）に示すように順に「０」、「１」、
「２」、「３」・・・「１３」、「１４」となりなが
ら、各数値で下位アドレスカウンタ４２の内容が図４の
（Ｂ）に示すように「０００」〜「９９９」を繰り返
す。したがって、ＳＲＡＭ４０は、０番地〜１４９９９
番地が連続的にアドレス指定される。その結果、ＳＲＡ
Ｍ４０からは、０番地〜１４９９９番地に記憶された０
番〜１４９９９番のデータが図４の（Ｃ）に示すように
連続的に読み出され、さらに出力用ＦＦ回路４３を介し
て図４の（Ｄ）に示すように出力端子ＤＯに出力され
る。
【００１６】以上により、データ選択回路３６に供給さ
れた０番〜２９９９番、３０００番〜５９９９番、６０
００番〜８９９９番、９０００番〜１１９９９番、１２
０００番〜１４９９９番の分割された並列的なデータが
０番〜１４９９９番の連続的な直列のデータに変換され
る。
れた０番〜２９９９番、３０００番〜５９９９番、６０
００番〜８９９９番、９０００番〜１１９９９番、１２
０００番〜１４９９９番の分割された並列的なデータが
０番〜１４９９９番の連続的な直列のデータに変換され
る。
【００１７】そして、図１のようなデータの順序変換回
路は、ＦＦ、ＳＲＡＭおよびＰＬＤで構成されるので、
従来のＦＩＦＯ回路を用いた場合に比較し、廉価とな
る。
路は、ＦＦ、ＳＲＡＭおよびＰＬＤで構成されるので、
従来のＦＩＦＯ回路を用いた場合に比較し、廉価とな
る。
【００１８】
【発明の効果】このように本発明のデータの順序変換回
路によれば、ＦＩＦＯ回路を用いず、廉価となるので、
複写機を始めとして種々の機器に利用できる。
路によれば、ＦＩＦＯ回路を用いず、廉価となるので、
複写機を始めとして種々の機器に利用できる。
【図１】本発明によるデータの順序変換回路の実施の形
態を示す回路図。
態を示す回路図。
【図２】データ選択回路から出力されるデータを示す
図。
図。
【図３】アドレスカウンタの内容とＳＲＡＭの書き込み
アドレスの関係を示す図。
アドレスの関係を示す図。
【図４】アドレスカウンタの内容と読み出しデータの関
係を示す図。
係を示す図。
【図５】被複写物をＣＣＤで読み取る状態を示す概略
図。
図。
【図６】ＣＣＤからの読み取りデータを示す図。
【図７】従来のデータの変換回路を示す回路図。
３６ データ選択回路 ３１〜３５ 第１ないし第５のＦＦ回路 ３７ 制御回路 ４０ ＳＲＡＭ ４１ 上位アドレスカウンタ ４２ 下位アドレスカウンタ
Claims (3)
- 【請求項１】 連続した複数のデータから得られる飛び
飛びのデータを１つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、 このデータ選択回路から出力される飛び飛びのデータ
を、対応する飛び飛びのアドレスに順次記憶することに
より、最終的に連続したアドレス上に前記連続した複数
のデータを記憶する記憶回路と、 この記憶回路のアドレスを連続的にアクセスして、連続
的なアドレス上に記憶された前記連続した複数のデータ
を順次読み出す手段とを具備してなるデータの順序変換
回路。 - 【請求項２】 請求項１記載のデータの順序変換回路に
おいて、データ選択回路は複数のフリップフロップ回路
で構成されることを特徴とするデータの順序変換回路。 - 【請求項３】 請求項１記載のデータの順序変換回路に
おいて、記憶回路はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されること
を特徴とするデータの順序変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008937A JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008937A JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10210242A true JPH10210242A (ja) | 1998-08-07 |
Family
ID=11706591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008937A Pending JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10210242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263607A (ja) * | 2009-04-06 | 2010-11-18 | Canon Inc | 画像読取装置及びその制御方法 |
| JP2012008841A (ja) * | 2010-06-25 | 2012-01-12 | Canon Inc | 画像処理装置 |
-
1997
- 1997-01-21 JP JP9008937A patent/JPH10210242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263607A (ja) * | 2009-04-06 | 2010-11-18 | Canon Inc | 画像読取装置及びその制御方法 |
| JP2012008841A (ja) * | 2010-06-25 | 2012-01-12 | Canon Inc | 画像処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| JP2646032B2 (ja) | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 | |
| EP0211385B1 (en) | Memory device | |
| JPH10210242A (ja) | データの順序変換回路 | |
| JPS603714B2 (ja) | 可変長シフトレジスタ | |
| KR910009296B1 (ko) | 순차접근 기억장치 | |
| JP2526042Y2 (ja) | メモリ・レジスタ制御回路 | |
| JPH05341957A (ja) | リングバッファ回路 | |
| KR200256519Y1 (ko) | 비동기 입출력 버퍼 구동 장치 | |
| JPH0721121A (ja) | 通信制御ｌｓｉ | |
| JPH01112449A (ja) | 速度変換メモリ装置 | |
| JPH04265597A (ja) | Ｆｉｆｏメモリ装置 | |
| JPS6043592B2 (ja) | 大容量スタテイツクシフトレジスタ | |
| JPS6093559A (ja) | スキヤン方式 | |
| JPH03248213A (ja) | タイミング信号発生回路 | |
| JPS59227086A (ja) | シフトレジスタ | |
| JPH04321993A (ja) | 記憶制御装置 | |
| JPS62219026A (ja) | レジスタフアイル制御方式 | |
| JPH08106430A (ja) | データ転送方法 | |
| JPH04326139A (ja) | メモリ装置 | |
| JPH06261174A (ja) | Ｃｃｄセンサ駆動信号用データ処理装置 | |
| JPH0358109A (ja) | Ｌｓｉ初期設定回路 | |
| JPH04102289A (ja) | Ｆｉｆｏメモリ装置 | |
| JPH02118722A (ja) | Ｆｉｆｏメモリ | |
| JPH06318162A (ja) | メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |