JPH10210242A - データの順序変換回路 - Google Patents
データの順序変換回路Info
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- JPH10210242A JPH10210242A JP9008937A JP893797A JPH10210242A JP H10210242 A JPH10210242 A JP H10210242A JP 9008937 A JP9008937 A JP 9008937A JP 893797 A JP893797 A JP 893797A JP H10210242 A JPH10210242 A JP H10210242A
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Abstract
(57)【要約】
【課題】 FIFO回路を用いず、廉価に構成できるデ
ータの順序変換回路を提供すること。 【解決手段】 データ選択回路36から0番、3000
番、6000番、9000番・・・というように飛び飛
びにデータを1つずつ出力させ、この飛び飛びのデータ
を対応するSRAM40上の飛び飛びのアドレスに記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路36から出力され終わった段階では0番〜14
999番のデータが対応するSRAM40上の連続する
アドレス上に記憶されるようにし、その後、SRAM4
0の連続するアドレスを連続的にアクセスして、このア
ドレス上に記憶されている0番〜14999番のデータ
を連続的に読み出すことにより、3000ずつに分割さ
れた並列的なデータを0番〜14999番の連続的なデ
ータに変換する
ータの順序変換回路を提供すること。 【解決手段】 データ選択回路36から0番、3000
番、6000番、9000番・・・というように飛び飛
びにデータを1つずつ出力させ、この飛び飛びのデータ
を対応するSRAM40上の飛び飛びのアドレスに記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路36から出力され終わった段階では0番〜14
999番のデータが対応するSRAM40上の連続する
アドレス上に記憶されるようにし、その後、SRAM4
0の連続するアドレスを連続的にアクセスして、このア
ドレス上に記憶されている0番〜14999番のデータ
を連続的に読み出すことにより、3000ずつに分割さ
れた並列的なデータを0番〜14999番の連続的なデ
ータに変換する
Description
【0001】
【発明の属する技術分野】本発明は、複写機などに用い
られるデータの順序変換回路に関する。
られるデータの順序変換回路に関する。
【0002】
【従来の技術】複写機において、被複写物上の情報をL
EDとCCDでライン状に読み取る場合、図5に示すよ
うに、被複写物16の1ラインを複数の領域、例えば5
つの領域に分割して5つのCCD11,12,13,1
4,15で読み取っている。したがって、いま、1ライ
ン上の読み取りデータ総数を15000とすると、図6
に示すように、第1のCCD11からは0番〜2999
番、第2のCCD12からは3000番〜5999番、
第3のCCD13からは6000番〜8999番、第4
のCCD14からは9000番〜11999番、第5の
CCD15からは12000〜14999番のデータが
出力される。このとき、詳細には、前記図6に示すよう
に、まず0番、3000番、6000番、9000番、
12000番の4つのデータが第1ないし第5のCCD
11〜15から並列に出力され、次に1番、3001
番、6001番、9001番、12001番の4つのデ
ータが第1ないし第5のCCD11〜15から並列に出
力され、その後、1番ずつずれながら4つのデータが第
1ないし第5のCCD11〜15から並列に出力され、
最後に2999番、5999番、8999番、1199
9番、14999番の4つのデータが第1ないし第5の
CCD11〜15から並列に出力される。
EDとCCDでライン状に読み取る場合、図5に示すよ
うに、被複写物16の1ラインを複数の領域、例えば5
つの領域に分割して5つのCCD11,12,13,1
4,15で読み取っている。したがって、いま、1ライ
ン上の読み取りデータ総数を15000とすると、図6
に示すように、第1のCCD11からは0番〜2999
番、第2のCCD12からは3000番〜5999番、
第3のCCD13からは6000番〜8999番、第4
のCCD14からは9000番〜11999番、第5の
CCD15からは12000〜14999番のデータが
出力される。このとき、詳細には、前記図6に示すよう
に、まず0番、3000番、6000番、9000番、
12000番の4つのデータが第1ないし第5のCCD
11〜15から並列に出力され、次に1番、3001
番、6001番、9001番、12001番の4つのデ
ータが第1ないし第5のCCD11〜15から並列に出
力され、その後、1番ずつずれながら4つのデータが第
1ないし第5のCCD11〜15から並列に出力され、
最後に2999番、5999番、8999番、1199
9番、14999番の4つのデータが第1ないし第5の
CCD11〜15から並列に出力される。
【0003】したがって、第1ないし第5のCCD11
〜15から出力されるデータを後段の処理回路に送るに
は、第1ないし第5のCCD11〜15から出力される
上記の分割された並列的なデータを被複写物16の1ラ
イン上の情報に対応する0番〜14999番の連続した
直列的なデータに変換して送る必要がある。
〜15から出力されるデータを後段の処理回路に送るに
は、第1ないし第5のCCD11〜15から出力される
上記の分割された並列的なデータを被複写物16の1ラ
イン上の情報に対応する0番〜14999番の連続した
直列的なデータに変換して送る必要がある。
【0004】そこで、データの順序変換回路が設けられ
ており、図7に従来のデータの順序変換回路を示す。こ
の従来の回路は、第1ないし第5のFIFO(firs
t−in first−out)回路21,22,2
3,24,25で構成され、第1のFIFO回路21に
第1のCCDから0番〜2999番のデ−タ、第2のF
IFO回路22に第2のCCDから3000番〜599
9番のデ−タ、第3のFIFO回路23に第3のCCD
から6000番〜8999番のデ−タ、第4のFIFO
回路24に第4のCCDから9000番〜11999番
のデ−タ、第5のFIFO回路25に第5のCCDから
12000番〜14999番のデ−タが供給される。
ており、図7に従来のデータの順序変換回路を示す。こ
の従来の回路は、第1ないし第5のFIFO(firs
t−in first−out)回路21,22,2
3,24,25で構成され、第1のFIFO回路21に
第1のCCDから0番〜2999番のデ−タ、第2のF
IFO回路22に第2のCCDから3000番〜599
9番のデ−タ、第3のFIFO回路23に第3のCCD
から6000番〜8999番のデ−タ、第4のFIFO
回路24に第4のCCDから9000番〜11999番
のデ−タ、第5のFIFO回路25に第5のCCDから
12000番〜14999番のデ−タが供給される。
【0005】従来の回路は、上記のように0番〜299
9番のデータを第1のFIFO回路21、3000番〜
5999番のデータを第2のFIFO回路22、600
0番〜8999番のデータを第3のFIFO回路23、
9000番〜11999番のデータを第4のFIFO回
路24、12000番〜14999番のデ−タを第5の
FIFO回路25に供給し、これらデータを一旦FIF
O回路21〜25に蓄えたのち、まず第1のFIFO回
路21を動作させて0番〜2999番のデ−タを共通出
力端子26に出力し、次に第2のFIFO回路22を動
作させて3000番〜5999番のデ−タを共通出力端
子26に出力し、次に第3のFIFO回路23を動作さ
せて6000番〜8999番のデ−タを共通出力端子2
6に出力し、次に第4のFIFO回路24を動作させて
9000番〜11999番のデ−タを共通出力端子26
に出力し、次に第5のFIFO回路25を動作させて1
2000番〜14999番のデ−タを共通出力端子26
に出力することにより、0番〜2999番、3000番
〜5999番、6000番〜8999番、9000番〜
11999番、12000番〜14999番の並列デ−
タを0番〜14999番の連続した直列のデータに変換
する。
9番のデータを第1のFIFO回路21、3000番〜
5999番のデータを第2のFIFO回路22、600
0番〜8999番のデータを第3のFIFO回路23、
9000番〜11999番のデータを第4のFIFO回
路24、12000番〜14999番のデ−タを第5の
FIFO回路25に供給し、これらデータを一旦FIF
O回路21〜25に蓄えたのち、まず第1のFIFO回
路21を動作させて0番〜2999番のデ−タを共通出
力端子26に出力し、次に第2のFIFO回路22を動
作させて3000番〜5999番のデ−タを共通出力端
子26に出力し、次に第3のFIFO回路23を動作さ
せて6000番〜8999番のデ−タを共通出力端子2
6に出力し、次に第4のFIFO回路24を動作させて
9000番〜11999番のデ−タを共通出力端子26
に出力し、次に第5のFIFO回路25を動作させて1
2000番〜14999番のデ−タを共通出力端子26
に出力することにより、0番〜2999番、3000番
〜5999番、6000番〜8999番、9000番〜
11999番、12000番〜14999番の並列デ−
タを0番〜14999番の連続した直列のデータに変換
する。
【0006】
【発明が解決しようとする課題】しかるに、上記のよう
な従来のデータの順序変換回路では、FIFO回路を使
用するため高価になる問題点があり、廉価なデータの順
序変換回路の出現が望まれている。
な従来のデータの順序変換回路では、FIFO回路を使
用するため高価になる問題点があり、廉価なデータの順
序変換回路の出現が望まれている。
【0007】
【課題を解決するための手段】本発明は上述の課題を解
決するために、連続した複数のデータから得られる飛び
飛びのデータを1つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、このデータ選択回路から出力され
る飛び飛びのデータを、対応する飛び飛びのアドレスに
順次記憶することにより、最終的に連続したアドレス上
に前記連続した複数のデータを記憶する記憶回路と、こ
の記憶回路のアドレスを連続的にアクセスして、連続的
なアドレス上に記憶された前記連続した複数のデータを
順次読み出す手段とを具備してなるデータの順序変換回
路とする。ここで、データ選択回路は複数のフリップフ
ロップ回路で構成することができる。また、記憶回路は
SRAM(Static Random Access
Memory)で構成できる
決するために、連続した複数のデータから得られる飛び
飛びのデータを1つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、このデータ選択回路から出力され
る飛び飛びのデータを、対応する飛び飛びのアドレスに
順次記憶することにより、最終的に連続したアドレス上
に前記連続した複数のデータを記憶する記憶回路と、こ
の記憶回路のアドレスを連続的にアクセスして、連続的
なアドレス上に記憶された前記連続した複数のデータを
順次読み出す手段とを具備してなるデータの順序変換回
路とする。ここで、データ選択回路は複数のフリップフ
ロップ回路で構成することができる。また、記憶回路は
SRAM(Static Random Access
Memory)で構成できる
【0008】
【発明の実施の形態】次に添付図面を参照して本発明に
よるデータの順序変換回路の実施の形態を詳細に説明す
る。図1は本発明のデータの順序変換回路の実施の形態
を示す回路図である。この図において、36はデータ選
択回路で、第1ないし第5のフリップフロップ回路(以
下FF回路と記す)31,32,33,34,35で構
成される。この第1ないし第5のFF回路31,32,
33,34,35にはクロック信号CLK1が共通に制
御回路37から供給され、さらに出力を可能にするアウ
トプットイネーブル信号OE31〜OE35が個別に制
御回路37から供給される。また、第1のFF回路31
の入力には図5の第1のCCD11から0番〜2999
番のデータが、第2のFF回路32の入力には図5の第
2のCCD12から3000番〜5999番のデータ
が、第3のFF回路33の入力には図5の第3のCCD
13から6000番〜8999番のデータが、第4のF
F回路34の入力には図5の第4のCCD14から90
00番〜11999番のデータが、第5のFF回路35
の入力には図5の第5のCCD15から12000番〜
14999番のデータが供給される。
よるデータの順序変換回路の実施の形態を詳細に説明す
る。図1は本発明のデータの順序変換回路の実施の形態
を示す回路図である。この図において、36はデータ選
択回路で、第1ないし第5のフリップフロップ回路(以
下FF回路と記す)31,32,33,34,35で構
成される。この第1ないし第5のFF回路31,32,
33,34,35にはクロック信号CLK1が共通に制
御回路37から供給され、さらに出力を可能にするアウ
トプットイネーブル信号OE31〜OE35が個別に制
御回路37から供給される。また、第1のFF回路31
の入力には図5の第1のCCD11から0番〜2999
番のデータが、第2のFF回路32の入力には図5の第
2のCCD12から3000番〜5999番のデータ
が、第3のFF回路33の入力には図5の第3のCCD
13から6000番〜8999番のデータが、第4のF
F回路34の入力には図5の第4のCCD14から90
00番〜11999番のデータが、第5のFF回路35
の入力には図5の第5のCCD15から12000番〜
14999番のデータが供給される。
【0009】一方、第1ないし第5のFF回路31〜3
5の出力は共通に接続されて、記憶回路であるSRAM
40のデータ入出力端子DSに接続される。このSRA
M40は、PLD(Programmable Log
ic Device)38内の上位アドレスカウンタ4
1と下位アドレスカウンタ42によりアドレス指定され
る。アドレスカウンタ41,42には、前記制御回路3
7から上位アドレスカウンタ制御信号CCU、下位アド
レスカウント制御信号CCLが供給される。SRAM4
0には、リード、ライトの制御信号SRWが前記制御回
路37から供給される。また、SRAM40のデータ入
出力端子DSは、PLD38内の出力用FF回路43の
入力に接続される。アドレスカウンタ41,42そして
出力用FF回路43には、前記制御回路37からクロッ
ク信号CLK5 が供給される。クロック信号CLK5は
クロック信号CLK1に対して入力データの並列数以上
(この例では5倍)の周波数が必要とされる。出力用F
F回路43は出力が出力端子DOに接続される。
5の出力は共通に接続されて、記憶回路であるSRAM
40のデータ入出力端子DSに接続される。このSRA
M40は、PLD(Programmable Log
ic Device)38内の上位アドレスカウンタ4
1と下位アドレスカウンタ42によりアドレス指定され
る。アドレスカウンタ41,42には、前記制御回路3
7から上位アドレスカウンタ制御信号CCU、下位アド
レスカウント制御信号CCLが供給される。SRAM4
0には、リード、ライトの制御信号SRWが前記制御回
路37から供給される。また、SRAM40のデータ入
出力端子DSは、PLD38内の出力用FF回路43の
入力に接続される。アドレスカウンタ41,42そして
出力用FF回路43には、前記制御回路37からクロッ
ク信号CLK5 が供給される。クロック信号CLK5は
クロック信号CLK1に対して入力データの並列数以上
(この例では5倍)の周波数が必要とされる。出力用F
F回路43は出力が出力端子DOに接続される。
【0010】このように構成されたデータの順序変換回
路は、データ選択回路36から0番、3000番、60
00番、9000番・・・というように飛び飛びにデー
タを1つずつ出力させ、この飛び飛びのデータをSRA
M40上の対応する飛び飛びのアドレス(0番地、30
00番地、6000番地、9000番地・・・)に記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路36から出力され終わった段階では0番〜14
999番のデータがSRAM40上の対応する連続する
アドレス(0番地〜14999番地)上に記憶されるよ
うにし、その後、SRAM40の連続するアドレス(0
番地〜14999番地)を連続的にアクセスして、この
アドレス上に記憶されている0番〜14999番のデー
タを連続的に読み出すことにより、0番〜2999番、
3000番〜5999番、6000番〜8999番、9
000番〜11999番、12000番〜14999番
に分割された並列的なデータを0番〜14999番の連
続的な直列のデータに変換するものである。
路は、データ選択回路36から0番、3000番、60
00番、9000番・・・というように飛び飛びにデー
タを1つずつ出力させ、この飛び飛びのデータをSRA
M40上の対応する飛び飛びのアドレス(0番地、30
00番地、6000番地、9000番地・・・)に記憶
させることにより、すべての飛び飛びのデータがデータ
選択回路36から出力され終わった段階では0番〜14
999番のデータがSRAM40上の対応する連続する
アドレス(0番地〜14999番地)上に記憶されるよ
うにし、その後、SRAM40の連続するアドレス(0
番地〜14999番地)を連続的にアクセスして、この
アドレス上に記憶されている0番〜14999番のデー
タを連続的に読み出すことにより、0番〜2999番、
3000番〜5999番、6000番〜8999番、9
000番〜11999番、12000番〜14999番
に分割された並列的なデータを0番〜14999番の連
続的な直列のデータに変換するものである。
【0011】このような動作を以下詳述する。データ選
択回路36の第1ないし第5のFF回路31〜35に
は、図5の第1ないし第5のCCD11〜15から図6
に示すように、まず0番、3000番、6000番、9
000番、12000番の4つのデータが並列に供給さ
れ、次に1番、3001番、6001番、9001番、
12001番の4つのデータが並列に供給され、その
後、1番ずつずれながら4つのデータが並列に供給さ
れ、最後に2999番、5999番、8999番、11
999番、14999番の4つのデータが並列に供給さ
れる。
択回路36の第1ないし第5のFF回路31〜35に
は、図5の第1ないし第5のCCD11〜15から図6
に示すように、まず0番、3000番、6000番、9
000番、12000番の4つのデータが並列に供給さ
れ、次に1番、3001番、6001番、9001番、
12001番の4つのデータが並列に供給され、その
後、1番ずつずれながら4つのデータが並列に供給さ
れ、最後に2999番、5999番、8999番、11
999番、14999番の4つのデータが並列に供給さ
れる。
【0012】この第1ないし第5のFF回路31〜35
は、上記4つの並列データが供給されるたびごとに、ア
ウトプットイネーブル信号OE31〜OE35がアウト
プットイネーブル信号OE31,OE32,OE33,
OE34,OE35の順で順次動作レベルとなるので、
第1、第2、第3、第4、第5のFF回路31,32,
33,34,35の順で4つの並列データを1つずつ順
に出力する。その結果、データ選択回路36からは、図
2に示すように、0番、3000番、6000番、90
00番、12000番、1番、3001番、・・・89
98番、11998番、14998番、2999番、5
999番、8999番、11999番、14999番の
順でデータが1つずつ出力される。
は、上記4つの並列データが供給されるたびごとに、ア
ウトプットイネーブル信号OE31〜OE35がアウト
プットイネーブル信号OE31,OE32,OE33,
OE34,OE35の順で順次動作レベルとなるので、
第1、第2、第3、第4、第5のFF回路31,32,
33,34,35の順で4つの並列データを1つずつ順
に出力する。その結果、データ選択回路36からは、図
2に示すように、0番、3000番、6000番、90
00番、12000番、1番、3001番、・・・89
98番、11998番、14998番、2999番、5
999番、8999番、11999番、14999番の
順でデータが1つずつ出力される。
【0013】このとき、SRAM40は、上位アドレス
カウンタ41と下位アドレスカウンタ42の組み合わせ
によって、上記出力されるデータの番号に対応して飛び
飛びの番地が順次アドレス指定される。この点を詳述す
ると、最初に、アドレスの下位3桁を指定する下位アド
レスカウンタ42が図3の(B)に示すように「00
0」の状態で、アドレスの上位2桁を指定する上位アド
レスカウンタ41が図3の(A)に示すように順に
「0」、「3」、「6」、「9」、「12」となり、こ
れにより図3の(C)に示すように0番地、3000番
地、6000番地、9000番地、12000番地が順
にアドレス指定される。次に、下位アドレスカウンタ4
2が「001」となった状態で、上位アドレスカウンタ
41が順に「0」、「3」、「6」、「9」、「12」
となるので、1番地、3001番地、6001番地、9
001番地、12001番地が順にアドレス指定され
る。その後、下位アドレスレジスタ42は「999」ま
で1ずつ増え、その都度、上位アドレスカウンタ41が
順に「0」、「3」、「6」、「9」、「12」になる
ことを繰り返して、データの飛び飛びの番号に対応する
飛び飛びのアドレスが更に指定され、続いて、下位アド
レスカウンタ42が「000」に戻って再び「999」
まで1ずつ増えながら、各数値で上位アドレスカウンタ
41が今度は順に「1」、「4」、「7」、「10」、
「13」になることを繰り返してデータの飛び飛びの番
号に対応する飛び飛びのアドレスが更に指定され、さら
に、その後は、下位アドレスカウンタ42が三たび「0
00」に戻って三たび「999」まで1ずつ増えなが
ら、各数値で上位アドレスカウンタ41が今度は順に
「2」、「5」、「8」、「11」、「14」になるこ
とを繰り返してデータの飛び飛びの番号に対応する飛び
飛びのアドレスが更に指定される。
カウンタ41と下位アドレスカウンタ42の組み合わせ
によって、上記出力されるデータの番号に対応して飛び
飛びの番地が順次アドレス指定される。この点を詳述す
ると、最初に、アドレスの下位3桁を指定する下位アド
レスカウンタ42が図3の(B)に示すように「00
0」の状態で、アドレスの上位2桁を指定する上位アド
レスカウンタ41が図3の(A)に示すように順に
「0」、「3」、「6」、「9」、「12」となり、こ
れにより図3の(C)に示すように0番地、3000番
地、6000番地、9000番地、12000番地が順
にアドレス指定される。次に、下位アドレスカウンタ4
2が「001」となった状態で、上位アドレスカウンタ
41が順に「0」、「3」、「6」、「9」、「12」
となるので、1番地、3001番地、6001番地、9
001番地、12001番地が順にアドレス指定され
る。その後、下位アドレスレジスタ42は「999」ま
で1ずつ増え、その都度、上位アドレスカウンタ41が
順に「0」、「3」、「6」、「9」、「12」になる
ことを繰り返して、データの飛び飛びの番号に対応する
飛び飛びのアドレスが更に指定され、続いて、下位アド
レスカウンタ42が「000」に戻って再び「999」
まで1ずつ増えながら、各数値で上位アドレスカウンタ
41が今度は順に「1」、「4」、「7」、「10」、
「13」になることを繰り返してデータの飛び飛びの番
号に対応する飛び飛びのアドレスが更に指定され、さら
に、その後は、下位アドレスカウンタ42が三たび「0
00」に戻って三たび「999」まで1ずつ増えなが
ら、各数値で上位アドレスカウンタ41が今度は順に
「2」、「5」、「8」、「11」、「14」になるこ
とを繰り返してデータの飛び飛びの番号に対応する飛び
飛びのアドレスが更に指定される。
【0014】このような飛び飛びのアドレス指定は、上
記のようにデータ選択回路36から出力されるデータの
飛び飛びの番号と対応しており、したがって、データ選
択回路36から出力される飛び飛びのデータは、SRA
M40上の対応する飛び飛びのアドレス上に記憶され、
すべてのデータが記憶され終わった状態では、0番〜1
4999番のデータがSRAM40の0番地〜1499
9番地の連続したアドレス上に記憶される。
記のようにデータ選択回路36から出力されるデータの
飛び飛びの番号と対応しており、したがって、データ選
択回路36から出力される飛び飛びのデータは、SRA
M40上の対応する飛び飛びのアドレス上に記憶され、
すべてのデータが記憶され終わった状態では、0番〜1
4999番のデータがSRAM40の0番地〜1499
9番地の連続したアドレス上に記憶される。
【0015】次は、読み出しサイクルとなる。読み出し
サイクルにおいては、上位アドレスカウンタ41の内容
が図4の(A)に示すように順に「0」、「1」、
「2」、「3」・・・「13」、「14」となりなが
ら、各数値で下位アドレスカウンタ42の内容が図4の
(B)に示すように「000」〜「999」を繰り返
す。したがって、SRAM40は、0番地〜14999
番地が連続的にアドレス指定される。その結果、SRA
M40からは、0番地〜14999番地に記憶された0
番〜14999番のデータが図4の(C)に示すように
連続的に読み出され、さらに出力用FF回路43を介し
て図4の(D)に示すように出力端子DOに出力され
る。
サイクルにおいては、上位アドレスカウンタ41の内容
が図4の(A)に示すように順に「0」、「1」、
「2」、「3」・・・「13」、「14」となりなが
ら、各数値で下位アドレスカウンタ42の内容が図4の
(B)に示すように「000」〜「999」を繰り返
す。したがって、SRAM40は、0番地〜14999
番地が連続的にアドレス指定される。その結果、SRA
M40からは、0番地〜14999番地に記憶された0
番〜14999番のデータが図4の(C)に示すように
連続的に読み出され、さらに出力用FF回路43を介し
て図4の(D)に示すように出力端子DOに出力され
る。
【0016】以上により、データ選択回路36に供給さ
れた0番〜2999番、3000番〜5999番、60
00番〜8999番、9000番〜11999番、12
000番〜14999番の分割された並列的なデータが
0番〜14999番の連続的な直列のデータに変換され
る。
れた0番〜2999番、3000番〜5999番、60
00番〜8999番、9000番〜11999番、12
000番〜14999番の分割された並列的なデータが
0番〜14999番の連続的な直列のデータに変換され
る。
【0017】そして、図1のようなデータの順序変換回
路は、FF、SRAMおよびPLDで構成されるので、
従来のFIFO回路を用いた場合に比較し、廉価とな
る。
路は、FF、SRAMおよびPLDで構成されるので、
従来のFIFO回路を用いた場合に比較し、廉価とな
る。
【0018】
【発明の効果】このように本発明のデータの順序変換回
路によれば、FIFO回路を用いず、廉価となるので、
複写機を始めとして種々の機器に利用できる。
路によれば、FIFO回路を用いず、廉価となるので、
複写機を始めとして種々の機器に利用できる。
【図1】本発明によるデータの順序変換回路の実施の形
態を示す回路図。
態を示す回路図。
【図2】データ選択回路から出力されるデータを示す
図。
図。
【図3】アドレスカウンタの内容とSRAMの書き込み
アドレスの関係を示す図。
アドレスの関係を示す図。
【図4】アドレスカウンタの内容と読み出しデータの関
係を示す図。
係を示す図。
【図5】被複写物をCCDで読み取る状態を示す概略
図。
図。
【図6】CCDからの読み取りデータを示す図。
【図7】従来のデータの変換回路を示す回路図。
36 データ選択回路 31〜35 第1ないし第5のFF回路 37 制御回路 40 SRAM 41 上位アドレスカウンタ 42 下位アドレスカウンタ
Claims (3)
- 【請求項1】 連続した複数のデータから得られる飛び
飛びのデータを1つずつ順次出力することを繰り返し
て、最終的に前記連続した複数のデータをすべて出力す
るデータ選択回路と、 このデータ選択回路から出力される飛び飛びのデータ
を、対応する飛び飛びのアドレスに順次記憶することに
より、最終的に連続したアドレス上に前記連続した複数
のデータを記憶する記憶回路と、 この記憶回路のアドレスを連続的にアクセスして、連続
的なアドレス上に記憶された前記連続した複数のデータ
を順次読み出す手段とを具備してなるデータの順序変換
回路。 - 【請求項2】 請求項1記載のデータの順序変換回路に
おいて、データ選択回路は複数のフリップフロップ回路
で構成されることを特徴とするデータの順序変換回路。 - 【請求項3】 請求項1記載のデータの順序変換回路に
おいて、記憶回路はSRAM(Static Rand
om Access Memory)で構成されること
を特徴とするデータの順序変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9008937A JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9008937A JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10210242A true JPH10210242A (ja) | 1998-08-07 |
Family
ID=11706591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9008937A Pending JPH10210242A (ja) | 1997-01-21 | 1997-01-21 | データの順序変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10210242A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010263607A (ja) * | 2009-04-06 | 2010-11-18 | Canon Inc | 画像読取装置及びその制御方法 |
JP2012008841A (ja) * | 2010-06-25 | 2012-01-12 | Canon Inc | 画像処理装置 |
-
1997
- 1997-01-21 JP JP9008937A patent/JPH10210242A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010263607A (ja) * | 2009-04-06 | 2010-11-18 | Canon Inc | 画像読取装置及びその制御方法 |
JP2012008841A (ja) * | 2010-06-25 | 2012-01-12 | Canon Inc | 画像処理装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |