JPH10200395A - 論理回路 - Google Patents
論理回路Info
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- JPH10200395A JPH10200395A JP9001263A JP126397A JPH10200395A JP H10200395 A JPH10200395 A JP H10200395A JP 9001263 A JP9001263 A JP 9001263A JP 126397 A JP126397 A JP 126397A JP H10200395 A JPH10200395 A JP H10200395A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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Abstract
(57)【要約】
【課題】大型化を招くことなく、低消費電力化を図れる
論理回路を提供する。 【解決手段】負荷素子を抵抗素子に代えてＰＭＯＳトラ
ンジスタＰ１１により構成し、そのゲートにはチャージ
ポンプを使った回路１１にてバイアスを与えることでＰ
ＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能を
させる。これにより、大型化を招くことなく、低消費電
力化を図れ、低電圧電源（電池１本）のもとで動く高速
論理回路と、低消費電力低速論理回路を実現できる。
論理回路を提供する。 【解決手段】負荷素子を抵抗素子に代えてＰＭＯＳトラ
ンジスタＰ１１により構成し、そのゲートにはチャージ
ポンプを使った回路１１にてバイアスを与えることでＰ
ＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能を
させる。これにより、大型化を招くことなく、低消費電
力化を図れ、低電圧電源（電池１本）のもとで動く高速
論理回路と、低消費電力低速論理回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、カレントモードで
動作するＮＯＲ回路等の論理回路に関するものである。
動作するＮＯＲ回路等の論理回路に関するものである。
【０００２】
【従来の技術】図８は、従来の従来のカレントモード論
理回路の構成例を示す回路図である。この論理回路１０
は、図に示す通りＮＯＲの論理素子であり、ｎｐｎ型ト
ランジスタＱ１１〜Ｑ１４、および抵抗素子Ｒ１１によ
り構成されている。
理回路の構成例を示す回路図である。この論理回路１０
は、図に示す通りＮＯＲの論理素子であり、ｎｐｎ型ト
ランジスタＱ１１〜Ｑ１４、および抵抗素子Ｒ１１によ
り構成されている。
【０００３】トランジスタＱ１１のベースは制御信号Ｖ
BBの供給ラインに接続され、エミッタは接地され、コレ
クタがトランジスタＱ１２〜Ｑ１４のエミッタに接続さ
れている。トランジスタＱ１２のベースが第１の入力信
号ＩＮ１の入力端子ＴIN1 に接続され、トランジスタＱ
１３のベースが第２の入力信号ＩＮ２の入力端子ＴIN2
に接続され、トランジスタＱ１４のベースが基準信号Ｖ
REF の入力端子ＴREFに接続されている。トランジスタ
Ｑ１２およびＱ１３のコレクタは抵抗素子Ｒ１１を介し
て電源電圧ＶCCの供給ラインに接続され、トランジスタ
Ｑ１４のコレクタは電源電圧ＶCCの供給ラインに接続さ
れている。そして、トランジスタＱ１２およびＱ１３の
コレクタと抵抗素子Ｒ１１との接続点により出力ノード
ＮＤOUT が構成され、この出力ノードＮＤOUT が出力端
子ＴOUT に接続されている。
BBの供給ラインに接続され、エミッタは接地され、コレ
クタがトランジスタＱ１２〜Ｑ１４のエミッタに接続さ
れている。トランジスタＱ１２のベースが第１の入力信
号ＩＮ１の入力端子ＴIN1 に接続され、トランジスタＱ
１３のベースが第２の入力信号ＩＮ２の入力端子ＴIN2
に接続され、トランジスタＱ１４のベースが基準信号Ｖ
REF の入力端子ＴREFに接続されている。トランジスタ
Ｑ１２およびＱ１３のコレクタは抵抗素子Ｒ１１を介し
て電源電圧ＶCCの供給ラインに接続され、トランジスタ
Ｑ１４のコレクタは電源電圧ＶCCの供給ラインに接続さ
れている。そして、トランジスタＱ１２およびＱ１３の
コレクタと抵抗素子Ｒ１１との接続点により出力ノード
ＮＤOUT が構成され、この出力ノードＮＤOUT が出力端
子ＴOUT に接続されている。
【０００４】このような構成において、第１および第２
の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのと
き、トランジスタＱ１２またはＱ１３がオン状態となっ
て、出力ノードＮＤOUT の電位が接地電位に引き込ま
れ、出力信号ＳOUT のレベルはローレベルとなる。
の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのと
き、トランジスタＱ１２またはＱ１３がオン状態となっ
て、出力ノードＮＤOUT の電位が接地電位に引き込ま
れ、出力信号ＳOUT のレベルはローレベルとなる。
【０００５】ここで、トランジスタＱ１１のベースには
制御信号ＶBBが他の回路より与えられ、トランジスタＱ
１１のコレクタには定電流Ｉが流れるようになってい
る。抵抗素子Ｒ１１の抵抗値をＲとすると、ローレベル
出力の論理振幅ＶL は次式で与えられる。
制御信号ＶBBが他の回路より与えられ、トランジスタＱ
１１のコレクタには定電流Ｉが流れるようになってい
る。抵抗素子Ｒ１１の抵抗値をＲとすると、ローレベル
出力の論理振幅ＶL は次式で与えられる。
【０００６】
【数１】 ＶL ＝Ｒ×Ｉ …（１）
【０００７】通常この値は、０．２〜０．３Ｖもあれば
論理素子として使うことができる。
論理素子として使うことができる。
【０００８】
【発明が解決しようとする課題】しかし、この回路で低
消費電力のものを実現しようとすると抵抗素子Ｒ１１の
抵抗値Ｒが非常に大きくなる。たとえば、Ｉ＝１μＡで
ＶL ＝０．２ＶとするとＲ＝２００ｋΩであり、通常の
ＩＣプロセスでこのような高抵抗を多く使用することは
コストや寄生素子の見地から、あまり得策ではない。
消費電力のものを実現しようとすると抵抗素子Ｒ１１の
抵抗値Ｒが非常に大きくなる。たとえば、Ｉ＝１μＡで
ＶL ＝０．２ＶとするとＲ＝２００ｋΩであり、通常の
ＩＣプロセスでこのような高抵抗を多く使用することは
コストや寄生素子の見地から、あまり得策ではない。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大型化を招くことなく、低消費
電力化を図れる論理回路を提供することにある。
のであり、その目的は、大型化を招くことなく、低消費
電力化を図れる論理回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の論理回路は、ベースに論理信号が供給さ
れ、コレクタが出力ノードに接続された第１のトランジ
スタと、コレクタが上記第１のトランジスタのエミッタ
に接続され、エミッタが基準電位に接続され、ベースに
供給される制御信号のレベルに応じたコレクタ電流を上
記第１のトランジスタに供給する第２のトランジスタ
と、電源と上記出力ノードとの間に接続された負荷用ｐ
チャネル絶縁ゲート型電界効果トランジスタと、上記負
荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲ
ートにバイアス電圧を供給する第１のバイアス回路とを
有する。
め、本発明の論理回路は、ベースに論理信号が供給さ
れ、コレクタが出力ノードに接続された第１のトランジ
スタと、コレクタが上記第１のトランジスタのエミッタ
に接続され、エミッタが基準電位に接続され、ベースに
供給される制御信号のレベルに応じたコレクタ電流を上
記第１のトランジスタに供給する第２のトランジスタ
と、電源と上記出力ノードとの間に接続された負荷用ｐ
チャネル絶縁ゲート型電界効果トランジスタと、上記負
荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲ
ートにバイアス電圧を供給する第１のバイアス回路とを
有する。
【００１１】また、本発明の論理回路では、上記電源と
上記出力ノードとの間に、負荷用ｐチャネル絶縁ゲート
型電界効果トランジスタに並列に接続されたｎチャネル
絶縁ゲート型電界効果トランジスタと、上記ｎチャネル
絶縁ゲート型電界効果トランジスタのゲートにバイアス
電圧を供給する第２のバイアス回路とを有する。
上記出力ノードとの間に、負荷用ｐチャネル絶縁ゲート
型電界効果トランジスタに並列に接続されたｎチャネル
絶縁ゲート型電界効果トランジスタと、上記ｎチャネル
絶縁ゲート型電界効果トランジスタのゲートにバイアス
電圧を供給する第２のバイアス回路とを有する。
【００１２】また、本発明の論理回路では、上記第１の
バイアス回路は、ベースに上記制御信号が供給され、エ
ミッタが基準電位に接続された第３のトランジスタと、
上記第３のトランジスタのコレクタと上記電源との間に
接続された第２のｐチャネル絶縁ゲート型電界効果トラ
ンジスタと、上記第３のトランジスタに制御信号が供給
されたときのコレクタ電圧を検出し、当該検出電圧と基
準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型
電界効果トランジスタのゲート電位を、当該第２のｐチ
ャネル絶縁ゲート型電界効果トランジスタに流れる電流
が上記第３のトランジスタのコレクタ電流を越える所定
の電位に保持させる帰還回路とを有し、上記保持電位を
もって上記負荷用ｐチャネル絶縁ゲート型電界効果トラ
ンジスタのゲートをバイアスする。
バイアス回路は、ベースに上記制御信号が供給され、エ
ミッタが基準電位に接続された第３のトランジスタと、
上記第３のトランジスタのコレクタと上記電源との間に
接続された第２のｐチャネル絶縁ゲート型電界効果トラ
ンジスタと、上記第３のトランジスタに制御信号が供給
されたときのコレクタ電圧を検出し、当該検出電圧と基
準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型
電界効果トランジスタのゲート電位を、当該第２のｐチ
ャネル絶縁ゲート型電界効果トランジスタに流れる電流
が上記第３のトランジスタのコレクタ電流を越える所定
の電位に保持させる帰還回路とを有し、上記保持電位を
もって上記負荷用ｐチャネル絶縁ゲート型電界効果トラ
ンジスタのゲートをバイアスする。
【００１３】また、本発明の論理回路では、上記第２の
バイアス回路は、ベースに上記制御信号が供給され、エ
ミッタが基準電位に接続された第４のトランジスタと、
上記第４のトランジスタのコレクタと上記電源との間に
接続され、ゲートが所定電位にバイアスされた第３のｐ
チャネル絶縁ゲート型電界効果トランジスタと、上記第
４のトランジスタのコレクタと上記電源との間に、上記
第３のｐチャネル絶縁ゲート型電界効果トランジスタに
並列に接続され、上記第４のトランジスタに制御信号が
供給されたときのコレクタ電圧を検出し、当該検出電圧
と基準電圧とに基づいて上記第３のｐチャネル絶縁ゲー
ト型電界効果トランジスタのゲート電位を、当該第３の
ｐチャネル絶縁ゲート型電界効果トランジスタに流れる
電流が上記第４のトランジスタのコレクタ電流を越える
所定の電位に保持させる第２の帰還回路とを有し、上記
第２の帰還回路の保持電位をもって上記ｎチャネル絶縁
ゲート型電界効果トランジスタのゲートをバイアスす
る。
バイアス回路は、ベースに上記制御信号が供給され、エ
ミッタが基準電位に接続された第４のトランジスタと、
上記第４のトランジスタのコレクタと上記電源との間に
接続され、ゲートが所定電位にバイアスされた第３のｐ
チャネル絶縁ゲート型電界効果トランジスタと、上記第
４のトランジスタのコレクタと上記電源との間に、上記
第３のｐチャネル絶縁ゲート型電界効果トランジスタに
並列に接続され、上記第４のトランジスタに制御信号が
供給されたときのコレクタ電圧を検出し、当該検出電圧
と基準電圧とに基づいて上記第３のｐチャネル絶縁ゲー
ト型電界効果トランジスタのゲート電位を、当該第３の
ｐチャネル絶縁ゲート型電界効果トランジスタに流れる
電流が上記第４のトランジスタのコレクタ電流を越える
所定の電位に保持させる第２の帰還回路とを有し、上記
第２の帰還回路の保持電位をもって上記ｎチャネル絶縁
ゲート型電界効果トランジスタのゲートをバイアスす
る。
【００１４】本発明の論理回路によれば、負荷素子が抵
抗素子に代えてｐチャネルゲート絶縁型電界効果トラン
ジスタにより構成されているので、低電圧電源のもとで
動く高速論理回路と、低消費電力低速論理回路を実現で
きる。また、回路サイズもコンパクトで回路全体の大型
化を防止できる。
抗素子に代えてｐチャネルゲート絶縁型電界効果トラン
ジスタにより構成されているので、低電圧電源のもとで
動く高速論理回路と、低消費電力低速論理回路を実現で
きる。また、回路サイズもコンパクトで回路全体の大型
化を防止できる。
【００１５】
【発明の実施の形態】第１実施形態 図１は、本発明に係るカレントモード論理回路の第１の
実施形態を示す回路図であって、従来例を示す図８と同
一構成部分は同一符号をもって表す。
実施形態を示す回路図であって、従来例を示す図８と同
一構成部分は同一符号をもって表す。
【００１６】すなわち、本第１の実施形態の論理回路１
０ａは、ＮＯＲの論理回路で、ｎｐｎ型トランジスタＱ
１１〜Ｑ１４、ｐチャネルＭＯＳ（以下、ＰＭＯＳ）ト
ランジスタＰ１１、バイアス回路１１、およびＤＣ−Ｄ
Ｃコンバータ１２により構成されている。
０ａは、ＮＯＲの論理回路で、ｎｐｎ型トランジスタＱ
１１〜Ｑ１４、ｐチャネルＭＯＳ（以下、ＰＭＯＳ）ト
ランジスタＰ１１、バイアス回路１１、およびＤＣ−Ｄ
Ｃコンバータ１２により構成されている。
【００１７】ＰＭＯＳトランジスタＰ１１のソースおよ
び基板（バックゲート）が第１の電源電圧ＶCC１の供
給ラインに接続され、ドレインがｎｐｎ型トランジスタ
Ｑ１２およびＱ１３のコレクタに接続され、これらの接
続点により出力ノードＮＤOUT が構成されている。そし
て、ＰＭＯＳトランジスタＰ１１のゲートがバイアス回
路１１のバイアス電圧ＶPGの出力ラインに接続されてい
る。
び基板（バックゲート）が第１の電源電圧ＶCC１の供
給ラインに接続され、ドレインがｎｐｎ型トランジスタ
Ｑ１２およびＱ１３のコレクタに接続され、これらの接
続点により出力ノードＮＤOUT が構成されている。そし
て、ＰＭＯＳトランジスタＰ１１のゲートがバイアス回
路１１のバイアス電圧ＶPGの出力ラインに接続されてい
る。
【００１８】バイアス回路１１は、たとえばチャージポ
ンプ系回路を有し、第１の電源電圧ＶCC１およびＤＣ−
ＤＣコンバータ１２で生成された第２の電源電圧ＶCC２
を受けてバイアス電圧ＶPGを生成しＰＭＯＳトランジス
タＰ１１のゲートに供給する。
ンプ系回路を有し、第１の電源電圧ＶCC１およびＤＣ−
ＤＣコンバータ１２で生成された第２の電源電圧ＶCC２
を受けてバイアス電圧ＶPGを生成しＰＭＯＳトランジス
タＰ１１のゲートに供給する。
【００１９】ＤＣ−ＤＣコンバータ１２は、１Ｖ程度の
第１の電源電圧ＶCC１を２Ｖ程度の第２の電源電圧ＶCC
２に変換してバイアス回路１１に供給する。
第１の電源電圧ＶCC１を２Ｖ程度の第２の電源電圧ＶCC
２に変換してバイアス回路１１に供給する。
【００２０】本第１の実施形態の論理回路１０ａは、前
述の図８中の抵抗素子Ｒ１１をＰＭＯＳトランジスタＰ
１１に置き換え、そのゲートにはチャージポンプを使っ
た回路１１にてバイアスを与えることでＰＭＯＳトラン
ジスタＰ１１に抵抗素子の代わりの機能をさせている。
述の図８中の抵抗素子Ｒ１１をＰＭＯＳトランジスタＰ
１１に置き換え、そのゲートにはチャージポンプを使っ
た回路１１にてバイアスを与えることでＰＭＯＳトラン
ジスタＰ１１に抵抗素子の代わりの機能をさせている。
【００２１】ＰＭＯＳトランジスタＰ１１のサイズは、
チャネル長Ｌが０．８μｍ、チャネル幅Ｗが２μｍ程度
で、そのゲート電圧を制御することで抵抗値２００ｋΩ
程度を実現している。これは、従来のように抵抗素子を
負荷素子として用いた場合に比べて、その回路素子面積
を１００分の１程度にすることができる。
チャネル長Ｌが０．８μｍ、チャネル幅Ｗが２μｍ程度
で、そのゲート電圧を制御することで抵抗値２００ｋΩ
程度を実現している。これは、従来のように抵抗素子を
負荷素子として用いた場合に比べて、その回路素子面積
を１００分の１程度にすることができる。
【００２２】またこの回路に場合、第１の電源電圧ＶCC
１は、１Ｖ位の電圧で良い。チャージポンプを使ったバ
イアス回路１１には、別の電源電圧ＶCC２が必要であ
る。ＶCC２は実際２Ｖ程度以上の電圧が必要であるが、
ここより消費される電流は微小であるのでＤＣ−ＤＣコ
ンバータ１２にて第１の電源電圧ＶCC１より簡単に作る
ことができる。よって、この論理回路はＶCC１のみ（１
Ｖ程度）により動作するもので、乾電池１本で働くシス
テムに向いている。またトランジスタＱ１１に流す電流
によりこの論理回路の動作速度を変えることもできる。
１は、１Ｖ位の電圧で良い。チャージポンプを使ったバ
イアス回路１１には、別の電源電圧ＶCC２が必要であ
る。ＶCC２は実際２Ｖ程度以上の電圧が必要であるが、
ここより消費される電流は微小であるのでＤＣ−ＤＣコ
ンバータ１２にて第１の電源電圧ＶCC１より簡単に作る
ことができる。よって、この論理回路はＶCC１のみ（１
Ｖ程度）により動作するもので、乾電池１本で働くシス
テムに向いている。またトランジスタＱ１１に流す電流
によりこの論理回路の動作速度を変えることもできる。
【００２３】次に、バイアス回路１１の具体的な構成例
について図２を参照して説明する。図２は、ＰＭＯＳト
ランジスタＰ１１のバイアス回路１１の具体的な構成例
を示す回路図である。
について図２を参照して説明する。図２は、ＰＭＯＳト
ランジスタＰ１１のバイアス回路１１の具体的な構成例
を示す回路図である。
【００２４】このバイアス回路１１は、図２に示すよう
に、ＰＭＯＳトランジスタＰ111 〜Ｐ113 、ｎｐｎ型ト
ランジスタＱ111 、オペアンプＯＰ111 、キャパシタＣ
111〜Ｃ114 、０．２Ｖの定電圧源Ｖ111 、アナログス
イッチＳＷ111 〜ＳＷ114 、ダイオードＤ111 ，Ｄ112
、および抵抗素子Ｒ111 ，Ｒ112 により構成されてい
る。
に、ＰＭＯＳトランジスタＰ111 〜Ｐ113 、ｎｐｎ型ト
ランジスタＱ111 、オペアンプＯＰ111 、キャパシタＣ
111〜Ｃ114 、０．２Ｖの定電圧源Ｖ111 、アナログス
イッチＳＷ111 〜ＳＷ114 、ダイオードＤ111 ，Ｄ112
、および抵抗素子Ｒ111 ，Ｒ112 により構成されてい
る。
【００２５】ＰＭＯＳトランジスタＰ111 のソースおよ
び基板（バックゲート）は第１の電源電圧ＶCC１の供給
ラインに接続され、ドレインはｎｐｎ型トランジスタＱ
111のコレクタ、キャパシタＣ111 の一方の電極、およ
びオペアンプＯＰ111 の非反転入力（＋）に接続され、
これらの接続点によりノードＮＤ111 が構成されてい
る。そして、ＰＭＯＳトランジスタＰ111 のゲートがキ
ャパシタＣ111 の他方の電極および抵抗素子Ｒ112 の一
端に接続され、これらの接続点によりノードＮＤ118 が
構成されている。ｎｐｎ型トランジスタＱ111 のベース
は制御信号ＶBBの供給ラインに接続され、エミッタは接
地されている。オペアンプＯＰ111 の反転入力（−）は
定電圧源Ｖ111 の負電極に接続され、出力はアナログス
イッチＳＷ111 ，ＳＷ113 の一端子に接続されている。
また、オペアンプＯＰ111 にはＤＣ−ＤＣコンバータに
よる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ11
1 の正電極は第１の電源電圧ＶCC１の供給ラインに接続
されている。
び基板（バックゲート）は第１の電源電圧ＶCC１の供給
ラインに接続され、ドレインはｎｐｎ型トランジスタＱ
111のコレクタ、キャパシタＣ111 の一方の電極、およ
びオペアンプＯＰ111 の非反転入力（＋）に接続され、
これらの接続点によりノードＮＤ111 が構成されてい
る。そして、ＰＭＯＳトランジスタＰ111 のゲートがキ
ャパシタＣ111 の他方の電極および抵抗素子Ｒ112 の一
端に接続され、これらの接続点によりノードＮＤ118 が
構成されている。ｎｐｎ型トランジスタＱ111 のベース
は制御信号ＶBBの供給ラインに接続され、エミッタは接
地されている。オペアンプＯＰ111 の反転入力（−）は
定電圧源Ｖ111 の負電極に接続され、出力はアナログス
イッチＳＷ111 ，ＳＷ113 の一端子に接続されている。
また、オペアンプＯＰ111 にはＤＣ−ＤＣコンバータに
よる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ11
1 の正電極は第１の電源電圧ＶCC１の供給ラインに接続
されている。
【００２６】アナログスイッチＳＷ111 の他端子はアナ
ログスイッチＳＷ112 の一端子およびキャパシタＣ112
の一方の電極に接続され、アナログスイッチＳ113 の他
端子はアナログスイッチＳ114 一端子およびキャパシタ
Ｃ113 の一方の電極に接続されている。そして、アナロ
グスイッチＳＷ112 ，ＳＷ114 の他端子は第２の電源電
圧ＶCC２の供給ラインに接続されている。キャパシタＣ
112 の他方の電極はダイオードＤ111 のアノードおよび
ＰＭＯＳトランジスタＰ112 のドレインおよびゲートに
接続され、キャパシタＣ113 の他方の電極はダイオード
Ｄ112 のアノードおよびＰＭＯＳトランジスタＰ113 の
ドレインおよびゲートに接続されている。ダイオードＤ
111 およびＤ112 のカソード同士が接続され、その接続
点およびＰＭＯＳトランジスタＰ112 ，Ｐ113 の基板
（バックゲート）が第１の電源電圧ＶCC１の供給ライン
に接続されている。ＰＭＯＳトランジスタＰ112 ，Ｐ11
3 のソースは抵抗素子Ｒ111 の一端、抵抗素子Ｒ112 の
他端、および平滑用キャパシタＣ114 の一方の電極に接
続され、これらの接続点によりノードＮＤ117 が構成さ
れている。そして、抵抗素子Ｒ111 の他端およびキャパ
シタＣ114 の他方の電極が第１の電源電圧ＶCC１の供給
ラインに接続されている。
ログスイッチＳＷ112 の一端子およびキャパシタＣ112
の一方の電極に接続され、アナログスイッチＳ113 の他
端子はアナログスイッチＳ114 一端子およびキャパシタ
Ｃ113 の一方の電極に接続されている。そして、アナロ
グスイッチＳＷ112 ，ＳＷ114 の他端子は第２の電源電
圧ＶCC２の供給ラインに接続されている。キャパシタＣ
112 の他方の電極はダイオードＤ111 のアノードおよび
ＰＭＯＳトランジスタＰ112 のドレインおよびゲートに
接続され、キャパシタＣ113 の他方の電極はダイオード
Ｄ112 のアノードおよびＰＭＯＳトランジスタＰ113 の
ドレインおよびゲートに接続されている。ダイオードＤ
111 およびＤ112 のカソード同士が接続され、その接続
点およびＰＭＯＳトランジスタＰ112 ，Ｐ113 の基板
（バックゲート）が第１の電源電圧ＶCC１の供給ライン
に接続されている。ＰＭＯＳトランジスタＰ112 ，Ｐ11
3 のソースは抵抗素子Ｒ111 の一端、抵抗素子Ｒ112 の
他端、および平滑用キャパシタＣ114 の一方の電極に接
続され、これらの接続点によりノードＮＤ117 が構成さ
れている。そして、抵抗素子Ｒ111 の他端およびキャパ
シタＣ114 の他方の電極が第１の電源電圧ＶCC１の供給
ラインに接続されている。
【００２７】このような構成を有するバイアス回路１１
においては、たとえばアナログスイッチＳＷ112 ，ＳＷ
114 はＰＭＯＳトランジスタからなるアナログスイッチ
により構成され、ＳＷ111 ，ＳＷ113 はＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのソース・ドレイン
同士を接続したアナログスイッチにより構成される。そ
して、アナログスイッチＳＷ111 ，ＳＷ114 がＯＮ状態
の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＦＦ状
態になり、アナログスイッチＳＷ111 ，ＳＷ114 がＯＦ
Ｆ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯ
Ｎ状態になるように制御され、交互にこれが繰り返され
る。
においては、たとえばアナログスイッチＳＷ112 ，ＳＷ
114 はＰＭＯＳトランジスタからなるアナログスイッチ
により構成され、ＳＷ111 ，ＳＷ113 はＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのソース・ドレイン
同士を接続したアナログスイッチにより構成される。そ
して、アナログスイッチＳＷ111 ，ＳＷ114 がＯＮ状態
の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＦＦ状
態になり、アナログスイッチＳＷ111 ，ＳＷ114 がＯＦ
Ｆ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯ
Ｎ状態になるように制御され、交互にこれが繰り返され
る。
【００２８】このような構成において、始めＶPGの電位
がＶCC１近くにあると、ＰＭＯＳトランジスタＰ111 は
ＯＦＦ状態に近い。論理回路１０ａが動作するときはト
ランジスタＱ１１のベースに制御信号ＶBBが他の回路よ
り与えられと同時にこのバイアス回路１１のトランジス
タＱ111 のベースにも供給される。その結果、ノードＮ
Ｄ111 の電位はトランジスタＱ111 のコレクタ電流によ
り接地電位ＧＮＤ近くまで引き下げられる。この結果、
オペアンプＯＰ111 の非反転入力（＋）側が（ＶCC１−
０．２Ｖ）で固定された反転入力（−）側より低くなる
ので、ノードＮＤ112 の電位はＧＮＤ近くまで下がる。
がＶCC１近くにあると、ＰＭＯＳトランジスタＰ111 は
ＯＦＦ状態に近い。論理回路１０ａが動作するときはト
ランジスタＱ１１のベースに制御信号ＶBBが他の回路よ
り与えられと同時にこのバイアス回路１１のトランジス
タＱ111 のベースにも供給される。その結果、ノードＮ
Ｄ111 の電位はトランジスタＱ111 のコレクタ電流によ
り接地電位ＧＮＤ近くまで引き下げられる。この結果、
オペアンプＯＰ111 の非反転入力（＋）側が（ＶCC１−
０．２Ｖ）で固定された反転入力（−）側より低くなる
ので、ノードＮＤ112 の電位はＧＮＤ近くまで下がる。
【００２９】そして、アナログスイッチＳＷ111 ，ＳＷ
114 とアナログスイッチＳＷ112 ，ＳＷ113 が交互にＯ
Ｎ状態、ＯＦＦ状態に制御されるので、ノードＮＤ113
，ＮＤ114 には（ＶCC２−（ノードＮＤ112 の電
位））のパルスが発生する。結果的にそのパルスはキャ
パシタＣ112 ，Ｃ113 によりノードＮＤ115 ，ＮＤ116
に伝えられる。このとき、ノードＮＤ115 ，ＮＤ116 の
電位が高い時は、キャパシタＣ112 ，Ｃ113 からダイオ
ードＤ111 ，Ｄ112 を介して電流が流れる。一方、ノー
ドＮＤ115 ，ＮＤ116 の電位が低い時はＰＭＯＳトラン
ジスタＰ112 ，Ｐ113 を介してキャパシタＣ111 ，Ｃ11
2 に電流が流れることになり、その電流はノードＮＤ11
7 の電位を引き下げることになる。ノードＮＤ117 は抵
抗素子Ｒ111 により第１の電源電圧ＶCC１の供給ライン
に接続されているので、抵抗素子Ｒ111 を介して第１の
電源電圧ＶCC１からノードＮＤ117 に電流が流れる。
114 とアナログスイッチＳＷ112 ，ＳＷ113 が交互にＯ
Ｎ状態、ＯＦＦ状態に制御されるので、ノードＮＤ113
，ＮＤ114 には（ＶCC２−（ノードＮＤ112 の電
位））のパルスが発生する。結果的にそのパルスはキャ
パシタＣ112 ，Ｃ113 によりノードＮＤ115 ，ＮＤ116
に伝えられる。このとき、ノードＮＤ115 ，ＮＤ116 の
電位が高い時は、キャパシタＣ112 ，Ｃ113 からダイオ
ードＤ111 ，Ｄ112 を介して電流が流れる。一方、ノー
ドＮＤ115 ，ＮＤ116 の電位が低い時はＰＭＯＳトラン
ジスタＰ112 ，Ｐ113 を介してキャパシタＣ111 ，Ｃ11
2 に電流が流れることになり、その電流はノードＮＤ11
7 の電位を引き下げることになる。ノードＮＤ117 は抵
抗素子Ｒ111 により第１の電源電圧ＶCC１の供給ライン
に接続されているので、抵抗素子Ｒ111 を介して第１の
電源電圧ＶCC１からノードＮＤ117 に電流が流れる。
【００３０】しかし、前述のＰＭＯＳトランジスタＰ11
2 ，Ｐ113 に流れる電流の和ＩM は抵抗素子Ｒ111 を介
して流れ込む電流より大きいのでノードＮＤ117 の電位
は下がり続ける。このノードＮＤ117 とノードＮＤ118
（電位ＶPG）は抵抗素子Ｒ112 により接続されているの
で、キャパシタＣ111 により少し遅れてノードＮＤ111
の電位は下がっていく。このままいくとＰＭＯＳトラン
ジスタＰ111 のゲート電圧が下がる方向に進むので、Ｐ
ＭＯＳトランジスタＰ111 にはゲート電圧がＶT を超え
るころから電流が流れ始め、さらにゲート電圧が下がる
と、ＰＭＯＳトランジスタＰ111 のドレイン電流がトラ
ンジスタＱ111 のコレクタ電流を上回るため、ノードＮ
Ｄ111 の電位が上昇してくる。ノードＮＤ111 の電位が
（ＶCC１−０．２Ｖ）に近づくと、オペアンプＯＰ111
の出力電位（ノードＮＤ112 の電位）が上昇するので、
結果として電流ＩM が減少し、ノードＮＤ111 の電位が
（ＶCC１−０．２Ｖ）となる所で全体が安定化する。こ
の時のノードＮＤ118 の電位ＶPGが論理回路１０ａ中の
ＰＭＯＳトランジスタＰ１１のゲートに与えられる。
2 ，Ｐ113 に流れる電流の和ＩM は抵抗素子Ｒ111 を介
して流れ込む電流より大きいのでノードＮＤ117 の電位
は下がり続ける。このノードＮＤ117 とノードＮＤ118
（電位ＶPG）は抵抗素子Ｒ112 により接続されているの
で、キャパシタＣ111 により少し遅れてノードＮＤ111
の電位は下がっていく。このままいくとＰＭＯＳトラン
ジスタＰ111 のゲート電圧が下がる方向に進むので、Ｐ
ＭＯＳトランジスタＰ111 にはゲート電圧がＶT を超え
るころから電流が流れ始め、さらにゲート電圧が下がる
と、ＰＭＯＳトランジスタＰ111 のドレイン電流がトラ
ンジスタＱ111 のコレクタ電流を上回るため、ノードＮ
Ｄ111 の電位が上昇してくる。ノードＮＤ111 の電位が
（ＶCC１−０．２Ｖ）に近づくと、オペアンプＯＰ111
の出力電位（ノードＮＤ112 の電位）が上昇するので、
結果として電流ＩM が減少し、ノードＮＤ111 の電位が
（ＶCC１−０．２Ｖ）となる所で全体が安定化する。こ
の時のノードＮＤ118 の電位ＶPGが論理回路１０ａ中の
ＰＭＯＳトランジスタＰ１１のゲートに与えられる。
【００３１】このようなバイアス状態で、第１および第
２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのと
き、トランジスタＱ１２またはＱ１３がオン状態となっ
て、出力ノードＮＤOUT の電位が接地電位に引き込ま
れ、出力信号ＳOUT のレベルはローレベルとなる。
２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのと
き、トランジスタＱ１２またはＱ１３がオン状態となっ
て、出力ノードＮＤOUT の電位が接地電位に引き込ま
れ、出力信号ＳOUT のレベルはローレベルとなる。
【００３２】以上説明したように、本第１の実施形態に
よれば、負荷素子を抵抗素子に代えてＰＭＯＳトランジ
スタＰ１１により構成し、そのゲートにチャージポンプ
を使った回路１１にてバイアスを与えることでＰＭＯＳ
トランジスタＰ１１に抵抗素子の代わりの機能をさせて
いるので、大型化を招くことなく、低消費電力化を図
れ、低電圧電源（電池１本）のもとで動く高速論理回路
と、低消費電力低速論理回路を実現できる。また、回路
サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジ
ックのような電源ノイズを発生しない。したがって、精
度の高い論理回路を実現できる。このような理由から、
デジタル、アナログ混在ＩＣの可能な分野が大きく拡が
るという利点がある。
よれば、負荷素子を抵抗素子に代えてＰＭＯＳトランジ
スタＰ１１により構成し、そのゲートにチャージポンプ
を使った回路１１にてバイアスを与えることでＰＭＯＳ
トランジスタＰ１１に抵抗素子の代わりの機能をさせて
いるので、大型化を招くことなく、低消費電力化を図
れ、低電圧電源（電池１本）のもとで動く高速論理回路
と、低消費電力低速論理回路を実現できる。また、回路
サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジ
ックのような電源ノイズを発生しない。したがって、精
度の高い論理回路を実現できる。このような理由から、
デジタル、アナログ混在ＩＣの可能な分野が大きく拡が
るという利点がある。
【００３３】第２実施形態 図３は、本発明に係るカレントモード論理回路の第２の
実施形態示す回路図である。
実施形態示す回路図である。
【００３４】本第２の実施形態が上述した第１の実施形
態と異なる点は、第１の電源電圧Ｖ CC１の供給ラインと
出力ノードＮＤOUT との間に、負荷用ＰＭＯＳトランジ
スタＰ１１に対して並列にｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタＮ１１を設け、さらに、バイアス回路
１１と同様にチャージポンプ回路を用いたＮＭＯＳトラ
ンジスタＮ１１のバイアス回路１３を設けたことにあ
る。このＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトラ
ンジスタＰ１１に流れる電流が小さい所ではＰＭＯＳト
ランジスタＰ１１は定電流的動作に近くなるので、ＰＭ
ＯＳトランジスタＰ１１が飽和する領域近傍で相補的に
動作して補助的に電流を流し出力電位を安定に保持でき
るように設けられている。なお、図３においては、ＤＣ
−ＤＣコンバータは省略してある。
態と異なる点は、第１の電源電圧Ｖ CC１の供給ラインと
出力ノードＮＤOUT との間に、負荷用ＰＭＯＳトランジ
スタＰ１１に対して並列にｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタＮ１１を設け、さらに、バイアス回路
１１と同様にチャージポンプ回路を用いたＮＭＯＳトラ
ンジスタＮ１１のバイアス回路１３を設けたことにあ
る。このＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトラ
ンジスタＰ１１に流れる電流が小さい所ではＰＭＯＳト
ランジスタＰ１１は定電流的動作に近くなるので、ＰＭ
ＯＳトランジスタＰ１１が飽和する領域近傍で相補的に
動作して補助的に電流を流し出力電位を安定に保持でき
るように設けられている。なお、図３においては、ＤＣ
−ＤＣコンバータは省略してある。
【００３５】バイアス回路１３は、図４に示すように、
ｎｐｎ型トランジスタＱ131 、ＰＭＯＳトランジスタＰ
131 、ＮＭＯＳトランジスタＮ131 、オペアンプＯＰ13
1 、キャパシタＣ131 〜Ｃ134 、０．２Ｖの定電圧源Ｖ
131 、アナログスイッチＳＷ131 〜ＳＷ134 、ダイオー
ドＤ131 〜Ｄ134 、および抵抗素子Ｒ131 ，Ｒ132 によ
り構成されている。
ｎｐｎ型トランジスタＱ131 、ＰＭＯＳトランジスタＰ
131 、ＮＭＯＳトランジスタＮ131 、オペアンプＯＰ13
1 、キャパシタＣ131 〜Ｃ134 、０．２Ｖの定電圧源Ｖ
131 、アナログスイッチＳＷ131 〜ＳＷ134 、ダイオー
ドＤ131 〜Ｄ134 、および抵抗素子Ｒ131 ，Ｒ132 によ
り構成されている。
【００３６】ＰＭＯＳトランジスタＰ131 のソースおよ
び基板（バックゲート）は第１の電源電圧ＶCC１の供給
ラインに接続され、ドレインはｎｐｎ型トランジスタＱ
131のコレクタ、ＮＭＯＳトランジスタＮ131 のソー
ス、およびオペアンプＯＰ131の非反転入力（＋）に接
続され、これらの接続点によりノードＮＤ131 が構成さ
れている。そして、ＰＭＯＳトランジスタＰ131 のゲー
トにはバイアス回路１１のバイアス電圧ＶPGが供給され
る。ＮＭＯＳトランジスタＮ131 のドレインは第１の電
源電圧ＶCC１の供給ラインに接続され、ゲートが抵抗素
子Ｒ132 の一端およびキャパシタＣ131 の一方の電極に
接続されている。そして、キャパシタＣ131 の他方の電
極は接地されている。 ｎｐｎ型トランジスタＱ131 の
ベースは制御信号ＶBBの供給ラインに接続され、エミッ
タは接地されている。
び基板（バックゲート）は第１の電源電圧ＶCC１の供給
ラインに接続され、ドレインはｎｐｎ型トランジスタＱ
131のコレクタ、ＮＭＯＳトランジスタＮ131 のソー
ス、およびオペアンプＯＰ131の非反転入力（＋）に接
続され、これらの接続点によりノードＮＤ131 が構成さ
れている。そして、ＰＭＯＳトランジスタＰ131 のゲー
トにはバイアス回路１１のバイアス電圧ＶPGが供給され
る。ＮＭＯＳトランジスタＮ131 のドレインは第１の電
源電圧ＶCC１の供給ラインに接続され、ゲートが抵抗素
子Ｒ132 の一端およびキャパシタＣ131 の一方の電極に
接続されている。そして、キャパシタＣ131 の他方の電
極は接地されている。 ｎｐｎ型トランジスタＱ131 の
ベースは制御信号ＶBBの供給ラインに接続され、エミッ
タは接地されている。
【００３７】オペアンプＯＰ131 の反転入力（−）は
０．２Ｖの定電圧源Ｖ131 の負電極に接続され、出力は
アナログスイッチＳＷ131 ，ＳＷ133 の一端子に接続さ
れている。また、オペアンプＯＰ131 にはＤＣ−ＤＣコ
ンバータによる第２の電源電圧ＶCC２が供給される。定
電圧源Ｖ131 の正電極は第１の電源電圧ＶCC１の供給ラ
インに接続されている。
０．２Ｖの定電圧源Ｖ131 の負電極に接続され、出力は
アナログスイッチＳＷ131 ，ＳＷ133 の一端子に接続さ
れている。また、オペアンプＯＰ131 にはＤＣ−ＤＣコ
ンバータによる第２の電源電圧ＶCC２が供給される。定
電圧源Ｖ131 の正電極は第１の電源電圧ＶCC１の供給ラ
インに接続されている。
【００３８】アナログスイッチＳＷ131 の他端子はアナ
ログスイッチＳＷ132 の一端子およびキャパシタＣ132
の一方の電極に接続され、アナログスイッチＳ133 の他
端子はアナログスイッチＳ134 一端子およびキャパシタ
Ｃ133 の一方の電極に接続されている。そして、アナロ
グスイッチＳＷ132 ，ＳＷ134 の他端子は第２の電源電
圧ＶCC２の供給ラインに接続されている。キャパシタＣ
132 の他方の電極はダイオードＤ131 のカソードおよび
ダイオードＤ133 のアノードに接続され、キャパシタＣ
133 の他方の電極はダイオードＤ132 のカソードおよび
ダイオードＤ134 のアノードに接続されている。ダイオ
ードＤ131 およびＤ132 のアノード同士が接続され、そ
の接続点が第１の電源電圧ＶCC１の供給ラインおよび抵
抗素子Ｒ131 の一端に接続されている。そして、ダイオ
ードＤ133 およびＤ134 のカソードが抵抗素子Ｒ131 ，
Ｒ132 の他端およびキャパシタＣ134 の一方の電極に接
続され、キャパシタＣ134 の他方の電極は接地されてい
る。
ログスイッチＳＷ132 の一端子およびキャパシタＣ132
の一方の電極に接続され、アナログスイッチＳ133 の他
端子はアナログスイッチＳ134 一端子およびキャパシタ
Ｃ133 の一方の電極に接続されている。そして、アナロ
グスイッチＳＷ132 ，ＳＷ134 の他端子は第２の電源電
圧ＶCC２の供給ラインに接続されている。キャパシタＣ
132 の他方の電極はダイオードＤ131 のカソードおよび
ダイオードＤ133 のアノードに接続され、キャパシタＣ
133 の他方の電極はダイオードＤ132 のカソードおよび
ダイオードＤ134 のアノードに接続されている。ダイオ
ードＤ131 およびＤ132 のアノード同士が接続され、そ
の接続点が第１の電源電圧ＶCC１の供給ラインおよび抵
抗素子Ｒ131 の一端に接続されている。そして、ダイオ
ードＤ133 およびＤ134 のカソードが抵抗素子Ｒ131 ，
Ｒ132 の他端およびキャパシタＣ134 の一方の電極に接
続され、キャパシタＣ134 の他方の電極は接地されてい
る。
【００３９】このような構成を有するバイアス回路１３
においては、上述したバイアス回路たとえばアナログス
イッチＳＷ132 ，ＳＷ134 はＰＭＯＳトランジスタから
なるアナログスイッチにより構成され、ＳＷ131 ，ＳＷ
133 はＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのソース・ドレイン同士を接続したアナログスイッチ
により構成される。そして、アナログスイッチＳＷ131
，ＳＷ134 がＯＮ状態の時はアナログスイッチＳＷ132
，ＳＷ133 がＯＦＦ状態になり、アナログスイッチＳ
Ｗ131 ，ＳＷ134 がＯＦＦ状態の時はアナログスイッチ
ＳＷ132 ，ＳＷ133 がＯＮ状態になるように制御され、
交互にこれが繰り返される。そして、バイアス回路１３
の動作はバイアス回路１１と基本的には同じであるた
め、ここではその詳細な説明は省略する。
においては、上述したバイアス回路たとえばアナログス
イッチＳＷ132 ，ＳＷ134 はＰＭＯＳトランジスタから
なるアナログスイッチにより構成され、ＳＷ131 ，ＳＷ
133 はＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タのソース・ドレイン同士を接続したアナログスイッチ
により構成される。そして、アナログスイッチＳＷ131
，ＳＷ134 がＯＮ状態の時はアナログスイッチＳＷ132
，ＳＷ133 がＯＦＦ状態になり、アナログスイッチＳ
Ｗ131 ，ＳＷ134 がＯＦＦ状態の時はアナログスイッチ
ＳＷ132 ，ＳＷ133 がＯＮ状態になるように制御され、
交互にこれが繰り返される。そして、バイアス回路１３
の動作はバイアス回路１１と基本的には同じであるた
め、ここではその詳細な説明は省略する。
【００４０】ただし、この回路の場合、バイアス回路１
１中のＰＭＯＳトランジスタＰ111のゲート幅が少し大
きく設定され、また、ＰＭＯＳトランジスタＰ131 大き
さは論理回路１０ｂ中のＰＭＯＳトランジスタＰ１１と
同じ大きさに設定される。このような構成においては、
ＮＭＯＳトランジスタＮ131 がないとした時、ノードＮ
Ｄ131 の電位は（ＶCC１−０．２Ｖ）より低くなるが、
実際はＮＭＯＳトランジスタＮ131 を含めたフィードバ
ックループがあるので、ノードＮＤ131 の電位が（ＶCC
１−０．２Ｖ）となるようにＮＭＯＳトランジスＮ131
のゲート電圧が決まってくる。
１中のＰＭＯＳトランジスタＰ111のゲート幅が少し大
きく設定され、また、ＰＭＯＳトランジスタＰ131 大き
さは論理回路１０ｂ中のＰＭＯＳトランジスタＰ１１と
同じ大きさに設定される。このような構成においては、
ＮＭＯＳトランジスタＮ131 がないとした時、ノードＮ
Ｄ131 の電位は（ＶCC１−０．２Ｖ）より低くなるが、
実際はＮＭＯＳトランジスタＮ131 を含めたフィードバ
ックループがあるので、ノードＮＤ131 の電位が（ＶCC
１−０．２Ｖ）となるようにＮＭＯＳトランジスＮ131
のゲート電圧が決まってくる。
【００４１】バイアス回路１１中のＰＭＯＳトランジス
タＰ111 のサイズを適当に選べば論理回路１０ｂの出力
立ち上がり、立ち下がりの時間を調整できる。
タＰ111 のサイズを適当に選べば論理回路１０ｂの出力
立ち上がり、立ち下がりの時間を調整できる。
【００４２】本第２の実施形態によれば、上述した第１
の実施形態に効果に加えて、より精度の高い論理回路を
実現することができる。
の実施形態に効果に加えて、より精度の高い論理回路を
実現することができる。
【００４３】なお、バイアス回路は回路全体に共通に使
えるので、これが全体の回路規模を大きくすることはな
い。ただ、幾種類かの動作速度の違う論理回路を使う時
は、その種類の数分バイアス回路を用意すればよい。
えるので、これが全体の回路規模を大きくすることはな
い。ただ、幾種類かの動作速度の違う論理回路を使う時
は、その種類の数分バイアス回路を用意すればよい。
【００４４】第３実施形態 図５は、本発明に係るカレントモード論理回路の第３の
実施形態を示す回路図である。図５の回路は、低電圧動
作のフリップフロップ回路に応用した例を示すものであ
る。
実施形態を示す回路図である。図５の回路は、低電圧動
作のフリップフロップ回路に応用した例を示すものであ
る。
【００４５】この論理回路１０ｃは、図５に示すよう
に、ゲートがバイアス回路１１による電圧ＶPGでバイア
スされた負荷用ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１
ｄ、電流源用ｎｐｎ型トランジスタＱ１１ａ，Ｑ１１
ｂ、エミッタ同士が接続され信号入力用の差動対を構成
するｎｐｎ型トランジスタＱ１２ａ，Ｑ１３ａ、Ｑ１２
ｂ，Ｑ１３ｂ、Ｑ１２ｃ，Ｑ１３ｃ、Ｑ１２ｄ，Ｑ１３
ｄ、および電流切換用ｎｐｎ型トランジスタＱ１５ａ〜
Ｑ１５ｄにより構成されている。
に、ゲートがバイアス回路１１による電圧ＶPGでバイア
スされた負荷用ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１
ｄ、電流源用ｎｐｎ型トランジスタＱ１１ａ，Ｑ１１
ｂ、エミッタ同士が接続され信号入力用の差動対を構成
するｎｐｎ型トランジスタＱ１２ａ，Ｑ１３ａ、Ｑ１２
ｂ，Ｑ１３ｂ、Ｑ１２ｃ，Ｑ１３ｃ、Ｑ１２ｄ，Ｑ１３
ｄ、および電流切換用ｎｐｎ型トランジスタＱ１５ａ〜
Ｑ１５ｄにより構成されている。
【００４６】この回路においては、ＰＭＯＳトランジス
タＰ１１ａ〜Ｐ１１ｄのソースが第１の電源電圧ＶCC１
の供給ラインに接続され、これらのゲートがバイアス回
路１１の出力に接続されている。ＰＭＯＳトランジスタ
Ｐ１１ａのドレインがトランジスタＱ１２ａ，Ｑ１２ｂ
のコレクタおよびトランジスタＱ１３ｂ，Ｑ１２ｃのベ
ースに接続されている。ＰＭＯＳトランジスタＰ１１ｂ
のドレインがトランジスタＱ１３ａ，Ｑ１３ｂのコレク
タおよびトランジスタＱ１２ｂ，Ｑ１３ｃのベースに接
続されている。ＰＭＯＳトランジスタＰ１１ｃのドレイ
ンがトランジスタＱ１２ｃ，Ｑ１２ｄのコレクタに接続
され、これらの接続点によりフリップフロップの出力Ｑ
が構成されている。ＰＭＯＳトランジスタＰ１１ｄのド
レインがトランジスタＱ１３ｃ，Ｑ１３ｄのコレクタお
よびトランジスタＱ１２ｄ，Ｑ１３ｄのベースに接続さ
れ、これらの接続点によりフリップフロップの反転出力
ＱＢが構成されている。また、トランジスタＱ１２ａの
ベースにデータＤが、トランジスタ１３ａのベースに反
転データＤＢが供給される。
タＰ１１ａ〜Ｐ１１ｄのソースが第１の電源電圧ＶCC１
の供給ラインに接続され、これらのゲートがバイアス回
路１１の出力に接続されている。ＰＭＯＳトランジスタ
Ｐ１１ａのドレインがトランジスタＱ１２ａ，Ｑ１２ｂ
のコレクタおよびトランジスタＱ１３ｂ，Ｑ１２ｃのベ
ースに接続されている。ＰＭＯＳトランジスタＰ１１ｂ
のドレインがトランジスタＱ１３ａ，Ｑ１３ｂのコレク
タおよびトランジスタＱ１２ｂ，Ｑ１３ｃのベースに接
続されている。ＰＭＯＳトランジスタＰ１１ｃのドレイ
ンがトランジスタＱ１２ｃ，Ｑ１２ｄのコレクタに接続
され、これらの接続点によりフリップフロップの出力Ｑ
が構成されている。ＰＭＯＳトランジスタＰ１１ｄのド
レインがトランジスタＱ１３ｃ，Ｑ１３ｄのコレクタお
よびトランジスタＱ１２ｄ，Ｑ１３ｄのベースに接続さ
れ、これらの接続点によりフリップフロップの反転出力
ＱＢが構成されている。また、トランジスタＱ１２ａの
ベースにデータＤが、トランジスタ１３ａのベースに反
転データＤＢが供給される。
【００４７】トランジスタＱ１２ａ，Ｑ１３ａのエミッ
タ同士の接続点はトランジスタＱ１５ａのコレクタに、
トランジスタＱ１２ｂ，Ｑ１３ｂのエミッタ同士の接続
点はトランジスタＱ１５ｂのコレクタに、トランジスタ
Ｑ１２ｃ，Ｑ１３ｃのエミッタ同士の接続点はトランジ
スタＱ１５ｃのコレクタに、トランジスタＱ１２ｄ，Ｑ
１３ｄのエミッタ同士の接続点はトランジスタＱ１５ｄ
のコレクタにそれぞれ接続されている。トランジスタＱ
１５ａ，Ｑ１５ｂのエミッタ同士が接続され、その接続
点がトランジスタＱ１１ａのコレクタに接続されてい
る。同様に、トランジスタＱ１５ｃ，Ｑ１５ｄのエミッ
タ同士が接続され、その接続点がトランジスタＱ１１ｂ
のコレクタに接続されている。そして、トランジスタＱ
１５ｂ，Ｑ１５ｃのベースにクロック信号ＣＫが供給さ
れ、トランジスタＱ１５ａ，Ｑ１５ｄのベースに反転ク
ロック信号ＣＫＢが供給される。また、トランジスタＱ
１１ａ，Ｑ１１ｂのベースに制御信号ＶBBが供給され
る。
タ同士の接続点はトランジスタＱ１５ａのコレクタに、
トランジスタＱ１２ｂ，Ｑ１３ｂのエミッタ同士の接続
点はトランジスタＱ１５ｂのコレクタに、トランジスタ
Ｑ１２ｃ，Ｑ１３ｃのエミッタ同士の接続点はトランジ
スタＱ１５ｃのコレクタに、トランジスタＱ１２ｄ，Ｑ
１３ｄのエミッタ同士の接続点はトランジスタＱ１５ｄ
のコレクタにそれぞれ接続されている。トランジスタＱ
１５ａ，Ｑ１５ｂのエミッタ同士が接続され、その接続
点がトランジスタＱ１１ａのコレクタに接続されてい
る。同様に、トランジスタＱ１５ｃ，Ｑ１５ｄのエミッ
タ同士が接続され、その接続点がトランジスタＱ１１ｂ
のコレクタに接続されている。そして、トランジスタＱ
１５ｂ，Ｑ１５ｃのベースにクロック信号ＣＫが供給さ
れ、トランジスタＱ１５ａ，Ｑ１５ｄのベースに反転ク
ロック信号ＣＫＢが供給される。また、トランジスタＱ
１１ａ，Ｑ１１ｂのベースに制御信号ＶBBが供給され
る。
【００４８】以上の構成を有するフリップフロップ１０
ｃを実際にトグルさせたところ、図６に示すように、Ｖ
CC１＝１．１Ｖ、ＩCC１＝６０μＡで６２５ＭＨｚで動
作した。
ｃを実際にトグルさせたところ、図６に示すように、Ｖ
CC１＝１．１Ｖ、ＩCC１＝６０μＡで６２５ＭＨｚで動
作した。
【００４９】また、第２の実施形態と同様にＰＭＯＳト
ランジスタＰ１１ａ〜Ｐ１１ｄに並列にＮＭＯＳトラン
ジスタを設けて、ＩCC１＝１μＡとした場合、図７に示
すように、１０ＭＨｚで動作した。
ランジスタＰ１１ａ〜Ｐ１１ｄに並列にＮＭＯＳトラン
ジスタを設けて、ＩCC１＝１μＡとした場合、図７に示
すように、１０ＭＨｚで動作した。
【００５０】このように、本発明では、低電圧電源のも
とで動く高速論理回路と、低消費電力低速論理回路を実
現できる利点がある。
とで動く高速論理回路と、低消費電力低速論理回路を実
現できる利点がある。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
大型化を招くことなく、低消費電力化を図れ、低電圧電
源のもとで動く高速論理回路と、低消費電力低速論理回
路を実現できる。また、回路サイズもコンパクトで回路
全体の大型化を防止できる。さらに、定電流動作の論理
回路であるのでＣＭＯＳロジックのような電源ノイズを
発生しない。したがって、精度の高い論理回路を実現で
きる。
大型化を招くことなく、低消費電力化を図れ、低電圧電
源のもとで動く高速論理回路と、低消費電力低速論理回
路を実現できる。また、回路サイズもコンパクトで回路
全体の大型化を防止できる。さらに、定電流動作の論理
回路であるのでＣＭＯＳロジックのような電源ノイズを
発生しない。したがって、精度の高い論理回路を実現で
きる。
【図１】本発明に係るカレントモード論理回路の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】本発明に係るＰＭＯＳトランジスタ用バイアス
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図３】本発明に係るカレントモード論理回路の第２の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図４】本発明に係るＮＭＯＳトランジスタ用バイアス
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図５】本発明に係るカレントモード論理回路の第３の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図６】図５の回路のシミュレーション結果を示す図で
ある。
ある。
【図７】図５の回路にＰＭＯＳトランジスタに並列にＮ
ＭＯＳトランジスタを付加した回路のシミュレーション
結果を示す図である。
ＭＯＳトランジスタを付加した回路のシミュレーション
結果を示す図である。
【図８】従来のカレントモード論理回路の構成例を示す
回路図である。
回路図である。
【符号の説明】 １０ａ〜１０ｃ…論理回路 １１…ＰＭＯＳトランジスタ用バイアス回路 Ｐ111 〜Ｐ113 …ＰＭＯＳトランジスタ Ｑ111 …ｎｐｎ型トランジスタ ＯＰ111 …オペアンプ Ｃ111 〜Ｃ114 …キャパシタ Ｖ111 …０．２Ｖの定電圧源 ＳＷ111 〜ＳＷ114 …アナログスイッチ Ｄ111 ，Ｄ112 …ダイオード Ｒ111 ，Ｒ112 …抵抗素子 １２…ＤＣ−ＤＣコンバータ １３…ＮＭＯＳトランジスタ用バイアス回路 Ｐ131 …ＰＭＯＳトランジスタ Ｎ131 …ＮＭＯＳトランジスタ ＯＰ131 …オペアンプ Ｃ131 〜Ｃ134 …キャパシタ Ｖ131 …０．２Ｖの定電圧源 ＳＷ131 〜ＳＷ134 …アナログスイッチ Ｄ131 〜Ｄ134 …ダイオード Ｒ131 ，Ｒ132 …抵抗素子 Ｐ１１，Ｐ１１ａ〜Ｐ１１ｄ…負荷用ＰＭＯＳトランジ
スタ Ｑ１１，Ｑ１１ａ，Ｑ１１ｂ…電流源用ｎｐｎ型トラン
ジスタ Ｑ１２，Ｑ１２ａ〜Ｑ１２ｄ，Ｑ１３ａ〜Ｑ１３ｄ…信
号入力用ｎｐｎ型トランジスタ Ｑ１５ａ〜Ｑ１５ｄ…電流切換用ｎｐｎ型トランジスタ
スタ Ｑ１１，Ｑ１１ａ，Ｑ１１ｂ…電流源用ｎｐｎ型トラン
ジスタ Ｑ１２，Ｑ１２ａ〜Ｑ１２ｄ，Ｑ１３ａ〜Ｑ１３ｄ…信
号入力用ｎｐｎ型トランジスタ Ｑ１５ａ〜Ｑ１５ｄ…電流切換用ｎｐｎ型トランジスタ
Claims (4)
- 【請求項１】 ベースに論理信号が供給され、コレクタ
が出力ノードに接続された第１のトランジスタと、 コレクタが上記第１のトランジスタのエミッタに接続さ
れ、エミッタが基準電位に接続され、ベースに供給され
る制御信号のレベルに応じたコレクタ電流を上記第１の
トランジスタに供給する第２のトランジスタと、 電源と上記出力ノードとの間に接続された負荷用ｐチャ
ネル絶縁ゲート型電界効果トランジスタと、 上記負荷用ｐチャネル絶縁ゲート型電界効果トランジス
タのゲートにバイアス電圧を供給する第１のバイアス回
路とを有する論理回路。 - 【請求項２】 上記電源と上記出力ノードとの間に、負
荷用ｐチャネル絶縁ゲート型電界効果トランジスタに並
列に接続されたｎチャネル絶縁ゲート型電界効果トラン
ジスタと、 上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲ
ートにバイアス電圧を供給する第２のバイアス回路とを
有する請求項１記載の論理回路。 - 【請求項３】 上記第１のバイアス回路は、ベースに上
記制御信号が供給され、エミッタが基準電位に接続され
た第３のトランジスタと、 上記第３のトランジスタのコレクタと上記電源との間に
接続された第２のｐチャネル絶縁ゲート型電界効果トラ
ンジスタと、 上記第３のトランジスタに制御信号が供給されたときの
コレクタ電圧を検出し、当該検出電圧と基準電圧とに基
づいて上記第２のｐチャネル絶縁ゲート型電界効果トラ
ンジスタのゲート電位を、当該第２のｐチャネル絶縁ゲ
ート型電界効果トランジスタに流れる電流が上記第３の
トランジスタのコレクタ電流を越える所定の電位に保持
させる帰還回路とを有し、 上記保持電位をもって上記負荷用ｐチャネル絶縁ゲート
型電界効果トランジスタのゲートをバイアスする請求項
１または２記載の論理回路。 - 【請求項４】 上記第２のバイアス回路は、ベースに上
記制御信号が供給され、エミッタが基準電位に接続され
た第４のトランジスタと、 上記第４のトランジスタのコレクタと上記電源との間に
接続され、ゲートが所定電位にバイアスされた第３のｐ
チャネル絶縁ゲート型電界効果トランジスタと、 上記第４のトランジスタのコレクタと上記電源との間
に、上記第２のｐチャネル絶縁ゲート型電界効果トラン
ジスタに並列に接続され、上記第４のトランジスタに制
御信号が供給されたときのコレクタ電圧を検出し、当該
検出電圧と基準電圧とに基づいて上記第３のｐチャネル
絶縁ゲート型電界効果トランジスタのゲート電位を、当
該第３のｐチャネル絶縁ゲート型電界効果トランジスタ
に流れる電流が上記第４のトランジスタのコレクタ電流
を越える所定の電位に保持させる第２の帰還回路とを有
し、 上記第２の帰還回路の保持電位をもって上記ｎチャネル
絶縁ゲート型電界効果トランジスタのゲートをバイアス
する請求項２または３記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00126397A JP3701760B2 (ja) | 1997-01-08 | 1997-01-08 | 論理回路 |
| US09/004,240 US6084435A (en) | 1997-01-08 | 1998-01-08 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00126397A JP3701760B2 (ja) | 1997-01-08 | 1997-01-08 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200395A true JPH10200395A (ja) | 1998-07-31 |
| JP3701760B2 JP3701760B2 (ja) | 2005-10-05 |
Family
ID=11496575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00126397A Expired - Fee Related JP3701760B2 (ja) | 1997-01-08 | 1997-01-08 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6084435A (ja) |
| JP (1) | JP3701760B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407619B1 (en) | 1999-09-14 | 2002-06-18 | Nec Corporation | Charge pump circuit and PLL circuit using the same |
| JP2015201705A (ja) * | 2014-04-07 | 2015-11-12 | 新日本無線株式会社 | 計装増幅器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040145389A1 (en) * | 2003-01-28 | 2004-07-29 | Taiwan Semiconductor Manufacturing Company | High speed current mode NOR logic circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
| US5162668A (en) * | 1990-12-14 | 1992-11-10 | International Business Machines Corporation | Small dropout on-chip voltage regulators with boosted power supply |
| US5283479A (en) * | 1991-04-30 | 1994-02-01 | Microunity Systems Engineering, Inc. | BiCMOS logic gate having plural linearly operated load FETs |
-
1997
- 1997-01-08 JP JP00126397A patent/JP3701760B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-08 US US09/004,240 patent/US6084435A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407619B1 (en) | 1999-09-14 | 2002-06-18 | Nec Corporation | Charge pump circuit and PLL circuit using the same |
| JP2015201705A (ja) * | 2014-04-07 | 2015-11-12 | 新日本無線株式会社 | 計装増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6084435A (en) | 2000-07-04 |
| JP3701760B2 (ja) | 2005-10-05 |
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