JPH10198644A - 同期制御方法およびマルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 同期処理が必要な任意のプロセッサ間のみキ
ャッシュコヒーレンス保証処理を行うことにより、同期
処理時間を短縮する。 【解決手段】 記憶制御装置２内にプロセッサ間共有の
コミュニケーションレジスタ２２を設ける。ＰＯＳＴ命
令発行プロセッサ３ａのキャッシュコヒーレンス保証処
理が完了すると、処理完了を通知する制御データをレジ
スタ２２に格納する。ＷＡＩＴ側プロセッサ３ｂは、レ
ジスタ２２に制御データが格納されたことを検出する
と、キャッシュコヒーレンス保証処理を行い、保証処理
が完了すると、ＷＡＩＴ命令の後続の命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
を備え、各々のプロセッサが同期してプログラムを実行
することが可能な主記憶共有型マルチプロセッサシステ
ムにおいて、プロセッサ間の共有レジスタを用いたプロ
セッサ間の同期制御方法およびマルチプロセッサシステ
ムに関する。

【０００２】

【従来の技術】主記憶共有型マルチプロセッサにおける
プロセッサ間の同期方法としては、例えばＳＹＮＣ命令
が定義されている。このＳＹＮＣ命令は、ＳＹＮＣ命令
に先行する命令のキャッシュコヒーレンス保証処理を行
い、キャッシュコヒーレンス保証処理完了後、ＳＹＮＣ
命令の後続命令を実行することにより、マルチプロセッ
サを構成する全プロセッサの間の同期処理を行う命令で
ある。

【０００３】

【発明が解決しようとする課題】例えば主記憶共有型の
４台のマルチプロセッサにおいて、任意の２台のプロセ
ッサ間でのみ同期処理が必要な場合に、上記した従来の
ＳＹＮＣ命令を用いると、本来２台のプロセッサ間のみ
のキャッシュコヒーレンス保証処理を行えばよいにも係
らず、全てのプロセッサ間のキャッシュコヒーレンス保
証処理を実行しなければならず、この結果、同期処理に
要する時間が長くなるという問題点がある。

【０００４】本発明の目的は、同期処理が必要な任意の
プロセッサの間のみキャッシュコヒーレンス保証処理を
行うことにより、同期処理時間を短縮した同期制御方法
およびマルチプロセッサシステムを提供することにあ
る。

【０００５】

【課題を解決するための手段】主記憶装置とキャッシュ
記憶を持つ複数のプロセッサと、主記憶装置と複数のプ
ロセッサとの間のデータ転送とプロセッサ間キャッシュ
コヒ一レンス制御を行う記憶制御装置からなる計算機シ
ステムにおいて、同期元プロセッサがＰＯＳＴ命令の実
行により同期先プロセッサに対し同期元プロセッサの同
期処理完了を通知し、同期先プロセッサがＷＡＩＴ命令
の実行により前記ＰＯＳＴ命令の発行を待機するような
プロセッサ間のプログラム同期方式がある。本発明で
は、前記同期方式を実現するために記憶制御装置にプロ
セッサ間共有レジスタを設けることを特徴としている。

【０００６】ＰＯＳＴ側プロセッサ及び記憶制御装置
は、ＰＯＳＴ命令に伴うＰＯＳＴ命令発行プロセッサの
キャッシュコヒーレンス保証処理完了を検出すると、処
理完了を通知する同期制御データを前記プロセッサ間共
有レジスタに格納する。ＷＡＩＴ側プロセッサ及び記憶
制御装置は、ＰＯＳＴ命令発行プロセッサがキャッシュ
コヒーレンス保証処理完了を通知するために、プロセッ
サ間共有レジスタに制御データを格納したことを検出す
ると、ＷＡＩＴ命令発行プロセッサのキャッシュコヒー
レンス保証処理を行い、処理完了を検出するとＷＡＩＴ
命令の後続命令の実行を開始する。

【０００７】また、共有レジスタに格納される制御デー
タにＰＯＳＴ側プロセッサのキャッシュコヒーレンス保
証処理完了報告フラグを設け、ＰＯＳＴ命令発行プロセ
ッサのキャッシュコヒーレンス保証処理完了時に前記フ
ラグの書き込みを行うことでＷＡＩＴ側プロセッサに保
証処理完了の報告をすることを特徴としている。

【０００８】上記した同期処理において、ＰＯＳＴ命令
にキャッシュコヒーレンス保証処理を実行するＰＯＳＴ
命令と、キャッシュコヒーレンス保証処理を実行しない
ＰＯＳＴ命令を設け、またＷＡＩＴ命令にキャッシュコ
ヒーレンス保証処理を実行するＷＡＩＴ命令と、キャッ
シュコヒーレンス保証処理を実行しないＷＡＩＴ命令を
設けることを特徴としている。これにより、キャッシュ
コヒーレンス保証処理を実行するか否かを選択すること
が可能となる。

【０００９】また、制御データにキャッシュコヒーレン
ス保証フラグを設け、上記キャッシュコヒーレンス保証
処理を実行するＰＯＳＴ命令実行時にはＰＯＳＴ命令発
行プロセッサのキャッシュコヒーレンス保証処理を行う
と共に、前記キャッシュコヒーレンス保証フラグ及び同
期制御データを書き込み、上記キャッシュコヒーレンス
保証処理を実行しないＰＯＳＴ命令実行時にはＰＯＳＴ
命令発行プロセッサのキャッシュコヒーレンス保証処理
及びキャッシュコヒーレンス保証フラグのセットを行わ
ずに同期制御データの書き込みを行うことを特徴として
いる。ＷＡＩＴ側プロセッサはキャッシュコヒーレンス
保証処理を実行するＷＡＩＴ命令と、キャッシュコヒー
レンス保証処理を実行しないＷＡＩＴ命令を設けなくて
も、上記キャッシュコヒーレンス保証フラグをチェック
することにより、キャッシュコヒーレンス保証処理を実
行するか否かを判断することができる。

【００１０】

【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。図１は、本発明の実施例の全
体構成図である。図１において、１は主記憶装置、２は
記憶制御装置、３はプロセッサである。本実施例では例
えば４台のプロセッサからなり、３ａ〜３ｄはそれぞれ
プロセッサ０〜プロセッサ３である。そして、各プロセ
ッサ３ａ〜３ｄには、それぞれキャッシュ記憶３０ａ〜
３０ｄと対記憶制御装置インタフェース制御部３１ａ〜
３１ｄが設けられている。

【００１１】記憶制御装置２には、キャッシュディレク
トリ参照制御部２０と各プロセッサ０〜プロセッサ３に
対応したキャッシュコヒーレンス制御部２１ａ〜２１ｄ
と、コミュニケーションレジスタ２２が設けられてい
る。

【００１２】図１は、複数のプロセッサ０〜プロセッサ
３と、各プロセッサが１つの主記憶装置１を共有する主
記憶共有型のマルチプロセッサシステムを構成してい
る。

【００１３】図２は、キャッシュコヒーレンス制御部２
１の構成を示す。図２において、２１０はコヒーレンス
制御リクエストスタック、２１１はキャンセルスタッ
ク、２１２はプロセッサインタフェース制御部、２１３
はキャッシュリクエスト制御部である。

【００１４】図３は、コミュニケーションレジスタ２２
の構成を示す。図３において、２２０はレジスタ本体、
２２１はライト制御部、２２２はリード制御部、２２３
はコミュニケーションレジスタインタフェース制御部で
ある。

【００１５】図１において、主記憶装置１とプロセッサ
３内のキャッシュ記憶３０の間ではデータ信号線４によ
ってデータ転送が行われている。通常、主記憶装置１へ
のＳＴＯＲＥ命令が発生すると、対記憶制御装置インタ
フェース制御部３１はキャッシュコヒーレンス制御部２
１に対して、ＳＴＯＲＥ命令のターゲットアドレスを通
知し、そのターゲットアドレスを含むブロックのキャッ
シュコヒーレンス処理を対記憶制御装置インタフェース
信号３３により要求する。なお、ＳＴＯＲＥ命令を実行
したプロセッサにおいて、ＳＴＯＲＥ命令のアドレス
と、自キャッシュディレクトリのアドレスとを比較し、
一致したとき、ＳＴＯＲＥ命令のアドレスを含むキャッ
シュブロックを無効化する。

【００１６】キャッシュコヒーレンス制御部２１は、キ
ャッシュディレクトリ参照制御部２０に対してキャッシ
ュディレクトリ参照制御インタフェース２３によって他
のプロセッサ３へのキャッシュキャンセルリクエストを
要求する。キャッシュディレクトリ参照制御部２０で
は、各プロセッサ内のキャッシュ記憶３０ａ〜３０ｄに
格納されているブロックのアドレスを記録していて、Ｓ
ＴＯＲＥ命令のターゲットアドレスと比較し一致したな
らば、同アドレスのブロックのデータを持つ全てのプロ
セッサに対応するキャッシュコヒーレンス制御部２１ａ
〜２１ｄに対してキャッシュキャンセルリクエストを発
行する。

【００１７】キャッシュコヒーレンス制御部２１に格納
されたキャッシュキャンセルリクエストは、順次プロセ
ッサ内の対記憶制御装置インタフェース制御部３１に転
送され、上記したアドレスを持つキャッシュブロックを
無効化することにより、キャッシュキャンセルが行われ
る。

【００１８】〈実施例１〉図４（ａ）、（ｂ）は、本発
明のＰＯＳＴ／ＷＡＩＴ命令の命令仕様を示す。図１に
おいて、４台のプロセッサ３ａ〜３ｄが動作していると
きに、図４（ａ）のＰＯＳＴ命令がプロセッサ（０）３
ａで実行され、ＷＡＩＴ命令がプロセッサ（１）３ｂで
実行され、２台のプロセッサ（０）３ａとプロセッサ
（１）３ｂが同期してプログラムを実行する場合につい
て、以下、実施例１を説明する。

【００１９】ＷＡＩＴ命令中のＰＯＳＴ側プロセッサ番
号にはプロセッサ（０）が指定される。そして、ＰＯＳ
Ｔ側プロセッサ（０）３ａは、ＰＯＳＴ命令の前にＳＴ
ＯＲＥ命令（ＳＴ Ａ）を実行している。プロセッサ
（０）によってＰＯＳＴ命令が実行されると、ＷＡＩＴ
命令を実行し同期処理の完了を待っているプロセッサ
（１）に対して同期処理の完了が通知される。この通知
を受けると、プロセッサ（１）はＷＡＩＴ命令の次の命
令を実行する。つまり、例えば、先のＳＴＯＲＥ命令で
処理されたデータＡを、ＬＤ命令（ＬＤ Ａ）を実行す
ることにより読み込み、これによりプロセッサ間で同期
してプログラムを実行する。

【００２０】さて、図１のプロセッサ（０）３ａがＰＯ
ＳＴ命令をデコードすると、対記憶制御装置インタフェ
ース制御部３１ａは対記憶制御装置インタフェース信号
３３ａによってキャッシュコヒーレンス制御部２１ａに
ＰＯＳＴ命令を通知する。

【００２１】図２のキャッシュコヒーレンス制御部２１
ａでは、プロセッサインタフェース制御部２１２がＰＯ
ＳＴ命令の通知をコヒーレンス制御リクエストスタック
２１０にＰＯＳＴ信号２１４として連絡する。コヒーレ
ンス制御リクエストスタック２１０には、先のＳＴＯＲ
Ｅ命令発行時のアドレスがリクエストとしてスタックに
積まれている。そして、コヒーレンス制御リクエストス
タック２１０は、ＰＯＳＴ信号２１４が有効である間
に、キャッシュリクエスト制御部２１３を介してキャッ
シュディレクトリ参照制御部２０に対して、スタック内
のコヒーレンス制御リクエストを全て送出すると、コヒ
ーレンス制御リクエストスタック空信号２１５をプロセ
ッサインタフェース制御部２１２に送出する。

【００２２】プロセッサインタフェース制御部２１２
は、コヒーレンス制御リクエストスタック空信号２１５
を受けると、ＰＯＳＴ命令におけるＰＯＳＴ側プロセッ
サのキャッシュコヒーレンス保証処理が完了したとみな
して、対記憶制御装置インタフェース信号３３ａによっ
てプロセッサ（０）の対記憶制御装置インタフェース制
御部３１ａに対してＰＯＳＴ側プロセッサのキャッシュ
コヒーレンス保証処理の完了を通知する。

【００２３】キャッシュコヒーレンス保証処理の完了を
受けた対記憶制御装置インタフェース制御部３１ａは、
コミュニケーションレジスタインタフェース信号３２ａ
を用いて、図５（ａ）に示す制御データ５１をコミュニ
ケーションレジスタ２２に送信する。図３のコミュニケ
ーションレジスタ２２において、制御データ５１はコミ
ュニケーションレジスタインタフェース制御部２２３か
らライト制御部２２１に送られ、ライト制御部２２１の
制御の基にレジスタ２２０に書き込まれる。

【００２４】ここで、レジスタ２２０内の制御データは
例えば初期値「０」であり、ＰＯＳＴ側プロセッサによ
って書き込まれる制御データは例えば「１」である。つ
まり、ＰＯＳＴ命令を実行することにより同期処理が完
了し、かつ、キャッシュコヒーレンス保証処理が完了す
ることにより、ＰＯＳＴ側プロセッサ３ａが制御データ
「１」をレジスタ２２に書き込む。

【００２５】ＷＡＩＴ命令をデコードしたプロセッサ
（１）３ｂにおいては、対記憶制御装置インタフェース
制御部３１ｂがコミユニケーションレジスタインタフェ
ース信号３２ｂを用いてコミュニケーションレジスタ２
２に対して読み出しリクエストを発行する。図２のコミ
ュニケーションレジスタ２２において、読み出しリクエ
ストはコミュニケーションレジスタインタフェース制御
部２２３からリード制御部２２２に送られ、レジスタ内
の制御データ５１を読み出す。読み出された制御データ
５１は、リ一ド制御部２２２、コミュニケーションレジ
スタインタフェース制御部２２３を介して、コミュニケ
ーションレジスタインタフェース信号３２ｂによって対
記憶制御装置インタフェース制御部３１ｂに転送され
る。

【００２６】ＷＡＩＴ側プロセッサ３ｂの対記憶制御装
置インタフェース制御部３１ｂでは、読み出された制御
データ５１をデコードし、有効な書き込みが行われてい
るか否かをチェックする。もしも有効な書き込みが行わ
れていなければ、有効な書き込みが行われるまで上記の
読み出しを繰り返す。ここでは、レジスタ２２０の制御
データ５１が「０」から「１」になったとき、有効な書
き込みであると確認する。

【００２７】有効な書き込みが行われていることが確認
できたら、対記憶制御装置インタフェース制御部３１ｂ
は、対記憶制御装置インタフェース信号３３ｂによっ
て、キャッシュコヒーレンス制御部２１ｂに対してＷＡ
ＩＴ命令を通知する。その時、ＷＡＩＴ命令で指定され
た対応するＰＯＳＴ側プロセッサ番号（ＮＯ ０）も併
せて転送する。

【００２８】図２のキャッシュコヒーレンス制御部２１
ｂ内では、ＷＡＩＴ命令の通知を受け取ったプロセッサ
インタフェース制御部２１２がキャンセルスタック２１
１にＷＡＩＴ信号２１６とＰＯＳＴ側プロセッサ番号通
知信号２１７を送出する。キャンセルスタック２１１に
は、ＰＯＳＴ側プロセッサ番号を持つキャッシュキャン
セルリクエストがスタックされている。なお、このＰＯ
ＳＴ側プロセッサ番号は、キャッシュディレクトリ参照
制御部２０でキャッシュキャンセルリクエストに付けら
れて、キャッシュコヒーレンス制御部２１ｂ、ｃ、ｄに
送られる。

【００２９】そして、キャンセルスタック２１１は、自
らのスタック内に、信号２１７で通知された番号と同一
のＰＯＳＴ側プロセッサ番号を持つキャッシュキャンセ
ルリクエストが存在するか否かを確認する。存在する場
合には、ＰＯＳＴ側プロセッサ番号を持つキャッシュキ
ャンセルリクエストがスタック２１１から信号２１９に
よってプロセッサインタフェース制御部２１２に送出さ
れる。なお、この送出されたキャンセルリクエストを基
に、プロセッサ３ｂ内のキャッシュ記憶のブロックが無
効化される。

【００３０】キャンセルスタック２１１は、ＷＡＩＴ信
号２１６が有効であるときに、ＰＯＳＴ側プロセッサ番
号を持つキャッシュキャンセルリクエストがスタック内
に全てなくなったことを基に、ＷＡＩＴ側プロセッサの
キャッシュコヒーレンス保証処理が完了したと認識し
て、キャッシュコヒーレンス保証処理完了通知２１８を
プロセッサインタフェース制御部２１２に報告する。

【００３１】プロセッサインタフェース制御部２１２
は、上記したキャッシュコヒーレンス保証処理の完了を
対記憶制御装置インタフェース信号３３ｂによって対記
憶制御装置インタフェース制御部３１ｂに報告する。そ
して、記憶制御装置インタフェース制御部３１ｂにより
キャッシュコヒーレンス保証処理の完了を受け取ったプ
ロセッサ（１）３ｂは、ＷＡＩＴ命令の後続命令（ＬＤ
Ａ）の実行を開始し、同期処理が完了する。

【００３２】〈実施例２〉上記した実施例１の制御デー
タ５１は、同期処理の完了と、キャッシュコヒーレンス
保証処理の完了とを併せて示すデータであるが、本実施
例の制御データ５２は、図５（ｂ）に示すように、同期
処理の完了を示す同期制御データ５４と、キャッシュコ
ヒーレンス保証処理の完了報告フラグ５３とからなって
いる。以下、実施例２を説明する。

【００３３】ＰＯＳＴ側プロセッサは、対記憶制御装置
インタフェース制御部３１がキャッシュコヒーレンス制
御部２１に対して一連のキャッシュコヒーレンス保証処
理を指示する前に、先ずコミュニケーションレジスタ２
２に同期制御データ５４を書き込む処理を指示する。こ
こでは、例えば同期処理が完了したとき同期制御データ
５４として「１」を書き込む。

【００３４】次に、前述したようにＰＯＳＴ側キャッシ
ュコヒーレンス保証処理を行った後、キャッシュコヒー
レンス保証処理が完了するとキャッシュコヒーレンス保
証処理完了報告フラグ５３の書き込みを、同期制御デー
タ５４の書き込みと同様に、コミュニケーションレジス
タ２２内のコミュニケーションレジスタインタフェース
制御部２２３およびライト制御部２２１の制御により行
う。ここでは、例えば保証処理が完了するとフラグ５３
を「１」（有効）とし、完了していなければフラグを
「０」（無効）とする。

【００３５】ＷＡＩＴ側プロセッサは、ＰＯＳＴ側プロ
セッサのキャッシュコヒーレンス保証処理完了を検知す
るために、直ちにレジスタ２２０内の同期制御データ５
４を読み出すのではなく、先ずキャッシュコヒーレンス
保証処理完了報告フラグ５３のみ読み出す。読み出され
たキャッシュコヒーレンス保証処理完了報告フラグ５３
は、リ一ド制御部２２２において有効か否かのチェック
を行い、有効でなければ有効になるまでフラグ５３の読
み出しを続け、有効になったならば同期制御データ５４
と共にコミュニケーションレジスタインタフェース制御
部２２３を介して対記憶制御装置インタフェース制御部
３１に送出し、以降、前述したＷＡＩＴ命令が処理され
る。

【００３６】〈実施例３〉本実施例は、キャッシュコヒ
ーレンス保証処理を行うか否かを選択する実施例であ
る。本実施例では、図４（ｂ）に示すように、ＰＯＳＴ
命令およびＷＡＩＴ命令中に、コヒーレンス保証処理を
行うか否かを指示するためにコヒーレンス保証処理有／
無を示すＣ ｂｉｔを付加する。すなわち、Ｃ ｂｉｔ
＝１のコヒーレンス保証処理を行う場合は、実施例１で
説明したと同様にしてキャッシュコヒーレンス保証処理
を行う。

【００３７】Ｃ ｂｉｔ＝０のコヒーレンス保証処理を
行わない場合には、ＰＯＳＴ命令の実行においては、対
記憶制御装置インタフェース制御部３１はキャッシュコ
ヒーレンス制御部２１に対してキャッシュコヒーレンス
保証処理に関する処理を行わずに、コミュニケーション
レジスタ２２に対して同期の完了を示す制御データ５１
の書き込みを前述した手順で行う。

【００３８】また、Ｃ ｂｉｔ＝０のコヒーレンス保証
処理を行わないＷＡＩＴ命令の実行においては、ＷＡＩ
Ｔ側プロセッサの対記憶制御装置インタフェース制御部
３１が、ＰＯＳＴ側プロセッサによるコミュニケーショ
ンレジスタ２２に対する制御データ５１の書き込みを検
知すると、キャッシュコヒーレンス制御部２１に対する
キャッシュコヒーレンス保証処理に関する制御を行わず
に、ＷＡＩＴ命令の後続命令の実行を開始することによ
り同期制御を行う。

【００３９】〈実施例４〉本実施例では、キャッシュコ
ヒーレンス保証処理を行うか否かを指示するために、図
５（ｃ）に示すように制御データ５５にキャッシュコヒ
ーレンス保証フラグ５６を設ける。これによって、図４
（ｂ）のＷＡＩＴ命令に関しては、コヒーレンス保証処
理有／無を示すＣ ｂｉｔを設ける必要がなくなる。

【００４０】ＰＯＳＴ命令の実行時に、コミュニケーシ
ョンレジスタ２２内のライト制御部２２１が、レジスタ
２２０に制御データ５５を書き込む際に、Ｃ ｂｉｔが
「１」であるキャッシュコヒーレンス保証処理を行うＰ
ＯＳＴ命令では、キャッシュコヒーレンス保証フラグ５
６を有効にセットし、Ｃ ｂｉｔが「０」であるキャッ
シュコヒーレンス保証処理を行わないＰＯＳＴ命令で
は、キャッシュコヒーレンス保証フラグ５６を無効にす
る。

【００４１】そして、ＷＡＩＴ命令実行時に、コミュニ
ケーションレジスタ２２内のリード制御部２２２によっ
てキャッシュコヒーレンス保証フラグ５６付の制御デー
タ５５を読み出し、対記憶制御装置インタフェース制御
部３１はキャッシュコヒーレンス保証フラグ５６をチェ
ックし、有効であればキャッシュコヒーレンス保証処理
を行い、無効であればキャッシュコヒーレンス保証処理
を行うことなく、ＷＡＩＴ命令の後続命令の実行を開始
する。

【００４２】

【発明の効果】以上、説明したように、本発明によれ
ば、記憶制御装置内にプロセッサ間共有レジスタを設
け、同期制御を行う任意のプロセッサの間で、プロセッ
サ間共有レジスタを介して個別にキャッシュコヒーレン
ス保証処理完了を報告する制御データを受け渡している
ので、システム内の任意のプロセッサの間で個別に同期
処理を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】キャッシュコヒーレンス制御部の構成を示す。

【図３】コミュニケーションレジスタの構成を示す。

【図４】（ａ）、（ｂ）は、本発明のＰＯＳＴ／ＷＡＩ
Ｔ命令の命令仕様を示す。

【図５】（ａ）、（ｂ）、（ｃ）は、制御データのフォ
ーマットを示す。

【符号の説明】

１ 主記憶装置 ２ 記憶制御装置 ３ プロセッサ ４ データ信号線 ２０ キャッシュディレクトリ参照制御部 ２１ キャッシュコヒーレンス制御部 ２２ コミュニケーションレジスタ ２３ キャッシュディレクトリ参照制御インタフェース ３０ キャッシュ記憶 ３１ 対記憶制御装置インタフェース制御部 ３２ コミユニケーションレジスタインタフェース信号 ３３ 対記憶制御装置インタフェース信号

フロントページの続き (72)発明者 磯部 忠章 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と、該主記憶装置のデータの
   一部のコピーを格納するキャッシュ記憶部を有する複数
   のプロセッサと、前記主記憶装置と前記複数のプロセッ
   サとの間のデータ転送およびプロセッサ間のキャッシュ
   コヒーレンス制御を行う記憶制御装置とを備えたマルチ
   プロセッサシステムにおいて、同期元プロセッサがＰＯ
   ＳＴ命令を実行することにより同期先プロセッサに対し
   て同期処理の完了を通知し、同期先プロセッサがＷＡＩ
   Ｔ命令を実行することにより前記ＰＯＳＴ命令の発行を
   待機する、プログラム同期方式を採るプロセッサ間の同
   期制御方法であって、 前記同期元プロセッサのＰＯＳＴ命令の実行時に、前記
   記憶制御装置は該ＰＯＳＴ命令の前に実行されたストア
   命令によって発生したキャッシュコヒーレンス保証処理
   の完了を前記同期元プロセッサに通知し、前記同期元プ
   ロセッサは前記同期処理および前記保証処理の完了を示
   す制御データを前記記憶制御装置に書き込み、前記ＷＡ
   ＩＴ命令を実行した同期先プロセッサが前記制御データ
   の書き込みを検出したとき、前記記憶制御装置に対して
   同期先プロセッサのキャッシュコヒーレンス保証処理を
   実行させ、該保証処理の完了を検出した後に、前記ＷＡ
   ＩＴ命令の後続命令を実行することを特徴とする同期制
   御方法。
2. 【請求項２】 前記制御データは、同期処理が完了した
   か否かを示す第１のデータと、前記同期元プロセッサの
   キャッシュコヒーレンス保証処理が完了したか否かを示
   す第２データからなり、該第２のデータを用いて、前記
   同期先プロセッサに対して同期元プロセッサのキャッシ
   ュコヒーレンス保証処理の完了を報告することを特徴と
   する請求項１記載の同期制御方法。
3. 【請求項３】 前記ＰＯＳＴ命令、ＷＡＩＴ命令はキャ
   ッシュコヒーレンス保証処理を行うか否かを示す情報を
   含み、前記ＰＯＳＴ命令、ＷＡＩＴ命令の実行時に、前
   記情報を基にキャッシュコヒーレンス保証処理を行うこ
   とを特徴とする請求項１記載の同期制御方法。
4. 【請求項４】 前記ＰＯＳＴ命令はキャッシュコヒーレ
   ンス保証処理を行うか否かを示す情報を含み、前記制御
   データは、同期処理が完了したか否かを示す第３のデー
   タとキャッシュコヒーレンス保証が有効であるか否かを
   示す第４のデータからなり、前記同期元プロセッサがキ
   ャッシュコヒーレンス保証処理を行うＰＯＳＴ命令を実
   行したとき、前記第４のデータに、キャッシュコヒーレ
   ンス保証が有効であることを示すデータを書き込み、前
   記同期元プロセッサがキャッシュコヒーレンス保証処理
   を行わないＰＯＳＴ命令を実行したとき、前記第４のデ
   ータに、キャッシュコヒーレンス保証が無効であること
   を示すデータを書き込み、前記ＷＡＩＴ命令実行時に、
   前記第４のデータが有効であるとき、前記同期先プロセ
   ッサのキャッシュコヒーレンス保証処理を行い、前記Ｗ
   ＡＩＴ命令の後続命令を実行し、前記第４のデータが無
   効であるとき、前記同期先プロセッサのキャッシュコヒ
   ーレンス保証処理を行うことなく前記ＷＡＩＴ命令の後
   続命令を実行することを特徴とする請求項１記載の同期
   制御方法。
5. 【請求項５】 主記憶装置と、該主記憶装置のデータの
   一部のコピーを格納するキャッシュ記憶部を有する複数
   のプロセッサと、前記主記憶装置と前記複数のプロセッ
   サとの間のデータ転送およびプロセッサ間のキャッシュ
   コヒーレンス制御を行う記憶制御装置とを備え、前記複
   数のプロセッサの内、ＰＯＳＴ命令を実行することによ
   り同期先プロセッサに対して同期処理の完了を通知する
   同期元プロセッサと、ＷＡＩＴ命令を実行することによ
   り前記ＰＯＳＴ命令の発行を待機する同期先プロセッサ
   が同期してプログラムを実行するマルチプロセッサシス
   テムであって、 前記プロセッサ間の共有レジスタと、 前記同期元プロセッサのＰＯＳＴ命令の実行時に、該Ｐ
   ＯＳＴ命令の前に実行されたストア命令によって発生し
   たキャッシュコヒーレンス保証処理の完了を検出する手
   段と、 該保証処理の完了を検出したとき、前記同期処理および
   該保証処理の完了を示す所定のデータを前記レジスタに
   書き込む手段と、 前記同期先プロセッサのＷＡＩＴ命令の実行時に、前記
   レジスタを参照する手段と、 前記レジスタに所定のデータが書き込まれていることを
   検出した後に、前記同期先プロセッサのキャッシュコヒ
   ーレンス保証処理の完了を検出する手段と、該保証処理
   の完了を検出した後に、前記ＷＡＩＴ命令の後続命令を
   実行する手段と、を備えたことを特徴とするマルチプロ
   セッサシステム。